KR20060008876A - 반도체 장치, 리셋 제어 시스템 및 메모리 리셋 방법 - Google Patents

반도체 장치, 리셋 제어 시스템 및 메모리 리셋 방법 Download PDF

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KR20060008876A
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오사무 마츠우라
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후지쯔 가부시끼가이샤
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Abstract

비휘발성 메모리를 탑재한 반도체 장치에 있어서, 외부로부터 리셋 신호가 공급되더라도 비휘발성 메모리로부터의 BUSY/READY 신호가 활성화되어 있는 동안에는, 비휘발성 메모리에 리셋 신호를 공급하지 않는 리셋 입력 제어 회로를 설치한다. 리셋 입력 제어 회로에 의해 비휘발성 메모리가 소거 처리를 하고 있는 동안 리셋되는 일이 없게 되기 때문에, 비휘발성 메모리의 과소거를 방지할 수 있다.

Description

반도체 장치, 리셋 제어 시스템 및 메모리 리셋 방법{SEMICONDUCTOR DEVICE, RESET CONTROL SYSTEM, AND MEMORY RESET METHOD}
본 발명은 전기적으로 소거 및 기록 가능한 비휘발성 메모리를 탑재한 반도체 장치에 관한 것이다.
비휘발성 메모리는 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 전원 백업이 필요한 반도체 메모리와는 달리, 전원을 오프시키더라도 데이터가 소실되지 않는 메모리이다. 최근, 비휘발성 메모리, 특히 플래시 ROM(Read Only Memory) 등은 그 특성에 의해 휴대 전화나 HDD 등에 폭넓게 사용되어, 그 용도가 넓어지고 있다.
비휘발성 메모리의 메모리 셀의 게이트는, 제어 게이트와 플로팅 게이트의 2층 구조로 되어 있다. 플로팅 게이트에 전자를 주입함으로써 데이터의 기록이 이루어지고, 플로팅 게이트로부터 전자를 추출함으로써 데이터의 소거가 이루어진다. 소거를 위한 전하의 추출은 구체적으로는, 플로팅 게이트에 마이너스의 전하를 주입한 후에 제어 게이트에 마이너스의 전하를 인가함으로써 이루어진다. 이 데이터 소거 처리 중에 리셋이 들어가면 강제적으로 데이터 소거 처리가 중단되기 때문에, 비휘발성 메모리의 어드레스가 변화되어 버려, 비휘발성 메모리의 메모리 셀의 일 부가 과소거가 되어 버린다고 하는 문제가 발생된다. 그 때문에, 비휘발성 메모리에 있어서는, 소거하는 중의 리셋을 금지하고 있다.
도 1은 일본 특허 공개 평5-341884호 공보에 기재된 휘발성 메모리를 탑재한 종래의 전자 기기이다. 종래의 전자 기기에는 마이크로 컴퓨터와 비휘발성 메모리 EEPROM(31)이 탑재되는 동시에, 리셋 입력 제어 회로(400)가 탑재된다. 리셋 입력 제어 회로(40)는 마이크로 컴퓨터(30)의 부주의한 리셋에 기초하여 EEPROM(31)에 에러 데이터가 기록되거나, EEPROM(31)에 의해 에러 데이터를 소거하거나 하는 것을 방지하기 위해서 설치된다.
즉, 리셋 입력 제어 회로(40)는 EEPROM(31)이 선택되어 있음을 나타내는 칩 셀렉트 신호(Scs)가 활성화되어 있는 경우에는, 마이크로 컴퓨터(30)를 리셋하는 리셋 스위치(41)가 눌린 경우라도 마이크로 컴퓨터(30)의 리셋 단자(30rs)에는 리셋 신호를 공급하지 않는다.
그러나, 도 1에 도시되는 종래의 전자 기기에 있어서는, 리셋이 금지되는 것은 EEPROM(31)이 선택되어 있지 않을 때이다. 따라서, EEPROM(31)이 선택되어 소거 처리를 하고 있을 때에, EEPROM(31)에 잘못된 리셋이 입력되는 것을 방지할 수 없다.
도 2는 일본 특허 공개 평9-288530호 공보에 기재된 플래시 ROM을 탑재한 종래의 정보 처리 장치이다. 종래의 정보 처리 장치에는, CPU(1)와 플래시 ROM(4)이 탑재되는 동시에, 리셋 지연 회로(8)가 탑재된다. CPU(1)는 리셋 입력이 되었는지 의 여부를 감시하여, 리셋 입력을 검출한 경우에는 플래시 ROM의 소거 처리를 중지한다. 리셋 지연 회로(8)는 리셋 신호를 지연시켜 CPU(1)에 공급하기 때문에, CPU(1)는 실제의 리셋 동작을 시작하기 전에, 지연 시간을 소거 처리를 중지하기 위한 시간으로서 확보할 수 있다.
그러나, 도 2에 도시되는 종래의 정보 처리 장치에 있어서는, CPU가 리셋 입력을 인식한 경우에 플래시 ROM의 소거 처리를 중지하는 구성으로 되어 있기 때문에, 소거 처리를 중단할 수 없는 자동 소거(소정 범위에 존재하는 셀을 자동적으로 소거함)에는 적용할 수 없다. 또한, CPU가 리셋 입력을 항상 감시하지 않으면 안되어, 그 부담은 매우 큰 것이 된다.
이와 같이 종래 기술에 있어서는, 플래시 ROM의 소거 처리 중에 있어서, 플래시 ROM으로의 리셋 입력을 효과적으로 방지할 수 없다. 특히, 플래시 ROM이 내장되는 전자 기기 등에 있어서는, 플래시 ROM의 리셋 신호와 CPU의 리셋 신호를 겸하는 사양으로 되어 있는 경우가 많다. 그 때문에, 플래시 ROM은 CPU에 대한 리셋 신호를 자기에 대한 리셋 신호로 잘못 알아, 소거 중에 리셋 처리를 해 버릴 가능성이 크다. 이와 같이, 소거 중에 리셋된 플래시 ROM은 과소거를 일으켜 재기록을 할 수 없게 되어 버려, 전자 기기는 불량의 플래시 ROM을 내장하게 되어 전자 기기의 고장으로 이어진다.
상기 과제를 해결하기 위해서, 본 발명은, 비휘발성 메모리와, 상기 비휘발성 메모리에 리셋 신호를 공급하는 리셋 입력 제어 회로를 구비하고, 상기 리셋 입력 제어 회로는 상기 비휘발성 메모리가 출력하는 비지 신호(busy signal)가 활성화되어 있는 경우에는, 상기 비휘발성 메모리에 리셋 신호를 공급하지 않는 것을 특징으로 하는 반도체 장치를 제공한다.
도 3에는 본 발명의 원리도를 도시한다.
본 발명에 있어서의 반도체 장치(1)는, 비휘발성 메모리(4)가 소거 처리를 하고 있는 경우에는 리셋 신호(RSTEX)를 공급하지 않도록 구성된다.
반도체 장치(1)는, 외부 리셋 단자(2), 리셋 입력 제어 회로(3), 비휘발성 메모리(4), 커맨드 제어 회로(5)로 구성된다.
리셋 입력 제어 회로(3)는 외부 리셋 단자(2)로부터 리셋 신호를 수신하여, 리셋 신호(RSTEX)를 비휘발성 메모리(4)에 공급한다.
비휘발성 메모리(4)는 리셋 입력 제어 회로(3)로부터의 리셋 신호에 기초하여 리셋을 행한다. 또한, 비휘발성 메모리(4)는 BUSY/READY 신호를 리셋 입력 제어 회로(3)에 공급한다. BUSY/READY 신호는 비휘발성 메모리(4)가 동작하는 중에 활성화되는 신호이며, 예컨대, 소거 처리가 이루어지고 있는 경우에는 활성화된다.
리셋 입력 제어 회로(3)는 비휘발성 메모리(4)로부터의 BUSY/READY 신호를 수신한다. 리셋 입력 제어 회로(3)는 BUSY/READY 신호가 활성화되어 있는 경우에는, 외부 리셋 단자(2)로부터 리셋 신호(RSTEX)를 수신하더라도 리셋 신호(RSTEX)를 비휘발성 메모리(4)에는 공급하지 않는다.
커맨드 제어 회로(5)는 커맨드 어드레스와 커맨드 데이터를 수신하여, 커맨드를 확정하는 회로이다. 예컨대, 고장 등의 원인에 의해 비휘발성 메모리(4)로부터의 BUSY/READY 신호가 계속해서 활성화하여, 비휘발성 메모리(4)를 리셋 처리할 수 없는 상태가 계속되어 버리는 경우가 생길 수 있다. 그와 같은 경우에, 커맨드 제어 회로(5)로부터 리셋을 지시하는 커맨드 신호를 리셋 입력 제어 회로(3)에 공급함으로써, 리셋 입력 제어 회로(3)의 비휘발성 메모리(4)에 리셋 신호를 공급하지 않는 상태를 강제적으로 해제하여, 비휘발성 메모리(4)를 리셋한다.
도 4는 본 발명의 반도체 장치의 제1 타이밍 차트를 도시한다. BUSY/READY 신호가 활성화되어 있는 동안에는 외부 리셋 단자(2)에 리셋 신호가 공급되더라도, 플래시 메모리(4)로의 리셋은 리셋 입력 제어 회로(3)에 무효화되어, 플래시 메모리(4)에 대하여 리셋 처리는 이루어지지 않는다.
도 5는 본 발명의 반도체 장치의 제2 타이밍 챠트를 도시한다. 도 5의 타이밍 차트는 도 4에 도시하는 타이밍 챠트에 커맨드 제어 회로(5)의 처리를 추가한 것이다.
도 4의 타이밍 차트와 마찬가지로, 외부 리셋 단자(2)에 리셋 신호가 공급되더라도, 플래시 메모리(4)로의 리셋은 리셋 입력 제어 회로(3)에 의해 무효화되어, 플래시 메모리(4)에 대하여 리셋 처리는 이루어지지 않는다. 그러나, 외부 리셋 단자(2)에 리셋 신호가 공급되고 나서 소정 시간이 경과된 경우에는, 리셋을 지시하는 커맨드 어드레스와 커맨드 데이터가 커맨드 제어 회로(5)에 공급된다. 커맨드 제어 회로(5)는 커맨드 어드레스와 커맨드 데이터에 기초하여 리셋을 지시하는 커맨드 신호를 생성하여, 리셋 입력 제어 회로(3)에 공급한다. 리셋 입력 제어 회로(3)는 커맨드 신호에 기초하여 리셋 신호(RSTEX)를 플래시 메모리(4)에 공급하여, 플래시 메모리(4)는 리셋된다. 이와 같이, 강제적으로 리셋하기 위한 커맨드 신호를 발생시킴으로써, 플래시 메모리(4)가 리셋되지 않는 상태가 계속되는 것을 방지할 수 있다.
본 발명에 따른 반도체 장치에 의하면, 다음과 같은 효과를 얻을 수 있다.
(1) 플래시 메모리의 소거 동작 중의 리셋이 금지되어, 플래시 메모리의 과소거가 방지된다.
(2) 플래시 메모리의 기존의 제어 신호를 이용하기 때문에, 간단한 회로 구성으로 플래시 메모리의 소거 동작 중의 리셋을 금지할 수 있다.
(3) 소거 동작 중의 리셋이 금지된 플래시 메모리를 강제적으로 리셋하는 수단을 구비하기 때문에, 플래시 메모리의 고장 등에 의해 리셋할 수 없는 상태가 계속되는 것을 방지할 수 있다.
도 1은 종래의 전자 기기를 도시한 도면이다.
도 2는 종래의 정보 처리 장치를 도시한 도면이다.
도 3은 본 발명의 원리도를 도시한 도면이다.
도 4는 본 발명의 반도체 장치의 제1 타이밍 챠트를 도시한 도면이다.
도 5는 본 발명의 반도체 장치의 제2 타이밍 차트를 도시한 도면이다.
도 6은 본 발명의 제1 실시예를 도시하는 도면이다.
도 7은 리셋 입력 제어 회로의 제1 예를 도시하는 도면이다.
도 8은 커맨드 제어 회로의 일례를 도시한 도면이다.
도 9는 본 발명의 제2 실시예를 도시하는 도면이다.
도 10은 외부 부착 타이머 회로를 구비한 반도체 장치를 도시한 도면이다.
도 11은 리셋 입력 제어 회로의 제2 예를 도시하는 도면이다.
[본 발명의 제1 실시예]
도 6에는 본 발명의 제1 실시예를 도시한다.
본 발명의 제1 실시예에 있어서의 반도체 장치(6)는, 플래시 ROM(14)이 소거 처리를 하고 있는 경우에는 리셋 신호를 플래시 ROM(14)에 공급하지 않도록 구성된다.
반도체 장치(6)는 외부 리셋 단자(7), 리셋 입력 제어 회로(8), 커맨드 제어 회로(10), 타이머(11), CPU(12), 플래시 I/F(13)(인터페이스) 및 플래시 ROM(14)으로 구성된다.
리셋 입력 제어 회로(8)는 외부 리셋 단자(7)로부터 외부에서 리셋 신호를 수신하여, 외부 리셋 신호(RSTEX)를 클록 회로(9)에 공급한다.
클록 회로(9)는 리셋 입력 제어 회로(8)로부터의 외부 리셋 신호(RSTEX)를 클록 신호에 동기시켜 내부 리셋 신호(RSTIX)로서, 플래시 ROM(14)을 포함하는 내부 회로에 공급한다.
플래시 I/F(13)는 어드레스 버스 및 데이터 버스와 플래시 ROM(14) 사이에 배치되어, 플래시 ROM(14)에 어드레스 또는 데이터를 공급하고, 플래시 ROM(14)으로부터의 데이터를 데이터 버스에 송출한다.
CPU(12)는 반도체 장치(4) 전체를 제어한다. CPU(12)는 플래시 ROM(14)에 기록 어드레스 및 기록 데이터를 공급하여, 플래시 ROM(14)으로의 데이터 기록을 제어한다. 또한, CPU(12)는 플래시 ROM(14)에 판독 어드레스를 공급하고, 플래시 ROM(14)으로부터의 데이터 판독을 제어한다.
플래시 ROM(14)은 클록 회로(9)로부터의 내부 리셋 신호(RSTIX)에 기초하여 리셋된다. 또한, 플래시 ROM(14)은 BUSY/READY 신호를 리셋 입력 제어 회로(3)와 타이머 회로(11)에 공급한다.
리셋 입력 제어 회로(8)는 플래시 ROM(14)으로부터 공급되는 BUSY/READY 신호를 감시한다. 리셋 입력 제어 회로(8)는 BUSY/READY 신호가 활성화되어 있는 동안에는 외부 리셋 단자(7)로부터 리셋 신호가 공급되더라도, 클록 회로(9)에는 외부 리셋 신호(RSTEX)를 공급하지 않도록 구성되어 있다. 이와 같이, 리셋 입력 제어 회로(8)를 설치함으로써, 플래시 ROM(14)의 소거 동작 중에 리셋되는 것을 방지할 수 있다.
그러나, 고장 등에 의해, 언제까지나 BUSY/READY 신호가 계속해서 활성화되어 비활성화되지 않는다고 하는 사태도 생길 수 있다. 이와 같은 경우에는, 리셋이 필요한 경우라 하더라도 리셋은 할 수 없고, 반도체 장치의 무반응 상태가 계속된다. 본 발명은 이러한 사태를 피하기 위해서, 이하와 같은 2개의 수단을 구비한다.
제1 수단은 타이머 회로(11)이다. 타이머 회로(11)를 설치하여, 소정 시간이 경과된 경우에는 강제적으로 리셋을 행한다.
제2 수단은 커맨드 제어 회로(10)이다. 커맨드 제어 회로(10)를 설치하여, 리셋을 실행하도록 지시하는 커맨드를 공급함으로써, 강제적으로 리셋을 행한다.
도 7에, 리셋 입력 제어 회로의 제1 예를 도시한다.
도 7의 리셋 입력 제어 회로(8)에는 외부 리셋 단자(7)로부터의 리셋 신호와, 플래시 ROM(14)으로부터의 BUSY/READY 신호와, 타이머 회로(11)로부터의 TIMEOUT 신호와, 커맨드 제어 회로(10)로부터의 COMMAND 신호가 공급된다.
리셋 입력 제어 회로(8)는 BUSY/READY 신호, TIMEOUT 신호 및 커맨드 신호의 어느 것도 활성화되어 있지 않은 경우(L 레벨 신호인 경우)에는, 외부로부터의 리셋 신호에 응답하여 외부 리셋 신호(RSTEX)를 활성화시켜, L 레벨로 한다(본 발명의 제1 실시예는 리셋 신호를 네가티브 액티브로 하고 있기 때문에, 활성화 신호는 L 레벨로 된다).
BUSY/READY 신호가 활성화되어 H 레벨로 되고, TIMEOUT 신호 및 커맨드 신호가 활성화되어 있지 않은 경우(L 레벨 신호인 경우)에는, 리셋 입력 제어 회로(8)는 외부 리셋 신호(RSTEX)를 활성화시키지 않고서 H 레벨 그대로로 한다.
여기서, TIMEOUT 신호 또는 COMMAND 신호의 어느 것이 활성화되어 H 레벨이 된 경우에는, BUSY/READY 신호가 활성화되어 H 레벨에 있는 것에 상관없이, 외부 리셋 신호(RSTEX)를 활성화하여 L 레벨로 한다.
이와 같이, 리셋 입력 제어 회로(8)는 BUSY/READY 신호가 활성화되어 있는 경우에는 외부 리셋 신호(RSTEX)를 활성화하지 않지만, TIMEOUT 신호 또는 COMMAND 신호의 어느 것이 활성화되면, 외부 리셋 신호(RSTEX)를 활성화하는 구성으로 되어 있다.
전술한 제1 수단을 설명한다.
고장 등에 의해 리셋할 수 없는 상태를 피하기 위한 제1 수단인 타이머 회로(11)는 플래시 ROM(14)으로부터 공급되는 BUSY/READY 신호가 활성화되면 기동되어, 내부 클록의 카운트를 시작한다. 카운트치가 소정치 이상으로 되면, 리셋 입력 제어 회로(8)에 TIMEOVER 신호를 공급한다. 소정치에는 예컨대, 플래시 ROM 내의 특정 블록을 소거하는 데 필요로 되는 시간 등이 설정되어, 소거 처리가 종료되었을 때를 가늠하여 리셋 처리를 시작하도록 구성된다. 리셋 입력 제어 회로(8)는, TIMEOVER 신호가 공급되면, 지금까지 정지하고 있었던 외부 리셋 신호(RSTX)의 클록 회로(9)로의 공급을 시작한다. 클록 회로(9)는 내부 리셋 신호(RSTIX)를 플래시 ROM(14)에 공급하여, 내부 리셋 신호(RSTIX)에 기초하여 플래시 ROM(14)에 대한 리셋 처리가 시작된다. 이와 같이, 타이머 회로(11)에 의해서 강제적으로 리셋이 이루어지기 때문에, 플래시 ROM(14)을 리셋할 수 없다고 하는 사태를 피할 수 있다.
한편, 마이크로컴퓨터 등에 있어서는 통상 회로 내부에 타이머 회로를 구비하고 있기 때문에, 이러한 기존의 타이머 회로를 이용함으로써, 새롭게 타이머 회로를 설치할 필요가 없이 제1 수단을 구비할 수 있다.
전술한 제2 수단을 설명한다.
전술한 리셋할 수 없는 상태를 피하기 위한 제2 수단인 커맨드 제어 회로(10)는 어드레스 버스 및 데이터 버스에 접속된다. 커맨드 제어 회로(10)에는, CPU(12)로부터 어드레스 버스 및 데이터 버스를 통해, 리셋을 지시하는 커맨드 어드레스와 커맨드 데이터가 공급된다. 커맨드 제어 회로(10)는 커맨드 어드레스와 커맨드 데이터를 디코드하여, 리셋 입력 제어 회로(8)에 리셋을 시작해야 할 것을 지시하는 커맨드 신호를 출력한다.
도 8에, 커맨드 제어 회로의 일례를 도시한다.
도 8의 커맨드 제어 회로(10)는 리셋을 지시하는 커맨드가 3회 공급되어 리셋할 것이 확실하게 된 경우에, 커맨드 신호를 활성화시켜, 커맨드 신호를 리셋 입력 제어 회로(8)에 공급하도록 구성된다. 도 8에 도시하는 커맨드 제어 회로(10)에 있어서는, 커맨드를 3회 공급함으로써 커맨드를 확정시키고 있지만, 3회에 한정되지 않고 커맨드를 확정할 수 있는 횟수면 된다.
커맨드 제어 회로(10)는, 칩 인에이블 신호(CEX)와 기록 인에이블 신호(WEX)가 공급되는 OR 회로(21)와, 커맨드 어드레스가 공급되는 어드레스 디코더와 커맨드 데이터가 공급되는 커맨드 디코더의 쌍이 3개(15∼20)와, 각 쌍의 출력에 배치되는 AND 회로(22∼24)와, OR 회로(21)의 출력 신호로 래치 동작을 행하는 제1 내지 제5 래치 회로군(25∼29)과, BUSY/READY 신호를 래치하는 제6 래치 회로군(30)과, 제1 내지 제5 래치군 사이에 배치되는 AND 회로(31, 32)로 구성된다.
복수의 래치 회로군(25∼29)은 칩 인에이블 신호(CEX) 또는 기록 인에이블 신호(WEX)의 어느 것이나 활성화되어 H 레벨로 된 시점에서, 전단의 래치 회로에 신호를 래치한다. 그리고, 칩 인에이블 신호(CEX) 및 기록 인에이블 신호(WEX)의 어느 것이나 비활성화되어 L 레벨로 된 시점에서, 전단의 래치 회로에 래치된 신호를 후단의 래치 회로에 래치한다.
제1 커맨드 어드레스와 제1 커맨드 데이터가 제1 어드레스 디코더(15)와 제1 디코더 디코더(16)에 공급되어, 각각 디코드되고, AND 회로(22)에 공급된다. 제1 커맨드 어드레스와 제1 커맨드 데이터가, 커맨드 제어 회로(10)가 예정하는 내용인 경우에는, 즉, 리셋을 지시하는 커맨드인 경우에는 AND 회로(22)는 H 레벨인 제1 신호를 출력한다.
그 후, 제1 신호는 제1 래치 회로군(25)에 공급된다.
제2 커맨드 어드레스와 제2 커맨드 데이터가 제2 어드레스 디코더(17)와 제2 디코더 디코더(18)에 공급되어, 각각 디코드되고, AND 회로(23)에 공급된다. 제2 커맨드 어드레스와 제2 커맨드 데이터가, 커맨드 제어 회로(10)가 예정하는 내용인 경우에는 즉, 리셋을 지시하는 커맨드인 경우에는, AND 회로(23)는 H 레벨인 제2 신호를 출력한다.
그 후, 제2 신호는 제3 래치 회로군(27)에 공급된다.
제2 신호가 제3 래치 회로군(27)에 래치되면, 제1 래치 회로군(25)에 래치된 제1 신호는 제2 래치 회로군(26)에 래치된다.
제3 커맨드 어드레스와 제3 커맨드 데이터가 제3 어드레스 디코더(19)와 제3 디코더 디코더(20)에 공급되어, 각각 디코드되고, AND 회로(24)에 공급된다. 제3 커맨드 어드레스와 제3 커맨드 데이터가, 커맨드 제어 회로(10)가 예정하는 내용인 경우에는 즉, 리셋을 지시하는 커맨드인 경우에는, AND 회로(24)는 H 레벨인 제3 신호를 출력한다.
그 후, 제3 신호는, 제5 래치 회로군(29)에 공급된다.
제3 신호가 제5 래치 회로군(29)에 래치되면, 제2 래치 회로군(26)에 래치된 제1 신호와 제3 래치 회로군(27)에 래치된 제2 신호를 AND 회로(31)가 앤드 처리한 제4 신호가, 제4 래치 회로군(28)에 래치된다.
제5 래치 회로군(29)에 래치된 제3 신호와 제4 래치 회로군(28)에 래치된 제4 신호가 AND 회로(32)에 공급되어, 제5 신호를 출력한다.
이와 같이, AND 회로(31, 32)에 의해서, ① 제1 커맨드 어드레스 및 제2 커맨드 데이터와, ② 제2 커맨드 어드레스 및 제2 커맨드 데이터와, ③ 제3 커맨드 어드레스 및 제3 커맨드 데이터라는 3가지의 정보의 앤드 처리가 이루어진다. 제5 신호는, ①, ② 및 ③이 일치하고 있는지의 여부를 나타내며, 일치하고 있는 경우에는 H 레벨로 되고, 일치하고 있지 않은 경우에는 L 레벨로 된다.
3가지의 커맨드의 일치를 나타내는 H 레벨의 제5 신호에 의해, BUSY/READY 신호는 제6 래치 회로군(30)에 공급되어, 커맨드 신호로서, 커맨드 제어 회로(10)로부터 출력된다.
제1 수단인 타이머 회로(11)가 출력하는 TIMEOVER 신호와, 제2 수단인 커맨드 제어 회로(19)가 출력하는 커맨드 신호는, 도 7에 도시한 바와 같이 리셋 입력 제어 회로(8)에 공급된다. 리셋 입력 제어 회로(8)는 TIMEOVER 신호 또는 커맨드 신호의 어느 것이 활성화되면, 외부 리셋 신호(RSTEX)를 활성화하여, 클록 회로(9)에 공급한다. 클록 회로(9)는 외부 리셋 신호(RSTEX)에 기초하여 내부 리셋 신호(RSTIX)를 생성하여, 플래시 ROM(14)에 공급한다. 플래시 ROM(14)은 내부 리셋 신호(RSTIX)에 기초하여 리셋된다.
도 9에 본 발명의 제2 실시예를 도시한다.
본 발명의 제2 실시예에 있어서의 반도체 장치(31)는 본 발명의 제1 실시예와 마찬가지로, 플래시 ROM(47)이 소거 처리를 하고 있는 경우에는 리셋 신호를 플래시 ROM(47)에 공급하지 않도록 구성된다.
본 발명의 제2 실시예에 있어서의 반도체 장치(31)가, 본 발명의 제1 실시예에 있어서의 반도체 장치(6)와 다른 점은, 반도체 장치의 내부에 타이머 회로와 커맨드 제어 회로를 구비하지 않고, 도 9에 기재되어 있지 않은 외부 부착 타이머 회로를 갖추고 있는 점이다. 본 발명의 제2 실시예에 있어서의 반도체 장치(31)의 플래시 ROM(47)은 외부로부터 직접 제어되는 모드로 설정된다. 그 때문에, 리셋할 수 없는 상태를 피하기 위한 수단으로서, 반도체 장치의 내부의 CPU에 의해서 제어되는 타이머 회로와 커맨드 제어 회로를 사용할 수 없다. 그래서, 리셋할 수 없는 상태를 피하기 위한 수단으로서, 반도체 장치의 외부에서 제어할 수 있는 외부 부착 타이머 회로를 구비하고 있다.
반도체 장치(31)는 외부 어드레스 단자(32), 외부 데이터 단자(33), 칩 인에이블 단자(/CE)(34), 기록 인에이블 단자(/WE)(35), 판독 인에이블 단자(/OE)(36), 바이트 설정 단자(/BYTE)(37), 외부 리셋 단자(/RSTE)(38), 모드 2 단자 MD(39), 포트 제어 회로(40∼42), 클록 회로(43), 모드 회로(44), CPU(45), 플래시 I/F(46) 및 플래시 ROM(47)으로 구성된다.
외부 어드레스 단자(32)에는 외부로부터 어드레스가 공급되고, 공급된 어드레스는 포트 제어 회로(40)를 통해 내부 회로에 공급된다.
외부 데이터 단자(33)에는 외부로부터 데이터가 공급되고, 공급된 데이터는 포트 제어 회로(41)를 통해 내부 회로에 공급된다. 또한, 외부 데이터 단자(33)에는 내부 회로로부터의 데이터가 포트 제어 회로(41)를 통해 공급되어, 공급된 데이터를 외부로 출력한다.
칩 인에이블 단자(/CE)(34)에는 외부로부터 칩 인에이블 신호가 공급되고, 공급된 칩 인에이블 신호는 포트 제어 회로(42)를 통해 내부 회로에 공급된다.
기록 인에이블 단자(/WE)(35)에는 외부로부터 기록 인에이블 신호가 공급되고, 공급된 기록 인에이블 신호는 포트 제어 회로(42)를 통해 내부 회로에 공급된다.
판독 인에이블 단자(/OE)(36)에는 판독 인에이블 신호가 외부로부터 공급되고, 공급된 판독 인에이블 신호는 포트 제어 회로(42)를 통해 내부 회로에 공급된다.
바이트 설정 단자(/BYTE)(37)에는 데이터 폭을 나타내는 바이트 설정 신호가 공급되고, 공급된 바이트 설정 신호는 포트 제어 회로(42)를 통해 내부 회로에 공급된다. 바이트 설정 신호에 의해서, 예컨대, 데이터 폭을 16 비트 폭 또는 8 비트 폭으로 전환할 수 있다.
외부 리셋 단자(/RSTE)(38)에는 외부로부터 리셋 신호가 공급되고, 공급된 리셋 신호는 리셋 입력 제어 회로(48) 및 클록 회로(43)를 통해 내부 회로에 공급된다.
리셋 입력 제어 회로(48)는 본 발명의 제1 실시예에 있어서의 리셋 입력 제어 회로와 동일한 기능을 갖는다. 즉, 플래시 ROM(47)으로부터 출력되는 BUSY/READY 신호가 활성화되어 있는 동안에 외부 리셋 단자(/RSTE)로부터 리셋 신호가 공급되더라도, 클록 회로(9)에는 리셋 신호를 공급하지 않도록 구성된다.
클록 회로(43)는 도 6에 도시되는 클록 회로(9)와 동일한 기능을 갖는 것으로, 외부 리셋 신호를 내부 클록에 동기시킨 내부 리셋 신호를 생성하여 내부 회로에 공급한다.
모드 2 단자 MD(39)에는 모드 설정 신호가 공급되고, 공급된 모드 회로(44)를 통해 내부 회로에 공급된다. 모드 설정 신호에 의해서 플래시 ROM(47)의 제어 방법을 지정할 수 있다. 예컨대, 플래시 단일체 모드 또는 원칩 모드를 전환하여 설정할 수 있다. 플래시 단일체 모드가 설정되면, 외부로부터 직접 플래시 ROM을 제어할 수 있다. 즉, 반도체 장치(또는 칩) 내의 어드레스 버스 및 데이터 버스가 CPU(45) 등으로부터 개방되어, 외부 어드레스 단자 및 외부 데이터 단자에 기록 어드레스 및 기록 데이터를 지정하여 플래시 ROM(47)에 직접 데이터를 기록할 수 있고, 외부 단자에 판독 어드레스를 지정하여 플래시 ROM(47)으로부터 직접 데이터를 판독할 수 있다. 플래시 단일체 모드는 플래시 ROM(47)의 시험을 행하는 경우나, 시스템을 기동하기 전에 시스템 동작시에 필요한 정보나 프로그램 등을 플래시 ROM(47)에 기록하는 경우 등에 사용된다. 원칩 모드가 설정되면, 플래시 ROM(47)은 반도체 장치(또는 칩) 내의 CPU에 의해서 제어되어, 외부로부터 플래시 ROM(47)을 제어할 수는 없다. 즉, CPU로부터의 데이터 기록 커맨드에 기초하여 플래시 ROM(47)으로의 데이터의 기록이 이루어져, CPU로부터의 데이터 판독 커맨드에 기초하여 플래시 ROM(47)으로부터의 데이터 판독이 이루어진다. 제2 실시예에 있어서의 반도체 장치(31)에 있어서는, 모드 설정 신호로서 플래시 단일체 모드가 설정되어 있다. 그 때문에, 플래시 ROM(47)은 CPU(45)에 의해서 제어되지 않고, 외부 어드레스 단자(32) 및 외부 데이터 단자로부터의 신호로 제어된다.
플래시 I/F(46)는 플래시 ROM(47)과 내부 회로의 다른 구성 요소를 인터페이스하는 것이다.
플래시 ROM(47)은 모드 설정 신호로서 플래시 단일체 모드가 설정되어 있기 때문에, 플래시 I/F(46)는 외부 어드레스 단자(32)와 외부 데이터 단자(33)로부터의 입력을 스루시켜 직접 플래시 ROM(47)에 공급하고, 플래시 ROM(47)으로부터의 출력을 스루시켜 외부 데이터 단자(33)에 공급한다.
이와 같이, 본 발명의 제2 실시예에 있어서의 반도체 장치(31)의 플래시 ROM(47)은 외부로부터 직접 제어되기 때문에, 플래시 ROM(47)의 리셋을 제어하기 위한 수단으로서, CPU(45)에 의해서 제어되는 반도체 장치 내의 타이머 회로를 사용할 수 없다. 플래시 ROM(47)의 리셋의 제어도 외부로부터 행할 필요가 있다. 그 때문에, 본 발명의 제2 실시예에 있어서의 반도체 장치(31)는 도 10에 도시하는 외부 부착 타이머 회로를 구비한다.
도 10은 외부 부착 타이머 회로를 구비한 반도체 장치(48)를 도시한다.
도 10에서는, 도 9에 도시하는 반도체 장치(31)에 외부 부착 타이머 회로가 배치된다.
도 10에 도시하는 외부 부착 타이머 회로(49)에는 반도체 장치(31)에 내장된 플래시 ROM(47)으로부터 출력되는 BUSY/READY 신호가 공급된다. BUSY/READY 신호가 활성화되면, 외부 부착 타이머 회로(49)는 기동하여, 카운트를 시작한다. 소정치까지 카운트하면, TIMEOUT 신호를 활성화시켜 반도체 장치(31) 내의 리셋 입력 제어 회로(49)에 공급한다. 소정치에는 예컨대, 플래시 ROM 내의 특정 블록을 소거하는 데 필요로 하는 시간 등이 설정되어, 소거 처리가 종료된 때를 가늠하여 리셋 처리를 시작하도록 구성된다.
도 11에는 리셋 제어 입력 회로의 제2예를 도시한다.
도 11에 도시하는 리셋 제어 입력 회로(50)는 본 발명의 제2 실시예의 리셋 제어 입력 회로이다.
도 11에 도시하는 리셋 제어 입력 회로(50)는 본 발명의 제1 실시예에 있어서의 반도체 장치(6)의 리셋 제어 입력 회로(8)와 거의 동일한 구성을 갖지만, 커맨드 신호가 공급되지 않는다는 점에서 상이하다. 전술한 바와 같이, 플래시 ROM(47)이 외부로부터 직접 제어되는 모드로 설정되어 있기 때문에, CPU에 의해 제어되는 커맨드 제어 회로를 사용할 수 없기 때문에 커맨드 신호는 공급되지 않는다.
리셋 입력 제어 회로(50)는 BUSY/READY 신호 및 TIMEOUT 신호의 어느 것도 활성화되어 있지 않은 경우(L 레벨 신호인 경우)에는 외부로부터의 리셋 신호에 응답하여, 외부 리셋 신호(RSTEX)를 활성화시켜, L 레벨로 하여, 클록 회로(43)에 공급한다.
BUSY/READY 신호가 활성화되어 H 레벨로 되고, TIMEOUT 신호가 활성화되어 있지 않은 경우(L 레벨 신호인 경우)에는, 리셋 입력 제어 회로(50)는 외부 리셋 신호(RSTEX)를 활성화시키지 않고서, H 레벨 그대로 클록 회로(43)에 공급한다.
여기서, TIMEOUT 신호가 활성화되어 H 레벨로 된 경우에는, 활성화되어 H 레벨에 있는 BUSY/READY 신호에 관계없이, 리셋 입력 제어 회로(48)는 외부 리셋 신호(RSTEX)를 활성화시켜 L 레벨로 하여, 클록 회로(43)에 공급한다.
이와 같이, 리셋 입력 제어 회로(50)는 BUSY/READY 신호가 활성화되어 있는 경우에는 외부 리셋 신호(RSTEX)를 활성화시키지 않지만, TIMEOUT 신호가 활성화되면, 외부 리셋 신호(RSTEX)를 활성화시키는 구성으로 되어 있다.
한편, 본 발명의 제2 실시예에 있어서의 반도체 장치(31)에는 플래시 단일체 모드가 설정되는 것을 상정했다. 그러나, 반도체 장치(31)의 내부에, 본 발명의 제1 실시예에 있어서의 반도체 장치(6)에 내장되는 타이머 회로 및 커맨드 제어 회로를 배치시킴으로써, 플래시 단일체 모드 및 원칩 모드를 전환하여 설정할 수 있게 된다.
본 발명에 따른 반도체 장치에 의하면, 이하의 효과를 얻을 수 있다.
(1) 플래시 메모리의 소거 동작 중의 리셋이 금지되어, 플래시 메모리의 과소거가 방지된다.
(2) 플래시 메모리의 기존의 제어 신호를 이용하기 때문에, 간단한 회로 구성으로 플래시 메모리의 소거 동작 중의 리셋을 금지할 수 있다.
(3) 소거 동작 중의 리셋이 금지된 플래시 메모리를 강제적으로 리셋하는 수단을 구비하기 때문에, 플래시 메모리의 고장 등에 의해 리셋할 수 없는 상태가 계 속되는 것을 방지할 수 있다.
(4) 외부에서 제어를 행하는 플래시 단일체 모드 및 내부에서 제어를 행하는 원칩 모드의 양쪽에 대응하여, 플래시 ROM의 소거 동작 중의 리셋을 금지 및 플래시 ROM의 리셋을 행할 수 없는 상태가 계속되는 것을 방지할 수 있기 때문에, 종래의 사용성의 장점을 유지할 수 있다.
상기한 효과를 발휘하기 위해서, 본 발명은 비휘발성 메모리, 특히 플래시 ROM을 탑재한 마이크로 컴퓨터 등에 효과적으로 적용할 수 있다.

Claims (18)

  1. 비휘발성 메모리와;
    상기 비휘발성 메모리에 리셋 신호를 공급하는 리셋 입력 제어 회로
    를 구비하고,
    상기 리셋 입력 제어 회로는,
    상기 비휘발성 메모리가 출력하는 비지 신호가 활성화되어 있는 경우에는, 상기 비휘발성 메모리에 리셋 신호를 공급하지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 리셋을 지시하는 커맨드 신호를 상기 리셋 입력 제어 회로에 공급하는 커맨드 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 커맨드 제어 회로는,
    리셋을 지시하는 데이터를 복수 회 수신했을 때에, 상기 커맨드 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비지 신호에 기초하여 기동하여, 소정수 카운트한 후에 리셋을 지시하는 타임오버 신호를 상기 리셋 입력 제어 회로에 출력하는 타이머 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 타이머 회로는 외부 부착인 것을 특징으로 하는 반도체 장치.
  6. 제2항 또는 제3항에 있어서, 상기 리셋 입력 제어 회로는,
    상기 커맨드 신호가 입력된 경우에는, 상기 비지 신호가 활성화되어 있는지의 여부에 상관없이, 상기 리셋 신호를 상기 비휘발성 메모리에 출력하는 것을 특징으로 하는 반도체 장치.
  7. 제4항 또는 제5항에 있어서, 상기 타이머 회로는,
    상기 타임오버 신호가 입력된 경우에는, 상기 비지 신호가 활성화되어 있는지의 여부에 상관없이, 상기 리셋 신호를 상기 비휘발성 메모리에 출력하는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 비휘발성 메모리의 제어 방법을 설정할 수 있는 외부 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 장치는,
    제1 모드와 제2 모드를 설정할 수 있고,
    상기 제1 모드가 설정되어 있는 경우에는, 상기 비휘발성 메모리는 상기 반 도체 장치의 내부에서 제어되고,
    상기 제2 모드가 설정되어 있는 경우에는, 상기 비휘발성 메모리는 상기 반도체 장치의 외부에서 제어되는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 리셋 신호를 내부 클록에 동기시키는 클록 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 비지 신호는, 상기 비휘발성 메모리의 소거 처리의 개시에 응답하여 활성화되는 것을 특징으로 하는 반도체 장치.
  12. CPU와;
    비휘발성 메모리와;
    상기 비휘발성 메모리에 리셋 신호를 공급하는 리셋 입력 제어 유닛
    을 구비하고,
    상기 리셋 입력 제어 유닛은,
    상기 비휘발성 메모리가 출력하는 비지 신호가 비활성화되어 있는 경우에는, 상기 비휘발성 메모리에 리셋 신호를 공급하고,
    상기 비휘발성 메모리가 출력하는 비지 신호가 활성화되어 있는 경우에는, 상기 비휘발성 메모리에 리셋 신호를 공급하지 않는 것을 특징으로 하는 리셋 제어 시스템.
  13. 제12항에 있어서, 리셋을 지시하는 커맨드 신호를 상기 리셋 입력 제어 유닛에 공급하는 커맨드 제어 유닛을 포함하는 것을 특징으로 하는 리셋 제어 시스템.
  14. 제12항 또는 제13항에 있어서, 상기 비지 신호에 기초하여 기동하며, 소정수 카운트한 후에 리셋을 지시하는 타임오버 신호를 상기 리셋 입력 제어 유닛에 출력하는 타이머 유닛을 포함하는 것을 특징으로 하는 리셋 제어 시스템.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 비휘발성 메모리의 제어 방법을 설정할 수 있는 외부 단자를 포함하는 것을 특징으로 하는 리셋 제어 시스템.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서, 상기 리셋 제어 시스템은,
    제1 모드와 제2 모드를 설정할 수 있고,
    상기 제1 모드가 설정되어 있는 경우에는, 상기 비휘발성 메모리는 상기 CPU에 의해서 제어되고,
    상기 제2 모드가 설정되어 있는 경우에는, 상기 비휘발성 메모리의 외부에서 제어되는 것을 특징으로 하는 리셋 제어 시스템.
  17. 반도체 장치에 내장된 비휘발성 메모리를 리셋하는 메모리 리셋 방법에 있어서,
    상기 반도체 장치의 외부로부터 리셋 신호가 공급되고,
    상기 비휘발성 메모리로부터의 비지 신호의 비활성화 상태를 검출하여 상기 리셋 신호를 상기 비휘발성 메모리에 공급하며,
    상기 비휘발성 메모리로부터의 비지 신호의 활성화 상태를 검출하여 상기 리셋 신호를 상기 비휘발성 메모리에 공급하지 않는 것을 특징으로 하는 메모리 리셋 방법.
  18. 제11항에 있어서, 상기 비휘발성 메모리가 출력하는 비지 신호가 활성화되어 있는 경우에, 리셋을 지시하는 지시에 기초하여 상기 비휘발성 메모리를 강제적으로 리셋하는 것을 특징으로 하는 메모리 리셋 방법.
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* Cited by examiner, † Cited by third party
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KR20140059684A (ko) * 2012-11-08 2014-05-16 에스케이하이닉스 주식회사 집적회로 및 메모리 장치

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