JP2003507840A - 外部トリガーによるリーク検出及び修復方法 - Google Patents

外部トリガーによるリーク検出及び修復方法

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Abstract

(57)【要約】 外部からトリガーされるフラッシュメモリデバイスのリーク検知及び修復。本発明の実施例によると、実施例の方法は、多数のフラッシュセルにデータを記憶するようにフラッシュメモリを作動し、フラッシュメモリデバイスの外部の発生源から１またはそれ以上の選択された信号をフラッシュメモリデバイスに結合することによりフラッシュメモリデバイスのフラッシュセルのリークを検知しまたはリークのあるセルの修復を行う動作を開始させるステップを含む。本発明の別の実施例のシステムは、多数のフラッシュセルと、インターフェイス信号、アドレス信号及びデータ信号を交換するように結合された多数のピンとを有するフラッシュメモリデバイスを有する。このシステムはまた、インターフェイス信号、アドレス信号及びデータ信号をフラッシュメモリデバイスと交換するようにフラッシュメモリデバイスのピンに結合されたコントローラを含む。このコントローラはフラッシュセルにデータを記憶させ、フラッシュメモリデバイスのピンに１またはそれ以上の選択された信号を結合してそのフラッシュメモリデバイスのフラッシュセルのリークを検知しあるいはリークのあるフラッシュセルを修復する動作を開始させる命令を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、一般的に、メモリデバイスに関し、さらに詳細には、外部トリガー
によるフラッシュメモリデバイスのリーク検知及びその修復に関する。
【０００２】
【背景】
フラッシュセルのアレイを有する電気的消去及び書き込み可能なリードオンリ
ーメモリデバイス（フラッシュＥＥＰＲＯＭまたはフラッシュメモリデバイスと
も呼ばれる）は、多種多様な電気装置に用いられている。フラッシュメモリデバ
イスは、集積回路として形成されるのが一般的である。フローティングゲート・
トランジスタメモリセルとも呼ばれる従来のフラッシュセルは、電界効果トラン
ジスタと同様に、基板のソース・ドレイン間にチャンネル領域があり、そのチャ
ンネル領域の上方にはコントロールゲートがある。このフラッシュセルはさらに
、コントロールゲートとチャンネル領域の間にフローティングゲートを有する。
フローティングゲートは、チャンネル領域からゲート酸化物層により分離されて
おり、また、コントロールゲートは、インターポリ誘電体層によりフローティン
グゲートから分離されている。コントロールゲートとフローティングゲートは共
に、ドープトポリシリコンにより形成されている。フローティングゲートは、浮
動状態または電気的隔離状態にある。フラッシュメモリデバイスは多数のフラッ
シュセルのアレイより成り、各フラッシュセルの制御ゲートはワード線に、また
ドレインはビット線に接続されて、これらのフラッシュセルはワード線とビット
線の交点に格子状に配置されている。
【０００３】 フラッシュセルは、コントロールゲートに約１０ボルト、ドレインに５乃至７
ボルトの電圧を印加し、ソースと基板をアースに接続して、ホットエレクトロン
をチャンネル領域からゲート酸化物を介してフローティングゲートへ注入するこ
とにより書き込みを行う。コントロールゲートの電圧は、書き込み後フローティ
ングゲートに存在する電荷の量を決定する。この電荷は、フラッシュセルがソー
ス・ドレイン間に電流を導通させるためにコントロールゲートに印加しなければ
ならない電圧を決定することにより、チャンネル領域の電流に影響を与える。こ
の電圧は、フラッシュセルのしきい電圧と呼ばれ、フラッシュセルに記憶される
データを物理的に表わすものである。フローティングゲートの電荷が増加すると
、しきい電圧が増加する。
【０００４】 フラッシュメモリデバイスの１種に、マルチビットまたはマルチステートフラ
ッシュセルのアレイより成るものがある。マルチステートフラッシュセルは、普
通のフラッシュセルと同じ構造を有し、単一セル内に複数ビットのデータを記憶
できる。マルチビットまたはマルチステートフラッシュセルは、ある電圧範囲に
亘る複数の異なるしきい電圧レベルを有する。これらのしきい電圧レベルはそれ
ぞれ一組のデータビットに対応し、ビット数はマルチステートフラッシュセルに
記憶可能なデータ量を表わす。
【０００５】 従来型フラッシュメモリデバイスへのデータの記憶は、それ以前に消去したフ
ラッシュセルに書き込むことにより行う。フラッシュセルの消去は、コントロー
ルゲートに約−１０ボルト、ソースに５ボルトの電圧を印加し、基板をアースに
接続して、ドレインを浮動状態にすることにより行う。別の消去方法として、コ
ントロールゲートをアースに接続し、ソースに１２ボルトの電圧を印加する。フ
ローティングゲートの電子は、ファウラ−ノードハイム・トンネリング効果によ
りゲート酸化物を通ってソースへ誘導されるため、フローティングゲートの電荷
が減少し、フラッシュセルのしきい電圧が減少する。フラッシュメモリデバイス
のアレイ状のフラッシュセルは複数のブロックに分けられているが、各ブロック
のセルは一括消去できる。
【０００６】 フラッシュセルの読み出しは、コントロールゲートに約５ボルト、ドレインに
約１ボルトの電圧を印加し、ソースと基板をアースに接続することにより行う。
フラッシュセルは導通状態となり、フラッシュセルに記憶されたデータを知るた
めにセルを流れる電流が検知される。この電流は電圧に変換され、この電圧がセ
ンスアンプにおいて１またはそれ以上の基準電圧と比較されて、フラッシュセル
の状態が判定される。読み出し中にフラッシュセルを流れる電流は、フローティ
ングゲートに蓄積された電荷量により異なる。
【０００７】 データを記憶するフラッシュメモリデバイスの容量は、各集積回路のフラッシ
ュセルのサイズを減少し、フラッシュセルの数を増加することにより、徐々に増
加する。フラッシュセルのサイズを減少すると、これらのセルはリークに弱くな
る。リークは、フラッシュセルのフローティングゲートから電荷が失われる望ま
しくない現象であり、幾つかの理由のうちの１つで生じる。データ保持能力は、
フラッシュメモリデバイスの１０年乃至１００年の動作寿命の間、電荷がフロー
ティングゲートから徐々にドリフトするため劣化する。例えば温度のようなフラ
ッシュメモリデバイスの動作環境条件は、リークに影響を与える。このリークは
、フラッシュセルが以下の態様でじょう乱を受けると生じることがある。フラッ
シュセルは、書き込み、消去または読み出し中に、ワード線またはビット線もし
くはその両方が正または負の方向に増加する電圧に結合されることがある。同じ
ワード線またはビット線に接続された隣接のフラッシュセルもその増加する電圧
を受けるが、この電圧が隣接のフラッシュセルのコントロールゲート、ドレイン
及びソースの間の電圧差にじょう乱を与えることがある。このじょう乱により、
隣接するフラッシュセルの一部のフローティングゲートから電荷がリークする。
アレイ構造により、複数サイクルの書き込みまたは１つのブロックのフラッシュ
セルの消去がそのアレイの異なるブロックのセルにリークを発生させることがあ
る。書き込み済みフラッシュセルにその寿命に亘って十分なリークが発生すると
、そのセルは読み出しを行うと消去と指示される状態に徐々に移行する。これを
ビット不良と呼ぶ。フラッシュセルがますます小さくなり、シリコンチップの所
与の面積に配置されるフラッシュセルの数がさらに増加するにつれて、フラッシ
ュセルがじょう乱を受けてリークが発生する傾向がますます高くなる。
【０００８】 従って、リークのあるフラッシュセルを検知し修復する改良式方法が必要とさ
れる。
【０００９】
【発明の概要】
上記及び他の問題点は、以下において詳細に説明するように解消される。本発
明の実施例の方法は、フラッシュメモリデバイスを作動して多数のフラッシュセ
ルにデータを記憶させ、フラッシュメモリデバイスの外部の発生源からフラッシ
ュメモリデバイスに１またはそれ以上の選択された信号を結合することによりフ
ラッシュメモリデバイスのリークのあるフラッシュセルを検知し修復する動作を
開始させるステップを含む。本発明の別の実施例のシステムは、多数のフラッシ
ュセルと、インターフェイス信号、アドレス信号及びデータ信号に結合された多
数のピンとを有するフラッシュメモリデバイスを有する。このシステムはまた、
フラッシュメモリデバイスとインターフェイス信号、アドレス信号及びデータ信
号を交換するようにフラッシュメモリデバイスのピンに結合されたコントローラ
を有する。このコントローラは、フラッシュセルにデータを記憶させ、フラッシ
ュメモリデバイスのピンに１またはそれ以上の選択された信号を結合することに
よりそのフラッシュメモリデバイスのリークのあるフラッシュセルを検知または
修復する動作を開始させる命令を有する。
【００１０】 本発明の利点は、以下の説明を読めば当業者に明らかになるであろう。
【００１１】
【好ましい実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく論理的、機械的、電気的及び他の変形又は設計変更を行
うことができる。従って、以下の詳細の説明は限定的な意味でとらえるべきでは
ない。
【００１２】 この説明において、フラッシュセルは、コントロールゲートの電圧がしきい電
圧を超えると導通状態となって、作動またはスイッチオンされ、また、コントロ
ールゲートの電圧がしきい電圧よりも低くなると、遮断状態となって、非作動ま
たはスイッチオフになると説明されている。１のデジタル信号を高レベル信号、
また０のデジタル信号を低レベル信号と呼ぶことがある。
【００１３】 図１は、本発明の実施例によるフラッシュメモリシステム１００の概略図であ
る。このメモリシステム１００は、メモリコントローラ１０５と、フラッシュメ
モリ集積回路（ＩＣ）１１０とを有する。コントローラ１０５は、インターフェ
イス信号をＩＣ１１０へ送るマイクロプロセッサのような制御デバイスを有する
。インターフェイス信号は、複数のアドレス線１１５を介してアドレスバッファ
・ラッチ１１６へ送られるアドレス信号と、複数のデータ線１１７を介して伝送
されるデータ信号とを含む。データ線１１７は入力バッファ１１８に結合されて
おり、このバッファは複数の内部データ線１２０を介して入力データラッチ１１
０へ転送するためのデータ信号を記憶する。コントローラ１０５により供給され
る他のインターフェイス信号には、ノード１２１の書き込みイネーブル信号ＷＥ
*、ノード１２２のチップイネーブル信号ＣＥ*、ノード１２３のリセット／パワ
ーダウンＲＰ*、ノード１２４の出力イネーブル信号ＯＥ*及びノード１２５の書
き込みプロテクト信号ＷＰ*があり、これらは全て作動状態で低レベルの信号で
ある。ＩＣ１１０は、内部ステートマシン１３０の状態を示すために、コントロ
ーラ１０５へノード１２８においてステータス信号ＲＹ／ＢＹ*を送る。ＩＣ１
１０はまた、ノード１３２で正の電源電圧ＶCCを、ノード１３４で書き込み／消
去供給または書き込み電圧ＶPPを、またノード１３６で約０ボルトである基板接
地電圧ＶSSのような基準電圧を受ける。アドレス線１１５、データ線１１７及び
ノード１２１−１２８はそれぞれ、線によりコントローラ１０５に結合可能なＩ
Ｃ１１０のピンで終端されている。
【００１４】 ＩＣ１１０は、３２個のフラッシュセルブロックに分けられたフローティング
ゲート・トランジスタメモリセルまたはフラッシュセルのアレイ１３８を有する
。アレイ１３８の各ブロックは、６４キロバイトのフラッシュセルより成る。各
ブロックのフラッシュセルは、同時に一括消去される。コマンド実行論理モジュ
ール１４０は、コントローラ１０５から上述のインターフェイス信号を受ける。
このモジュール１４０はステートマシン１３０を制御し、このマシンはアレイ１
３８のフラッシュセルの書き込み、読み出し及び消去に必要な個々の作用を制御
する。さらに詳細には、このステートマシン１３０は、Ｘインターフェイス回路
１４０及びＹインターフェイス回路１５０を介して書き込み及びブロック消去タ
イミング信号系列を与えるようなＩＣ１１０の詳細な動作を制御する。
【００１５】 Ｙインターフェイス回路１５０は、アレイ１３８のデータ線を介する個々のフ
ラッシュセルへのアクセスを可能にする。Ｙインターフェイス回路１５０のデー
タ線は、ビット線ドライバ回路（図示せず）に接続されている。Ｙインターフェ
イス回路１５０は、Ｙデコーダ回路１５２、Ｙセレクトゲート１５４、及びセン
スアンプ・書き込み／消去ビット比較・検証回路１５６を有する。Ｘインターフ
ェイス回路１４５は、アレイ１３８のフラッシュセルのコントロールゲートに電
気的に結合されたワード線を介するフラッシュセルの各行へのアクセスを可能に
する。Ｘインターフェイス回路１４５は、アレイ１３８のフラッシュセルブロッ
クを消去するためのデコード・制御回路を有する。書き込み／消去ビット比較・
検証回路１５６は、１組の内部データ線１５８を介して入力データをラッチ１１
９とデータを交換するように結合されている。
【００１６】 ＩＣ１１０は、アレイ１３８のフラッシュセルの書き込み、消去及びまたは読
み出しを行うための高い電圧Ｖpumpを発生させる電荷ポンプ回路１６０を有する
。このポンプ回路１６０は、ノード１３２から正の電源電圧ＶCCを受けるように
結合され、複数の線を介して電圧ＶpumpをＸインターフェイス回路１４５、Ｙデ
コーダ回路１５２及びステートマシン１３０へ供給する。本発明の別の実施例に
おいて、このポンプ回路１６０が図１に示す各線を介して異なる大きさの高い電
圧を供給するようにしてもよい。ステートマシン１３０はアドレスカウンタ１６
２を制御するが、このカウンタはアドレスバッファ・ラッチ１１６、Ｘインター
フェイス回路１４５及びＹデコーダ回路１５２の間に結合された内部アドレス線
１６４上にアドレス信号系列を供給できる。
【００１７】 ＩＣ１１０は、ステートマシン１３０、モジュール１４０及びポンプ回路１６
０から信号を受けるように結合されたステータスレジスタ１７０も備えている。
ステータスレジスタ１７０のビットはＩＣ１１０の状態を示し、このステータス
レジスタ１７０はコントローラ１０５により読み出される。
【００１８】 図２は、本発明の実施例によるアレイ１３８のフラッシュセル２１０Ａ−２１
０Ｓのブロック２００を示す概略図である。ブロック２００のフラッシュセルの
一部は、図示簡略化のために図２から省略されている。フラッシュセル２１０は
行列状である。特定の列のすべてのフラッシュセル２１０は、ドレインＤが共通
のビット線ＢＬに接続され、特定の行の全てのフラッシュセル２１０は、コント
ロールゲートが共通のワード線ＷＬに接続されている。ビット線ＢＬをＢＬ０−
ＢＬＭで示し、ワード線ＷＬをＷＬ０−ＷＬＭで示す。ブロック２００の全ての
フラッシュセル２１０は、ソースＳが共通のソース線ＳＬに接続されている。ア
レイ１３８の残りのフラッシュセルは、異なるソース線を有する別個のブロック
を形成するように配列されている。異なるブロックのフラッシュセルは、必要な
消去電流を減少させるために、独立して一括消去される。
【００１９】 各列のフラッシュセル２１０は２つが対を成すように配列され、各対のフラッ
シュセル２１０はソースＳを共有する。例えば、一対のフラッシュセル２１０Ｊ
及び２１０Ｋは共通のソースＳを有し、このソースはソース線ＳＬに接続されて
いる。フラッシュセル２１０のドレインＤは、フラッシュセル２１０が位置する
列のビット線ＢＬに接続されている。例えば、一対のフラッシュセル２１０Ｊと
２１０Ｋは、ドレインＤが共通のビット線ＢＬ１に接続されている。
【００２０】 ブロック２００のフラッシュセル２１０Ａ−２１０Ｓから選択された１つのセ
ルの書き込みは、ソース線ＳＬをアースまたは０ボルトに保持し、フラッシュセ
ルに接続されたビット線ＢＬを約５−７ボルトに結合し、約１０ボルトの正の高
電圧書き込みパルスをそのフラッシュセルのワード線ＷＬに印加することにより
行う。この説明において、書き込みパルスをフラッシュセルに印加するという記
載があれば、当業者は上述の方法によりフラッシュセルが書き込み中であること
がわかるであろう。
【００２１】 ブロック２００のフラッシュセル２１０Ａ−２１０Ｓから選択された１つのセ
ルの読み出しは、ソース線ＳＬをアースに保持し、フラッシュセルに接続された
ビット線ＢＬを約１ボルトに結合し、フラッシュセルのワード線ＷＬに約５．４
ボルトの電圧を印加し、ビット線ＢＬを介してフラッシュセルに流れる電流を感
知することにより行う。この電流は、ビット線ＢＬに結合されたセンスアンプ１
５６のうちの１つにより感知される。感知された電流は、フラッシュセルのしき
い電圧に反比例するものである。しきい電圧が高ければ高いほど、フラッシュセ
ルにおいて感知される電流は小さく、またその逆も真である。
【００２２】 ブロック２００のフラッシュセル２１０Ａ−２１０Ｓの消去は、ワード線ＷＬ
０−ＷＬＮをアースに接続し、ビット線ＢＬ０−ＢＬＭを浮動状態にし、約１２
ボルトの正の高電圧消去パルスをソース線ＳＬを介してソースＳに印加すること
により行う。消去により、フラッシュセルのフローティングゲートから電荷が除
去される。
【００２３】 用語「パルス」は、この説明では広義に用い、端子にある一定の時間の間選択
されたレベルの電圧を印加することを意味する。当業者は、この説明を読むと、
消去パルスのような単一パルスを定まった時間継続的に印加するか、または印加
時間の加算または合計時間がその定まった時間に等しい一連の短い別個のパルス
を逐次的に印加できることがわかるであろう。
【００２４】 本明細書に述べる本発明の実施例において、フラッシュセルは、しきい電圧が
約３ボルト未満であれば、消去状態にあると見なされる。しきい電圧が約５ボル
トよりも高ければ、書き込まれた状態にあると見なされる。フラッシュセルの読
み出しは、コントロールゲートに５．４ボルトの電圧を印加してセルが確実にＯ
Ｎになるようにして行う。フラッシュセルのチャンネル領域を流れる電流の量は
、そのしきい電圧を示す。フローティングゲートから電荷がリークするかまたは
望ましくない電荷のロスまたはリークが発生しているフラッシュセルが、リーク
のあるフラッシュセルである。このリークのあるフラッシュセルは、書き込みパ
ルス（修復パルスとも呼ぶ）を印加してフローティングゲートへ電荷を付加する
ことにより修復する。修復済みフラッシュセルは、書き込み済みフラッシュセル
のしきい電圧を有する。書き込み済みフラッシュセルだけが、リークのあるセル
であると識別可能である。消去済みフラッシュセルは、フローティングゲートか
らの電荷の流出が続いてしきい電圧が約３ボルト未満となっても、蓄積している
データが変化しない限り、リークのあるフラッシュセルとして識別することがで
きない。
【００２５】 本発明の実施例によると、コントローラのような外部信号発生源からフラッシ
ュメモリ集積回路へ１つのまたは１組の信号を結合することにより、リークのあ
るフラッシュセルの検知及び修復動作が開始またはトリガーされる。本発明の実
施例は、メモリシステムのユーザまたは設計者に、リークのあるフラッシュセル
の検知及び修復動作をいつ実行するかを選択できる柔軟性を与える。リークのあ
るフラッシュセルの検知及び修復する動作を実行する方法及び回路を説明した後
、その動作をトリガーする方法について述べる。
【００２６】 図３は、アレイ１３８のフラッシュセルのリークをテストし、リークのあるフ
ラッシュセルを修復する方法３００を示す。この方法３００では、アレイ１３８
の各フラッシュセルのリークチェックを行い、リークのあるフラッシュセルへ修
復パルスを印加する。３１０において、ＩＣ１００の外部信号発生源からリーク
検知及び修復動作をトリガーする。その後、３１２において、パルスカウンタを
リセットする。３１４において、アレイ１３８の第１列、第１行のフラッシュセ
ルを選択し、３１６において、以下にさらに詳述する態様で、選択されたフラッ
シュセルのリークテストを行う。この方法３００は、３１８において、選択され
たフラッシュセルにリークがあるか否かチェックし、３２０において、もしリー
クがあれば、パルスカウンタを増分する。３２２において、パルスカウンタをチ
ェックした結果、その値が選択された限界値Ｎより大きくて、選択されたフラッ
シュセルに印加された修復パルスの数が多すぎることが示されている場合、この
方法３００は、３２４において、エラーで終了する。３２４におけるエラーは、
選択されたフラッシュセルが不良であることを示す。パルスカウンタの値がＮよ
り小さいかそれに等しい場合、３２６において、選択されたフラッシュセルに修
復パルスを印加し、選択されたフラッシュセルのしきい電圧が十分に高くなるか
あるいは、３２４においてエラーが発生するまで、３１６−３２６の動作が繰り
返される。データのロスを防ぐため、修復パルスをリークのあるフラッシュセル
に印加する。３１８において、選択されたフラッシュセルにリークがないと判定
された場合、３３０において、その列の次の行の新しいフラッシュセルを選択し
、３３２においてパルスカウンタをリセットする。この方法３００は、３３４に
おいて、新しく選択されたフラッシュセルの行がその列の最後の行を過ぎている
か否かを判定する。新しく選択されたフラッシュセルがその列の行にある場合、
新しく選択されたフラッシュセルについて３１６−３２６の動作を実行する。３
３４において、新しく選択されたフラッシュセルの行がその列の最後の行を超え
ていると判定された場合、この方法３００は、３４０において、その列がアレイ
１３８の最終列であるか否かを判定する。もしそうであれば、この方法３００は
終了する。アレイ１３８にさらに別の列が存在する場合、３１４において、アレ
イ１３８の次の列の第１行のフラッシュセルを選択し、新しく選択されたフラッ
シュセルについて３１６−３２６の動作を実行する。このようにして、この方法
３００は、アレイ１３８の全てのフラッシュセルをテストし、リークがあると判
定されたフラッシュセルを修復する。
【００２７】 図４は、本発明の一実施例による、フラッシュセルのリークテスト方法４００
を示す。この方法４００は、方法３００のうちフラッシュセルのリークをテスト
する３１６において使用できる。４１０におけるフラッシュセルの読み出しは、
コントロールゲートに約５．４ボルトの電圧を印加し、フラッシュセルに流れる
電流を感知することにより行う。４１２において、感知した電流を第１の基準電
流と比較するが、この電流は、しきい電圧が約４ボルトであればフラッシュセル
を流れるであろう。感知した電流が第１の基準電流より大きければ、４１４にお
いて、フラッシュセルのしきい電圧は４ボルト未満であり、消去状態と識別され
る。感知した電流が第１の基準電流未満であれば、そのフラッシュセルは書き込
み済みであり、しきい電圧は４ボルトより大きい。４１６において、感知した電
流を第２の基準電圧と比較するが、この電流は、しきい電圧が４．５ボルトであ
ればフラッシュセルを流れるであろう。しきい電圧は、フローティングゲートが
書き込み状態を維持するものの電荷の一部を失っているか否かを示すために、４
．５ボルトに選択する。感知した電流が第２の基準電流より大きければ、４１８
において、フラッシュセルをリークありとするが、その理由は、しきい電圧がフ
ローティングゲートからの電荷の望ましくないロスによる４．５ボルト未満に減
少しているからである。４２０において、このフラッシュセルについて修復パル
スをリクエストして、しきい電圧を回復させる。４２０における修復パルスのリ
クエストは、ステータスレジスタ１７０のビットをセットすることにより行う。
感知した電流が第２の基準電流未満であれば、４２２において、フラッシュセル
を書き込み状態で、リークはないとする。もちろん、当業者は、この説明を読め
ば、リークのあるフラッシュセルを同定するための基準点として他の異なる組み
合わせのしきい電圧を使用できることがわかるであろう。
【００２８】 図５は、本発明の実施例による、フラッシュセルを読み出し、フラッシュセル
のリークをテストする回路５００を示す。この回路５００は、フラッシュセルの
リークをテストする方法３００の３１６に使用可能である。この回路５００は、
ＩＣ１１０内にあり、図１に示すセンスアンプ１５６内でもよい。読み出し中の
フラッシュセルからの電流Ｉをライン５１０上に受け、電流−電圧変換回路５１
２により読み出し信号とも呼ばれる電圧信号に変換する。この電流―電圧変換回
路５１２は、電流Ｉが大きければ低レベルの読み出し信号を発生し、電流Ｉが小
さければ高レベルの読み出し信号を発生する。読み出し信号は、第１のセンスア
ンプ５１４と、第２のセンスアンプ５１６の反転入力に結合される。本発明のこ
の実施例では、第１及び第２のセンスアンプ５１４、５１６はコンパレータであ
る。第１の基準電流Ｉ1は、フラッシュセルのしきい電圧が４．０ボルトであれ
ば、それを流れる電流にほぼ等しいように第１の電流源５２０で発生させる。本
発明の１つの実施例において、Ｉ1は３０マイクロアンペアである。Ｉ1は、第１
のセンスアンプ５１４の非反転入力に結合された第２の電流―電圧変換回路５２
２により第１の基準信号に変換する。第２の基準電流Ｉ2は、しきい電圧が４．
５ボルトであれば、フラッシュセルを流れる電流にほぼ等しいように第２の電流
源５２４により発生させる。本発明の１つの実施例において、Ｉ2は２０マイク
ロアンペアである。Ｉ2は、第２のセンスアンプ５１６の非反転入力に結合され
た第３の電流―電圧変換回路５２６により第２の基準信号により変換する。
【００２９】 この読み出し信号は、第１のセンスアンプ５１４の第１の基準信号と比較して
、その第１のセンスアンプ５１４の出力にデータ信号を発生させる。このデータ
信号は第１のインバータ５３０により反転し、第２のインバータ５３２により再
び反転して、フラッシュセルが書き込み状態または消去状態であるかを示すデー
タ信号をＩＣ１１０へ出力させる。読み出し信号は、第２のセンスアンプ５１６
の第２の基準信号と比較することにより、フラッシュセルにリークがあるか否か
を判定する。第２のセンスアンプ５１６の出力は、ＮＡＮＤゲート５４０の一方
の入力に結合され、このＮＡＮＤゲート５４０の第２の入力は第１のインバータ
５３０の出力に接続されているため、ＮＡＮＤゲート５４０の出力には、第３の
インバータ５４２により反転されて、フラッシュセルにリークがあるか否かまた
修復パルスが必要であるか否かを示す修復信号が発生される。回路５００の動作
を、表１を参照してさらに説明する。
【００３０】 表 １ フラッシュセル電流Ｉ フラッシュセル データ信号 修復信号 （マイクロアンペア） の状態 Ｉ＞Ｉ1 消去 ０ １ Ｉ2＜Ｉ＜Ｉ1 低い書き込み ０ １ Ｉ＜Ｉ2 書き込み ０ ０ 表１に示すように、この回路５００は以下の態様で動作する。ＩがＩ1より大
きければ、フラッシュセルのしきい電圧は４ボルト未満であり、消去状態で、デ
ータ信号は高レベルである。修復信号が低レベルで、フラッシュセルが修復パル
スを受けないようにするために、低い反転信号をＮＡＮＤゲート５４０の第２の
入力に印加する。ＩがＩ2より小さければ、フラッシュセルのしきい電圧は４．
５ボルトより大きく、書き込み状態で、データ信号は低レベルである。第２のセ
ンスアンプ５１６の出力も低レベルであるため、修復信号は低レベルで、フラッ
シュセルは修復パルスを受けない。ＩがＩ1とＩ2との間にある場合、フラッシュ
セルのしきい電圧は４ボルトと４．５ボルトの間にあり、リークが存在する。換
言すれば、このフラッシュセルは書き込み済みであるが、電荷ロスにより、しき
い電圧はわずかに減少している。データ信号は低レベルであるが、第２のセンス
アンプの出力は高レベルであるため、ＮＡＮＤゲート５４０は２つの高レベル入
力を受け、第３のインバータ５４２から高レベルの修復信号を発生させる。修復
信号が高レベルであると、フラッシュセルへの修復パルスの印加により、フロー
ティングゲートの電荷が復元され、フラッシュセルに記憶されたデータが保存さ
れる。
【００３１】 当業者は、この説明を読めば、基準電流Ｉ1及びＩ2を、フラッシュセルの特定
の特性及びフラッシュセルを読み出し、リークテストを行う所望の基準点に応じ
て選択することがわかるであろう。
【００３２】 方法３００及び４００は、コントローラ１０５に記憶され実行される一連のプ
ログラム可能な命令として実現できる。第１及び第２の基準信号は、ＩＣ１１０
のポンプ回路１６０のようなプログラム可能電圧発生器により発生可能である。
これらの方法３００、４００はまた、ステートマシン１３０でも実現できる。ス
テートマシン１３０は、ハードウェアで直接、アルゴリズムを実行するように設
計された論理ゲート及び記憶素子の両方を有するシーケンスロジック回路である
。ステートマシン１３０は、ＩＣ１１０の外部で行われるトリガー（３１０）を
除いて、方法３００及び４００の各動作を実行する論理ゲート及び記憶素子を含
むものでよい。ＩＣ１１０の他の部分により、方法３００、４００を実行するこ
ともできる。例えば、ポンプ１６０により、第１及び第２の基準信号と、フラッ
シュセルの読み出しに必要な任意の電圧を与えることができる。フラッシュセル
はセンスアンプ１５６により読み出し可能であり、読み出したデータは入力デー
タラッチ１１９に記憶することができる。フラッシュセルは、ＩＣ１１０内にあ
る図５に示すような回路５００によってもリークテストすることができる。これ
らの方法３００、４００は、この説明を読む当業者に知られた他の方法により実
現することもできる。
【００３３】 本発明の実施例によると、この方法３００により実現される、リークのあるフ
ラッシュセルの検知及び修復動作は、コントローラ１０５のような外部信号発生
源からＩＣ１１０に結合される１つの、または１組の信号により開始またはトリ
ガーされる。上述したように、このコントローラ１０５はマイクロプロセッサで
よい。この動作は、図３の方法３００の３１０においてトリガーされる。
【００３４】 本発明の１つの実施例によれば、コントローラ１０５は、例えば１２ボルトの
超電圧を図１のＩＣ１１０のノード１２１−１２５の１つまたはアドレス線１１
５の１つに印加してこの方法３００をトリガーまたは開始させるように構成され
記憶された命令を含む。この超電圧は、電源電圧ＶCC、書き込み電圧ＶPP及び方
法３００のトリガーとして検知可能な基準電圧ＶSSのようなＩＣ１１０へ供給さ
れる他の電圧よりも高い。
【００３５】 本発明の別の実施例によると、この方法３００を開始させるために、選択され
た組のインターフェイス信号が、コントローラ１０５により１度に印加される。
例えば、図１に示すように、ノード１２１の書き込みイネーブル信号ＷＥ*を、
ノード１２２のチップイネーブル信号ＣＥ*を、またノード１２４の出力イネー
ブル信号ＯＥ*を、この方法３００のトリガーと同時に低レベルにする。 本発明の別の実施例によると、コントローラ１０５は、クロックに従って規則的
インターバルでこの方法３００を開始させるように構成され記憶された命令を含
む。例えば、この方法３００は、２４時間毎にトリガーしてもよい。この方法３
００は、１またはそれ以上のインターフェイス信号を印加することにより、また
は上述した本発明の他の実施例の任意のものに従って、規則的なインターバルで
トリガーすることができる。
【００３６】 本発明の別の実施例によると、この方法３００は、ＩＣ１１０が命令により実
行する別の動作と同時並行的にトリガーすることができる。例えば、ＩＣ１１０
は、ノード１２３のリセット／パワーダウン信号ＲＰ*が低レベルにされると、
パワーダウンモードへ移行する。パワーダウンモードでは、書き込みまたは読み
出しは起こらず、ＩＣ１１０がわずかな量の電力を消費する。この方法３００は
、パワーダウンモードの前にリセット／パワーダウン信号ＲＰ*が低レベルにな
るとトリガーすることができる。本発明の別の実施例において、この方法３００
は、他のインターフェイス信号のうちの１つが印加されるとトリガーすることが
できる。
【００３７】 本発明の別の実施例において、コントローラ１０５は、ＩＣ１１０の単一ノー
ドへ一連の電圧を印加することによりこの方法３００をトリガーするように構成
され記憶された命令を含む。例えば、方法３００をトリガーするために、モジュ
ール１４０により認識される特別シーケンスの高及び低電圧をノード１２４に結
合することができる。
【００３８】 本発明の別の実施例において、コントローラ１０５は、データ線１１７を介し
てコマンドをＩＣ１１０へ送ることによりこの方法３００をトリガーするように
構成され記憶された命令を含む。コマンド及びそれらの使用は、フラッシュメモ
リデバイスについてのマイクロン・メモリデータブック１９９９に定義されてい
る。これらのコマンドはコマンドセットに体系的に分類され、各コマンドはＩＣ
１１０に１組の信号として結合される８ビットの１６進法値により表される。各
コマンドは、コントローラ１０５からデータ線１１７、入力バッファ１１８、内
部データ線１２０へ結合され、この命令を実行するモジュール１４０が受信する
。各コマンドは、ノード１２１に結合される書き込みイネーブル信号ＷＥ*の立
ち上がりエッジ、またはノード１２２に結合されるチップイネーブル信号ＣＥ*
の立ち上がりエッジでラッチされる。３０Ｈのような新しいコマンドは、この方
法３００をトリガーするように定義され、コマンドセットに加えられる。このコ
マンドセットでまだ定義されていない他の１６進法値も、この方法３００をトリ
ガーするために使用できる。
【００３９】 図６は、本発明の別の実施例によるフラッシュメモリシステム６００の概略図
である。このメモリシステム６００は、図１に示すメモリシステム１００と類似
である。同じ構成要素は同一参照番号により示すが、説明を簡略にするために、
ここでは説明しない。メモリシステム６００は、それぞれリーク検知信号ＬＤ*
及び修復信号Ｒ*を受ける２つの新しいノード６１２、６１４を備えたフラッシ
ュメモリ集積回路（ＩＣ）６１０を有する。これらのノード６１２、６１４は、
コントローラ１０５と結合するためにＩＣ６１０のピンで終端されている。リー
ク検知信号ＬＤ*は、リークのあるフラッシュセルを検知するが修復しない、リ
ーク検知動作をトリガーするために印加される。かかる動作には、修復パルスが
リークのある各フラッシュセルに加えられる動作３２０−３２６を除き、図３に
示す方法３００の全ての動作が含まれる。リークのあるフラッシュセルが検知さ
れると、ステータスレジスタ１７０に１つのビットがセットされて、そのリーク
のあるフラッシュセルが修復を要することを示す。ステータスレジスタ１７０の
使用については、図４の動作４２０に関連して上述した。この修復動作は、リー
クのあるフラッシュセルへデータを再書き込みすることにより実行できる。本発
明の別の実施例では、修復信号Ｒ*の印加により、方法３００に従ってリークの
あるフラッシュセルを検知し修復する修復動作がトリガーされる。
【００４０】 図７は、本発明の別の実施例によるフラッシュメモリシステム７００の概略図
である。このメモリシステム７００は、図１に示すメモリシステム１００と類似
である。同一の構成要素は同一の参照番号で示すが、それらについては説明を簡
略にするために、さらに説明しない。メモリシステム７００は、リーク検知・修
復信号ＬＤ／Ｒ*を受ける新しいノード７１２を備えたフラッシュメモリ集積回
路（ＩＣ）７１０を有する。このノード７１２は、コントローラ１０５に結合さ
れるＩＣ７１０のピンで終端している。リーク検知・修復信号ＬＤ／Ｒ*は、こ
の方法３００に従ってリークのあるフラッシュセルが検知し修復するリーク検知
及び修復動作をトリガーするために印加される。
【００４１】 上述の本発明の各実施例は、リーク検知動作、修復動作またはリーク検知及び
修復動作をＩＣ１１０でトリガーするために使用される。
【００４２】 図８は、本発明の実施例による集積回路チップ８００を示す。このチップ８０
０は、フラッシュメモリ集積回路１１０、６１０、６７０のような埋め込まれた
フラッシュメモリ８１０を有し、回路５００を備え、また上述した本発明の実施
例に従って方法３００、４００を実行するようにしてもよい。埋め込まれたフラ
ッシュメモリ８１０は、プロセッサまたは恐らく幾つかのプロセッサのような別
の集積回路８２０、または恐らく幾つかの他の集積回路と共にチップ８００を共
有する。埋め込まれたフラッシュメモリ８１０及びプロセッサ８２０を備えたチ
ップ８００は、メモリシステム１００、６００または７００のうちの１つを有す
る。埋め込まれたフラッシュメモリ８１０及び集積回路８２０は、適当な通信線
またはバス８３０により互いに結合されている。
【００４３】 当業者は、この説明を読めば、上述の本発明の実施例による２以上のフラッシ
ュメモリ集積回路１１０、６１、７１０を種々の実装部品に組み込めることがわ
かるであろう。例えば、図９は、本発明の実施例によるコンパクトフラッシュ（ 登録商標）メモリカード９００を示す。このカード９００は、複数のフラッシュ メモリ集積回路９１０（１）−９１０（Ｘ）を有し、これらはそれぞれ図１、６ 及び７に示すフラッシュメモリ集積回路１１０、６１０、７１０と同じである。 カード９００は、フラッシュメモリ集積回路９１０（１）−９１０（Ｘ）が埋め 込まれた単一の集積回路でも良い。
【００４４】 図１０は、本発明の実施例による情報取扱いシステム１０００のブロック図で
ある。この情報取扱いシステム１０００は、メモリシステム１００８、プロセッ
サ１０１０、ディスプレイユニット１０２０及び入出力（Ｉ／Ｏ）サブシステム
１０３０を有する。プロセッサ１０１０は、例えばマイクロプロセッサである。
メモリシステム１００８は、フラッシュメモリ集積回路１１０、６１０、７１０
のうちの１つで構成され、回路５００を備え、上述した本発明の実施例に従って
方法３００及び４００を実行することができる。プロセッサ１０１０及びメモリ
システム１００８は、図８に示すチップ８００のような単一の集積回路チップ上
に埋め込み可能である。プロセッサ１０１０、ディスプレイユニット１０２０、
Ｉ／Ｏサブシステム１０３０及びメモリシステム１００８は、適当な通信線また
はバス１０４０により互いに結合される。
【００４５】 本発明の別の実施例によると、ユーザはＩ／Ｏサブシステム１０３０を介して
プロセッサ１０１０またはメモリシステム１００８へ命令を入力することにより
、方法３００をトリガーできる。Ｉ／Ｏサブシステム１０３０は、ユーザがシス
テム１０００と通信できるようにするキーボードまたは他のデバイスでよい。
【００４６】 本発明の種々の実施例において、この情報取扱いシステム１０００は、コンピ
ュータシステム（例えば、ビデオゲーム、ハンドヘルド計算機、テレビジョン・
セットトップボックス、固定スクリーン電話、スマートモバイル電話、パーソナ
ルデジタルアシスタント（ＰＤＡ）、ネットワークコンピュータ（ＮＣ）、ハン
ドヘルドコンピュータ、パソコン、またはマルチプロセッサ・スーパーコンピュ
ータ）、情報家電（例えば、セルラーホン、ページャまたは日程計画装置または
オーガナイザ）、情報関連コンポーネント（例えば、磁気ディスクドライブまた
は通信モデム）、または他の家電（例えば、補聴器、電子コントローラを有する
洗濯機またはマイクロ波オブン）である。
【００４７】 上述した本発明の実施例によると、リークのあるフラッシュセルを検知し修復
する動作は、コントローラのような外部信号発生源からフラッシュメモリ集積回
路に結合される１つまたは１組の信号によりトリガーされる。本発明の実施例は
、メモリシステムのユーザまたは設計者に対して、リークのあるフラッシュメモ
リの検知及び修復動作をいつ実行するかについて柔軟性を与える。
【００４８】 本発明を特定の実施例について図示説明したが、当業者は、本願の説明を読め
ば、図示説明した特定の実施例の代わりに任意の等価的構成を使用できることが
わかるであろう。従って、本発明は、頭書の特許請求の範囲及びその均等物によ
ってのみ限定されるものである。
【図面の簡単な説明】
【図１】 図１は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図２】 図２は、図１のメモリシステムの１ブロックのフラッシュセルを示す概略図で
ある。
【図３】 図３は、本発明の実施例に従ってフラッシュセルのリークテストを行い、リー
クのあるフラッシュセルを修復する方法を示すフローチャートである。
【図４】 図４は、本発明の実施例に従ってフラッシュセルのリークテストを行う方法を
示すフローチャートである。
【図５】 図５は、本発明の実施例に従ってフラッシュセルのリークテストを行う回路の
電気的概略図である。
【図６】 図６は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図７】 図７は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図８】 図８は、本発明の実施例による集積回路チップのブロック図である。
【図９】 図９は、本発明の実施例によるコンパクトフラッシュメモリカードのブロック
図である。
【図１０】 図１０は、本発明の実施例による情報取扱いシステムのブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ Ｆターム(参考） 5B025 AA01 AD01 AD02 AD04 AD05 AD09 AD10 AE08 AE09 AF01 5L106 AA10 DD03 DD22 DD25 EE03 EE04 FF01 GG05 【要約の続き】 リークを検知しあるいはリークのあるフラッシュセルを 修復する動作を開始させる命令を含む。

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 複数のフラッシュセルにデータを記憶させるためにフラッシ
    ュメモリデバイスを作動し、 １またはそれ以上の選択された信号をフラッシュメモリデバイスの外部信号発
    生源からフラッシュメモリデバイスへ結合することにより、フラッシュメモリデ
    バイスのリークのあるフラッシュセルを検知または修復する動作を開始させるス
    テップより成る方法。
  2. 【請求項２】 動作を開始させるステップは、超電圧をフラッシュメモリデ
    バイスの選択されたピンまたはアドレス線に結合することにより、フラッシュメ
    モリデバイスのリークのあるフラッシュセルの検知または修復動作を開始させる
    ステップより成る請求項１の方法。
  3. 【請求項３】 動作を開始させるステップは、選択された複数のインターフ
    ェイス信号をフラッシュメモリデバイスに結合することにより、フラッシュメモ
    リデバイスのリークのあるフラッシュセルの検知または修復動作を開始させるス
    テップより成る請求項１の方法。
  4. 【請求項４】 動作を開始させるステップは、書き込みイネーブル信号、チ
    ップイネーブル信号及び出力イネーブル信号をフラッシュメモリデバイスに結合
    することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検
    知または修復動作を開始させるステップより成る請求項３の方法。
  5. 【請求項５】 動作を開始させるステップは、クロックに従って規則的イン
    ターバルでフラッシュメモリデバイスのリークのあるフラッシュセルの検知また
    は修復動作を開始させるステップより成る請求項１の方法。
  6. 【請求項６】 動作を開始させるステップは、クロックに従って２４時間毎
    にフラッシュメモリデバイスのリークのあるフラッシュセルの検知または修復動
    作を開始させるステップより成る請求項５の方法。
  7. 【請求項７】 動作を開始させるステップは、インターフェイス信号をフラ
    ッシュメモリデバイスに結合することにより、フラッシュメモリデバイスのリー
    クのあるフラッシュセルの検知または修復動作を開始させるステップより成る請
    求項１の方法。
  8. 【請求項８】 動作を開始させるステップは、リセット／パワーダウン信号
    をフラッシュメモリデバイスに結合することにより、フラッシュメモリデバイス
    のリークのあるフラッシュセルの検知または修復動作を開始させるステップより
    成る請求項７の方法。
  9. 【請求項９】 動作を開始させるステップは、フラッシュメモリデバイスの
    ピンに選択された時系列の電圧を印加することにより、フラッシュメモリデバイ
    スのリークのあるフラッシュセルの検知または修復動作を開始させるステップよ
    り成る請求項１の方法。
  10. 【請求項１０】 動作を開始させるステップは、フラッシュメモリのデータ
    線にコマンドを結合することにより、フラッシュメモリデバイスのリークのある
    フラッシュセルの検知または修復動作を開始させるステップより成る請求項１の
    方法。
  11. 【請求項１１】 動作を開始させるステップは、フラッシュメモリデバイス
    のデータ線にコマンドを結合し、フラッシュメモリデバイスに結合された書き込
    みイネーブル信号の立ち上がりエッジでそのコマンドをラッチすることにより、
    フラッシュメモリデバイスのリークのあるフラッシュセルの検知または修復動作
    を開始させるステップより成る請求項１０の方法。
  12. 【請求項１２】 動作を開始させるステップは、フラッシュメモリデバイス
    のリーク検知及び修復ピンにリーク検知及び修復信号を結合することにより、フ
    ラッシュメモリデバイスのリークのあるフラッシュセルの検知または修復動作を
    開始させるステップより成る請求項１の方法。
  13. 【請求項１３】 動作を開始させるステップは、フラッシュメモリデバイス
    のリーク検知ピンにリーク検知信号を結合することにより、フラッシュメモリデ
    バイスのリークのあるフラッシュセルの検知または修復動作を開始させるステッ
    プより成る請求項１の方法。
  14. 【請求項１４】 動作を開始させるステップはさらに、フラッシュメモリデ
    バイスのリークのある少なくとも１つのフラッシュセルにデータを再書き込みす
    るステップをさらに含む請求項１３の方法。
  15. 【請求項１５】 動作を開始させるステップはさらに、フラッシュメモリデ
    バイスの修復ピンに修復信号を結合することにより、フラッシュメモリデバイス
    のリークのあるフラッシュセルの検知または修復動作を開始させるステップより
    成る請求項１３の方法。
  16. 【請求項１６】 動作を開始させるステップは、入出力サブシステムから受
    信する信号に応じてフラッシュメモリデバイスのリークのあるフラッシュセルの
    検知または修復動作を開始させるステップより成る請求項１の方法。
  17. 【請求項１７】 動作を開始させるステップはさらに、 フラッシュメモリデバイスの各フラッシュセルについて、 フラッシュセルを読み出して読み出し信号を発生させ、 読み出した信号を第１の基準信号と比較してフラッシュセルに記憶されたデー
    タを指示させ、 読み出した信号を第２の基準信号と比較してフラッシュセルのリークの存否を
    指示させ、 フラッシュセルにリークがあれば修復信号を印加するステップより成る請求項
    １の方法。
  18. 【請求項１８】 複数のフラッシュセルと、インターフェイス信号、アドレ
    ス信号及びデータ信号を交換するように結合された複数のピンとを有するフラッ
    シュメモリデバイスと、 フラッシュメモリデバイスのピンに結合されて、フラッシュメモリデバイスと
    インターフェイス信号、アドレス信号及びデータ信号を交換するコントローラと
    より成り、コントローラは、 フラッシュセルにデータを記憶させ、 １またはそれ以上の選択された信号をフラッシュメモリデバイスのピンに結合
    することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検
    知または修復動作を開始させる命令を有するシステム。
  19. 【請求項１９】 コントローラは、フラッシュメモリデバイスの選択された
    ピンに超電圧を結合することにより、フラッシュメモリデバイスのリークのある
    フラッシュセルの検知または修復動作を開始させる命令を有する請求項１８のシ
    ステム。
  20. 【請求項２０】 選択された複数のインターフェイス信号をフラッシュメモ
    リデバイスに結合することにより、フラッシュメモリデバイスのリークのあるフ
    ラッシュセルの検知または修復動作を開始させる命令を有する請求項１８のシス
    テム。
  21. 【請求項２１】 書き込みイネーブル信号、チップイネーブル信号及び出力
    イネーブル信号をフラッシュメモリデバイスに結合することにより、フラッシュ
    メモリデバイスのリークのあるフラッシュセルの検知または修復動作を開始させ
    る命令を有する請求項２０のシステム。
  22. 【請求項２２】 クロックに従って規則的インターバルでフラッシュメモリ
    デバイスのリークのあるフラッシュセルの検知または修復動作を開始させる命令
    を有する請求項１８のシステム。
  23. 【請求項２３】 クロックに従って２４時間毎にフラッシュメモリデバイス
    のリークのあるフラッシュセルの検知または修復動作を開始させる命令を有する
    請求項２２のシステム。
  24. 【請求項２４】 インターフェイス信号をフラッシュメモリデバイスに結合
    することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検
    知または修復動作を開始させる命令を有する請求項１８のシステム。
  25. 【請求項２５】 リセット／パワーダウン信号をフラッシュメモリデバイス
    に結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセ
    ルの検知または修復動作を開始させる命令を有する請求項２４のシステム。
  26. 【請求項２６】 フラッシュメモリデバイスのピンに選択された時系列の電
    圧を印加することにより、フラッシュメモリデバイスのリークのあるフラッシュ
    セルの検知または修復動作を開始させる命令を有する請求項１８のシステム。
  27. 【請求項２７】 フラッシュメモリのデータ線にコマンドを結合することに
    より、フラッシュメモリデバイスのリークのあるフラッシュセルの検知または修
    復動作を開始させる命令を有する請求項１８のシステム。
  28. 【請求項２８】 フラッシュメモリデバイスのデータ線にコマンドを結合し
    、フラッシュメモリデバイスに結合された書き込みイネーブル信号の立ち上がり
    エッジでそのコマンドをラッチすることにより、フラッシュメモリデバイスのリ
    ークのあるフラッシュセルの検知または修復動作を開始させる命令を有する請求
    項２７のシステム。
  29. 【請求項２９】 フラッシュメモリデバイスのリーク検知及び修復ピンにリ
    ーク検知及び修復信号を結合することにより、フラッシュメモリデバイスのリー
    クのあるフラッシュセルの検知または修復動作を開始させる命令を有する請求項
    １８のシステム。
  30. 【請求項３０】 フラッシュメモリデバイスのリーク検知ピンにリーク検知
    信号を結合することにより、フラッシュメモリデバイスのリークのあるフラッシ
    ュセルの検知または修復動作を開始させる命令を有する請求項１８のシステム。
  31. 【請求項３１】 フラッシュメモリデバイスのリークのある少なくとも１つ
    のフラッシュセルにデータを再書き込みする命令を有する請求項３０のシステム
    。
  32. 【請求項３２】 フラッシュメモリデバイスの修復ピンに修復信号を結合す
    ることにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知
    または修復動作を開始させる命令を有する請求項３０のシステム。
  33. 【請求項３３】 入出力サブシステムから受信する信号に応じてフラッシュ
    メモリデバイスのリークのあるフラッシュセルの検知または修復動作を開始させ
    る命令を有する請求項１８のシステム。
  34. 【請求項３４】 コントローラ及びフラッシュメモリデバイスは、 フラッシュメモリデバイスの各フラッシュセルについて、 フラッシュセルを読み出して読み出し信号を発生させ、 読み出した信号を第１の基準信号と比較してフラッシュセルに記憶されたデー
    タを指示させ、 読み出した信号を第２の基準信号と比較してフラッシュセルのリークの存否を
    指示させ、 フラッシュセルにリークがあれば修復信号を印加する命令を有する請求項１８
    のシステム。
  35. 【請求項３５】 複数のフラッシュセルにデータを記憶するフラッシュメモリ
    デバイスと、 フラッシュメモリデバイスのリークのあるフラッシュセルを検知または修復する
    動作を開始させる手段とより成るシステム。
  36. 【請求項３６】 リークのあるフラッシュセルを検知または修復する動作を開
    始させる手段は、フラッシュメモリデバイスに結合されたコントローラより成る
    請求項３５のシステム。
  37. 【請求項３７】 リークのあるフラッシュセルを検知または修復する動作を開
    始させる手段は、１またはそれ以上の選択された信号をフラッシュメモリデバイ
    スの外部信号発生源からフラッシュメモリデバイスへ結合する手段より成る請求
    項３５のシステム。
  38. 【請求項３８】 リークのあるフラッシュセルを検知または修復する動作を開
    始させる手段は、選択された複数のインターフェイス信号をフラッシュメモリデ
    バイスに結合することにより、フラッシュメモリデバイスのリークのあるフラッ
    シュセルの検知または修復動作を開始させる手段より成る請求項３５のシステム
    。
  39. 【請求項３９】 クロックに従って規則的インターバルでフラッシュメモリ
    デバイスのリークのあるフラッシュセルの検知または修復動作を開始させる手段
    より成る請求項３５のシステム。
  40. 【請求項４０】 リークのあるフラッシュセルを検知または修復する動作を
    開始させる手段は、 フラッシュメモリデバイスの各フラッシュセルについて、 フラッシュセルを読み出して読み出し信号を発生させる手段と、 読み出した信号を第１の基準信号と比較してフラッシュセルに記憶されたデー
    タを指示させる手段と、 読み出した信号を第２の基準信号と比較してフラッシュセルのリークの存否を
    指示させる手段と、 フラッシュセルにリークがあれば修復信号を印加する手段とより成る請求項３
    ５のシステム。
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