JP2001176297A - 半導体記憶装置およびその検査方法 - Google Patents
半導体記憶装置およびその検査方法Info
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- JP2001176297A JP2001176297A JP35521599A JP35521599A JP2001176297A JP 2001176297 A JP2001176297 A JP 2001176297A JP 35521599 A JP35521599 A JP 35521599A JP 35521599 A JP35521599 A JP 35521599A JP 2001176297 A JP2001176297 A JP 2001176297A
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Abstract
(57)【要約】
【課題】 ビット線の読み出し時の温度特性を十分保証
することができ、さらに過消去ビットを効率的に検出す
ることができるとともに、それらのビットに対する過消
去状態の回避を、効率的にかつ最良の状態で安定して行
うことができる半導体記憶装置およびその検査方法を提
供する。 【解決手段】 不揮発性メモリセルトランジスタＭＣ
１、ＭＣ２からなるメモリセルアレイの製品検査時にお
いて、非選択のメモリセルトランジスタＭＣ１のワード
線ＷＬ１を負に固定するか、または非選択のメモリセル
トランジスタＭＣ１のワード線ＷＬ１を選択したメモリ
セルトランジスタＭＣ２と同電位にすることにより、室
温において効率的かつ安定に消去状態の検出を行う。
することができ、さらに過消去ビットを効率的に検出す
ることができるとともに、それらのビットに対する過消
去状態の回避を、効率的にかつ最良の状態で安定して行
うことができる半導体記憶装置およびその検査方法を提
供する。 【解決手段】 不揮発性メモリセルトランジスタＭＣ
１、ＭＣ２からなるメモリセルアレイの製品検査時にお
いて、非選択のメモリセルトランジスタＭＣ１のワード
線ＷＬ１を負に固定するか、または非選択のメモリセル
トランジスタＭＣ１のワード線ＷＬ１を選択したメモリ
セルトランジスタＭＣ２と同電位にすることにより、室
温において効率的かつ安定に消去状態の検出を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
及び消去が可能で不揮発記憶を実現するフラッシュメモ
リなどの半導体記憶装置およびその検査方法に関するも
のである。
及び消去が可能で不揮発記憶を実現するフラッシュメモ
リなどの半導体記憶装置およびその検査方法に関するも
のである。
【０００２】
【従来の技術】近年、携帯電話やデジタルカメラなどの
携帯機器等に、情報記憶媒体である半導体記憶装置の１
つとして広く使用されているフラッシュメモリは、電気
的に書き込み及び消去が可能な不揮発性メモリであり、
通常、構成要素であるメモリセルトランジスタのしきい
値電圧Ｖｔを高くしたり（書き込み状態）低くしたり
（消去状態）することにより、０データ及び１データか
らなる情報を電気的に記録する。そして、メモリセルト
ランジスタのゲートに電圧を加えたときのセル電流Ｉｄ
ｓの大小により、メモリセルトランジスタのデータとし
て０あるいは１が読み出される。
携帯機器等に、情報記憶媒体である半導体記憶装置の１
つとして広く使用されているフラッシュメモリは、電気
的に書き込み及び消去が可能な不揮発性メモリであり、
通常、構成要素であるメモリセルトランジスタのしきい
値電圧Ｖｔを高くしたり（書き込み状態）低くしたり
（消去状態）することにより、０データ及び１データか
らなる情報を電気的に記録する。そして、メモリセルト
ランジスタのゲートに電圧を加えたときのセル電流Ｉｄ
ｓの大小により、メモリセルトランジスタのデータとし
て０あるいは１が読み出される。
【０００３】フラッシュメモリの製品検査工程におい
て、書き込み状態にあるメモリセルトランジスタを消去
する場合、複数のビットを一括して同時に消去するた
め、メモリセルトランジスタ特性のばらつきにより、Ｖ
ｔが負の値になるメモリセルトランジスタ（過消去ビッ
ト）が存在する。メモリセルトランジスタが行列状に配
置されたメモリセルアレイで、例えばある領域に対して
のみ消去を行い、その領域に上述の過消去ビットが存在
した場合には、同一メモリセルアレイ内の消去を行って
いない領域で、消去を行った領域の過消去ビットとビッ
トラインを共有するメモリセルトランジスタに対して
は、その０データは読み出しができなくなる。
て、書き込み状態にあるメモリセルトランジスタを消去
する場合、複数のビットを一括して同時に消去するた
め、メモリセルトランジスタ特性のばらつきにより、Ｖ
ｔが負の値になるメモリセルトランジスタ（過消去ビッ
ト）が存在する。メモリセルトランジスタが行列状に配
置されたメモリセルアレイで、例えばある領域に対して
のみ消去を行い、その領域に上述の過消去ビットが存在
した場合には、同一メモリセルアレイ内の消去を行って
いない領域で、消去を行った領域の過消去ビットとビッ
トラインを共有するメモリセルトランジスタに対して
は、その０データは読み出しができなくなる。
【０００４】また、同一ビットライン上に複数の過消去
ビットが存在する場合には、読み出し時の温度加速係数
が大きくなる。同時にウイークプログラム動作による過
消去ビットを是正する効果が小さくなるといった問題が
生ずる。このため、従来技術においては、過消去ビット
の有無をビット線単位で検出する方法、またはＮＡＮＤ
型のフラッシュメモリの場合にはビット単位で検出する
方法が用いられていた。
ビットが存在する場合には、読み出し時の温度加速係数
が大きくなる。同時にウイークプログラム動作による過
消去ビットを是正する効果が小さくなるといった問題が
生ずる。このため、従来技術においては、過消去ビット
の有無をビット線単位で検出する方法、またはＮＡＮＤ
型のフラッシュメモリの場合にはビット単位で検出する
方法が用いられていた。
【０００５】図５はビット線単位で検出する場合の従来
の半導体記憶装置の回路構成を示すブロック図である。
この半導体記憶装置は、図５に示すように、メモリセル
トランジスタＭＣ５１、ＭＣ５２のコントロールゲート
がそれぞれワード線ＷＬ５１、ＷＬ５２に接続されてお
り、メモリセルトランジスタＭＣ５１、ＭＣ５２のドレ
インが同一のビット線ＢＬ５１に接続され、メモリセル
トランジスタＭＣ５１、ＭＣ５２のソースは共通のソー
ス線ＳＬ５１に接続されている構成とする。
の半導体記憶装置の回路構成を示すブロック図である。
この半導体記憶装置は、図５に示すように、メモリセル
トランジスタＭＣ５１、ＭＣ５２のコントロールゲート
がそれぞれワード線ＷＬ５１、ＷＬ５２に接続されてお
り、メモリセルトランジスタＭＣ５１、ＭＣ５２のドレ
インが同一のビット線ＢＬ５１に接続され、メモリセル
トランジスタＭＣ５１、ＭＣ５２のソースは共通のソー
ス線ＳＬ５１に接続されている構成とする。
【０００６】過消去ビットをビット線単位で検出する場
合においては、コントロール信号が端子ＣＮ５１からコ
ントロール回路５３に、アドレス信号が端子ＡＤ５１か
らロウデコーダ５１及びカラムデコーダ５２に入力さ
れ、ロウデコーダ５１により、ワード線ＷＬ５１、ＷＬ
５２を選択する。また、カラムデコーダ５２から選択ゲ
ート５４に制御信号ＹＳＷが出力されており、この制御
信号ＹＳＷにより、ビット線ＢＬ５１は、選択ゲート５
４を介して、センスアンプ５５に接続される。そして、
センスアンプ５５は、その出力バッファを介して入出力
バスＤＩＯ（図示せず）に接続される。
合においては、コントロール信号が端子ＣＮ５１からコ
ントロール回路５３に、アドレス信号が端子ＡＤ５１か
らロウデコーダ５１及びカラムデコーダ５２に入力さ
れ、ロウデコーダ５１により、ワード線ＷＬ５１、ＷＬ
５２を選択する。また、カラムデコーダ５２から選択ゲ
ート５４に制御信号ＹＳＷが出力されており、この制御
信号ＹＳＷにより、ビット線ＢＬ５１は、選択ゲート５
４を介して、センスアンプ５５に接続される。そして、
センスアンプ５５は、その出力バッファを介して入出力
バスＤＩＯ（図示せず）に接続される。
【０００７】図６は図５中のセンスアンプ５５の回路構
成の概要を示すブロック図である。センスアンプ５５の
入力端子ＰＧ５１からの信号ＰＧは、トランスファーゲ
ート５７を介し、過消去検出時には過消去検出用負荷ト
ランジスタ５６に接続され、消去ベリファイ時には消去
ベリファイ用負荷トランジスタ５９に接続される。負荷
トランジスタ５６および負荷トランジスタ５９のゲート
は、それぞれ端子ＬＤ５１および端子ＥＶ５１を通じ
て、過消去ビットを検出する場合にアクティブとなる制
御信号ＬＤおよび制御信号ＥＶに接続される。トランス
ファーゲート５７のゲートは、端子ＮＳ５１を通じて、
センスアンプ起動信号ＮＳＡＡにより制御される。負荷
トランジスタ５６とトランスファーゲート５７を結ぶノ
ードＮＯＵＴは、センスアンプ５５の出力ゲート５８を
介して、端子ＲＯ５１のセンスアンプ出力ＲＯＵＴに接
続される。
成の概要を示すブロック図である。センスアンプ５５の
入力端子ＰＧ５１からの信号ＰＧは、トランスファーゲ
ート５７を介し、過消去検出時には過消去検出用負荷ト
ランジスタ５６に接続され、消去ベリファイ時には消去
ベリファイ用負荷トランジスタ５９に接続される。負荷
トランジスタ５６および負荷トランジスタ５９のゲート
は、それぞれ端子ＬＤ５１および端子ＥＶ５１を通じ
て、過消去ビットを検出する場合にアクティブとなる制
御信号ＬＤおよび制御信号ＥＶに接続される。トランス
ファーゲート５７のゲートは、端子ＮＳ５１を通じて、
センスアンプ起動信号ＮＳＡＡにより制御される。負荷
トランジスタ５６とトランスファーゲート５７を結ぶノ
ードＮＯＵＴは、センスアンプ５５の出力ゲート５８を
介して、端子ＲＯ５１のセンスアンプ出力ＲＯＵＴに接
続される。
【０００８】次に、図６における過消去ビットをビット
線単位で検出する場合の動作を説明する。図７および図
８に示すように、過消去ビットはメモリセルトランジス
タのしきい値Ｖｔが負であるため、ワード線ＷＬ５１、
ＷＬ５２に同一の正の電圧を印加することにより、それ
ぞれメモリセルトランジスタＭＣ５１、ＭＣ５２に流れ
るセル電流Ｉｄ１、Ｉｄ２の和がビット線ＢＬ５１に流
れる電流Ｉｂｌとなる。ビット線ＢＬ５１に流れる電流
Ｉｂｌと図６の負荷トランジスタ５６に流れる判定電流
Ｉｓとの比較により、ノードＮＯＵＴの電位が決まり、
出力ＲＯＵＴのＨ、Ｌが決定する。
線単位で検出する場合の動作を説明する。図７および図
８に示すように、過消去ビットはメモリセルトランジス
タのしきい値Ｖｔが負であるため、ワード線ＷＬ５１、
ＷＬ５２に同一の正の電圧を印加することにより、それ
ぞれメモリセルトランジスタＭＣ５１、ＭＣ５２に流れ
るセル電流Ｉｄ１、Ｉｄ２の和がビット線ＢＬ５１に流
れる電流Ｉｂｌとなる。ビット線ＢＬ５１に流れる電流
Ｉｂｌと図６の負荷トランジスタ５６に流れる判定電流
Ｉｓとの比較により、ノードＮＯＵＴの電位が決まり、
出力ＲＯＵＴのＨ、Ｌが決定する。
【０００９】図７により、過消去ビットの電源電圧ＶＤ
Ｄに対するセル電流Ｉｄの特性をＩｄ１に、過消去では
ない通常消去ビットの電源電圧ＶＤＤに対するセル電流
Ｉｄの特性をＩｄ２に示す。また、負荷トランジスタ５
６の電源電圧ＶＤＤに対する判定電流Ｉｓの特性を判定
レベルとして示す。例えば、メモリセルトランジスタＭ
Ｃ５１が過消去ビットの場合、セル電流特性はＩｄ１の
ようになっている。このとき、過消去ビットを検出する
ときの電源電圧がＶＤＤ＝Ｖｌｄのとき、メモリセルト
ランジスタＭＣ５１のセル電流はＩｄ１、負荷トランジ
スタ５６に流れる判定電流はＩｓである。従ってＩｄ１
＞Ｉｓにより、図６におけるノードＮＯＵＴはＬにな
り、出力ＲＯＵＴはＬになる。逆に、メモリセルトラン
ジスタＭＣ５１が過消去ビットではない場合は、セル電
流特性はＩｄ２のようになるため、Ｉｄ２＜Ｉｓによ
り、ノードＮＯＵＴはＨになり、出力ＲＯＵＴはＨにな
る。
Ｄに対するセル電流Ｉｄの特性をＩｄ１に、過消去では
ない通常消去ビットの電源電圧ＶＤＤに対するセル電流
Ｉｄの特性をＩｄ２に示す。また、負荷トランジスタ５
６の電源電圧ＶＤＤに対する判定電流Ｉｓの特性を判定
レベルとして示す。例えば、メモリセルトランジスタＭ
Ｃ５１が過消去ビットの場合、セル電流特性はＩｄ１の
ようになっている。このとき、過消去ビットを検出する
ときの電源電圧がＶＤＤ＝Ｖｌｄのとき、メモリセルト
ランジスタＭＣ５１のセル電流はＩｄ１、負荷トランジ
スタ５６に流れる判定電流はＩｓである。従ってＩｄ１
＞Ｉｓにより、図６におけるノードＮＯＵＴはＬにな
り、出力ＲＯＵＴはＬになる。逆に、メモリセルトラン
ジスタＭＣ５１が過消去ビットではない場合は、セル電
流特性はＩｄ２のようになるため、Ｉｄ２＜Ｉｓによ
り、ノードＮＯＵＴはＨになり、出力ＲＯＵＴはＨにな
る。
【００１０】過消去ビットをビット単位で検出する場合
の動作は以下の通りである。入力されたアドレス信号に
より、ロウデコーダ５１を介して選択されたワード線Ｗ
Ｌ５１に正の電圧を印加し、非選択のワード線ＷＬ５２
に負の電圧を印加することにより、メモリセルトランジ
スタＭＣ５１に流れるセル電流Ｉｄ１がビット線ＢＬ５
１に流れる電流Ｉｂｌとなる。よって、ビット線ＢＬ５
１に流れる電流Ｉｂｌと負荷トランジスタ５６に流れる
判定電流Ｉｓとの比較により、出力ＲＯＵＴのＨ、Ｌが
決定する。
の動作は以下の通りである。入力されたアドレス信号に
より、ロウデコーダ５１を介して選択されたワード線Ｗ
Ｌ５１に正の電圧を印加し、非選択のワード線ＷＬ５２
に負の電圧を印加することにより、メモリセルトランジ
スタＭＣ５１に流れるセル電流Ｉｄ１がビット線ＢＬ５
１に流れる電流Ｉｂｌとなる。よって、ビット線ＢＬ５
１に流れる電流Ｉｂｌと負荷トランジスタ５６に流れる
判定電流Ｉｓとの比較により、出力ＲＯＵＴのＨ、Ｌが
決定する。
【００１１】過消去ビットをウイークプログラム動作に
より是正する方式を図９に示す。図９のように、アドレ
ス信号により選択された（ステップＳ９１）ビット線に
接続されている複数のメモリセルトランジスタを、ビッ
ト線単位で過消去を検出するモードにおいて過消去の有
無を判別し（ステップＳ９２）、過消去を検出した場合
は、一定時間Ｔｗｐのウイークプログラム動作（ステッ
プＳ９３）を実施する。
より是正する方式を図９に示す。図９のように、アドレ
ス信号により選択された（ステップＳ９１）ビット線に
接続されている複数のメモリセルトランジスタを、ビッ
ト線単位で過消去を検出するモードにおいて過消去の有
無を判別し（ステップＳ９２）、過消去を検出した場合
は、一定時間Ｔｗｐのウイークプログラム動作（ステッ
プＳ９３）を実施する。
【００１２】その後、再びビット線単位で過消去を検出
するモード（ステップＳ９２）にして、ウイークプログ
ラム動作（ステップＳ９３）により過消去状態を回避で
きなかった場合には、ウイークプログラム動作不良品と
する（ステップＳ９４）。過消去状態を回避できた場合
には、次のビット線に選択を移す（ステップＳ９５）。
この一連の動作を全ビット線について繰り返して、ウイ
ークプログラム動作良品とする（ステップＳ９６）。
するモード（ステップＳ９２）にして、ウイークプログ
ラム動作（ステップＳ９３）により過消去状態を回避で
きなかった場合には、ウイークプログラム動作不良品と
する（ステップＳ９４）。過消去状態を回避できた場合
には、次のビット線に選択を移す（ステップＳ９５）。
この一連の動作を全ビット線について繰り返して、ウイ
ークプログラム動作良品とする（ステップＳ９６）。
【００１３】
【発明が解決しようとする課題】通常、フラッシュメモ
リのデータ書き換え時には、書き換えを行う領域のデー
タを全て１（消去状態）にしてから０データの書き込み
を行う。当該領域のデータを１にするときには、メモリ
セルトランジスタの特性により過消去となるビットが存
在するため、上記の過消去ビットを検出して、ウイーク
プログラムを実行し過消去状態を回避しなければならな
い。そのため、消去処理時には、まず過消去ビットを検
出し、ウイークプログラムを実行して、過消去状態を回
避できたかどうかを判定する必要がある。
リのデータ書き換え時には、書き換えを行う領域のデー
タを全て１（消去状態）にしてから０データの書き込み
を行う。当該領域のデータを１にするときには、メモリ
セルトランジスタの特性により過消去となるビットが存
在するため、上記の過消去ビットを検出して、ウイーク
プログラムを実行し過消去状態を回避しなければならな
い。そのため、消去処理時には、まず過消去ビットを検
出し、ウイークプログラムを実行して、過消去状態を回
避できたかどうかを判定する必要がある。
【００１４】しかしながら、上記のようなビット線単位
で過消去ビットを検出する従来の検査方法では、過消去
ビットの有無をビット線単位で検出しているため、ある
ビット線に複数の過消去ビットが存在していても過消去
ビット数を検出できないので、ビット線の読み出し時の
温度特性を保証できない。また、ビット単位で過消去ビ
ットを検出する方法では、全ビットに対して過消去状態
の検出動作を行う必要があるため、その検出時間が増大
する。
で過消去ビットを検出する従来の検査方法では、過消去
ビットの有無をビット線単位で検出しているため、ある
ビット線に複数の過消去ビットが存在していても過消去
ビット数を検出できないので、ビット線の読み出し時の
温度特性を保証できない。また、ビット単位で過消去ビ
ットを検出する方法では、全ビットに対して過消去状態
の検出動作を行う必要があるため、その検出時間が増大
する。
【００１５】また、図９に示したような過消去ビットを
ウイークプログラムにより是正する従来の方式では、ウ
イークプログラム時間が固定であるため、電源電圧の変
動や周囲温度の変動、さらにビット線に存在する過消去
ビットの数の変動により、ウイークプログラム効果自身
が変動するため、安定した過消去状態の回避が困難であ
るという問題点を有していた。
ウイークプログラムにより是正する従来の方式では、ウ
イークプログラム時間が固定であるため、電源電圧の変
動や周囲温度の変動、さらにビット線に存在する過消去
ビットの数の変動により、ウイークプログラム効果自身
が変動するため、安定した過消去状態の回避が困難であ
るという問題点を有していた。
【００１６】本発明は、上記従来の問題点を解決するも
ので、ビット線の読み出し時の温度特性を十分保証する
ことができ、さらに過消去ビットを効率的に検出するこ
とができるとともに、それらのビットに対する過消去状
態の回避を、効率的にかつ最良の状態で安定して行うこ
とができる半導体記憶装置およびその検査方法を提供す
る。
ので、ビット線の読み出し時の温度特性を十分保証する
ことができ、さらに過消去ビットを効率的に検出するこ
とができるとともに、それらのビットに対する過消去状
態の回避を、効率的にかつ最良の状態で安定して行うこ
とができる半導体記憶装置およびその検査方法を提供す
る。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体記憶装置は、メモリセルトランジ
スタの過消去状態をビット線単位またはビット単位で検
知できるようにするため、同一ビット線上に複数の過消
去ビットが存在している場合の温度特性やウイークプロ
グラム特性などの特性評価を効率化するとともに、適切
な温度マージンを設定することを特徴とする。
めに、本発明の半導体記憶装置は、メモリセルトランジ
スタの過消去状態をビット線単位またはビット単位で検
知できるようにするため、同一ビット線上に複数の過消
去ビットが存在している場合の温度特性やウイークプロ
グラム特性などの特性評価を効率化するとともに、適切
な温度マージンを設定することを特徴とする。
【００１８】また、本発明の半導体記憶装置の検査方法
は、メモリセルトランジスタの過消去状態をビット線単
位で検知し、それがビット線として過消去状態にある場
合のみビット単位で検知するため、消去処理時間を短縮
するとともに、同一ビット線上に複数の過消去ビットが
存在している場合でも、読み出し時の温度特性に対し
て、長時間にわたる消去処理により起こる不具合をなく
すことを特徴とする。
は、メモリセルトランジスタの過消去状態をビット線単
位で検知し、それがビット線として過消去状態にある場
合のみビット単位で検知するため、消去処理時間を短縮
するとともに、同一ビット線上に複数の過消去ビットが
存在している場合でも、読み出し時の温度特性に対し
て、長時間にわたる消去処理により起こる不具合をなく
すことを特徴とする。
【００１９】以上により、ビット線の読み出し時の温度
特性を十分保証することができ、さらに過消去ビットを
効率的に検出することができるとともに、それらのビッ
トに対する過消去状態の回避を、効率的にかつ最良の状
態で安定して行うことができる。
特性を十分保証することができ、さらに過消去ビットを
効率的に検出することができるとともに、それらのビッ
トに対する過消去状態の回避を、効率的にかつ最良の状
態で安定して行うことができる。
【００２０】
【発明の実施の形態】本発明の請求項１に記載の半導体
記憶装置は、電気的にデータの書き込みおよび消去が可
能な複数の不揮発性メモリセルトランジスタが行方向お
よび列方向に配置されたメモリセルアレイと、前記複数
のメモリセルトランジスタのうち各行に対応するメモリ
セルトランジスタの各制御ゲートに接続された複数のワ
ード線と、前記複数のメモリセルトランジスタのうち各
列に対応するメモリセルトランジスタの各ドレインに接
続された複数のビット線と、前記複数のメモリセルトラ
ンジスタの各ソースに接続された複数のソース線とを有
する半導体記憶装置であって、前記メモリセルアレイに
対する一括消去動作時には前記複数のメモリセルトラン
ジスタを一括して消去する消去手段と、前記一括消去さ
れた複数のメモリセルトランジスタから少なくとも１つ
以上を選択する第１の選択手段と、前記第１の選択手段
の繰り返し選択による前記複数のメモリセルトランジス
タが完全に消去されたことを検出する第１の検出手段
と、前記複数のワード線の全てを所定の電位に設定し、
前記複数のビット線から少なくとも１つ以上を選択する
第２の選択手段と、前記第２の選択手段によって選択さ
れたビット線に接続されている全メモリセルトランジス
タから過消去状態のメモリセルトランジスタを検出する
第２の検出手段と、任意に選択したワード線を所定の電
位に設定するとともに非選択のワード線を負の電位に設
定し、前記複数のメモリセルトランジスタから少なくと
も１つ以上を選択する第３の選択手段と、前記第３の選
択手段によって選択された全メモリセルトランジスタか
ら過消去状態のメモリセルトランジスタを検出する第３
の検出手段と、前記第２の検出手段または前記第３の検
出手段によって検出された過消去状態のメモリセルトラ
ンジスタに対して、通常の書き込みより浅い書き込みを
行うウイークプログラム手段とを備えた構成とする。
記憶装置は、電気的にデータの書き込みおよび消去が可
能な複数の不揮発性メモリセルトランジスタが行方向お
よび列方向に配置されたメモリセルアレイと、前記複数
のメモリセルトランジスタのうち各行に対応するメモリ
セルトランジスタの各制御ゲートに接続された複数のワ
ード線と、前記複数のメモリセルトランジスタのうち各
列に対応するメモリセルトランジスタの各ドレインに接
続された複数のビット線と、前記複数のメモリセルトラ
ンジスタの各ソースに接続された複数のソース線とを有
する半導体記憶装置であって、前記メモリセルアレイに
対する一括消去動作時には前記複数のメモリセルトラン
ジスタを一括して消去する消去手段と、前記一括消去さ
れた複数のメモリセルトランジスタから少なくとも１つ
以上を選択する第１の選択手段と、前記第１の選択手段
の繰り返し選択による前記複数のメモリセルトランジス
タが完全に消去されたことを検出する第１の検出手段
と、前記複数のワード線の全てを所定の電位に設定し、
前記複数のビット線から少なくとも１つ以上を選択する
第２の選択手段と、前記第２の選択手段によって選択さ
れたビット線に接続されている全メモリセルトランジス
タから過消去状態のメモリセルトランジスタを検出する
第２の検出手段と、任意に選択したワード線を所定の電
位に設定するとともに非選択のワード線を負の電位に設
定し、前記複数のメモリセルトランジスタから少なくと
も１つ以上を選択する第３の選択手段と、前記第３の選
択手段によって選択された全メモリセルトランジスタか
ら過消去状態のメモリセルトランジスタを検出する第３
の検出手段と、前記第２の検出手段または前記第３の検
出手段によって検出された過消去状態のメモリセルトラ
ンジスタに対して、通常の書き込みより浅い書き込みを
行うウイークプログラム手段とを備えた構成とする。
【００２１】請求項２に記載の半導体記憶装置は、請求
項１に記載の消去手段を、メモリセルアレイに対する一
括消去動作時に、各ソース線には所定の正の電圧を印加
し、各ワード線には所定の負の電圧を印加するよう構成
する。請求項３に記載の半導体記憶装置は、請求項１ま
たは請求項２に記載の第３の選択手段による非選択ワー
ド線の設定電圧と、消去手段によるメモリセルアレイに
対する一括消去動作時のワード線の印加電圧とが、同一
である構成とする。
項１に記載の消去手段を、メモリセルアレイに対する一
括消去動作時に、各ソース線には所定の正の電圧を印加
し、各ワード線には所定の負の電圧を印加するよう構成
する。請求項３に記載の半導体記憶装置は、請求項１ま
たは請求項２に記載の第３の選択手段による非選択ワー
ド線の設定電圧と、消去手段によるメモリセルアレイに
対する一括消去動作時のワード線の印加電圧とが、同一
である構成とする。
【００２２】請求項４に記載の半導体記憶装置は、請求
項１に記載の第２の検出手段と第３の検出手段とを、過
消去状態のメモリセルトランジスタを検出するためにビ
ット線の信号レベルを判別するセンスアンプ回路を、同
一とするよう構成する。請求項５に記載の半導体記憶装
置は、請求項１に記載の第２の選択手段によるビット線
の選択の際と、ウイークプログラム手段による過消去状
態のメモリセルトランジスタに対する浅い書き込みの際
とで、ワード線の電圧を同一に設定するよう構成する。
項１に記載の第２の検出手段と第３の検出手段とを、過
消去状態のメモリセルトランジスタを検出するためにビ
ット線の信号レベルを判別するセンスアンプ回路を、同
一とするよう構成する。請求項５に記載の半導体記憶装
置は、請求項１に記載の第２の選択手段によるビット線
の選択の際と、ウイークプログラム手段による過消去状
態のメモリセルトランジスタに対する浅い書き込みの際
とで、ワード線の電圧を同一に設定するよう構成する。
【００２３】これらの構成によると、メモリセルトラン
ジスタの過消去状態をビット線単位またはビット単位で
検知できるようにするため、同一ビット線上に複数の過
消去ビットが存在している場合の温度特性やウイークプ
ログラム特性などの特性評価を効率化するとともに、適
切な温度マージンを設定する。請求項６に記載の半導体
記憶装置の検査方法は、請求項１から請求項５のいずれ
かに記載の半導体記憶装置において、第１の選択手段に
より選択された全てのメモリセルトランジスタで、第１
の検出手段による完全消去状態の検出が成されるまで、
消去手段による一括消去を繰り返す工程と、前記全ての
メモリセルトランジスタが前記完全消去状態となった場
合に、第２の選択手段により選択されたビット線ごとの
全てのメモリセルトランジスタに対して、第２の検出手
段により過消去状態を検出する工程と、前記第２の検出
手段により検出された前記過消去状態のメモリセルトラ
ンジスタが接続されたビット線が存在する場合に、その
ビット線に接続された全てのメモリセルトランジスタか
ら、第３の選択手段により選択されたメモリセルトラン
ジスタのうち、第３の検出手段により前記過消去状態が
検出されたメモリセルトランジスタの数をカウントする
工程と、前記過消去状態のメモリセルトランジスタの数
が所定数以下である場合にのみ、ウイークプログラム手
段により前記過消去状態のメモリセルトランジスタに対
して、弱い書き込みを行い前記過消去状態を回避して通
常の消去状態にする工程とを有する方法とする。
ジスタの過消去状態をビット線単位またはビット単位で
検知できるようにするため、同一ビット線上に複数の過
消去ビットが存在している場合の温度特性やウイークプ
ログラム特性などの特性評価を効率化するとともに、適
切な温度マージンを設定する。請求項６に記載の半導体
記憶装置の検査方法は、請求項１から請求項５のいずれ
かに記載の半導体記憶装置において、第１の選択手段に
より選択された全てのメモリセルトランジスタで、第１
の検出手段による完全消去状態の検出が成されるまで、
消去手段による一括消去を繰り返す工程と、前記全ての
メモリセルトランジスタが前記完全消去状態となった場
合に、第２の選択手段により選択されたビット線ごとの
全てのメモリセルトランジスタに対して、第２の検出手
段により過消去状態を検出する工程と、前記第２の検出
手段により検出された前記過消去状態のメモリセルトラ
ンジスタが接続されたビット線が存在する場合に、その
ビット線に接続された全てのメモリセルトランジスタか
ら、第３の選択手段により選択されたメモリセルトラン
ジスタのうち、第３の検出手段により前記過消去状態が
検出されたメモリセルトランジスタの数をカウントする
工程と、前記過消去状態のメモリセルトランジスタの数
が所定数以下である場合にのみ、ウイークプログラム手
段により前記過消去状態のメモリセルトランジスタに対
して、弱い書き込みを行い前記過消去状態を回避して通
常の消去状態にする工程とを有する方法とする。
【００２４】この方法によると、メモリセルトランジス
タの過消去状態をビット線単位で検知し、それがビット
線として過消去状態にある場合のみビット単位で検知す
るため、消去処理時間を短縮するとともに、同一ビット
線上に複数の過消去ビットが存在している場合でも、読
み出し時の温度特性に対して、長時間にわたる消去処理
により起こる不具合をなくす。
タの過消去状態をビット線単位で検知し、それがビット
線として過消去状態にある場合のみビット単位で検知す
るため、消去処理時間を短縮するとともに、同一ビット
線上に複数の過消去ビットが存在している場合でも、読
み出し時の温度特性に対して、長時間にわたる消去処理
により起こる不具合をなくす。
【００２５】請求項７に記載の半導体記憶装置の検査方
法は、請求項６に記載の消去手段による一括消去の後
に、第２の検出手段または第３の検出手段により検出さ
れた過消去状態のメモリセルトランジスタに対して、ウ
イークプログラム手段と前記第２の検出手段または前記
第３の検出手段による工程を繰り返すようにした工程を
有する方法とする。
法は、請求項６に記載の消去手段による一括消去の後
に、第２の検出手段または第３の検出手段により検出さ
れた過消去状態のメモリセルトランジスタに対して、ウ
イークプログラム手段と前記第２の検出手段または前記
第３の検出手段による工程を繰り返すようにした工程を
有する方法とする。
【００２６】この方法によると、ウイークプログラムの
実行により消去処理時に得られる効果が、電源電圧およ
び周囲温度や同一ビット線上の過消去ビット数等に応じ
て変動することを、抑制する。以下、本発明の実施の形
態を示す半導体記憶装置およびその検査方法について、
図面を参照しながら具体的に説明する。
実行により消去処理時に得られる効果が、電源電圧およ
び周囲温度や同一ビット線上の過消去ビット数等に応じ
て変動することを、抑制する。以下、本発明の実施の形
態を示す半導体記憶装置およびその検査方法について、
図面を参照しながら具体的に説明する。
【００２７】図１は本実施の形態の半導体記憶装置の１
つであるフラッシュメモリの回路構成を示すブロック図
である。また、図２は同実施の形態におけるメモリセル
トランジスタのバイアス条件の説明図であり、図３は同
実施の形態の検査方法における消去処理時の過消去ビッ
トの検出方式を示すフローチャートである。半導体記憶
装置の検査工程での消去処理における消去ステップで
は、コントロール回路３により、ロウデコーダ１に接続
されているすべてのワード線ＷＬ１、ＷＬ２に負電圧を
印加すると同時に、端子ＴＳ１を通じてソース線ＳＬ１
に正電圧を印加することにより、メモリセルトランジス
タＭＣ１、ＭＣ２のデータを消去する。この際、コント
ロール回路３により、選択ゲート４に端子ＲＩ１を通じ
てＲ入力信号（ＲＩＮ）を印加して、選択ゲート４をオ
ープンとする。
つであるフラッシュメモリの回路構成を示すブロック図
である。また、図２は同実施の形態におけるメモリセル
トランジスタのバイアス条件の説明図であり、図３は同
実施の形態の検査方法における消去処理時の過消去ビッ
トの検出方式を示すフローチャートである。半導体記憶
装置の検査工程での消去処理における消去ステップで
は、コントロール回路３により、ロウデコーダ１に接続
されているすべてのワード線ＷＬ１、ＷＬ２に負電圧を
印加すると同時に、端子ＴＳ１を通じてソース線ＳＬ１
に正電圧を印加することにより、メモリセルトランジス
タＭＣ１、ＭＣ２のデータを消去する。この際、コント
ロール回路３により、選択ゲート４に端子ＲＩ１を通じ
てＲ入力信号（ＲＩＮ）を印加して、選択ゲート４をオ
ープンとする。
【００２８】消去ベリファイステップでは、コントロー
ル回路３により、端子ＡＤ１からのアドレス信号（ＡＤ
ＤＲＥＳＳ）がロウデコーダ１及びカラムデコーダ２に
入力され、ロウデコーダ１により、選択したワード線Ｗ
Ｌ１に所定の電圧が印加されるとともに、非選択のワー
ド線ＷＬ２は接地される。また、カラムデコーダ２から
は選択ゲート４へ制御信号ＹＳＷが入力されており、こ
の制御信号ＹＳＷにより、ビット線ＢＬ１は選択ゲート
４を介してセンスアンプ５に接続される。これにより、
メモリセルトランジスタＭＣ１が選択される。
ル回路３により、端子ＡＤ１からのアドレス信号（ＡＤ
ＤＲＥＳＳ）がロウデコーダ１及びカラムデコーダ２に
入力され、ロウデコーダ１により、選択したワード線Ｗ
Ｌ１に所定の電圧が印加されるとともに、非選択のワー
ド線ＷＬ２は接地される。また、カラムデコーダ２から
は選択ゲート４へ制御信号ＹＳＷが入力されており、こ
の制御信号ＹＳＷにより、ビット線ＢＬ１は選択ゲート
４を介してセンスアンプ５に接続される。これにより、
メモリセルトランジスタＭＣ１が選択される。
【００２９】この状態において、カラムデコーダ２から
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび第１の検出手段による処理実行時
の制御信号ＥＶがアクティブとなることにより、メモリ
セルトランジスタＭＣ１のドレインノードは、選択ゲー
ト４およびトランスファーゲート７（図６）を介して、
消去ベリファイ用負荷トランジスタ９（図６）に接続さ
れる。
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび第１の検出手段による処理実行時
の制御信号ＥＶがアクティブとなることにより、メモリ
セルトランジスタＭＣ１のドレインノードは、選択ゲー
ト４およびトランスファーゲート７（図６）を介して、
消去ベリファイ用負荷トランジスタ９（図６）に接続さ
れる。
【００３０】ここで、メモリセルトランジスタＭＣ１の
消去が完了していない場合は、図６のノードＮＯＵＴは
Ｈ（ハイレベル）となり、センスアンプ５のＲ出力信号
（ＲＯＵＴ）はＨとなる。消去が完了している場合に
は、ノードＮＯＵＴとセンスアンプ５のＲ出力信号はＬ
（ローレベル）となる。過消去検出ステップ（１）で
は、コントロール回路３により、アドレス信号がロウデ
コーダ１及びカラムデコーダ２に入力され、ロウデコー
ダ１によりワード線ＷＬ１、ＷＬ２の両方に所定の電圧
が印加される。また、カラムデコーダ２から選択ゲート
４へ制御信号ＹＳＷが入力されており、この制御信号Ｙ
ＳＷにより、ビット線ＢＬ１は選択ゲート４を介してセ
ンスアンプ５に接続される。これにより、メモリセルト
ランジスタＭＣ１、ＭＣ２の両方が選択される。
消去が完了していない場合は、図６のノードＮＯＵＴは
Ｈ（ハイレベル）となり、センスアンプ５のＲ出力信号
（ＲＯＵＴ）はＨとなる。消去が完了している場合に
は、ノードＮＯＵＴとセンスアンプ５のＲ出力信号はＬ
（ローレベル）となる。過消去検出ステップ（１）で
は、コントロール回路３により、アドレス信号がロウデ
コーダ１及びカラムデコーダ２に入力され、ロウデコー
ダ１によりワード線ＷＬ１、ＷＬ２の両方に所定の電圧
が印加される。また、カラムデコーダ２から選択ゲート
４へ制御信号ＹＳＷが入力されており、この制御信号Ｙ
ＳＷにより、ビット線ＢＬ１は選択ゲート４を介してセ
ンスアンプ５に接続される。これにより、メモリセルト
ランジスタＭＣ１、ＭＣ２の両方が選択される。
【００３１】この状態において、カラムデコーダ２から
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび制御信号ＬＤがアクティブとなる
ことにより、メモリセルトランジスタＭＣ１、ＭＣ２の
ドレインノードは、ともに選択ゲート４およびトランス
ファーゲート７（図６）を介して、過消去検出用負荷ト
ランジスタ６（図６）に接続される。
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび制御信号ＬＤがアクティブとなる
ことにより、メモリセルトランジスタＭＣ１、ＭＣ２の
ドレインノードは、ともに選択ゲート４およびトランス
ファーゲート７（図６）を介して、過消去検出用負荷ト
ランジスタ６（図６）に接続される。
【００３２】ここで、メモリセルトランジスタＭＣ１ま
たはメモリセルトランジスタＭＣ２が過消去状態にある
場合は、図６のノードＮＯＵＴはＬとなり、センスアン
プ５のＲ出力信号はＬとなる。メモリセルトランジスタ
ＭＣ１、ＭＣ２の両方が過消去状態でない場合には、図
６のノードＮＯＵＴとセンスアンプ５のＲ出力信号はＨ
となる。
たはメモリセルトランジスタＭＣ２が過消去状態にある
場合は、図６のノードＮＯＵＴはＬとなり、センスアン
プ５のＲ出力信号はＬとなる。メモリセルトランジスタ
ＭＣ１、ＭＣ２の両方が過消去状態でない場合には、図
６のノードＮＯＵＴとセンスアンプ５のＲ出力信号はＨ
となる。
【００３３】過消去検出ステップ（２）では、コントー
ル回路３により、アドレス信号がロウデコーダ１及びカ
ラムデコーダ２に入力され、ロウデコーダ１により、選
択したワード線ＷＬ１に所定の電圧が印加され、非選択
のワード線ＷＬ２には所定の負の電圧が印加される。ま
た、カラムデコーダ２から選択ゲート４へ制御信号ＹＳ
Ｗが入力されており、この制御信号ＹＳＷより、ビット
線ＢＬ１は選択ゲート４を介してセンスアンプ５に接続
される。これにより、メモリセルトランジスタＭＣ１が
選択される。
ル回路３により、アドレス信号がロウデコーダ１及びカ
ラムデコーダ２に入力され、ロウデコーダ１により、選
択したワード線ＷＬ１に所定の電圧が印加され、非選択
のワード線ＷＬ２には所定の負の電圧が印加される。ま
た、カラムデコーダ２から選択ゲート４へ制御信号ＹＳ
Ｗが入力されており、この制御信号ＹＳＷより、ビット
線ＢＬ１は選択ゲート４を介してセンスアンプ５に接続
される。これにより、メモリセルトランジスタＭＣ１が
選択される。
【００３４】この状態において、カラムデコーダ２から
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび制御信号ＬＤがアクティブとなる
ことにより、メモリセルトランジスタＭＣ１のドレイン
ノードは選択ゲート４、トランスファーゲート７を介し
て過消去検出用負荷トランジスタ６に接続される。
選択ゲート４への制御信号ＹＳＷがアクティブになるこ
とにより、センスアンプ５への入力信号ＰＧがビット線
ＢＬ１から供給される。そして、センスアンプ５への起
動信号ＮＳＡＡおよび制御信号ＬＤがアクティブとなる
ことにより、メモリセルトランジスタＭＣ１のドレイン
ノードは選択ゲート４、トランスファーゲート７を介し
て過消去検出用負荷トランジスタ６に接続される。
【００３５】ここで、メモリセルトランジスタＭＣ１が
過消去状態にある場合は、図６のノードＮＯＵＴはＬと
なり、センスアンプ５のＲ出力信号はＬとなる。メモリ
セルトランジスタＭＣ１が過消去状態でない場合は、ノ
ードＮＯＵＴとセンスアンプ５のＲ出力信号はＨとな
る。この際、上述の消去ステップにおけるワード線電圧
と過消去検出ステップ（２）における非選択のワード線
電圧とを同一に設定することにより、これら各電圧印加
用のワード線が共用でき回路規模の縮小が実現できる。
過消去状態にある場合は、図６のノードＮＯＵＴはＬと
なり、センスアンプ５のＲ出力信号はＬとなる。メモリ
セルトランジスタＭＣ１が過消去状態でない場合は、ノ
ードＮＯＵＴとセンスアンプ５のＲ出力信号はＨとな
る。この際、上述の消去ステップにおけるワード線電圧
と過消去検出ステップ（２）における非選択のワード線
電圧とを同一に設定することにより、これら各電圧印加
用のワード線が共用でき回路規模の縮小が実現できる。
【００３６】また、過消去検出ステップ（１）とウイー
クプログラムステップとで、各ワード線の電圧を同一に
設定することにより、それぞれのワード線が共用でき回
路規模の縮小が実現できる。さらに、過消去検出ステッ
プ（１）と過消去検出ステップ（２）において、センス
アンプ５を同一にすることにより、それぞれの検出手段
を交互に実行した場合でも安定した検出結果を得ること
ができる。
クプログラムステップとで、各ワード線の電圧を同一に
設定することにより、それぞれのワード線が共用でき回
路規模の縮小が実現できる。さらに、過消去検出ステッ
プ（１）と過消去検出ステップ（２）において、センス
アンプ５を同一にすることにより、それぞれの検出手段
を交互に実行した場合でも安定した検出結果を得ること
ができる。
【００３７】次に、消去処理時における過消去ビットの
検出方式を、図３を参照しながら以下に説明する。メモ
リセルアレイの全てのメモリセルトランジスタが消去状
態となった後に、第２の選択手段により最初のビット線
を選択し（ステップＳ３１）、第２の検出手段により選
択されたビット線に過消去ビットが存在するかどうかを
検知する（ステップＳ３２）。第２の検出手段によりビ
ット線に過消去ビットが存在した場合は、第３の選択手
段と第３の検出手段により、選択されたビット線に存在
する過消去ビット数をカウントする（ステップＳ３
３）。
検出方式を、図３を参照しながら以下に説明する。メモ
リセルアレイの全てのメモリセルトランジスタが消去状
態となった後に、第２の選択手段により最初のビット線
を選択し（ステップＳ３１）、第２の検出手段により選
択されたビット線に過消去ビットが存在するかどうかを
検知する（ステップＳ３２）。第２の検出手段によりビ
ット線に過消去ビットが存在した場合は、第３の選択手
段と第３の検出手段により、選択されたビット線に存在
する過消去ビット数をカウントする（ステップＳ３
３）。
【００３８】選択されたビット線に存在する過消去ビッ
ト数が所定の数（ｍａｘ回数）以下の場合には（ステッ
プＳ３４）、ウイークプログラム手段により選択された
ビット線に存在する全ての過消去ビットに対して浅い書
き込みを行い（ステップＳ３５ａ）、過消去状態を回避
する（ステップＳ３５）。選択されたビット線に存在す
る過消去ビット数が所定の数を超える場合は不良品と判
定する（ステップＳ３６）。
ト数が所定の数（ｍａｘ回数）以下の場合には（ステッ
プＳ３４）、ウイークプログラム手段により選択された
ビット線に存在する全ての過消去ビットに対して浅い書
き込みを行い（ステップＳ３５ａ）、過消去状態を回避
する（ステップＳ３５）。選択されたビット線に存在す
る過消去ビット数が所定の数を超える場合は不良品と判
定する（ステップＳ３６）。
【００３９】第２の選択手段および第２の検出手段によ
り選択されて検出されたビット線に過消去ビットが存在
しない場合（ステップＳ３７）、または第３の選択手段
および第３の検出手段により選択されて検出されたビッ
ト線に存在する過消去ビット数が所定の数以下であり
（ステップＳ３４）、ウイークプログラム手段により過
消去状態を回避した場合は（ステップＳ３５）、次のビ
ット線に選択を移し（ステップＳ３８およびステップＳ
３９）、再び第２の選択手段と第２の検出手段により選
択されて検出されたビット線に過消去ビットが存在する
かどうかを検知する（ステップＳ３２）。
り選択されて検出されたビット線に過消去ビットが存在
しない場合（ステップＳ３７）、または第３の選択手段
および第３の検出手段により選択されて検出されたビッ
ト線に存在する過消去ビット数が所定の数以下であり
（ステップＳ３４）、ウイークプログラム手段により過
消去状態を回避した場合は（ステップＳ３５）、次のビ
ット線に選択を移し（ステップＳ３８およびステップＳ
３９）、再び第２の選択手段と第２の検出手段により選
択されて検出されたビット線に過消去ビットが存在する
かどうかを検知する（ステップＳ３２）。
【００４０】これを全ビット線について繰り返す。ま
た、第２の選択手段と第２の検出手段による処理実行に
おいて過消去ビット線の数をカウントし（ステップＳ３
３）、過消去ビット線の数が所定の数を超える場合は不
良品と判定する（ステップＳ３６）。最後に、消去処理
における過消去状態の回避方式を、図４に示すウイーク
プログラムによる処理手順を参照しながら以下に説明す
る。
た、第２の選択手段と第２の検出手段による処理実行に
おいて過消去ビット線の数をカウントし（ステップＳ３
３）、過消去ビット線の数が所定の数を超える場合は不
良品と判定する（ステップＳ３６）。最後に、消去処理
における過消去状態の回避方式を、図４に示すウイーク
プログラムによる処理手順を参照しながら以下に説明す
る。
【００４１】第２の選択手段と第２の検出手段により、
または第３の選択手段と第３の検出手段により過消去状
態にあるメモリセルトランジスタが存在する場合には、
ウイークプログラム手段により該メモリセルトランジス
タに対して、所定の時間を設定して（ステップＳ４１）
浅い書き込みを行い、該メモリセルトランジスタの閾値
電圧をわずかに上昇させる（ステップＳ４２）。
または第３の選択手段と第３の検出手段により過消去状
態にあるメモリセルトランジスタが存在する場合には、
ウイークプログラム手段により該メモリセルトランジス
タに対して、所定の時間を設定して（ステップＳ４１）
浅い書き込みを行い、該メモリセルトランジスタの閾値
電圧をわずかに上昇させる（ステップＳ４２）。
【００４２】その後、再び第２の選択手段と第２の検出
手段により、または第３の選択手段と第３の検出手段に
より、該メモリセルトランジスタが過消去状態にあるか
どうかを検知し（ステップＳ４３）、過消去状態にある
場合（ステップＳ４４）は再びウイークプログラム手段
により該メモリセルトランジスタの閾値電圧を上昇させ
る（ステップＳ４１およびステップＳ４２）。この工程
を所定の回数、または過消去状態が回避されるまで繰り
返す（ステップＳ４５）。
手段により、または第３の選択手段と第３の検出手段に
より、該メモリセルトランジスタが過消去状態にあるか
どうかを検知し（ステップＳ４３）、過消去状態にある
場合（ステップＳ４４）は再びウイークプログラム手段
により該メモリセルトランジスタの閾値電圧を上昇させ
る（ステップＳ４１およびステップＳ４２）。この工程
を所定の回数、または過消去状態が回避されるまで繰り
返す（ステップＳ４５）。
【００４３】
【発明の効果】以上のように本発明によれば、メモリセ
ルトランジスタの過消去状態をビット線単位またはビッ
ト単位で検知できるようになるため、同一ビット線上に
複数の過消去ビットが存在している場合の温度特性やウ
イークプログラム特性などの特性評価を効率化すること
ができるとともに、適切な温度マージンを設定すること
ができる。
ルトランジスタの過消去状態をビット線単位またはビッ
ト単位で検知できるようになるため、同一ビット線上に
複数の過消去ビットが存在している場合の温度特性やウ
イークプログラム特性などの特性評価を効率化すること
ができるとともに、適切な温度マージンを設定すること
ができる。
【００４４】また、メモリセルトランジスタの過消去状
態をビット線単位で検知し、それがビット線として過消
去状態にある場合のみビット単位で検知するため、消去
処理時間を短縮することができるとともに、同一ビット
線上に複数の過消去ビットが存在している場合でも、読
み出し時の温度特性に対して、長時間にわたる消去処理
により起こる不具合をなくすことができる。
態をビット線単位で検知し、それがビット線として過消
去状態にある場合のみビット単位で検知するため、消去
処理時間を短縮することができるとともに、同一ビット
線上に複数の過消去ビットが存在している場合でも、読
み出し時の温度特性に対して、長時間にわたる消去処理
により起こる不具合をなくすことができる。
【００４５】さらに、ウイークプログラムの実行により
消去処理時に得られる効果が、電源電圧および周囲温度
や同一ビット線上の過消去ビット数等に応じて変動する
ことを、抑制することができる。以上のため、ビット線
の読み出し時の温度特性を十分保証することができ、さ
らに過消去ビットを効率的に検出することができるとと
もに、それらのビットに対する過消去状態の回避を、効
率的にかつ最良の状態で安定して行うことができる。
消去処理時に得られる効果が、電源電圧および周囲温度
や同一ビット線上の過消去ビット数等に応じて変動する
ことを、抑制することができる。以上のため、ビット線
の読み出し時の温度特性を十分保証することができ、さ
らに過消去ビットを効率的に検出することができるとと
もに、それらのビットに対する過消去状態の回避を、効
率的にかつ最良の状態で安定して行うことができる。
【図１】本発明の実施の形態の半導体記憶装置の１つで
あるフラッシュメモリの回路構成を示すブロック図
あるフラッシュメモリの回路構成を示すブロック図
【図２】同実施の形態におけるメモリセルトランジスタ
のバイアス条件の説明図
のバイアス条件の説明図
【図３】本発明の実施の形態の半導体記憶装置の検査方
法における消去検査時の過消去ビットの検出方式を示す
フローチャート
法における消去検査時の過消去ビットの検出方式を示す
フローチャート
【図４】同実施の形態の半導体記憶装置の検査方法にお
ける過消去状態の回避方式を示すフローチャート
ける過消去状態の回避方式を示すフローチャート
【図５】従来の半導体記憶装置の１つであるフラッシュ
メモリの回路構成を示すブロック図
メモリの回路構成を示すブロック図
【図６】同従来例におけるセンスアンプの回路構成を示
すブロック図
すブロック図
【図７】同従来例における消去状態に対応する電源電圧
−セル電流特性の説明図
−セル電流特性の説明図
【図８】同従来例における消去状態に対応するゲート電
圧−セル電流特性の説明図
圧−セル電流特性の説明図
【図９】同従来例の半導体記憶装置の検査方法における
消去検査時の過消去ビットの検出方式を示すフローチャ
ート
消去検査時の過消去ビットの検出方式を示すフローチャ
ート
１ ロウデコーダ ２ カラムデコーダ ３ コントロール回路 ４ 選択ゲート ５ センスアンプ ５６ 過消去検出用負荷トランジスタ ５７ トランスファーゲート ５８ センスアンプ出力ゲート ５９ 消去ベリファイ用負荷トランジスタ ＭＣ１、ＭＣ２ メモリセルトランジスタ
Claims (7)
- 【請求項１】 電気的にデータの書き込みおよび消去が
可能な複数の不揮発性メモリセルトランジスタが行方向
および列方向に配置されたメモリセルアレイと、前記複
数のメモリセルトランジスタのうち各行に対応するメモ
リセルトランジスタの各制御ゲートに接続された複数の
ワード線と、前記複数のメモリセルトランジスタのうち
各列に対応するメモリセルトランジスタの各ドレインに
接続された複数のビット線と、前記複数のメモリセルト
ランジスタの各ソースに接続された複数のソース線とを
有する半導体記憶装置であって、前記メモリセルアレイ
に対する一括消去動作時には前記複数のメモリセルトラ
ンジスタを一括して消去する消去手段と、前記一括消去
された複数のメモリセルトランジスタから少なくとも１
つ以上を選択する第１の選択手段と、前記第１の選択手
段の繰り返し選択による前記複数のメモリセルトランジ
スタが完全に消去されたことを検出する第１の検出手段
と、前記複数のワード線の全てを所定の電位に設定し、
前記複数のビット線から少なくとも１つ以上を選択する
第２の選択手段と、前記第２の選択手段によって選択さ
れたビット線に接続されている全メモリセルトランジス
タから過消去状態のメモリセルトランジスタを検出する
第２の検出手段と、任意に選択したワード線を所定の電
位に設定するとともに非選択のワード線を負の電位に設
定し、前記複数のメモリセルトランジスタから少なくと
も１つ以上を選択する第３の選択手段と、前記第３の選
択手段によって選択された全メモリセルトランジスタか
ら過消去状態のメモリセルトランジスタを検出する第３
の検出手段と、前記第２の検出手段または前記第３の検
出手段によって検出された過消去状態のメモリセルトラ
ンジスタに対して、通常の書き込みより浅い書き込みを
行うウイークプログラム手段とを備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 消去手段を、メモリセルアレイに対する
一括消去動作時に、各ソース線には所定の正の電圧を印
加し、各ワード線には所定の負の電圧を印加するよう構
成したことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 第３の選択手段による非選択ワード線の
設定電圧と、消去手段によるメモリセルアレイに対する
一括消去動作時のワード線の印加電圧とが、同一である
ことを特徴とする請求項１または請求項２に記載の半導
体記憶装置。 - 【請求項４】 第２の検出手段と第３の検出手段とを、
過消去状態のメモリセルトランジスタを検出するために
ビット線の信号レベルを判別するセンスアンプ回路を、
同一とするよう構成したことを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項５】 第２の選択手段によるビット線の選択の
際と、ウイークプログラム手段による過消去状態のメモ
リセルトランジスタに対する浅い書き込みの際とで、ワ
ード線の電圧を同一に設定するよう構成したことを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項６】 請求項１から請求項５のいずれかに記載
の半導体記憶装置において、第１の選択手段により選択
された全てのメモリセルトランジスタで、第１の検出手
段による完全消去状態の検出が成されるまで、消去手段
による一括消去を繰り返す工程と、前記全てのメモリセ
ルトランジスタが前記完全消去状態となった場合に、第
２の選択手段により選択されたビット線ごとの全てのメ
モリセルトランジスタに対して、第２の検出手段により
過消去状態を検出する工程と、前記第２の検出手段によ
り検出された前記過消去状態のメモリセルトランジスタ
が接続されたビット線が存在する場合に、そのビット線
に接続された全てのメモリセルトランジスタから、第３
の選択手段により選択されたメモリセルトランジスタの
うち、第３の検出手段により前記過消去状態が検出され
たメモリセルトランジスタの数をカウントする工程と、
前記過消去状態のメモリセルトランジスタの数が所定数
以下である場合にのみ、ウイークプログラム手段により
前記過消去状態のメモリセルトランジスタに対して、弱
い書き込みを行い前記過消去状態を回避して通常の消去
状態にする工程とを有することを特徴とする半導体記憶
装置の検査方法。 - 【請求項７】 消去手段による一括消去の後に、第２の
検出手段または第３の検出手段により検出された過消去
状態のメモリセルトランジスタに対して、ウイークプロ
グラム手段と前記第２の検出手段または前記第３の検出
手段による工程を繰り返すようにした工程を有すること
特徴とする請求項６に記載の半導体記憶装置の検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35521599A JP2001176297A (ja) | 1999-12-15 | 1999-12-15 | 半導体記憶装置およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35521599A JP2001176297A (ja) | 1999-12-15 | 1999-12-15 | 半導体記憶装置およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176297A true JP2001176297A (ja) | 2001-06-29 |
Family
ID=18442628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35521599A Pending JP2001176297A (ja) | 1999-12-15 | 1999-12-15 | 半導体記憶装置およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176297A (ja) |
-
1999
- 1999-12-15 JP JP35521599A patent/JP2001176297A/ja active Pending
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