JP3540220B2 - フラッシュｅｅｐｒｏｍおよびその記憶データ消去方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はフラッシュＥＥＰＲＯＭおよびその記憶データ消去方法に係わり、特にワード線単位に分割した消去および消去ベリファイの実行により過消化を抑制することが出来るフラッシュＥＥＰＲＯＭおよびその記憶データ消去方法に関する。
【０００２】
【従来の技術】
一般にダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）のような半導体メモリを揮発性メモリと称している。これに対し、特に１つのブロック内の全てのメモリセルの記憶データを一括して消去することができ、かつ何度でもデータを書き替えて記憶させることが出来るものをフラッシュＥＥＰＲＯＭと称している。
【０００３】
この種の従来のフラッシュＥＥＰＲＯＭのメモリセルは、Ｐ型基板上に形成されたＮ型領域、酸化膜による絶縁層、ポリシリコンによるフローティングゲート、およびポリシリコンによるコントロールゲートを有して構成される。
【０００４】
フローティングゲートは絶縁層によって囲まれている。つまり、フローティングゲートは、Ｐ型基板上にドレインとソースをそれぞれ形成する２つのＮ型領域間に絶縁層で囲まれた状態で形成される。コントロールゲートは上述したフローティングゲートを囲む絶縁層を介してフローティングゲートの上に形成される。
【０００５】
フローティングゲートにデータを書き込むには、なだれ注入、チャネル注入等によりフローティングゲートに電荷を注入することにより行う。つまり、コントロールゲートが接続されるワード線に書込電圧として高電圧の１２Ｖを与え、ドレインが接続されるビット線に６Ｖ程度を与え、ソースは接地電位に接続される。
【０００６】
上述した電圧を与えることによりドレインおよびＰ型基板間の界面にチャネルホットエレクトロンが発生する。このホットエレクトロンはコントロ−ルゲートに印加されている１２Ｖの高電圧によって加速され、フローティングゲートを囲む絶縁層を透過しフローティングゲートに注入される。また、ドレインおよびＰ型基板間の界面に発生するチャネルホットエレクトロンによりドレインに電流が流れる。
【０００７】
ホットエレクトロンの注入によりコントロ−ルゲートに蓄積された電荷は、前述したようにフローティングゲートが絶縁層で囲まれて絶縁状態にあるためそのまま蓄積されることになる。この状態はビット線およびワード線に与えた電圧を遮断しても持続する。つまり、不揮発性である。この電荷が蓄積された状態がデータ“０”の状態である。
【０００８】
この蓄積された電荷のためにコントロールゲートに対するしきい値電圧が上昇する。そのため、上昇したしきい値電圧以上の電圧をコントロールゲートに与えないとチャネル領域に反転層が生じない。
【０００９】
上述した書込により蓄積された電荷の消去である記憶データの消去は、フローティングゲートおよびソース間、またはフローティングゲートおよびＰ型基板間で電荷をトンネリングさせ、電荷をフローティングゲートから除去することにより行われる。
【００１０】
すなわち、記憶データの消去は、コントロールゲートに接続されたワード線を接地電位に接続する。ソースが接続される配線には高電圧として６Ｖ程度を印加する。これらの電圧印加によって、ソースおよびコントロールゲート間の電位関係が逆転し、フローティングゲートおよびソース間に介在する絶縁層にトンネリングを生じる。
【００１１】
このトンネリングによりフローティングゲートおよびソース間に電流が流れる。このフローティングゲートから絶縁層を経てソースに電流が流れることにより、フローティングゲートに蓄積されていた電荷を除去する。フローティングゲートの電荷を除去することにより、メモりセルのしきい値電圧は元のしきい値まで低下し、書込前の状態に戻り、メモりセルの記憶データとしては“１”を示す状態になる。
【００１２】
記憶データの読み出しは、コントロールゲートが接続されるワード線には動作電源電圧である５Ｖ程度が与えられる。ドレインが接続されるビット線には、フローティングゲートの蓄積電荷が絶縁膜を経てドレイン側へ抜ける現象を防止するため、通常５Ｖよりも低い電圧が与えられる。ソースが接続される配線は接地電位に接続される。
【００１３】
上述した接続状態にすることにより、このメモリセルに記憶されたデータが“０”であったとすると、フローティングゲートには電荷が蓄積されているから、上述したように、しきい値は高くなっている。そのため、ワード線に５Ｖを与えてもコントロールゲートのしきい値電圧は５Ｖ以上にあるため、ドレインおよびソース間にはチャネルが形成されることはない。チャネルが形成されないので、このメモりセルは非導通状態であり、したがって、ドレインおよびソース間には電流が流れない。
【００１４】
一方、メモリセルに記憶されたデータが“１”であったとすると、フローティングゲートには電荷が蓄積されていない状態であるから、しきい値は低い状態である。そのため、ワード線に５Ｖを与えると、コントロールゲートのしきい値電圧は５Ｖ以下にあるため、ドレインおよびソース間にはチャネルが形成される。したがって、チャネルの形成によりこのメモりセルは導通状態になりドレインおよびソース間に電流が流れる。
【００１５】
上述したメモリセルに電流が流れる状態、すなわち、メモリセルに記憶されたデータが“１”であるときは、ドレイン・ソース間に流れる微少な電流をセンスアンプで増幅する。つまり、センスアンプは、読み出し対象となるビット線上のメモリセルに電流が流れるか流れないかを見ていることになる。電流が流れていれば読み出したデータは“１”であり、電流が流れなければ読み出したデータは“０”である。
【００１６】
上述したフラッシュＥＥＰＲＯＭでは、一般的にメモりセル全体を一括して消去する方法が行われている。しかし、メモリセルそれぞれの記憶データの消去時間には差が有る。つまり、製造上のばらつきが存在するからである。このばらつきが生ずる原因は、フローティングゲートを囲む絶縁層の厚さ、セルの形状、チャネル長等が全てのセルで同一に製造されているわけではないからである。
【００１７】
そのため、その消去動作は全メモリセルで最も消去に時間のかかるセルが消去されるまで、一括した消去が繰り返されている。
【００１８】
ここで、記憶データの消去時間を最終的に決定するような、消去に時間のかかるセルは、全メモリセルの中に多数存在するわけではない。しかし、この少数の、消去に時間のかかるセルにより消去時間が支配されている。
【００１９】
そのため、記憶データの消去に時間のかかるセルが全てその記憶データの消去を終了するまで、他の大多数のセルは既に記憶データの消去が終わっているにもかかわらず、一括消去によってフローティングゲートに蓄積された電荷量以上の余分な量が除去される過剰な消去、つまり過消去を繰り返すことになる。
【００２０】
そのなかでも、特に記憶データの消去に要する時間が短いセルは、一括消去による過消去により、ドレインおよびソース間にチャネルが形成されて動作中は、選択されているか否かに係わらず、常に電流が流れデプレッション状態となる。
【００２１】
その結果、デプレッション状態となったセルが接続されたビット線に接続された他の正常なセルは電流が流れない記憶データ“０”状態にも係わらず、デプレッション状態となったセルの電流をセンスアンプが検出してしまう。そのため、読み出し結果は“１”となり、読み出しが正常に行えない過消去の状態となるので、この過消去を防ぐことが問題となっていた。
【００２２】
この問題を解決する方法として、例えば、一回の消去単位を極力短くし、消去の繰り返し回数を多くすることにより、消去時間を必要最低限に抑え、過消去を防ぐ方法が取られてきた。しかし、この方法は、メモリ容量が大きくなりセルのバラツキが大きくなってくると過消去を防ぐのが難しくなる。
【００２３】
これを解決する例が特開平４−２２８１９３号公報に記載されている。同公報記載のＥＥＰＲＯＭは、その構成の概略を示した図１１を参照すると、メモリセルアレイを２つのブロック１５ａ、１５ｂに分割し、この分割したブロックそれぞれに、Ｙゲート１６ａ，１６ｂ、ロウデコーダ１７ａ，１７ｂ、コラムデコーダ１８ａ，１８ｂ、センスアンプ１９ａ、１９ｂ、ベリファイ／消去制御回路２０ａ，２０ｂ、消去電圧印加回路２２ａ，２２ｂ、を１個ずつ設ける。その他、アドレスカウンタ２１、入出力バッファ２３、アドレスバッファ２４、スイッチ２５、ブロック選択／マスク回路２６、スイッチ回路２７、高圧パルス源２８とを共通の周辺回路に備える。
【００２４】
これら２つのブロック毎に独立して動作させることにより、１つのブロックの消去が完了していなくても、他方のブロックで消去が完了していれば、それ以上消去動作を行わず過剰な消去を行わないことで過消去を回避することが提案されている。
【００２５】
【発明が解決しようとする課題】
上述した特開平４−２２８１９３号公報に記載された従来のＥＥＰＲＯＭでは、分割されたメモリセルブロックは、それぞれのブロック内における消去が完了するまで、それぞれのブロック内においてはメモリセルの全てを一括して消去する動作をしている。
【００２６】
その結果、分割されたブロックの内部に記憶データの消去時間の短いセルと消去時間の長いセルがある場合には、そのブロック内で過消去が発生してしまうという欠点がある。
【００２７】
また、消去パルス印加回路や消去ベリファイ回路をそれぞれ独立して設ける構成となっているため、必然的に回路規模が大きくなり、その回路の増大分がチップ面積の増加に直接影響するという欠点もある。
【００２８】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、大幅な回路増加がなく、かつチップ面積を増大させることなく、過消去されにくい消去動作をさせることができるフラッシュＥＥＰＲＯＭおよびその記憶データの消去方法を提供することにある。
【００２９】
【課題を解決するための手段】本発明のフラッシュＥＥＰＲＯＭの特徴は、記憶データを一括消去するための全行アドレス、または消去ベリファイにより検出した未消去セルが繋がるワード線１本のみを指定するための１行アドレスのいずれか一方を選択的に指定するアドレス固定手段と、指定された前記ワード線１本にのみ所定の通常動作電圧よりも高いデータ消去用高電圧を印加し、その他のワード線には全て接地電位を印加して前記未消去セルのデータを再消去する部分消去であり、この部分消去の再消去開始アドレスから残りの全アドレスを消去ベリファイする部分消去ベリファイ手段とを備え、前記部分消去ベリファイ手段は、予め定める所定の制御信号から書込、消去およびベリファイの各モード設定用の複数のモード信号をそれぞれ生成するモード信号生成回路と、下位のアドレスを受け保持する下位アドレスラッチと、このラッチ出力のアドレス制御信号を前記複数のモード信号にそれぞれ応答してデコードする列デコーダと、セレクタおよびセンスアンプをそれぞれ制御する消去制御回路と、前記消去パルス信号および前記複数のモード信号にそれぞれ応答して書込電圧とこの電圧より低い前記消去用高電圧とこの電圧より低い読み出し電圧とを生成する電圧生成回路と、前記消去パルス信号に応答して記憶データ消去動作の繰り返し回数を判定しその消去回数判定信号と前記消去パルスとで合成したデコーダアクティブ信号に応答して、行デコーダが前記一括消去のための全行アドレスまたは前記部分消去のための固定行アドレスのいずれかを出力制御する消去回数判定回路とを備え、これらの手段を能動化してメモリセルの過剰消去を抑えることを特徴とする。これらの手段を能動化してメモリセルの過剰消去を抑えることを特徴とする。
【００３１】
さらに、前記モード信号生成回路は、外部か供給されるモード取り込み信号と、このモード取り込み信号に応答して外部から供給される複数のモード制御信号を取り込み保持するレジスタ群と、これらレジスタ群それぞれの出力信号から前記複数のモード信号として消去ベリファイ信号、書込ベリファイモード信号、書込モード信号および消去モード信号をそれぞれ生成するデコーダとで構成することができる。
【００３２】
さらにｍた、前記アドレス固定手段は、前記消去回数判定手段の消去回数判定信号に応答して、前記繰り返し回数が前記所定回数に達したときはそのアドレス値に前記アドレスラッチの値を固定するアドレス固定回路と、このアドレス固定回路出力のアドレス取り込みクロックに応答して予め定める上位複数ビットの上位アドレス制御信号をラッチする上位ラッチ回路と、この上位ラッチ回路出力の上位アドレス制御信号を前記デコーダアクティブ信号および前記複数のモード信号にそれぞれ応答して前記一括消去時は全行アドレスをデコード出力し、前記部分消去時は前記一本のワード線にのみ前記消去用高電圧を出力する行デコーダとを備えることもできる。
【００３３】
また、前記アドレス固定回路は、予め定めるアドレスクロックを極性反転するインバータと、前記消去ベリファイモード信号と前記消去回数検出信号との論理をとる第１の論理回路と、この第１の論理回路出力に応答して前記未消去セルの検出で発生するベリファイＮＧ信号をラッチするラッチ回路と、このラッチ回路出力と前記インバータ出力との論理をとる第２の論理回路とで構成することもできる。
【００３４】
さらに、前記消去回数判定回路は、前記複数の上位アドレス制御信号と前記デコーダアクティブ信号とのいずれかを選択する組み合わせ回路と、この組み合わせ回路の出力に応答してモード設定信号または消去用高電圧を選択する第１および第２のトランスファゲートとで構成することもできる。
【００３５】
さらにまた、前記部分消去ベリファイ手段は、前記消去信号がそれぞれパルス幅の異なる複数の消去信号として供給されるとともに、前記消去回数判定信号に応答して、これらの複数の消去信号のうち、前記一括消去時はパルス幅の広い方を選択し、前記部分消去時はパルス幅の狭い方を選択して出力することにより消去時間を短縮する消去時間設定回路をさらに備えることもできる。
【００３７】
本発明のフラッシュＥＥＰＲＯＭの他の消去方法は、記憶データを一括消去した後の消去ベリファイにより検出した未消去セルが接続される一本のワード線のみを選択するためのアドレス固定手段と、この一本のワード線にのみ所定の通常動作電圧よりも高いデータ消去用高電圧を印加し、その他のセルには全て接地電位を印加して前記未消去セルのデータを再消去する部分消去であってこの部分消去の再消去開始アドレスから残りの全アドレスを消去ベリファイする部分消去ベリファイ手段とを用い、最初に全メモリセルを一括して消去する一括消去を行う第１処理ステップと、
前記一括消去ごとに消去回数をカウントアップする第２の処理ステップと、
この第２処理ステップの後、全メモリ領域の消去ベリファイを行う第３の処理ステップと、
前記消去ベリファイの結果未消去セルを検出すると消去回数が予め定める消去回数になるまで一括消去からの動作を繰り返す第４の処理ステップと、
消去回数が前記予め定める消去回数を超えると前記アドレス固定手段により固定されたワード線のみが選択され部分消去ベリファイ手段による部分消去を行う第５処理ステップと、
前記部分消去ごとに消去回数をカウントアップする第６処理ステップと、この第６処理ステップの後、前記固定されたワード線に接続されたセルの最初のアドレスから部分消去ベリファイ手段により部分消去ベリファイが開始されアドレスをカウントアップしながら残りのメモリ空間の全てに前記部分消去ベリファイを行う第７処理ステップと、
前記部分消去ベリファイの結果未消去セルを検出すると実行中の部分消去ベリファイから抜けて前記部分消去からの動作を消去回数の上限として設けられた回数まで繰り返えし、前記上限として設けられた回数を超えて前記部分消去が繰り返されても前記部分消去ベリファイの結果未消去セルを検出すると消去動作を終了し、消去回数が前記上限として設けられた回数以内で未消去セルを検出しなければその時点で前記部分消去動作を終了する第８処理ステップとを実行することにより、過剰消去を抑えることを特徴とする。
【００３８】
また、前記一括消去を繰り返す回数の制限値は、あらかじめメモリセルの大多数を消去できるだけの時間に対応した値が設定されている。
【００３９】
さらに、前記第５の処理ステップは、前記部分消去ベリファイ手段として、前記消去信号をそれぞれパルス幅の異なる複数の消去信号を出力することにより消去時間を短縮する消去時間設定回路をさらに用いて、消去回数が前記予め定める消去回数を超えると前記アドレス固定手段により固定されたワード線のみが選択され部分消去ベリファイ手段による部分消去へ移行し、前記複数の消去信号のうちパルス幅の狭い方の消去信号により部分消去をすることができる。
【００４０】
【発明の実施の形態】
まず、本発明の概要を述べると、このフラッシュＥＥＰＲＯＭは、メモリセルのワ―ド線を選択するためのＸデコーダにはアドレスラッチにより取り込まれたアドレス信号の上位ビットを入力する。この上位ビットは次段のＸデコーダでデコードされ、１本のワード線が選択される。この選択されたワード線には電圧生成回路６で生成された書き込み、消去といった各プログラミングモードに対応した電圧が入力される。
【００４１】
本発明では、消去回数をカウントし所定の消去回数を過ぎた時に、アクティブとなる消去回数判定回路と、この消去回数判定回路の出力と消去ベリファイＮＧ信号とによりアドレスラッチを固定するアドレス固定回路とを設けている。
【００４２】
このアドレス固定回路により、記憶データの消去が所定回数を超えると、Ｘデコーダに与えるアドレスが固定となる。その結果、Ｘデコーダは１本のワード線を選択し、このワード線にのみモード設定電圧として接地電位が印加され、それ以外のワード線にはＶＰＰ電位が印加される。つまり、選択された１本のワード線に繋がるメモリセルだけが消去される。
【００４３】
したがって、既に消去された他のセルを消去することがなく、メモリセルに対する消去ストレスを最小限に抑えることができ、過消去を抑えることが出来るものである。
【００４４】
次に、本発明の実施の形態を図面を参照しながら説明する。図１は本発明の第１の実施の形態を示すブロック図である。図１を参照すると、このフラッシュＥＥＰＲＯＭは、一例として１６ビットアドレスで下位３ビットがＹセレクタ２の選択信号として使用される場合の概略ブロック図を示してある。
【００４５】
このフラッシュＥＥＰＲＯＭは、メモリセルアレイ１の周辺に、Ｙセレクタ２、センスアンプ／消去制御回路（図中ではセンスアンプ＆消去制御回路）３、下位アドレスラッチ４、Ｙデコーダ５、電圧生成回路６、モード信号生成回路７、消去回数判定回路８、アドレス固定回路９、上位アドレスラッチ１０、およびＸデコーダ１１を設け、メモリセルアレイ１の下部にソーススイッチ回路３０を設ける。
【００４６】
メモリセルアレイ１は公知の構成であるが、書込、消去、ベリファイ動作に直接関係するセルが配置されるので、簡単にその構成を述べておく。
【００４７】
すなわち、メモリセルアレイ１は、ワード線およびビット線がＸ軸の行方向およびＹ軸の列方向にそれぞれマトリックス状に交叉配列される。メモリセルアレイ１内に配置されるメモリセルは、そのセルを構成するセルトランジスタのコントロールゲートがそれぞれの対応するワード線に接続される。
【００４８】
セルトランジスタのドレインはそれぞれの対応するビット線に接続される。そのセルトランジスタのソースがソース線に接続され、ソース線はソーススイッチ回路３０内で接地電位または高電圧が与えられる。
【００４９】
このとき、ソーススイッチ回路３０の選択動作は図示しない公知のソースデコーダによって制御される。ソースデコーダはアドレスバッファから与えられるアドレス信号をデコードし、デコード結果でソーススイッチ回路３０を制御する。
【００５０】
メモリアレイ１からデータを読み出すための、Ｙセレクタ２、センスアンプ／消去制御回路３、Ｙデコーダ５、下位アドレスラッチ４、ソーススイッチ回路３０、および電圧生成回路６の構成および動作は従来と同様であるので、ここでの説明は省略する。
【００５１】
このフラッシュＥＥＰＲＯＭは、上述の各回路部に加えて、本発明によるモード信号生成回路７、消去回数判定回路８、アドレス固定回路９、およびＸアドレスデコーダ１１をさらに備える。
【００５２】
モード信号生成回路７の構成を示した図２（ａ）を参照すると、モード信号生成回路７は、モード信号取込レジスタ７１とモード信号生成デコーダ７２とかなる。モード信号取込レジスタ７１は外部回路で生成される、モード取込信号とモード信号ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３とが与えられる。モード信号取込レジスタ７１は与えられたモード取込信号に応答してモード信号ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３とを取り込む。
【００５３】
モード信号生成デコーダ７２は、モード信号取込レジスタ７１から取り込んだモード信号ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３をデコードし、消去ベリファイモード信号ＥＢＶと書込ベリファイモード信号ＷＢＶと書込モード信号ＷＲと消去モード信号とをそれぞれ生成する。
【００５４】
ここで、消去ベリファイモード信号ＥＢＶは、消去セルが十分消去されていることを判定するためのモード信号である。
【００５５】
書込ベリファイモード信号ＷＢＶは、書込セルが十分書きあがっていることを判定するためのモード信号である。
【００５６】
書込モード信号ＷＲは、書込動作を行うとき、アクティブとなる信号である。
【００５７】
モード信号生成回路７の真理値表を示した図２（ｂ）を参照すると、モード信号ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３がそれぞれ１，０，０，０のとき消去ベリファイモード信号ＥＢＶを出力する。モード信号ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３がそれぞれ０，１，０，０のとき書込ベリファイモード信号ＷＢＶを出力する。同様に、ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３がそれぞれ０，０，１，０のとき書込モード信号ＷＲを出力する。ＭＤ０、ＭＤ１、ＭＤ２、ＭＤ３がそれぞれ０，０，０，１のとき消去モード信号ＥＲを出力する。
【００５８】
消去回数判定回路８の構成を示した図３を参照すると、消去回数判定回路８は、４ビットアップカウンタ８１とその出力ＣＯ０，ＣＯ１，ＣＯ２，ＣＯ３のうちＣＯ０，ＣＯ１，ＣＯ２をそれぞれ受けるインバータ８２，８３，８４とその出力を受けるＡＮＤ８５とその出力をクロックとするラッチ８６とを有する。
【００５９】
４ビットアップカウンタ８１は、与えられた消去モード信号が論理レベルの“１”レベルに活性化する毎にカウントし、カウント結果に出力信号ＣＯ０，ＣＯ１，ＣＯ２，ＣＯ３をそれぞれ出力する。ＡＮＤ８５は信号ＣＯ０，ＣＯ１，ＣＯ２をそれぞれインバータ８２，８３，８４を介して、ＣＯ３は直接受けてこれらの信号の論理積結果をクロックＣＬＫとして出力する。４ビットアップカウンタ８１およびラッチ８６はリセット信号でリセットされる。ここで、消去モード信号は、消去動作を行うときアクティブとなる信号である。
【００６０】
４ビットアップカウンタ８１はカウント数が４になったとき“１”レベルを出力し、この“１”レベルがラッチ８６に取り込まれ、消去回数判定出力は“１”レベルとなる。
【００６１】
Ｘデコーダ１１は、ＡＮＤ１１１とＮＯＲ１１２とインバータ１１３とトランスファゲート１１４および１１５とを１組としてこの上位アドレス分に相当する複数組を有する。ＡＮＤ１１１はアドレス信号ＡＤ５〜ＡＤ１６が与えられ、ＮＯＲ１１２はＡＮＤ１１１の出力およびデコーダアクティブ信号を与えられる。トランスファゲート１１４はそのゲートにＮＯＲ１１２の出力を受け、ドレインにモード設定電圧を受ける。
【００６２】
モード設定電圧は書込モード信号、消去モード信号、消去ベリファイモード信号、書込ベリファイモード信号といった各プログラミングモードがアクティブであることを認識して電圧生成回路６からの電圧供給を受け、それ以外の読み出し動作のような場合には電源電圧の供給を受けている。つまり、モード設定電圧にはこの前段に電源電圧との選択回路（不図示）が入っており、選択されたモード設定電圧をトランスファゲート１１４に受けている。トランスファゲート１１５はそのゲートにＯＲ１１２の出力をインバータ１１３を介して受け、ドレインに高電圧のＶＰＰ電圧を受ける。これら２つのトランスファゲート１１４、１１５のソースは共通接続され、対応するワード線に接続される。
【００６３】
上述した構成に基づきその動作を述べる。このフラッシュＥＥＰＲＯＭは、モード信号生成回路７で生成された消去モード信号を入力として、消去モードに入る度に消去回数判定回路８のカウンタ８１がアップする。このカウンタ８１の値が所定回数以上に達したときにのみ、その出力が“１”レベルとなりる。
【００６４】
この消去回数判定回路８からの消去回数判定出力信号はアドレス固定回路９に与えられる。アドレス固定回路９では、与えられた消去回数判定回路８からの消去回数判定出力信号および消去ベリファイモード信号とともに、２ＡＮＤ９３で受け、外部入力端子からベリファイＮＧ信号を取り込むためのラッチクロックとしてラッチ９２に与える。ラッチ９２の出力は、２ＮＯＲ９４の一方の入力信号として与えられる。
【００６５】
この２ＮＯＲ９４の他方の入力信号としては、アドレスＡ４〜Ａ１６を取り込むためのクロックＡＤＣＬＫを外部入力端子からインバータ９１を介して受け、このインバータ９１による反転信号が与えられる。この２ＮＯＲ９４の出力がアドレス固定回路９の出力信号として上位アドレスラッチ１０にアドレスの取り込みクロックとして与えられる。
【００６６】
このアドレス固定回路９によりアドレスが固定された上位アドレスラッチ１０は、Ｘデコーダ１１に対し固定したアドレスデータを出力する。そのアドレスデータを受けたＸデコーダ１１では、アドレスデータをデコードし、デコードした１本のワード線が選択されアクティブ状態となる。
【００６７】
ここで、Ｘデコーダ１１は、消去回数判定回路８の出力信号をインバータ１２で極性反転した出力信号および消去モード信号の論理積をとる２ＡＮＤ１３の出力信号をデコーダアクティブ信号として与えられる。
【００６８】
このデコーダアクティブ信号と、上位アドレスラッチ１０においてアドレスＡＤ４からＡＤ１６までラッチされたアドレス信号をデコードするＡＮＤ１１１の出力信号とが、２ＮＯＲ１１２で論理和される。その論理和出力信号がトランスファーゲート１１４，１１５の選択信号となり、この選択信号によって、ワード線へのモード設定電圧であるＧＮＤ電位とＶＰＰ電位の選択を行っている。
【００６９】
以下、本実施形態の動作の説明として、まず、本発明の記憶データ消去方法のフローチャートを示した図５を参照して説明する。フラッシュＥＥＰＲＯＭの消去動作は、通常、最初に全メモリセルを一括して消去する一括消去を行う（処理ステップＳ１）。この一括消去における消去ごとに、消去回数Ｎ（Ｎは実数）がカウントアップされる（処理ステップＳ２）。
【００７０】
その後、全メモリ領域の消去ベリファイを行う（処理ステップＳ３）。消去ベリファイがＮＧであれば消去回数がＫ（Ｎは実数）回になるまで一括消去からの動作を繰り返す（処理ステップＳ４）。
【００７１】
消去回数がＫ回を超えると、前述したアドレス固定回路９により固定されたワード線のみが選択されて部分消去を行う（処理ステップＳ５）。この部分消去ごとにさらに消去回数Ｎがカウントアップされる（処理ステップＳ６）。
【００７２】
その後、固定されたワード線につながるセルの最初のアドレスから部分消去ベリファイが開始される。この部分消去ベリファイにおいてアドレスをカウントアップしながら残りのメモリ空間の全てにベリファイを行っていく（処理ステップＳ７）。
【００７３】
このベリファイ中にベリファイがＮＧであれば、部分消去ベリファイから抜けて処理ステップＳ７に戻り、再び部分消去からの動作を消去回数の上限として設けられたＬ回まで繰り返す。消去回数が上限のＬ回を超えて消去が繰り返されても消去ベリファイがＮＧであった場合には消去動作を終了する（処理ステップＳ８）。
【００７４】
もちろん、消去回数がＬ回以内で消去ベリファイがＯＫであればその時点で消去動作は終了する。
【００７５】
ここで一括消去を繰り返す回数の制限であるＫの値は、あらかじめメモリセルの大多数が十分に消去できるだけの時間が設定されているものとする。
【００７６】
次に、消去回数がＫ回を下まわっている期間の消去動作中の一括消去、消去ベリファイについて、その動作説明用のタイミングチャートを示した図６を参照しながら説明する。なお、以下で参照するタイミングチャートにおいて、１回目、２回目、Ｋ回目およびＫ＋１回目等の回数の区切りのタイミングは、このタイミングチャート内では他の信号とは一致していないが、アドレスＡ１およびＡ１６が切り替わる前で、クロックＡＤＣＬＫの立ち上がりに同期している。消去モード信号、消去ベリファイ信号はアドレスが変化する前に変化しており、クロックＡＤＣＬＫの立ち上がりに同期している。
【００７７】
また、ベリファイＮＧ信号は、外部でベリファイＮＧを検出しており、ＮＧになったときにアクティブとなる信号を内部に返している。
【００７８】
さらに、ベリファイＮＧ信号が入力されたとき、直ちに消去モード信号および消去ベリファイ信号が変化しないのは、後述する図２のモード信号生成回路で明らかなように、モード取込信号によりデータがラッチされるので、それまで変化しないからである。このモード取込信号の取込タイミングはクロックＡＤＣＬＫの立ち上がりで変化するものとする。
【００７９】
引き続き図６を参照すると、一括消去動作中は、消去モード信号が“１”レベル、消去ベリファイモード信号が“０”レベルの状態で消去モードに入っている。消去モード中は、消去回数判定回路８の出力である消去回数判定出力は“０”レベルであり、２ＡＮＤ１３の出力であるデコーダアクティブ信号は“１”レベルである。
【００８０】
したがって、Ｘデコーダ１１はアドレスクロックによらず全ワード線を一斉に選択している。そのため、電圧生成回路６からの出力信号であるモード設定電圧として接地電位（ＧＮＤ）が全ワード線に印加され、全メモリセルの記憶データが一斉に消去される。
【００８１】
さらに、消去ベリファイ動作時には、消去モード信号は“０”レベル、消去ベリファイモード信号は“１”レベルとなり、デコーダアクティブ信号は“０”レベルとなり、ベリファイモードに入る。ベリファイモード期間中は、クロックＡＤＣＬＫによりアドレスが順次カウントアップしながらベリファイを全メモリ空間に渡って繰り返していく。
【００８２】
ベリファイの繰り返しの途中で消去結果が不具合（ＮＧ）となった場合には、その時点でベリファイＮＧ信号が“１”レベルとなり、ベリファイモードから抜けて２回目の消去モードへと入る。
【００８３】
しかし、２回目の消去モードへ入ったことでデコーダアクティブ信号は消去ベリファイ時の“０”レベルから“１”レベルになり一括消去動作を繰り返す。
【００８４】
一方、部分消去動作について、その動作説明用のタイミングチャートを示した図７を参照すると、消去ベリファイ動作時にベリファイＮＧが判定されると、ベリファイＮＧ信号が“１”レベルとなり、ベリファイモードから抜ける。
【００８５】
ここで、ベリファイＮＧ信号は、その後の部分消去を経て次回の部分消去ベリファイ時に、固定されたワード線上のビットのベリファイがＯＫであった時に初めて“０”レベルとなる。
【００８６】
上述した部分消去動作は、消去モード信号が“１”レベルとなった時に、消去回数判定回路８の判定出力が“１”レベルとなり、２ＡＮＤ１３の出力信号であるデコーダアクティブ信号は“０”レベルであるから、前述した図４から判るように、Ｘデコーダ１１は全ワード線を固定することなく、ＡＮＤ１１１によりデコードされたワード線を選択する。
【００８７】
ここで、上位アドレスラッチ１０は、アドレス固定回路９によりベリファイＮＧとなった時のある１アドレスを指し、それ以外のアドレスは非選択の状態で固定されている。そのため、Ｘデコ―ダ１１は選択された１本のワード線にのみモード設定電圧としてＧＮＤ電位を入力し、非選択ワード線にはＶＰＰ電位を入力する。
【００８８】
したがって、フラッシュメモリの消去状態としては、メモリセルのゲートにＧＮＤ電位、ソースにＶＰＰ電位、ドレインをオープンにする必要があるが、非選択ワード線につながるメモリセルはゲートにＶＰＰ電位がかかるため消去状態とならず、ゲートにＧＮＤ電位のかかる、ある１アドレスで固定されて選択された１本のワード線分のみの消去となる。
【００８９】
その後、部分消去ベリファイでは、選択されたワード線の最初のアドレスからベリファイが開始され、アドレスをカウントアップしながら残りのメモリ空間のすべてにベリファイを繰り返していく。ベリファイを繰り返す途中でベリファイがＮＧとなった場合には、その時点でベリファイモードから抜け、次の部分消去動作に入り、消去回数がＬ回になるまで部分消去動作を繰り返す。
【００９０】
上述したように、フラッシュＥＥＰＲＯＭにおける消去動作においては、消去の繰り返し回数を判定する消去回数判定回路８により所定回数以上の消去を検出する。もし検出結果が、所定回数に達しないならば、その間は一括消去を行う。検出結果が所定回数に達した場合には、消去回数判定回路８の消去回数判定出力信号と外部回路からのベリファイＮＧ信号とを受けて上位アドレスラッチ１０の出力データを固定し、１本のワード線を選択する。選択されたこのワード線のみにＧＮＤ電位を印加し、それ以外のワード線にはＶＰＰ電位を印加する。したがって、部分消去時に選択された未消去セルの存在する１本のワード線につながるセルのみを消去することになる。
【００９１】
前述した構成に基づく上述の動作により、既に消去されたメモリセルに過剰な消去を行うことがなく、過消去を抑えることができる。
【００９２】
さらに、本実施の形態では、従来例のように、２つのブロックに分割して消去パルス印加回路および消去ベリファイ回路を、それぞれ独立して設ける構成ではなく、消去回数判定回路８、アドレス固定回路９を設け、デコーダ毎に数個の素子を追加している。したがって、１つの消去パルス印加回路、１つの消去べリファイ回路を使えばよく、それほど素子数を増やすことなくチップ面積を増大させずに過消去を防ぐことが出来る。
【００９３】
しかも、従来例の回路は、メモリセルを２つのブロックに分割するだけであり余分に消去されるメモリセルが多いが、本発明では消去時にワード線単位に分割して消去を行っているため、余分に消去されるメモリセルの数が少なくなり、過消去されにくいフラッシュＥＥＰＲＯＭを提供することができる。
【００９４】
本発明の第２の実施形態の構成図を示した図８を参照すると、第１の実施形態の構成との相違点は、電圧生成回路６の入力に消去時間設定回路１４を設けたことである。この消去時間設定回路１４は消去回数判定回路８の消去回数判定出力信号を受けて、消去回数が所定回数を超えたらそれまでより短い時間パルスを出力するものであり、消去動作時の１回の消去時間についてさらに工夫した構成である。
【００９５】
消去時間設定回路１４の構成を示した図９を参照すると、この消去時間設定回路１４は、トランスファゲート１４２，１４３を有し、消去回数判定信号でタイミング信号ＴＩＭ１を選択し、消去回数判定信号をインバータ１４１で極性反転した信号でタイミング信号ＴＩＭ２を選択して選択出力信号ＴＩＭＯＵＴを出力する。
【００９６】
タイミング信号ＴＩＭ１、ＴＩＭ２は外部回路で生成した信号であり、消去パルス信号を基に任意のパルス幅に設定して供給される。ここでは一例として２つの選択出力信号ＴＩＭＯＵＴとして１００ｍｓおよび５０ｍｓの信号であるが複数種類であってもよい。
【００９７】
消去時間設定回路１４の動作説明用のタイミングチャートを示した図１０を参照すると、この消去時間設定回路１４を用いたフラッシュＥＥＰＲＯＭの消去動作は、最初に設定された１回目の消去パルス（上述の選択出力信号ＴＩＭＯＵＴ）が１００ｍｓで、消去時間設定回路１４により切り換えられる消去パルスが５０ｍｓだった場合を考える。
【００９８】
所定回数Ｋ回までの消去時間は、第１の実施形態と同じであり、そのタイミングチャートは図５のとおりであるが、消去回数がＫ回を超えると、消去回数判定回路８により消去時間設定回路１４の消去パルスは、５０ｍｓが選択され一回の消去時間は５０ｍｓ単位となる。
【００９９】
したがって、上述したように、Ｋ回を超えての部分消去での消去において余分な時間の消去を行う必要がないため、例えば部分消去時に選択したワード線につながるセルのうちに消去の早いセルが存在し、過消去が発生するような場合でも、過消去しにくくなるという効果が得られる。
【０１００】
【発明の効果】
上述したように、本発明のフラシュＥＥＰＲＯＭは、記憶データを一括消去するための全行アドレス、または消去ベリファイにより検出した未消去セルが繋がるワード線１本のみを指定するための１行アドレスのいずれか一方を選択的に指定するアドレス固定手段と、指定された前記ワード線１本にのみ所定の通常動作電圧よりも高いデータ消去用高電圧を印加し、その他のワード線には全て接地電位を印加して未消去セルのデータを再消去する部分消去であり、この部分消去の再消去開始アドレスから残りの全アドレスを消去ベリファイする部分消去ベリファイ手段とを備えるので、これらの手段を能動化して、消去の繰り返し回数を判定する消去回数判定回路により所定回数以上の消去を検出し所定回数に達しない間は、一括消去を行い所定回数に達した場合には消去回数判定回路とベリファイＮＧ信号を受けてアドレスラッチを固定し１本のワード線を選択し、このワード線のみにＧＮＤ電圧を印加し、それ以外のワード線にはＶＰＰ電圧を印加することで、１本のワード線につながるセルのみを消去することになる。
【０１０１】
したがって、既に消去されたメモリセルに過剰な消去を行うことがなく、過消去を抑えることができる。
【０１０２】
さらに、本発明では、従来例のように２つのブロックに分割して消去パルス印加回路および消去ベリファイ回路をそれぞれ独立して設ける構成ではなく、アドレス固定回路や、消去回数判定回路を設け、デコーダ毎に数個の素子を追加することで１つの消去パルス印加回路、消去べリファイ回路を使えばよく、それほど素子数を増やすことなくチップ面積を増大させずに過消去を防ぐことが出来る。
【０１０３】
しかも、従来の回路はメモリセルを２つのブロックに分割するだけであるから余分に消去されるメモリセルが多いが、本発明では消去時にワード線単位に分割して消去を可能にしているため余分に消去されるメモリセルの数が少なく、より過消去されにくいという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】（ａ）モード信号生成回路７の構成を示す図である。
（ｂ）モード信号生成回路７の真理値表を示す図である。
【図３】消去回数判定回路８の構成を示す図である。
【図４】Ｘデコーダ１１の構成を示す図である。
【図５】本発明の記憶データ消去方法のフローチャートである。
【図６】一括消去および消去ベリファイの説明用タイミングチャートである。
【図７】部分消去の説明用タイミングチャートである。
【図８】第２の実施形態を示すブロック図である。
【図９】第２の実施形態における消去時間設定回路１４の構成を示す図である。
【図１０】第２の実施形態における消去動作の説明用タイミングチャートである。
【図１１】従来のフラッシュＥＥＰＲＯＭの構成の一例を示すブロック図である。
【符号の説明】
１ メモリセルアレイ
２ Ｙセレクタ
３ センスアンプ／消去制御回路
４ 下位アドレスラッチ
５ Ｙデコーダ
６ 電圧生成回路
７ モード信号生成回路
８ 消去回数判定回路
９ アドレス固定回路
１０ 上位アドレスラッチ
１１ Ｘデコーダ
１２，８２，８３，８４，９１，１１３，１４１ インバータ
１３，８５，９３，１１１ ＡＮＤ
１４ 消去時間設定回路
３０ ソーススイッチ回路
７１ モード信号取込レジスタ
７２ モード信号生成デコーダ
８１ ４ビットアップカウンタ
８６，９２ ラッチ
９４ ＮＯＲ
１１２ ＯＲ
１１４，１１５，１４２，１４３ トランスファゲート

Claims (8)

1. 記憶データを一括消去するための全行アドレス、または消去ベリファイにより検出した未消去セルが繋がるワード線１本のみを指定するための１行アドレスのいずれか一方を選択的に指定するアドレス固定手段と、指定された前記ワード線１本にのみ所定の通常動作電圧よりも高いデータ消去用高電圧を印加し、その他のワード線には全て接地電位を印加して前記未消去セルのデータを再消去する部分消去であり、この部分消去の
   再消去開始アドレスから残りの全アドレスを消去ベリファイする部分消去ベリファイ手段とを備えたフラッシュＥＥＰＲＯＭにおいて、
   前記部分消去ベリファイ手段は、予め定める所定の制御信号から書込、消去およびベリファイの各モード設定用の複数のモード信号をそれぞれ生成するモード信号生成回路と、下位のアドレスを受け保持する下位アドレスラッチと、このラッチ出力のアドレス制御信号を前記複数のモード信号にそれぞれ応答してデコードする列デコーダと、セレクタおよびセンスアンプをそれぞれ制御する消去制御回路と、前記消去パルス信号および前記複数のモード信号にそれぞれ応答して書込電圧とこの電圧より低い前記消去用高電圧とこの電圧より低い読み出し電圧とを生成する電圧生成回路と、前記消去パルス信号に応答して記憶データ消去動作の繰り返し回数を判定しその消去回数判定信号と前記消去パルスとで
   合成したデコーダアクティブ信号に応答して、行デコーダが前記一括消去のための全行アドレスまたは前記部分消去のための固定行アドレスのいずれかを出力制御する消去回数判定回路とを備え、これらの手段を能動化してメモリセルの過剰消去を抑えることを特徴とするフラッシュＥＥＰＲＯＭ。
2. 前記モード信号生成回路は、外部から供給されるモード取り込み信号と、このモード取り込み信号に応答して外部から供給される複数のモード制御信号を取り込み保持するレジスタ群と、これらレジスタ群それぞれの出力信号から前記複数のモード信号として消去ベリファイ信号、書込ベリファイモード信号、書込モード信号および消去モード信号をそれぞれ生成するデコーダとで構成する請求項1記載のフラッシュＥＥＰＲＯＭ。
3. 前記アドレス固定手段は、前記消去回数判定手段の消去回数判定信号に応答して、前記繰り返し回数が前記所定回数に達したときはそのアドレス値に前記アドレスラッチの値を固定するアドレス固定回路と、このアドレス固定回路出力のアドレス取り込みクロックに応答して予め定める上位複数ビットの上位アドレス制御信号をラッチする上位ラッチ回路と、この上位ラッチ回路出力の上位アドレス制御信号を前記デコーダアクティブ信号および前記複数のモード信号にそれぞれ応答して前記一括消去時は全行アドレスをデコード出力し、前記部分消去時は前記一本のワード線にのみ前記消去用高電圧を出力する行デコーダとを備える請求項1記載のフラッシュＥＥＰＲＯＭ。
4. 前記アドレス固定回路は、予め定めるアドレスクロックを極性反転するインバータと、前記消去ベリファイモード信号と前記消去回数検出信号との論理をとる第１の論理回路と、この第１の論理回路出力に応答して前記未消去セルの検出で発生するベリファイＮＧ信号をラッチするラッチ回路と、このラッチ回路出力と前記インバータ出力との論理をとる第２の論理回路とで構成する請求項3記載のフラッシュＥＥＰＲＯＭ。
5. 前記消去回数判定回路は、前記複数の上位アドレス制御信号と前記デコーダアクティブ信号とのいずれかを選択する組み合わせ回路と、この組み合わせ回路の出力に応答してモード設定信号または消去用高電圧を選択する第１および第２のトランスファゲートとで構成する請求項3記載のフラッシュＥＥＰＲＯＭ。
6. 前記部分消去ベリファイ手段は、前記消去信号がそれぞれパルス幅の異なる複数の消去信号として供給されるとともに、前記消去回数判定信号に応答して、これらの複数の消去信号のうち、前記一括消去時はパルス幅の広い方を選択し、前記部分消去時はパルス幅の狭い方を選択して出力することにより消去時間を短縮する消去時間設定回路をさらに備える請求項1記載のフラッシュＥＥＰＲＯＭ。
7. 記憶データを一括消去した後の消去ベリファイにより検出した未消去セルが接続される一本のワード線のみを選択するためのアドレス固定手段と、この一本のワード線にのみ所定の通常動作電圧よりも高いデータ消去用高電圧を印加し、その他のセルには全て接地電位を印加して前記未消去セルのデータを再消去する部分消去であってこの部分消去の再消去開始アドレスから残りの全アドレスを消去ベリファイする部分消去ベリファイ手段とを用い、最初に全メモリセルを一括して消去する一括消去を行う第１処理ステップと、前記一括消去ごとに消去回数をカウントアップする第２の処理ステップと、この第２処理ステップの後、全メモリ領域の消去ベリファイを行う第３の処理ステップと、前記消去ベリファイの結果未消去セルを検出すると消去回数が予め定める消去回数になるまで一括消去からの動作を繰り返す第４の処理ステップと、消去回数が前記予め定める消去回数を超えると前記アドレス固定手段により固定されたワード線のみが選択され部分消去ベリファイ手段による部分消去を行う第５処理ステップと、前記部分消去ごとに消去回数をカウントアップする第６処理ステップと、この第６処理ステップの後、前記固定されたワード線に接続されたセルの最初のアドレスから部分消去ベリファイ手段により部分消去ベリファイが開始されアドレスをカウントアップしながら残りのメモリ空間の全てに前記部分消去ベリファイを行う第７処理ステップと、前記部分消去ベリファイの結果未消去セルを検出すると実行中の部分消去ベリファイから抜けて前記部分消去からの動作を消去回数の上限として設けられた回数まで繰り返えし、前記上限として設けられた回数を超えて前記部分消去が繰り返されても前記部分消去ベリファイの結果未消去セルを検出すると消去動作を終了し、消去回数が前記上限として設けられた回数以内で未消去セルを検出しなければその時点で前記部分消去動作を終了する第８処理ステップとを実行することにより、過剰消去を抑えることを特徴とするフラッシュＥＥＰＲＯＭの記憶データ消去方法。
8. 前記第５の処理ステップは、前記部分消去ベリファイ手段として、前記消去信号をそれぞれパルス幅の異なる複数の消去信号を出力することにより消去時間を短縮する消去時間設定回路をさらに用いて、消去回数が前記予め定める消去回数を超えると前記アドレス固定手段により固定されたワード線のみが選択され部分消去ベリファイ手段による部分消去へ移行し、前記複数の消去信号のうちパルス幅の狭い方の消去信号により
   部分消去をする請求項７記載のフラッシュＥＥＰＲＯＭの記憶データ消去方法。

Images