JP2001126489A - フラッシュeepromおよびその記憶データ消去方法 - Google Patents

フラッシュeepromおよびその記憶データ消去方法

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JP2001126489A
JP2001126489A JP30560599A JP30560599A JP2001126489A JP 2001126489 A JP2001126489 A JP 2001126489A JP 30560599 A JP30560599 A JP 30560599A JP 30560599 A JP30560599 A JP 30560599A JP 2001126489 A JP2001126489 A JP 2001126489A
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Abstract

(57)【要約】 【課題】既に消去されたメモリセルに過剰な消去を行う
ことがなく、過消去を抑えることができるフラッシュE
EPROMを提供する。 【解決手段】消去の繰り返し回数を判定する消去回数判
定回路8により所定回数以上の消去を検出し所定回数に
達しない間は、一括消去を行い所定回数に達した場合に
は消去回数判定回路8の消去回数判定出力信号と外部回
路からのベリファイNG信号とを受けて上位アドレスラ
ッチ10を固定して1本のワード線を選択し、このワー
ド線のみにGND電圧を印加し、それ以外のワード線に
はVPP電圧を印加することで、1本のワード線につな
がるセルのみを消去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はフラッシュEEPR
OMおよびその記憶データ消去方法に係わり、特にワー
ド線単位に分割した消去および消去ベリファイの実行に
より過消化を抑制することが出来るフラッシュEEPR
OMおよびその記憶データ消去方法に関する。
【0002】
【従来の技術】一般にダイナミックランダムアクセスメ
モリ(DRAM)およびスタティックランダムアクセス
メモリ(SRAM)のような半導体メモリを揮発性メモ
リと称している。これに対し、特に1つのブロック内の
全てのメモリセルの記憶データを一括して消去すること
ができ、かつ何度でもデータを書き替えて記憶させるこ
とが出来るものをフラッシュEEPROMと称してい
る。
【0003】この種の従来のフラッシュEEPROMの
メモリセルは、P型基板上に形成されたN型領域、酸化
膜による絶縁層、ポリシリコンによるフローティングゲ
ート、およびポリシリコンによるコントロールゲートを
有して構成される。
【0004】フローティングゲートは絶縁層によって囲
まれている。つまり、フローティングゲートは、P型基
板上にドレインとソースをそれぞれ形成する2つのN型
領域間に絶縁層で囲まれた状態で形成される。コントロ
ールゲートは上述したフローティングゲートを囲む絶縁
層を介してフローティングゲートの上に形成される。
【0005】フローティングゲートにデータを書き込む
には、なだれ注入、チャネル注入等によりフローティン
グゲートに電荷を注入することにより行う。つまり、コ
ントロールゲートが接続されるワード線に書込電圧とし
て高電圧の12Vを与え、ドレインが接続されるビット
線に6V程度を与え、ソースは接地電位に接続される。
【0006】上述した電圧を与えることによりドレイン
およびP型基板間の界面にチャネルホットエレクトロン
が発生する。このホットエレクトロンはコントロ−ルゲ
ートに印加されている12Vの高電圧によって加速さ
れ、フローティングゲートを囲む絶縁層を透過しフロー
ティングゲートに注入される。また、ドレインおよびP
型基板間の界面に発生するチャネルホットエレクトロン
によりドレインに電流が流れる。
【0007】ホットエレクトロンの注入によりコントロ
−ルゲートに蓄積された電荷は、前述したようにフロー
ティングゲートが絶縁層で囲まれて絶縁状態にあるため
そのまま蓄積されることになる。この状態はビット線お
よびワード線に与えた電圧を遮断しても持続する。つま
り、不揮発性である。この電荷が蓄積された状態がデー
タ“0”の状態である。
【0008】この蓄積された電荷のためにコントロール
ゲートに対するしきい値電圧が上昇する。そのため、上
昇したしきい値電圧以上の電圧をコントロールゲートに
与えないとチャネル領域に反転層が生じない。
【0009】上述した書込により蓄積された電荷の消去
である記憶データの消去は、フローティングゲートおよ
びソース間、またはフローティングゲートおよびP型基
板間で電荷をトンネリングさせ、電荷をフローティング
ゲートから除去することにより行われる。
【0010】すなわち、記憶データの消去は、コントロ
ールゲートに接続されたワード線を接地電位に接続す
る。ソースが接続される配線には高電圧として6V程度
を印加する。これらの電圧印加によって、ソースおよび
コントロールゲート間の電位関係が逆転し、フローティ
ングゲートおよびソース間に介在する絶縁層にトンネリ
ングを生じる。
【0011】このトンネリングによりフローティングゲ
ートおよびソース間に電流が流れる。このフローティン
グゲートから絶縁層を経てソースに電流が流れることに
より、フローティングゲートに蓄積されていた電荷を除
去する。フローティングゲートの電荷を除去することに
より、メモりセルのしきい値電圧は元のしきい値まで低
下し、書込前の状態に戻り、メモりセルの記憶データと
しては“1”を示す状態になる。
【0012】記憶データの読み出しは、コントロールゲ
ートが接続されるワード線には動作電源電圧である5V
程度が与えられる。ドレインが接続されるビット線に
は、フローティングゲートの蓄積電荷が絶縁膜を経てド
レイン側へ抜ける現象を防止するため、通常5Vよりも
低い電圧が与えられる。ソースが接続される配線は接地
電位に接続される。
【0013】上述した接続状態にすることにより、この
メモリセルに記憶されたデータが“0”であったとする
と、フローティングゲートには電荷が蓄積されているか
ら、上述したように、しきい値は高くなっている。その
ため、ワード線に5Vを与えてもコントロールゲートの
しきい値電圧は5V以上にあるため、ドレインおよびソ
ース間にはチャネルが形成されることはない。チャネル
が形成されないので、このメモりセルは非導通状態であ
り、したがって、ドレインおよびソース間には電流が流
れない。
【0014】一方、メモリセルに記憶されたデータが
“1”であったとすると、フローティングゲートには電
荷が蓄積されていない状態であるから、しきい値は低い
状態である。そのため、ワード線に5Vを与えると、コ
ントロールゲートのしきい値電圧は5V以下にあるた
め、ドレインおよびソース間にはチャネルが形成され
る。したがって、チャネルの形成によりこのメモりセル
は導通状態になりドレインおよびソース間に電流が流れ
る。
【0015】上述したメモリセルに電流が流れる状態、
すなわち、メモリセルに記憶されたデータが“1”であ
るときは、ドレイン・ソース間に流れる微少な電流をセ
ンスアンプで増幅する。つまり、センスアンプは、読み
出し対象となるビット線上のメモリセルに電流が流れる
か流れないかを見ていることになる。電流が流れていれ
ば読み出したデータは“1”であり、電流が流れなけれ
ば読み出したデータは“0”である。
【0016】上述したフラッシュEEPROMでは、一
般的にメモりセル全体を一括して消去する方法が行われ
ている。しかし、メモリセルそれぞれの記憶データの消
去時間には差が有る。つまり、製造上のばらつきが存在
するからである。このばらつきが生ずる原因は、フロー
ティングゲートを囲む絶縁層の厚さ、セルの形状、チャ
ネル長等が全てのセルで同一に製造されているわけでは
ないからである。
【0017】そのため、その消去動作は全メモリセルで
最も消去に時間のかかるセルが消去されるまで、一括し
た消去が繰り返されている。
【0018】ここで、記憶データの消去時間を最終的に
決定するような、消去に時間のかかるセルは、全メモリ
セルの中に多数存在するわけではない。しかし、この少
数の、消去に時間のかかるセルにより消去時間が支配さ
れている。
【0019】そのため、記憶データの消去に時間のかか
るセルが全てその記憶データの消去を終了するまで、他
の大多数のセルは既に記憶データの消去が終わっている
にもかかわらず、一括消去によってフローティングゲー
トに蓄積された電荷量以上の余分な量が除去される過剰
な消去、つまり過消去を繰り返すことになる。
【0020】そのなかでも、特に記憶データの消去に要
する時間が短いセルは、一括消去による過消去により、
ドレインおよびソース間にチャネルが形成されて動作中
は、選択されているか否かに係わらず、常に電流が流れ
デプレッション状態となる。
【0021】その結果、デプレッション状態となったセ
ルが接続されたビット線に接続された他の正常なセルは
電流が流れない記憶データ“0”状態にも係わらず、デ
プレッション状態となったセルの電流をセンスアンプが
検出してしまう。そのため、読み出し結果は“1”とな
り、読み出しが正常に行えない過消去の状態となるの
で、この過消去を防ぐことが問題となっていた。
【0022】この問題を解決する方法として、例えば、
一回の消去単位を極力短くし、消去の繰り返し回数を多
くすることにより、消去時間を必要最低限に抑え、過消
去を防ぐ方法が取られてきた。しかし、この方法は、メ
モリ容量が大きくなりセルのバラツキが大きくなってく
ると過消去を防ぐのが難しくなる。
【0023】これを解決する例が特開平4−22819
3号公報に記載されている。同公報記載のEEPROM
は、その構成の概略を示した図11を参照すると、メモ
リセルアレイを2つのブロック15a、15bに分割
し、この分割したブロックそれぞれに、Yゲート16
a,16b、ロウデコーダ17a,17b、コラムデコ
ーダ18a,18b、センスアンプ19a、19b、ベ
リファイ/消去制御回路20a,20b、消去電圧印加
回路22a,22b、を1個ずつ設ける。その他、アド
レスカウンタ21、入出力バッファ23、アドレスバッ
ファ24、スイッチ25、ブロック選択/マスク回路2
6、スイッチ回路27、高圧パルス源28とを共通の周
辺回路に備える。
【0024】これら2つのブロック毎に独立して動作さ
せることにより、1つのブロックの消去が完了していな
くても、他方のブロックで消去が完了していれば、それ
以上消去動作を行わず過剰な消去を行わないことで過消
去を回避することが提案されている。
【0025】
【発明が解決しようとする課題】上述した特開平4−2
28193号公報に記載された従来のEEPROMで
は、分割されたメモリセルブロックは、それぞれのブロ
ック内における消去が完了するまで、それぞれのブロッ
ク内においてはメモリセルの全てを一括して消去する動
作をしている。
【0026】その結果、分割されたブロックの内部に記
憶データの消去時間の短いセルと消去時間の長いセルが
ある場合には、そのブロック内で過消去が発生してしま
うという欠点がある。
【0027】また、消去パルス印加回路や消去ベリファ
イ回路をそれぞれ独立して設ける構成となっているた
め、必然的に回路規模が大きくなり、その回路の増大分
がチップ面積の増加に直接影響するという欠点もある。
【0028】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、大幅な回路増加がなく、かつチ
ップ面積を増大させることなく、過消去されにくい消去
動作をさせることができるフラッシュEEPROMおよ
びその記憶データの消去方法を提供することにある。
【0029】
【課題を解決するための手段】本発明のフラッシュEE
PROMの特徴は、記憶データを一括消去するための全
行アドレス、または消去ベリファイにより検出した未消
去セルが繋がるワード線1本のみを指定するための1行
アドレスのいずれか一方を選択的に指定するアドレス固
定手段と、指定された前記ワード線1本にのみ所定の通
常動作電圧よりも高いデータ消去用高電圧を印加し、そ
の他のワード線には全て接地電位を印加して前記未消去
セルのデータを再消去する部分消去であり、この部分消
去の再消去開始アドレスから残りの全アドレスを消去ベ
リファイする部分消去ベリファイ手段とを備え、これら
の手段を能動化してメモリセルの過剰消去を抑えること
を特徴とする。
【0030】また、前記部分消去ベリファイ手段は、予
め定める所定の制御信号から書込、消去およびベリファ
イの各モード設定用の複数のモード信号をそれぞれ生成
するモード信号生成回路と、下位のアドレスを受け保持
する下位アドレスラッチと、このラッチ出力のアドレス
制御信号を前記複数のモード信号にそれぞれ応答してデ
コードする列デコーダと、セレクタおよびセンスアンプ
をそれぞれ制御する消去制御回路と、前記消去パルス信
号および前記複数のモード信号にそれぞれ応答して書込
電圧とこの電圧より低い前記消去用高電圧とこの電圧よ
り低い読み出し電圧とを生成する電圧生成回路と、前記
消去パルス信号に応答して記憶データ消去動作の繰り返
し回数を判定しその消去回数判定信号と前記消去パルス
とで合成したデコーダアクティブ信号に応答して、行デ
コーダが前記一括消去のための全行アドレスまたは前記
部分消去のための固定行アドレスのいずれかを出力制御
する消去回数判定回路とを備える。
【0031】さらに、前記モード信号生成回路は、外部
か供給されるモード取り込み信号と、このモード取り込
み信号に応答して外部から供給される複数のモード制御
信号を取り込み保持するレジスタ群と、これらレジスタ
群それぞれの出力信号から前記複数のモード信号として
消去ベリファイ信号、書込ベリファイモード信号、書込
モード信号および消去モード信号をそれぞれ生成するデ
コーダとで構成することができる。
【0032】さらにmた、前記アドレス固定手段は、前
記消去回数判定手段の消去回数判定信号に応答して、前
記繰り返し回数が前記所定回数に達したときはそのアド
レス値に前記アドレスラッチの値を固定するアドレス固
定回路と、このアドレス固定回路出力のアドレス取り込
みクロックに応答して予め定める上位複数ビットの上位
アドレス制御信号をラッチする上位ラッチ回路と、この
上位ラッチ回路出力の上位アドレス制御信号を前記デコ
ーダアクティブ信号および前記複数のモード信号にそれ
ぞれ応答して前記一括消去時は全行アドレスをデコード
出力し、前記部分消去時は前記一本のワード線にのみ前
記消去用高電圧を出力する行デコーダとを備えることも
できる。
【0033】また、前記アドレス固定回路は、予め定め
るアドレスクロックを極性反転するインバータと、前記
消去ベリファイモード信号と前記消去回数検出信号との
論理をとる第1の論理回路と、この第1の論理回路出力
に応答して前記未消去セルの検出で発生するベリファイ
NG信号をラッチするラッチ回路と、このラッチ回路出
力と前記インバータ出力との論理をとる第2の論理回路
とで構成することもできる。
【0034】さらに、前記消去回数判定回路は、前記複
数の上位アドレス制御信号と前記デコーダアクティブ信
号とのいずれかを選択する組み合わせ回路と、この組み
合わせ回路の出力に応答してモード設定信号または消去
用高電圧を選択する第1および第2のトランスファゲー
トとで構成することもできる。
【0035】さらにまた、前記部分消去ベリファイ手段
は、前記消去信号がそれぞれパルス幅の異なる複数の消
去信号として供給されるとともに、前記消去回数判定信
号に応答して、これらの複数の消去信号のうち、前記一
括消去時はパルス幅の広い方を選択し、前記部分消去時
はパルス幅の狭い方を選択して出力することにより消去
時間を短縮する消去時間設定回路をさらに備えることも
できる。
【0036】本発明のフラッシュEEPROMの消去方
法は、記憶データを一括消去した後の消去ベリファイに
より検出した未消去セルが接続される一本のワード線の
みを選択し、この一本のワード線にのみ所定の通常動作
電圧よりも高いデータ消去用高電圧を印加し、その他の
セルには全て接地電位を印加して前記未消去セルのデー
タを再消去する部分消去であってこの部分消去の再消去
開始アドレスから残りの全アドレスを消去ベリファイす
る、ワード線単位に分割した消去および消去ベリファイ
の実行により過消化を抑制することを特徴とする。
【0037】本発明のフラッシュEEPROMの他の消
去方法は、記憶データを一括消去した後の消去ベリファ
イにより検出した未消去セルが接続される一本のワード
線のみを選択するためのアドレス固定手段と、この一本
のワード線にのみ所定の通常動作電圧よりも高いデータ
消去用高電圧を印加し、その他のセルには全て接地電位
を印加して前記未消去セルのデータを再消去する部分消
去であってこの部分消去の再消去開始アドレスから残り
の全アドレスを消去ベリファイする部分消去ベリファイ
手段とを用い、最初に全メモリセルを一括して消去する
一括消去を行う第1処理ステップと、前記一括消去ごと
に消去回数をカウントアップする第2の処理ステップ
と、この第2処理ステップの後、全メモリ領域の消去ベ
リファイを行う第3の処理ステップと、前記消去ベリフ
ァイの結果未消去セルを検出すると消去回数が予め定め
る消去回数になるまで一括消去からの動作を繰り返す第
4の処理ステップと、消去回数が前記予め定める消去回
数を超えると前記アドレス固定手段により固定されたワ
ード線のみが選択され部分消去ベリファイ手段による部
分消去を行う第5処理ステップと、前記部分消去ごとに
消去回数をカウントアップする第6処理ステップと、こ
の第6処理ステップの後、前記固定されたワード線に接
続されたセルの最初のアドレスから部分消去ベリファイ
手段により部分消去ベリファイが開始されアドレスをカ
ウントアップしながら残りのメモリ空間の全てに前記部
分消去ベリファイを行う第7処理ステップと、前記部分
消去ベリファイの結果未消去セルを検出すると実行中の
部分消去ベリファイから抜けて前記部分消去からの動作
を消去回数の上限として設けられた回数まで繰り返え
し、前記上限として設けられた回数を超えて前記部分消
去が繰り返されても前記部分消去ベリファイの結果未消
去セルを検出すると消去動作を終了し、消去回数が前記
上限として設けられた回数以内で未消去セルを検出しな
ければその時点で前記部分消去動作を終了する第8処理
ステップとを実行することにより、過剰消去を抑えるこ
とを特徴とする。
【0038】また、前記一括消去を繰り返す回数の制限
値は、あらかじめメモリセルの大多数を消去できるだけ
の時間に対応した値が設定されている。
【0039】さらに、前記第5の処理ステップは、前記
部分消去ベリファイ手段として、前記消去信号をそれぞ
れパルス幅の異なる複数の消去信号を出力することによ
り消去時間を短縮する消去時間設定回路をさらに用い
て、消去回数が前記予め定める消去回数を超えると前記
アドレス固定手段により固定されたワード線のみが選択
され部分消去ベリファイ手段による部分消去へ移行し、
前記複数の消去信号のうちパルス幅の狭い方の消去信号
により部分消去をすることができる。
【0040】
【発明の実施の形態】まず、本発明の概要を述べると、
このフラッシュEEPROMは、メモリセルのワ―ド線
を選択するためのXデコーダにはアドレスラッチにより
取り込まれたアドレス信号の上位ビットを入力する。こ
の上位ビットは次段のXデコーダでデコードされ、1本
のワード線が選択される。この選択されたワード線には
電圧生成回路6で生成された書き込み、消去といった各
プログラミングモードに対応した電圧が入力される。
【0041】本発明では、消去回数をカウントし所定の
消去回数を過ぎた時に、アクティブとなる消去回数判定
回路と、この消去回数判定回路の出力と消去ベリファイ
NG信号とによりアドレスラッチを固定するアドレス固
定回路とを設けている。
【0042】このアドレス固定回路により、記憶データ
の消去が所定回数を超えると、Xデコーダに与えるアド
レスが固定となる。その結果、Xデコーダは1本のワー
ド線を選択し、このワード線にのみモード設定電圧とし
て接地電位が印加され、それ以外のワード線にはVPP
電位が印加される。つまり、選択された1本のワード線
に繋がるメモリセルだけが消去される。
【0043】したがって、既に消去された他のセルを消
去することがなく、メモリセルに対する消去ストレスを
最小限に抑えることができ、過消去を抑えることが出来
るものである。
【0044】次に、本発明の実施の形態を図面を参照し
ながら説明する。図1は本発明の第1の実施の形態を示
すブロック図である。図1を参照すると、このフラッシ
ュEEPROMは、一例として16ビットアドレスで下
位3ビットがYセレクタ2の選択信号として使用される
場合の概略ブロック図を示してある。
【0045】このフラッシュEEPROMは、メモリセ
ルアレイ1の周辺に、Yセレクタ2、センスアンプ/消
去制御回路(図中ではセンスアンプ&消去制御回路)
3、下位アドレスラッチ4、Yデコーダ5、電圧生成回
路6、モード信号生成回路7、消去回数判定回路8、ア
ドレス固定回路9、上位アドレスラッチ10、およびX
デコーダ11を設け、メモリセルアレイ1の下部にソー
ススイッチ回路30を設ける。
【0046】メモリセルアレイ1は公知の構成である
が、書込、消去、ベリファイ動作に直接関係するセルが
配置されるので、簡単にその構成を述べておく。
【0047】すなわち、メモリセルアレイ1は、ワード
線およびビット線がX軸の行方向およびY軸の列方向に
それぞれマトリックス状に交叉配列される。メモリセル
アレイ1内に配置されるメモリセルは、そのセルを構成
するセルトランジスタのコントロールゲートがそれぞれ
の対応するワード線に接続される。
【0048】セルトランジスタのドレインはそれぞれの
対応するビット線に接続される。そのセルトランジスタ
のソースがソース線に接続され、ソース線はソーススイ
ッチ回路30内で接地電位または高電圧が与えられる。
【0049】このとき、ソーススイッチ回路30の選択
動作は図示しない公知のソースデコーダによって制御さ
れる。ソースデコーダはアドレスバッファから与えられ
るアドレス信号をデコードし、デコード結果でソースス
イッチ回路30を制御する。
【0050】メモリアレイ1からデータを読み出すため
の、Yセレクタ2、センスアンプ/消去制御回路3、Y
デコーダ5、下位アドレスラッチ4、ソーススイッチ回
路30、および電圧生成回路6の構成および動作は従来
と同様であるので、ここでの説明は省略する。
【0051】このフラッシュEEPROMは、上述の各
回路部に加えて、本発明によるモード信号生成回路7、
消去回数判定回路8、アドレス固定回路9、およびXア
ドレスデコーダ11をさらに備える。
【0052】モード信号生成回路7の構成を示した図2
(a)を参照すると、モード信号生成回路7は、モード
信号取込レジスタ71とモード信号生成デコーダ72と
かなる。モード信号取込レジスタ71は外部回路で生成
される、モード取込信号とモード信号MD0、MD1、
MD2、MD3とが与えられる。モード信号取込レジス
タ71は与えられたモード取込信号に応答してモード信
号MD0、MD1、MD2、MD3とを取り込む。
【0053】モード信号生成デコーダ72は、モード信
号取込レジスタ71から取り込んだモード信号MD0、
MD1、MD2、MD3をデコードし、消去ベリファイ
モード信号EBVと書込ベリファイモード信号WBVと
書込モード信号WRと消去モード信号とをそれぞれ生成
する。
【0054】ここで、消去ベリファイモード信号EBV
は、消去セルが十分消去されていることを判定するため
のモード信号である。
【0055】書込ベリファイモード信号WBVは、書込
セルが十分書きあがっていることを判定するためのモー
ド信号である。
【0056】書込モード信号WRは、書込動作を行うと
き、アクティブとなる信号である。
【0057】モード信号生成回路7の真理値表を示した
図2(b)を参照すると、モード信号MD0、MD1、
MD2、MD3がそれぞれ1,0,0,0のとき消去ベ
リファイモード信号EBVを出力する。モード信号MD
0、MD1、MD2、MD3がそれぞれ0,1,0,0
のとき書込ベリファイモード信号WBVを出力する。同
様に、MD0、MD1、MD2、MD3がそれぞれ0,
0,1,0のとき書込モード信号WRを出力する。MD
0、MD1、MD2、MD3がそれぞれ0,0,0,1
のとき消去モード信号ERを出力する。
【0058】消去回数判定回路8の構成を示した図3を
参照すると、消去回数判定回路8は、4ビットアップカ
ウンタ81とその出力CO0,CO1,CO2,CO3
のうちCO0,CO1,CO2をそれぞれ受けるインバ
ータ82,83,84とその出力を受けるAND85と
その出力をクロックとするラッチ86とを有する。
【0059】4ビットアップカウンタ81は、与えられ
た消去モード信号が論理レベルの“1”レベルに活性化
する毎にカウントし、カウント結果に出力信号CO0,
CO1,CO2,CO3をそれぞれ出力する。AND8
5は信号CO0,CO1,CO2をそれぞれインバータ
82,83,84を介して、CO3は直接受けてこれら
の信号の論理積結果をクロックCLKとして出力する。
4ビットアップカウンタ81およびラッチ86はリセッ
ト信号でリセットされる。ここで、消去モード信号は、
消去動作を行うときアクティブとなる信号である。
【0060】4ビットアップカウンタ81はカウント数
が4になったとき“1”レベルを出力し、この“1”レ
ベルがラッチ86に取り込まれ、消去回数判定出力は
“1”レベルとなる。
【0061】Xデコーダ11は、AND111とNOR
112とインバータ113とトランスファゲート114
および115とを1組としてこの上位アドレス分に相当
する複数組を有する。AND111はアドレス信号AD
5〜AD16が与えられ、NOR112はAND111
の出力およびデコーダアクティブ信号を与えられる。ト
ランスファゲート114はそのゲートにNOR112の
出力を受け、ドレインにモード設定電圧を受ける。
【0062】モード設定電圧は書込モード信号、消去モ
ード信号、消去ベリファイモード信号、書込ベリファイ
モード信号といった各プログラミングモードがアクティ
ブであることを認識して電圧生成回路6からの電圧供給
を受け、それ以外の読み出し動作のような場合には電源
電圧の供給を受けている。つまり、モード設定電圧には
この前段に電源電圧との選択回路(不図示)が入ってお
り、選択されたモード設定電圧をトランスファゲート1
14に受けている。トランスファゲート115はそのゲ
ートにOR112の出力をインバータ113を介して受
け、ドレインに高電圧のVPP電圧を受ける。これら2
つのトランスファゲート114、115のソースは共通
接続され、対応するワード線に接続される。
【0063】上述した構成に基づきその動作を述べる。
このフラッシュEEPROMは、モード信号生成回路7
で生成された消去モード信号を入力として、消去モード
に入る度に消去回数判定回路8のカウンタ81がアップ
する。このカウンタ81の値が所定回数以上に達したと
きにのみ、その出力が“1”レベルとなりる。
【0064】この消去回数判定回路8からの消去回数判
定出力信号はアドレス固定回路9に与えられる。アドレ
ス固定回路9では、与えられた消去回数判定回路8から
の消去回数判定出力信号および消去ベリファイモード信
号とともに、2AND93で受け、外部入力端子からベ
リファイNG信号を取り込むためのラッチクロックとし
てラッチ92に与える。ラッチ92の出力は、2NOR
94の一方の入力信号として与えられる。
【0065】この2NOR94の他方の入力信号として
は、アドレスA4〜A16を取り込むためのクロックA
DCLKを外部入力端子からインバータ91を介して受
け、このインバータ91による反転信号が与えられる。
この2NOR94の出力がアドレス固定回路9の出力信
号として上位アドレスラッチ10にアドレスの取り込み
クロックとして与えられる。
【0066】このアドレス固定回路9によりアドレスが
固定された上位アドレスラッチ10は、Xデコーダ11
に対し固定したアドレスデータを出力する。そのアドレ
スデータを受けたXデコーダ11では、アドレスデータ
をデコードし、デコードした1本のワード線が選択され
アクティブ状態となる。
【0067】ここで、Xデコーダ11は、消去回数判定
回路8の出力信号をインバータ12で極性反転した出力
信号および消去モード信号の論理積をとる2AND13
の出力信号をデコーダアクティブ信号として与えられ
る。
【0068】このデコーダアクティブ信号と、上位アド
レスラッチ10においてアドレスAD4からAD16ま
でラッチされたアドレス信号をデコードするAND11
1の出力信号とが、2NOR112で論理和される。そ
の論理和出力信号がトランスファーゲート114,11
5の選択信号となり、この選択信号によって、ワード線
へのモード設定電圧であるGND電位とVPP電位の選
択を行っている。
【0069】以下、本実施形態の動作の説明として、ま
ず、本発明の記憶データ消去方法のフローチャートを示
した図5を参照して説明する。フラッシュEEPROM
の消去動作は、通常、最初に全メモリセルを一括して消
去する一括消去を行う(処理ステップS1)。この一括
消去における消去ごとに、消去回数N(Nは実数)がカ
ウントアップされる(処理ステップS2)。
【0070】その後、全メモリ領域の消去ベリファイを
行う(処理ステップS3)。消去ベリファイがNGであ
れば消去回数がK(Nは実数)回になるまで一括消去か
らの動作を繰り返す(処理ステップS4)。
【0071】消去回数がK回を超えると、前述したアド
レス固定回路9により固定されたワード線のみが選択さ
れて部分消去を行う(処理ステップS5)。この部分消
去ごとにさらに消去回数Nがカウントアップされる(処
理ステップS6)。
【0072】その後、固定されたワード線につながるセ
ルの最初のアドレスから部分消去ベリファイが開始され
る。この部分消去ベリファイにおいてアドレスをカウン
トアップしながら残りのメモリ空間の全てにベリファイ
を行っていく(処理ステップS7)。
【0073】このベリファイ中にベリファイがNGであ
れば、部分消去ベリファイから抜けて処理ステップS7
に戻り、再び部分消去からの動作を消去回数の上限とし
て設けられたL回まで繰り返す。消去回数が上限のL回
を超えて消去が繰り返されても消去ベリファイがNGで
あった場合には消去動作を終了する(処理ステップS
8)。
【0074】もちろん、消去回数がL回以内で消去ベリ
ファイがOKであればその時点で消去動作は終了する。
【0075】ここで一括消去を繰り返す回数の制限であ
るKの値は、あらかじめメモリセルの大多数が十分に消
去できるだけの時間が設定されているものとする。
【0076】次に、消去回数がK回を下まわっている期
間の消去動作中の一括消去、消去ベリファイについて、
その動作説明用のタイミングチャートを示した図6を参
照しながら説明する。なお、以下で参照するタイミング
チャートにおいて、1回目、2回目、K回目およびK+
1回目等の回数の区切りのタイミングは、このタイミン
グチャート内では他の信号とは一致していないが、アド
レスA1およびA16が切り替わる前で、クロックAD
CLKの立ち上がりに同期している。消去モード信号、
消去ベリファイ信号はアドレスが変化する前に変化して
おり、クロックADCLKの立ち上がりに同期してい
る。
【0077】また、ベリファイNG信号は、外部でベリ
ファイNGを検出しており、NGになったときにアクテ
ィブとなる信号を内部に返している。
【0078】さらに、ベリファイNG信号が入力された
とき、直ちに消去モード信号および消去ベリファイ信号
が変化しないのは、後述する図2のモード信号生成回路
で明らかなように、モード取込信号によりデータがラッ
チされるので、それまで変化しないからである。このモ
ード取込信号の取込タイミングはクロックADCLKの
立ち上がりで変化するものとする。
【0079】引き続き図6を参照すると、一括消去動作
中は、消去モード信号が“1”レベル、消去ベリファイ
モード信号が“0”レベルの状態で消去モードに入って
いる。消去モード中は、消去回数判定回路8の出力であ
る消去回数判定出力は“0”レベルであり、2AND1
3の出力であるデコーダアクティブ信号は“1”レベル
である。
【0080】したがって、Xデコーダ11はアドレスク
ロックによらず全ワード線を一斉に選択している。その
ため、電圧生成回路6からの出力信号であるモード設定
電圧として接地電位(GND)が全ワード線に印加さ
れ、全メモリセルの記憶データが一斉に消去される。
【0081】さらに、消去ベリファイ動作時には、消去
モード信号は“0”レベル、消去ベリファイモード信号
は“1”レベルとなり、デコーダアクティブ信号は
“0”レベルとなり、ベリファイモードに入る。ベリフ
ァイモード期間中は、クロックADCLKによりアドレ
スが順次カウントアップしながらベリファイを全メモリ
空間に渡って繰り返していく。
【0082】ベリファイの繰り返しの途中で消去結果が
不具合(NG)となった場合には、その時点でベリファ
イNG信号が“1”レベルとなり、ベリファイモードか
ら抜けて2回目の消去モードへと入る。
【0083】しかし、2回目の消去モードへ入ったこと
でデコーダアクティブ信号は消去ベリファイ時の“0”
レベルから“1”レベルになり一括消去動作を繰り返
す。
【0084】一方、部分消去動作について、その動作説
明用のタイミングチャートを示した図7を参照すると、
消去ベリファイ動作時にベリファイNGが判定される
と、ベリファイNG信号が“1”レベルとなり、ベリフ
ァイモードから抜ける。
【0085】ここで、ベリファイNG信号は、その後の
部分消去を経て次回の部分消去ベリファイ時に、固定さ
れたワード線上のビットのベリファイがOKであった時
に初めて“0”レベルとなる。
【0086】上述した部分消去動作は、消去モード信号
が“1”レベルとなった時に、消去回数判定回路8の判
定出力が“1”レベルとなり、2AND13の出力信号
であるデコーダアクティブ信号は“0”レベルであるか
ら、前述した図4から判るように、Xデコーダ11は全
ワード線を固定することなく、AND111によりデコ
ードされたワード線を選択する。
【0087】ここで、上位アドレスラッチ10は、アド
レス固定回路9によりベリファイNGとなった時のある
1アドレスを指し、それ以外のアドレスは非選択の状態
で固定されている。そのため、Xデコ―ダ11は選択さ
れた1本のワード線にのみモード設定電圧としてGND
電位を入力し、非選択ワード線にはVPP電位を入力す
る。
【0088】したがって、フラッシュメモリの消去状態
としては、メモリセルのゲートにGND電位、ソースに
VPP電位、ドレインをオープンにする必要があるが、
非選択ワード線につながるメモリセルはゲートにVPP
電位がかかるため消去状態とならず、ゲートにGND電
位のかかる、ある1アドレスで固定されて選択された1
本のワード線分のみの消去となる。
【0089】その後、部分消去ベリファイでは、選択さ
れたワード線の最初のアドレスからベリファイが開始さ
れ、アドレスをカウントアップしながら残りのメモリ空
間のすべてにベリファイを繰り返していく。ベリファイ
を繰り返す途中でベリファイがNGとなった場合には、
その時点でベリファイモードから抜け、次の部分消去動
作に入り、消去回数がL回になるまで部分消去動作を繰
り返す。
【0090】上述したように、フラッシュEEPROM
における消去動作においては、消去の繰り返し回数を判
定する消去回数判定回路8により所定回数以上の消去を
検出する。もし検出結果が、所定回数に達しないなら
ば、その間は一括消去を行う。検出結果が所定回数に達
した場合には、消去回数判定回路8の消去回数判定出力
信号と外部回路からのベリファイNG信号とを受けて上
位アドレスラッチ10の出力データを固定し、1本のワ
ード線を選択する。選択されたこのワード線のみにGN
D電位を印加し、それ以外のワード線にはVPP電位を
印加する。したがって、部分消去時に選択された未消去
セルの存在する1本のワード線につながるセルのみを消
去することになる。
【0091】前述した構成に基づく上述の動作により、
既に消去されたメモリセルに過剰な消去を行うことがな
く、過消去を抑えることができる。
【0092】さらに、本実施の形態では、従来例のよう
に、2つのブロックに分割して消去パルス印加回路およ
び消去ベリファイ回路を、それぞれ独立して設ける構成
ではなく、消去回数判定回路8、アドレス固定回路9を
設け、デコーダ毎に数個の素子を追加している。したが
って、1つの消去パルス印加回路、1つの消去べリファ
イ回路を使えばよく、それほど素子数を増やすことなく
チップ面積を増大させずに過消去を防ぐことが出来る。
【0093】しかも、従来例の回路は、メモリセルを2
つのブロックに分割するだけであり余分に消去されるメ
モリセルが多いが、本発明では消去時にワード線単位に
分割して消去を行っているため、余分に消去されるメモ
リセルの数が少なくなり、過消去されにくいフラッシュ
EEPROMを提供することができる。
【0094】本発明の第2の実施形態の構成図を示した
図8を参照すると、第1の実施形態の構成との相違点
は、電圧生成回路6の入力に消去時間設定回路14を設
けたことである。この消去時間設定回路14は消去回数
判定回路8の消去回数判定出力信号を受けて、消去回数
が所定回数を超えたらそれまでより短い時間パルスを出
力するものであり、消去動作時の1回の消去時間につい
てさらに工夫した構成である。
【0095】消去時間設定回路14の構成を示した図9
を参照すると、この消去時間設定回路14は、トランス
ファゲート142,143を有し、消去回数判定信号で
タイミング信号TIM1を選択し、消去回数判定信号を
インバータ141で極性反転した信号でタイミング信号
TIM2を選択して選択出力信号TIMOUTを出力す
る。
【0096】タイミング信号TIM1、TIM2は外部
回路で生成した信号であり、消去パルス信号を基に任意
のパルス幅に設定して供給される。ここでは一例として
2つの選択出力信号TIMOUTとして100msおよ
び50msの信号であるが複数種類であってもよい。
【0097】消去時間設定回路14の動作説明用のタイ
ミングチャートを示した図10を参照すると、この消去
時間設定回路14を用いたフラッシュEEPROMの消
去動作は、最初に設定された1回目の消去パルス(上述
の選択出力信号TIMOUT)が100msで、消去時
間設定回路14により切り換えられる消去パルスが50
msだった場合を考える。
【0098】所定回数K回までの消去時間は、第1の実
施形態と同じであり、そのタイミングチャートは図5の
とおりであるが、消去回数がK回を超えると、消去回数
判定回路8により消去時間設定回路14の消去パルス
は、50msが選択され一回の消去時間は50ms単位
となる。
【0099】したがって、上述したように、K回を超え
ての部分消去での消去において余分な時間の消去を行う
必要がないため、例えば部分消去時に選択したワード線
につながるセルのうちに消去の早いセルが存在し、過消
去が発生するような場合でも、過消去しにくくなるとい
う効果が得られる。
【0100】
【発明の効果】上述したように、本発明のフラシュEE
PROMは、記憶データを一括消去するための全行アド
レス、または消去ベリファイにより検出した未消去セル
が繋がるワード線1本のみを指定するための1行アドレ
スのいずれか一方を選択的に指定するアドレス固定手段
と、指定された前記ワード線1本にのみ所定の通常動作
電圧よりも高いデータ消去用高電圧を印加し、その他の
ワード線には全て接地電位を印加して未消去セルのデー
タを再消去する部分消去であり、この部分消去の再消去
開始アドレスから残りの全アドレスを消去ベリファイす
る部分消去ベリファイ手段とを備えるので、これらの手
段を能動化して、消去の繰り返し回数を判定する消去回
数判定回路により所定回数以上の消去を検出し所定回数
に達しない間は、一括消去を行い所定回数に達した場合
には消去回数判定回路とベリファイNG信号を受けてア
ドレスラッチを固定し1本のワード線を選択し、このワ
ード線のみにGND電圧を印加し、それ以外のワード線
にはVPP電圧を印加することで、1本のワード線につ
ながるセルのみを消去することになる。
【0101】したがって、既に消去されたメモリセルに
過剰な消去を行うことがなく、過消去を抑えることがで
きる。
【0102】さらに、本発明では、従来例のように2つ
のブロックに分割して消去パルス印加回路および消去ベ
リファイ回路をそれぞれ独立して設ける構成ではなく、
アドレス固定回路や、消去回数判定回路を設け、デコー
ダ毎に数個の素子を追加することで1つの消去パルス印
加回路、消去べリファイ回路を使えばよく、それほど素
子数を増やすことなくチップ面積を増大させずに過消去
を防ぐことが出来る。
【0103】しかも、従来の回路はメモリセルを2つの
ブロックに分割するだけであるから余分に消去されるメ
モリセルが多いが、本発明では消去時にワード線単位に
分割して消去を可能にしているため余分に消去されるメ
モリセルの数が少なく、より過消去されにくいという効
果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すブロック図であ
る。
【図2】(a)モード信号生成回路7の構成を示す図で
ある。 (b)モード信号生成回路7の真理値表を示す図であ
る。
【図3】消去回数判定回路8の構成を示す図である。
【図4】Xデコーダ11の構成を示す図である。
【図5】本発明の記憶データ消去方法のフローチャート
である。
【図6】一括消去および消去ベリファイの説明用タイミ
ングチャートである。
【図7】部分消去の説明用タイミングチャートである。
【図8】第2の実施形態を示すブロック図である。
【図9】第2の実施形態における消去時間設定回路14
の構成を示す図である。
【図10】第2の実施形態における消去動作の説明用タ
イミングチャートである。
【図11】従来のフラッシュEEPROMの構成の一例
を示すブロック図である。
【符号の説明】
1 メモリセルアレイ 2 Yセレクタ 3 センスアンプ/消去制御回路 4 下位アドレスラッチ 5 Yデコーダ 6 電圧生成回路 7 モード信号生成回路 8 消去回数判定回路 9 アドレス固定回路 10 上位アドレスラッチ 11 Xデコーダ 12,82,83,84,91,113,141 イ
ンバータ 13,85,93,111 AND 14 消去時間設定回路 30 ソーススイッチ回路 71 モード信号取込レジスタ 72 モード信号生成デコーダ 81 4ビットアップカウンタ 86,92 ラッチ 94 NOR 112 OR 114,115,142,143 トランスファゲー

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 記憶データを一括消去するための全行ア
    ドレス、または消去ベリファイにより検出した未消去セ
    ルが繋がるワード線1本のみを指定するための1行アド
    レスのいずれか一方を選択的に指定するアドレス固定手
    段と、指定された前記ワード線1本にのみ所定の通常動
    作電圧よりも高いデータ消去用高電圧を印加し、その他
    のワード線には全て接地電位を印加して前記未消去セル
    のデータを再消去する部分消去であり、この部分消去の
    再消去開始アドレスから残りの全アドレスを消去ベリフ
    ァイする部分消去ベリファイ手段とを備え、これらの手
    段を能動化してメモリセルの過剰消去を抑えることを特
    徴とするフラッシュEEPROM。
  2. 【請求項2】 前記部分消去ベリファイ手段は、予め定
    める所定の制御信号から書込、消去およびベリファイの
    各モード設定用の複数のモード信号をそれぞれ生成する
    モード信号生成回路と、下位のアドレスを受け保持する
    下位アドレスラッチと、このラッチ出力のアドレス制御
    信号を前記複数のモード信号にそれぞれ応答してデコー
    ドする列デコーダと、セレクタおよびセンスアンプをそ
    れぞれ制御する消去制御回路と、前記消去パルス信号お
    よび前記複数のモード信号にそれぞれ応答して書込電圧
    とこの電圧より低い前記消去用高電圧とこの電圧より低
    い読み出し電圧とを生成する電圧生成回路と、前記消去
    パルス信号に応答して記憶データ消去動作の繰り返し回
    数を判定しその消去回数判定信号と前記消去パルスとで
    合成したデコーダアクティブ信号に応答して、行デコー
    ダが前記一括消去のための全行アドレスまたは前記部分
    消去のための固定行アドレスのいずれかを出力制御する
    消去回数判定回路とを備える請求項1記載のフラッシュ
    EEPROM。
  3. 【請求項3】 前記モード信号生成回路は、外部か供給
    されるモード取り込み信号と、このモード取り込み信号
    に応答して外部から供給される複数のモード制御信号を
    取り込み保持するレジスタ群と、これらレジスタ群それ
    ぞれの出力信号から前記複数のモード信号として消去ベ
    リファイ信号、書込ベリファイモード信号、書込モード
    信号および消去モード信号をそれぞれ生成するデコーダ
    とで構成する請求項2記載のフラッシュEEPROM。
  4. 【請求項4】 前記アドレス固定手段は、前記消去回数
    判定手段の消去回数判定信号に応答して、前記繰り返し
    回数が前記所定回数に達したときはそのアドレス値に前
    記アドレスラッチの値を固定するアドレス固定回路と、
    このアドレス固定回路出力のアドレス取り込みクロック
    に応答して予め定める上位複数ビットの上位アドレス制
    御信号をラッチする上位ラッチ回路と、この上位ラッチ
    回路出力の上位アドレス制御信号を前記デコーダアクテ
    ィブ信号および前記複数のモード信号にそれぞれ応答し
    て前記一括消去時は全行アドレスをデコード出力し、前
    記部分消去時は前記一本のワード線にのみ前記消去用高
    電圧を出力する行デコーダとを備える請求項2記載のフ
    ラッシュEEPROM。
  5. 【請求項5】 前記アドレス固定回路は、予め定めるア
    ドレスクロックを極性反転するインバータと、前記消去
    ベリファイモード信号と前記消去回数検出信号との論理
    をとる第1の論理回路と、この第1の論理回路出力に応
    答して前記未消去セルの検出で発生するベリファイNG
    信号をラッチするラッチ回路と、このラッチ回路出力と
    前記インバータ出力との論理をとる第2の論理回路とで
    構成する請求項4記載のフラッシュEEPROM。
  6. 【請求項6】 前記消去回数判定回路は、前記複数の上
    位アドレス制御信号と前記デコーダアクティブ信号との
    いずれかを選択する組み合わせ回路と、この組み合わせ
    回路の出力に応答してモード設定信号または消去用高電
    圧を選択する第1および第2のトランスファゲートとで
    構成する請求項4記載のフラッシュEEPROM。
  7. 【請求項7】 前記部分消去ベリファイ手段は、前記消
    去信号がそれぞれパルス幅の異なる複数の消去信号とし
    て供給されるとともに、前記消去回数判定信号に応答し
    て、これらの複数の消去信号のうち、前記一括消去時は
    パルス幅の広い方を選択し、前記部分消去時はパルス幅
    の狭い方を選択して出力することにより消去時間を短縮
    する消去時間設定回路をさらに備える請求項2記載のフ
    ラッシュEEPROM。
  8. 【請求項8】 記憶データを一括消去した後の消去ベリ
    ファイにより検出した未消去セルが接続される一本のワ
    ード線のみを選択し、この一本のワード線にのみ所定の
    通常動作電圧よりも高いデータ消去用高電圧を印加し、
    その他のセルには全て接地電位を印加して前記未消去セ
    ルのデータを再消去する部分消去であってこの部分消去
    の再消去開始アドレスから残りの全アドレスを消去ベリ
    ファイする、ワード線単位に分割した消去および消去ベ
    リファイの実行により過消化を抑制することを特徴とす
    るフラッシュEEPROMの記憶データ消去方法。
  9. 【請求項9】 記憶データを一括消去した後の消去ベリ
    ファイにより検出した未消去セルが接続される一本のワ
    ード線のみを選択するためのアドレス固定手段と、この
    一本のワード線にのみ所定の通常動作電圧よりも高いデ
    ータ消去用高電圧を印加し、その他のセルには全て接地
    電位を印加して前記未消去セルのデータを再消去する部
    分消去であってこの部分消去の再消去開始アドレスから
    残りの全アドレスを消去ベリファイする部分消去ベリフ
    ァイ手段とを用い、最初に全メモリセルを一括して消去
    する一括消去を行う第1処理ステップと、前記一括消去
    ごとに消去回数をカウントアップする第2の処理ステッ
    プと、この第2処理ステップの後、全メモリ領域の消去
    ベリファイを行う第3の処理ステップと、前記消去ベリ
    ファイの結果未消去セルを検出すると消去回数が予め定
    める消去回数になるまで一括消去からの動作を繰り返す
    第4の処理ステップと、消去回数が前記予め定める消去
    回数を超えると前記アドレス固定手段により固定された
    ワード線のみが選択され部分消去ベリファイ手段による
    部分消去を行う第5処理ステップと、前記部分消去ごと
    に消去回数をカウントアップする第6処理ステップと、
    この第6処理ステップの後、前記固定されたワード線に
    接続されたセルの最初のアドレスから部分消去ベリファ
    イ手段により部分消去ベリファイが開始されアドレスを
    カウントアップしながら残りのメモリ空間の全てに前記
    部分消去ベリファイを行う第7処理ステップと、前記部
    分消去ベリファイの結果未消去セルを検出すると実行中
    の部分消去ベリファイから抜けて前記部分消去からの動
    作を消去回数の上限として設けられた回数まで繰り返え
    し、前記上限として設けられた回数を超えて前記部分消
    去が繰り返されても前記部分消去ベリファイの結果未消
    去セルを検出すると消去動作を終了し、消去回数が前記
    上限として設けられた回数以内で未消去セルを検出しな
    ければその時点で前記部分消去動作を終了する第8処理
    ステップとを実行することにより、過剰消去を抑えるこ
    とを特徴とするフラッシュEEPROMの記憶データ消
    去方法。
  10. 【請求項10】 前記一括消去を繰り返す回数の制限値
    は、あらかじめメモリセルの大多数を消去できるだけの
    時間に対応した値が設定されている請求項8記載のフラ
    ッシュEEPROMの記憶データ消去方法。
  11. 【請求項11】 前記第5の処理ステップは、前記部分
    消去ベリファイ手段として、前記消去信号をそれぞれパ
    ルス幅の異なる複数の消去信号を出力することにより消
    去時間を短縮する消去時間設定回路をさらに用いて、消
    去回数が前記予め定める消去回数を超えると前記アドレ
    ス固定手段により固定されたワード線のみが選択され部
    分消去ベリファイ手段による部分消去へ移行し、前記複
    数の消去信号のうちパルス幅の狭い方の消去信号により
    部分消去をする請求項10記載のフラッシュEEPRO
    Mの記憶データ消去方法。
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