JPH0750096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリの消去ベリファイの時間を
短縮する。 【構成】 不揮発性メモリセルＭＣと同様な消去分布特
性を有するダミーセルＤＣをメモリアレイ１の少なくと
も１行または１列に対応して設け、不揮発性メモリセル
ＭＣとともにダミーセルＤＣを一括消去し、消去の確認
に際し不揮発性メモリセルの読出しに代えてダミーセル
ＤＣのデータを読出す。この読出したダミーセルのデー
タを確認することにより、ベリファイを実行するバイト
数を減らし消去ベリファイに要する時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に電気的に一括消去可能なフラッシュメモリの消
去方法に関するものである。

【０００２】

【従来の技術】図８は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ， Ｖｏ
ｌ ２３，Ｎｏ．５ Ｏｃｔｏｂｅｒ １９８８年 １
１５７〜１１６３頁に示された従来のフラッシュメモリ
のブロック図を示す。メモリアレイ１の周辺にＹゲート
２、ソース線切換回路３、Ｘデコーダ４、Ｙデコーダ５
が設けられている。Ｘデコーダ４およびＹデコーダ５に
は、アドレスバッファ６が接続され、外部から入力され
たアドレス信号が入力される。メモリアレイ１にはＹゲ
ートを介して書込回路７およびセンスアンプ８が接続さ
れている。書込回路７およびセンスアンプ８は、入出力
バッファ切換回路１０を介して入出力バッファ９に接続
されている。また、電圧発生回路１１が設けられてお
り、プログラム電圧Ｖｐｒおよびベリファイ電圧Ｖｖを
発生し、Ｙゲート２およびＸデコーダ４などに供給し、
かつ１２Ｖの電圧Ｖｐｐをソース線切換回路３などに供
給している。外部から入力されたデータにより動作モー
ドの設定を行なうコマンドラッチ１２およびコマンドデ
コーダ１３が設けられている。コマンドデコーダ１３
は、入力されたデータを解読し、制御回路ＣＮＴに与え
る。制御回路ＣＮＴは、入力データに応答して入出力バ
ッファ接続切換回路１０、書込回路７、センスアンプ８
などの制御を行なう。さらに、入力バッファ１４が設け
られており、外部からの制御信号／ＷＥ、／ＣＥ、／Ｏ
Ｅが供給されている。

【０００３】図９は、図８のメモリセルの断面図を示
す。メモリセルは半導体１５に形成されたフローティン
グゲート１６、コントロールゲート１７およびソース拡
散領域１８、ドレイン拡散領域１９から構成されてい
る。フローティングゲート１６と半導体基板１５との間
の酸化膜の厚さは薄く（１００Å程度）、トンネル現象
を利用したフローティングゲート１６への電子の移動を
可能としている。

【０００４】メモリセルの動作は次のようになる。プロ
グラム時には、ドレイン１９に６．５Ｖ程度のプログラ
ム電圧が、コントロールゲート１７にＶｐｐ（１２Ｖ）
が印加され、ソース１８は接地される。このため、メモ
リセルはオンして電流が流れる。このとき、ドレイン１
９近傍でアバランシェ降伏が生じ、電子、正孔対が発生
する。この正孔は、半導体基板１５を通じ接地電位に流
れ、電子はチャネル方向に流れてドレイン１９へ流込
む。しかし、一部の電子はフローティングゲート１６、
ドレイン１９間の電界により加速されてフローティング
ゲート１６に注入される。こうして、メモリセルのしき
い値を上げる。これを情報“０”の記憶と定義する。一
方、消去はドレイン１９をオープンしかつコントロール
ゲート１７を接地し、ソース１８にＶｐｐを印加して行
なわれる。ソース１８とフローティングゲート１６との
間の電界のためトンネル現象が生じ、フローティングゲ
ート１６中の電子の引抜きが起こる。こうして、メモリ
セルのしきい値は下がる。これを情報“１”の記憶と定
義する。

【０００５】図１０は、図８のメモリアレイおよびその
周辺回路を示す回路図である。図１０では、３ビット分
のメモリセルアレイを示す。メモリセルは、そのドレイ
ン１９がビット線２４に、コントロールゲート１７がワ
ード線２５に接続されている。ワード線２５は、Ｘデコ
ーダ４により接続されており、ビット線２４はＹデコー
ダ５の出力がゲートに入力されるＹゲートトランジスタ
２を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ線２７に
はセンスアンプ８および書込回路７が接続されて、ソー
ス線２８はソース線スイッチ３に接続されている。書込
回路７およびセンスアンプ８は、入出力バッファ接続切
換回路１０に設けられるトランジスタ１０ａおよび１０
ｂを介して入出力バッファ９に接続される。

【０００６】次に、動作について説明する。図１０中の
点線で囲んだメモリセルに書込みを行なう場合について
説明する。外部から入力されたデータに応じて書込回路
７が活性化され、Ｉ／Ｏ線２７にプログラム電圧Ｖｐｒ
が供給される。同時に、アドレス信号によりＹデコーダ
５およびＸデコーダ４を通してＹゲート２６およびワー
ド線２５が選択され、Ｖｐｐが印加される。ソース線２
８は、プログラム時にはソース線切換回路３により接地
されている。こうして、図中の１個のメモリセルのみに
電流が流れ、ポットエレクトロンが発生し、そのしきい
値電圧が高くなる。

【０００７】消去は次のように行なわれる。まず、Ｘデ
コーダ４およびＹデコーダ５が非活性化されてすべての
メモリセルが非選択にされる。すなわち、各メモリセル
のコントロールゲート１７が接地され、ドレイン１９は
オープンにされる。一方、ソース線２８にはソース線切
換回路３により高電圧が供給される。こうして、トンネ
ル現象により、メモリセルのしきい値は低い方にシフト
する。ソース線２８は共通であるので、消去は全メモリ
セルに対し一括して行なわれる。

【０００８】次に、読出動作について説明する。書込み
と同様に、図１０中の点線で囲まれたメモリセルの読出
しについて説明する。まず、アドレス信号がＹデコーダ
５およびＸデコーダ４によってデコードされ、選択され
たＹゲート２６とワード線２５とが“Ｈ”となる。この
とき、ソース線２８は、ソース線切換回路３によって接
地される。こうして、メモリセルが書込まれていてその
しきい値が高ければ、メモリセルのコントロールゲート
１７にワード線２５によって“Ｈ”が与えられても、メ
モリセルはオンせず、ビット線２４からソース線２８に
は電流は流れない。一方、メモリセルが消去されている
ときには、逆にメモリセルはオンするため、ビット線２
４からソース線２３に電流が流れる。メモリセルを介し
て電流が流れるか否かをセンスアンプ８で検出して、読
出データ“１”，“０”を得る。

【０００９】さて、ＥＰＲＯＭでは消去は紫外線照射に
よってなされているため、フローティングゲートが電気
的に中性になると、それ以上にはフローティングゲート
から電子は引抜かれず、メモリトランジスタのしきい値
は１Ｖ程度以下にはならない。一方、トンネル現象を利
用した電子の引抜きでは、フローティングゲートから電
子が過剰に引抜かれ、フローティングゲートが正に帯電
してしまうということが起こり得る。この現象を過消去
（もしくは過剰消去）と呼ぶ。メモリトランジスタのし
きい値が負になってしまうため、その後の読出し／書込
みに支障をきたす。すなわち、読出し時に非選択でワー
ド線のレベルが“Ｌ”であり、メモリトランジスタのコ
ントロールゲートに印加されるレベルが“Ｌ”であって
も、メモリトランジスタを介してビット線から電流が流
れてしまうので、同一ビット線上の読出しを行なおうと
するメモリセルが、書込み状態でしきい値が高くとも
“１”を読出してしまう。また、書込み時においても過
消去されたメモリセルを介してリーク電流が流れるた
め、書込み特性が劣化しさらには書込み不能になってし
まう。このため、消去後に読出しを行なって消去が正し
く行なわれたか否かをチェックし（消去ベリファイと呼
ぶ）、消去されないビットがある場合には再消去を行な
うという方法をとって、メモリセルに余分な消去パルス
が印加されるのを防ぐ方法がとられている。

【００１０】図１１は、前述したベリファイ動作を含ん
だプログラムのフローチャートを示し、図１２はプログ
ラム時のタイミング波形図を示す。また、図１３は前述
したベリファイ動作を含んだ消去のフローチャートを示
し、図１４は消去時のタイミング波形を示す。これらの
図を用いて、消去およびプログラムの各行程について説
明する。従来のフラッシュメモリでは、消去およびプロ
グラムのモードの設定は、入力データの組合わせで行な
われる。つまり、／ＷＥの立上がり時の入力データによ
りモード設定がなされる。

【００１１】まず、プログラムの場合について説明す
る。はじめに、Ｖｃｃ、Ｖｐｐが立上げられ（ステップ
Ｓ１）、続いて、／ＷＥが立下げられる。この後、／Ｗ
Ｅの立上がりで入力データ〔４０Ｈ〕がコマンドラッチ
１２にラッチされる（ステップＳ２）。その後、入力デ
ータがコマンドデコーダ１３によりデコードされ、動作
モードがプログラムモードとなる。続いて、／ＷＥが再
度立下げられ、アドレスバッファ６に外部からのアドレ
スがラッチされ、／ＷＥの立上がりでデータが書込回路
７にラッチされる（ステップＳ３）。次に、プログラム
パルスが電圧発生回路１１により発生され、Ｘデコーダ
４およびＹデコーダ５に印加される。こうして、前述し
たようにプログラムが行なわれる（ステップＳ４）。次
に、／ＷＥを立下げて、続く／ＷＥの立上がりで入力デ
ータ〔Ｃ０Ｈ〕がコマンドラッチ１２にラッチされ、動
作モードがプログラムベリファイモードとなる（ステッ
プＳ５）。このとき、電圧発生回路１１により、チップ
内部でプログラムベリファイ電圧Ｖｖ（〜７．０Ｖ）が
発生され、Ｘデコーダ４およびＹデコーダ５に印加され
る。メモリセルのコントロールゲート１７に与えられる
電圧が通常の読出し時（５Ｖ）より高いため、書込み不
十分なメモリセルがオンしやすくなり、書込み不良がよ
り確実に発見できるようになる。次に、読出しを行ない
（ステップＳ７）、書込みデータの確認を行なう（ステ
ップＳ８）。このとき、書込み不十分であれば、さらに
書込みを繰返す。書込みがなされていれば、動作モード
を読出しモードに設定して（ステップＳ９）プログラム
を終了する。なお、図１１のフローチャートに示したＸ
は、ベリファイの回数であり、ベリフィァイの回数は２
５回以上の場合には不良と判定する。待ち時間６μｓ
は、デバイス内部で発生するベリファイ電圧が安定する
までの時間である。

【００１２】次に、消去の場合について説明する。図１
３および図１４を参照して初めに、Ｖｃｃ、Ｖｐｐが立
上げられ（ステップＳ１０）、続いて前述のプログラム
フローを用いて全ビットに“０”の書込みを行なう（ス
テップＳ１１）。これは、消去されたメモリセルをさら
に消去すると、メモリセルは過消去されるためである。
次に、／ＷＥを立下げて、続く／ＷＥの立上がりで消去
コマンド〔２０Ｈ〕を入力する（ステップＳ１２）。続
いて、／ＷＥを再度立下げて、続く／ＷＥの立上がりで
消去コマンド〔２０Ｈ〕を入力する（ステップＳ１
３）。消去コマンドを２回に分けて入力するのは、消去
コマンド〔２０Ｈ〕の入力１度だけで消去が実行される
とした場合には書込みデータである２０Ｈ（４０Ｈ入力
後の２０Ｈ）を消去命令と認識するので、データを記憶
させることができないからである。すなわちデータを誤
って消去するのを防止するためである。消去コマンドが
入力されたとき、チップ内部で消去パルスが発生され、
続く／ＷＥの立下がりまでソース線切換回路３を通して
メモリセルのソース１８にＶｐｐが印加される（ステッ
プＳ１４）。同時に、アドレスもラッチされる。続く／
ＷＥの立上がりで消去ベリファイコマンド〔Ａ０Ｈ〕が
ラッチされ、動作モードが消去ベリファイモードとなる
（ステップＳ１５）。このとき、電圧発生回路１１によ
り、消去ベリファイ電圧（〜３．２Ｖ）が発生され、Ｘ
デコーダ４およびＹデコーダ５に印加される。メモリセ
ルのコントロールゲート１７に与えられる電圧が、通常
の読出し時の電圧５Ｖより低いため、消去不十分なメモ
リセルはオンしにくくなり、消去不良がより確実に発見
できるようになる。次に、読出しを行ない（ステップＳ
１６）、消去データの確認を行なう。このとき、消去不
十分であれば、さらに消去を繰返す。消去がなされてい
れば、アドレスをインクリメントし（ステップＳ１
７）、次のアドレスの消去データのベリファイを行な
う。ベリファイしたアドレスが最終アドレスならば（ス
テップＳ１８）、動作モードを読出しモードにして（ス
テップＳ１８）、消去を終了する。なお、図１３および
図１４においてベリファイ回数Ｘが１０００以下の場合
であれば良品と判定している。

【００１３】

【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されていたので、消去を行なうと
消去ベリファイをアドレス単位ですべてのメモリセルに
対して行なう必要がある。たとえば、メモリセルアレイ
が８ビット構成（８Ｉ／Ｏ）の場合には、１バイトすな
わち８個のメモリセルすべてに対して消去ベリファイを
行なう必要があり、メモリセルアレイが１６ビット構成
の場合には、１ワードすなわち１６個のメモリセルすべ
てに対して消去ベリファイを行なう必要がある。したが
って、メモリ容量の増大に伴って、消去ベリファイに要
する時間が長大化するという問題がある。

【００１４】この発明は、上記のような問題点を解決す
るためになされたもので、消去ベリファイ時間を短縮す
ることを目的とする。

【００１５】

【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、メモリセルアレイ、ダミーセルアレ
イ、デコーダ、書込手段、第１の読出手段、消去手段お
よび第２の読出手段を含む。メモリセルアレイは、電気
的にデータの書込みおよび消去を行なうことが可能な不
揮発性メモリセルを行および列方向に設けている。ダミ
ーセルアレイは、不揮発性メモリセルと同様な消去分布
特性を有するダミー用メモリセルを前記メモリセルアレ
イの少なくとも１行または１列に対応して設けられてい
る。デコーダは、入力されるアドレス信号をデコードし
て行および列を選択する。書込手段は、デコーダにより
選択された行および列の不揮発性メモリセルおよびダミ
ー用メモリセルにデータを書込む。第１の読出手段は、
通常動作時には、不揮発性メモリセルに書込まれたデー
タを読出す。消去手段は、外部的に与えられる消去命令
に応答して不揮発性メモリセルとともにダミーセルに書
込んだデータを一括消去する。第２の読出手段は、外部
的に与えられる消去確認命令に応答して消去手段により
消去されたダミー用メモリセルのデータを読出す。

【００１６】請求項２の発明に係る半導体記憶装置は、
複数のメモリセルアレイブロック、ダミーセルアレイ、
選択手段、書込手段、第１の読出手段、消去手段および
第２の読出手段を含む。複数のメモリセルアレイブロッ
クの各々は電気的にデータの書込みおよび消去を行なう
ことが可能な不揮発性メモリを行および列方向に設けて
いる。ダミーセルアレイは、不揮発性メモリと同様な消
去分布特性を有するダミー用メモリセルを少なくとも１
行または１列配置している。選択手段は、入力されるア
ドレス信号に応答してメモリセルアレイブロックおよび
ダミーセルアレイの行および列を選択する。書込手段
は、選択手段により選択された不揮発性メモリおよびダ
ミー用メモリセルにデータを書込む。第１の読出手段
は、通常動作時には不揮発性メモリに書込まれたデータ
を読出す。消去手段は、外部的に与えられる所定メモリ
セルアレイブロックの消去命令に応答して所定のメモリ
セルアレイブロックに含まれる不揮発性メモリのデータ
およびダミー用メモリセルのデータを消去する。第２の
読出手段は、外部的に与えられる消去確認命令に応答し
てダミー用メモリセルのデータを読出す。

【００１７】

【作用】請求項１の発明では、不揮発性メモリセルと同
様な消去分布特性を有するダミー用メモリセルおよび不
揮発性メモリに対して一括消去を行なう。そして、消去
の確認を行なう場合には、不揮発性メモリからデータを
読出さないで、メモリセルアレイの１行または１列に対
応するダミー用メモリセルのみからデータを読出す。ダ
ミー用メモリセルは、不揮発性メモリセルと同じ消去分
布特性を持っているので、ダミー用メモリセルが消去不
足であれば、対応のアドレスのすべての不揮発性メモリ
のうちの少なくとも１つは消去不足となっている。した
がって、消去手段により消去した後に１アドレスに対応
するダミー用メモリセルのデータを読出し、データの確
認を行なうことにより、１アドレス中のすべてのメモリ
セルのデータを確認したのと同じ結果を得られる。この
結果、全不揮発性メモリの消去の確認に要する時間を
（ダミーセルアレイの総ビット数／メモリセルアレイの
総ビット数）に短縮できる。

【００１８】請求項２の発明では、複数のメモリセルア
レイブロックに対して１つのダミーセルを設けている。
消去手段は任意のブロックのデータに書込まれた消去を
行なうときにダミーセルアレイのデータの消去を行な
う。そして、各ブロックの消去の確認をダミー用メモリ
セルのデータを確認することにより行なう。したがっ
て、各メモリセルアレイブロックのすべての不揮発性メ
モリのデータを確認する時間を（ダミーセルアレイの総
ビット数／各メモリセルアレイブロックの総ビット数）
に短縮できる。

【００１９】

【実施例】

実施例１ 以下に、この発明の一実施例を図について説明する。図
１は、この発明に係るフラッシュメモリのブロック図で
ある。図１に示すフラッシュメモリが図８に示したフラ
ッシュメモリと異なるところは、不揮発性メモリＭＣと
同様な消去分布特性を有するダミーセルＤＣをアレイ上
に配置したダミーアレイ１００が設けられていることで
ある。このダミーアレイ１００に対して独立的に書込み
／読出しを可能にするためにＹゲート２００、書込回路
７０およびセンスアンプ８０が設けられ、制御回路ＣＮ
Ｔはダミーアレイ１００に関連する書込回路７０、セン
スアンプ８０およびＹゲートなどの制御を、消去ベリフ
ァイコマンドに応答して行なう。

【００２０】書込回路７０、センスアンプ８０およびＹ
ゲート２００の動作についてはメモリアレイ１に対して
設けられる書込回路７、センスアンプ８およびＹゲート
と同様である。

【００２１】図２および図３は、図１に示したメモリセ
ルＭＣとダミーセルとＤＣとの消去分布特性を説明する
ための図である。消去分布特性は、図２の（ａ）に示す
ように縦軸にメモリトランジスタの数を、横軸に消去し
た状態でのメモリトランジスタのしきい値Ｖｔｈをと
る。図２の（ａ）を例に説明すると、消去時のしきい値
Ｖｔｈが、３．１Ｖのメモリトランジスタの数は７００
ｂｉｔ（個数）あり、また、消去時のしきい値Ｖｔｈが
３．０Ｖのメモリトランジスタの数は６００ｂｉｔ（個
数）となる。この分布の斜線部分の総和が、このメモリ
の容量になり、消去時のしきい値Ｖｔｈのばらつき（範
囲）は２．９Ｖ〜３．３Ｖとなる。すなわち、ダミーセ
ルＤＣでいう同様な消去分布特性とは、メモリトランジ
スタの消去時のしきい値のばらつき（範囲）が同様であ
ることをいう。

【００２２】図２（ｂ）は、理想的な消去分布の例を示
している。これは、しきい値のばらつきが全くない（す
べてのメモリトランジスタのしきい値が同じ値である）
ことを表す。図２（ｂ）のような消去分布特性であれ
ば、１ｂｉｔのみベリファイしても、すべてのｂｉｔを
ベリファイしても得られる結果は同じである。図２
（ａ）のような消去分布特性であってもダミーセルが
３．３Ｖのしきい値を持っていれば、消去ベリファイは
同じ結果が得られる。このことにより、メモリセルのし
きい値にばらつきがあって、ダミーセルが同様のしきい
値のばらつきを持っている場合には、同じ結果になる。

【００２３】図３は、メモリセルアレイがＡとＢの２つ
を有し、Ａのメモリ（容量18バイト）とＢのメモリ（36
バイト）にそれぞれ６バイトのダミーセルが設けられて
いる場合を示す。ダミーセルの書込み／消去を行なった
場合と、メモリＡおよびメモリＢの書込み／消去を行な
った場合とで消去分布特性は変わっていない。このこと
は、メモリ容量が増加してもメモリセルのしきい値のば
らつきがダミーセルのしきい値のばらつきと比べ同等
か、それより小さければ得られる結果は同じであること
を意味する。したがって、消去後にダミーセルをベリフ
ァイして、消去判定ラインよりしきい値が低ければメモ
リＡおよびＢの両方が消去されているといえる。このと
き、ベリファイ時間は、ダミーアレイの総ビット数／メ
モリの総ビット数で決まり、メモリＡでは、１／３、メ
モリＢでは１／６となる。

【００２４】図４は図１に示したメモリアレイ１、ダミ
ーアレイ１００およびこれらの周辺を示す回路図であ
る。図４を参照して、ダミーセルＤＣは、そのドレイン
がダミービット線２４０に接続され、コントロールゲー
トがワード線２５に接続され、そのソースがソース線２
８に共通接続されている。ワード線２５は、Ｘデコーダ
４に接続されており、ダミービット線２４０は、Ｙデコ
ーダ５の出力がゲートに入力されるＹゲートトランジス
タ２００を介してダミーＩ／Ｏ線４００に接続される。
ダミーＩ／Ｏ線４００には、センスアンプ８０および書
込回路７０が接続されている。また、入出力バッファ接
続切換回路１２には、トランジスタ１０ｃおよび１０ｄ
が設けられている。トランジスタ１０ｃは、制御回路Ｃ
ＮＴからのダミーセル書込信号Ｃに応答してオンし、入
出力バッファ９からのデータＤｉｎを書込回路７０に与
える。トランジスタ１０ｄは、制御回路ＣＮＴからのダ
ミーセル読出信号Ｄに応答してオンし、センスアンプ８
０により判定されたデータを入出力バッファ９に与え
る。

【００２５】次に、消去ベリファイ時の動作について説
明する。消去ベリファイコマンドデータがコマンドラッ
チ１２によりラッチされ、コマンドデコーダ１３により
デコードされる。制御回路ＣＮＴは、デコードされた消
去ベリファイコマンドに応答して次のような動作を行な
う。

【００２６】プログラム時には、入出力バッファ９のデ
ータ入力Ｄｉｎと書込トランジスタ７および消去ベリフ
ァイ用書込トランジスタ７０とが接続され、プログラム
データがメモリセルＭＣおよびダミーセルＤＣに書込ま
れる。プログラムベリファイ時には、センスアンプ８と
入出力バッファ９のＤｏｕｔが接続され、メモリアレイ
１のデータが読出される。また、メモリセルＭＣおよび
ダミーセルＤＣに対して十分に書込みが行なわれている
か否かを判断する場合には、センスアンプ８の出力とセ
ンスアンプ８０の出力とのＯＲをとって、入出力バッフ
ァ９のＤｏｕｔに与えればよい。

【００２７】消去時には、メモリセルＭＣおよびダミー
セルＤＣがともにビット線オープン状態にされ、ソース
線切換回路３を通してＶｐｐが与えられる。そして、消
去ベリファイ時には、センスアンプ８の出力と入出力バ
ッファ９のＤｏｕｔが接続されダミーセルＤＣの情報が
読出される。

【００２８】図４に示した回路の場合には、メモリセル
アレイが３ビット線×３ワード線であり、ダミーアレイ
が２ビット線×３ビット線であるので、消去ベリファイ
時間は、（ダミーアレイの総ビット数／メモリアレイの
総ビット数）となり、２／３時間に短縮できる。

【００２９】同じメモリ構成でダミーアレイのみ１ビッ
ト線×３ワード線ならば、１／３に消去ベリファイ時間
を短縮できる。この場合、１／ビット線数の時間に短縮
できるといえる。同様にダミーアレイが２ビット線×１
ワード線構成であれば、消去ベリファイ時間は１／３に
なり、１／３ワード線数の時間短縮といえる。結局は、
メモリの総ビット数とダミーアレイの総ビット数との比
で時間の短縮率が決まるので、（ダミーアレイの総ビッ
ト数／メモリアレイの総ビット数）の時間短縮となる。

【００３０】図５は、図１および図４に示したフラッシ
ュメモリの消去動作を示すフローチャートであり、図６
は、消去動作時のタイミング波形図である。図５および
図６を参照して、図１３および図１４に示したフローチ
ャートおよびタイミング波形図と異なるところはステッ
プＳ１０およびＳ１１において、全バイトおよびダミー
セルに“０”を書込み、ステップＳ１６およびＳ１７に
おいて、１ダミーセルのベリファイを行なっていること
である。すなわち、１つのダミーセルをベリファイする
ことで、１バイトのすべてのメモリセルをベリファイし
たのと同じ結果を得ている。なお、図５および図６で
は、８ビット構成のメモリを例にしているので１バイト
は１アドレスに対応しているが、１６ビット構成のメモ
リの場合には、１つのダミーセルにより１アドレス、す
なわち１ワードをベリファイするようにしてもよい。

【００３１】なお、図１に示したフラッシュメモリは、
チップ消去を例にしているが、メモリアレイ１を複数の
ブロックに分割し、各ブロックごとにダミーアレイを設
けるようにしてもよい。

【００３２】実施例２ 図７は、この発明のもう１つの実施例を示すブロック図
である。図７に示すフラッシュメモリと図１に示すフラ
ッシュメモリと異なるところは、メモリアレイを複数の
ブロックＲ１およびＲ２に分割し各ブロック単位で消去
可能にしたもである。ダミーアレイ１００は、各ブロッ
クに対して共通に使用される。

【００３３】動作において、任意のブロックが消去され
るときに、ダミーセルも消去され、その後の消去ベリフ
ァイはダミーセルからデータを読出すように制御回路Ｃ
ＮＴにより制御する。このとき、制御回路ＣＮＴを活性
化させる信号は、オートブロックイレーズに対応するコ
マンドが入力されたときである。

【００３４】

【発明の効果】請求項１の発明によれば、不揮発性メモ
リセルと同じ消去分布特性を有するダミー用メモリセル
をメモリセルアレイの少なくとも１行または１列に対応
して設けているので、ダミー用メモリセルのデータの消
去を確認することにより、１アドレス分のメモリセルの
消去確認と同じ結果を得ることができる。そのため、デ
ータの消去の確認に要する時間を短縮することができ
る。

【００３５】請求項２の発明によれば、１つのダミーア
レイを各ブロックに対して共通に使用することができる
ので、各ブロック単位でデータを消去する場合に、各ブ
ロックの全メモリセルのデータの確認に要する時間を短
縮することができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１に示したメモリセルとダミーセルとの消去
分布特性を説明するための図である。

【図３】図１に示したメモリセルとダミーセルとの消去
分布特性を説明するためのもう１つの図である。

【図４】図１に示したメモリアレイ、ダミーアレイおよ
びこれらの周辺を示す回路図である。

【図５】図１および図４に示したフラッシュメモリの消
去動作を説明するためのフローチャートである。

【図６】図１および図４に示したフラッシュメモリの消
去動作時のタイミング波形図である。

【図７】この発明のもう１つの実施例を示すブロック図
である。

【図８】従来のフラッシュメモリのブロック図である。

【図９】図８に示したメモリセルの断面図である。

【図１０】図８に示したメモリアレイおよびその周辺回
路を示す回路図である。

【図１１】図８および図１０に示したフラッシュメモリ
のプログラムのフローチャートである。

【図１２】図８および図１０に示したフラッシュメモリ
のプログラム時におけるタイミング波形図である。

【図１３】図８および図１０に示したフラッシュメモリ
の消去のフローチャートである。

【図１４】図８および図１０に示したフラッシュメモリ
の消去時におけるタイミング波形図である。

【符号の説明】

１ メモリアレイ ２，２００ Ｙゲート ３ ソース線切換回路 ４ Ｘデコーダ ５ Ｙデコーダ ６ アドレスバッファ ７，７０ 書込回路 ８，８０ センスアンプ ９ 入出力バッファ １０ 入出力バッファ接続切換回路 １１ 電圧発生回路 １２ コマンドラッチ １３ コマンドデコーダ １４ 入力バッファ ２００ ダミーアレイ ＣＮＴ 制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電気的にデータの書込みおよび消去を行
   なうことが可能な不揮発性メモリセルを行および列方向
   に設けたメモリセルアレイ、 前記不揮発性メモリセルと同様な消去分布特性を有する
   ダミー用メモリセルを前記メモリセルアレイの少なくと
   も１行または１列に対応して設けたダミーセルアレイ、 入力されるアドレス信号をデコードして前記行および列
   を選択するデコーダ、 前記デコーダにより選択された行または列の不揮発性メ
   モリセルおよびダミー用メモリセルにデータを書込む書
   込手段、 通常動作時には前記不揮発性メモリセルに書込まれたデ
   ータを読出す第１の読出手段、 外部的に与えられる消去命令に応答して前記不揮発性メ
   モリセルとともに前記ダミー用メモリセルに書込んだデ
   ータを一括消去する消去手段、 外部的に与えられる消去確認命令に応答して、前記消去
   手段により消去されたダミー用メモリセルのデータを読
   出す第２の読出手段を含む半導体記憶装置。
2. 【請求項２】 各々が、電気的にデータの書込および消
   去を行なうことが可能な不揮発性メモリセルを行および
   列方向に設けた複数のメモリセルアレイブロック、 前記不揮発性メモリセルと同様な消去分布特性を有する
   ダミー用メモリセルを少なくとも１行または１列配置し
   たダミーセルアレイ、 入力されるアドレス信号に応答して、前記メモリセルア
   レイブロックの単位ごとに行および列を選択する選択手
   段、 前記選択手段により選択された不揮発性メモリセルおよ
   びダミー用メモリセルにデータを書込む書込手段、 通常動作時は前記不揮発性メモリセルに書込まれたデー
   タを読出す第１の読出手段、 外部的に与えられる所定メモリセルアレイブロックの消
   去命令に応答して前記所定のメモリセルアレイブロック
   に含まれるすべての不揮発性メモリセルのデータおよび
   前記ダミー用メモリセルのデータを消去する消去手段、 外部的に与えられる消去確認命令に応答して前記ダミー
   用メモリセルからデータを読出す第２の読出手段を含む
   半導体記憶装置。
3. 【請求項３】 前記第２の読出手段により読出されたダ
   ミー用メモリセルのデータを確認する確認手段を含むこ
   とを特徴とする請求項１または２記載の半導体記憶装
   置。
4. 【請求項４】 前記消去分布特性は、前記不揮発性メモ
   リセルの消去状態におけるしきい値電圧の分布特性であ
   る、前記請求項１または２記載の半導体記憶装置。