JP2979636B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に書き込み、消去可能な不揮発性
半導体記憶装置に関するものである。

〔従来の技術〕

第４図は従来のフラッシュEEPROMの概略ブロック図で
ある。この第４図に示したフラッシュEEPROMはIEEE Jo
urnal of Solid−State Circuits,Vol.23,No.5,Octo
ber 1988.1157頁〜1163頁に示されているものである。
第４図を参照して、メモリセルアレイの周辺にはＹゲー
ト２とソース線スイッチ３とＸデコーダ４と、Ｙデコー
ダ５とが設けられている。Ｘデコーダ４およびＹデコー
ダ５にはアドレスレジスタ６が接続され、外部から入力
されたアドレス信号が入力される。メモリセルアレイ１
にはＹゲート２を介して書込み回路７とセンスアンプ８
とが接続される。書込み回路７とセンスアンプ８は入出
力バッファ９に接続される。

プログラム電圧発生回路10とベリファイ電圧発生回路
11が設けられていて、外部から供給された電源Vcc,Vpp
とは異なる電圧が発生され、この電圧がＹゲート２とＸ
デコーダ４などに与えられる。外部から入力されたデー
タにより、動作モードの設定を行なうコマンドレジスタ
12とコマンドデコーダ13が設けられていて、さらに制御
回路14には外部から制御信号▲▼，▲▼，▲
▼が与えられる。

第５図は第４図示したメモリセルの断面図である。第
５図を参照にして、メモリセルは半導体基板15上に形成
されたフローティングゲート16とコントロールゲート17
とソース拡散領域18とドレイン拡散領域19とを含む。フ
ローティングゲート16と基板15との間の酸化膜厚はたと
えば100くらいに薄く、トンネル現象を利用したフロ
ーティングゲート16の電子の移動を可能としている。メ
モリセル１の動作は次のようになる。すなわち、プログ
ラム時には、ドレイン19に6.5V程度のプログラム電圧が
与えられ、コントロールゲート17にはVpp（12V）が与え
られ、ソース18は接地される。このため、メモリセル１
がオンして電流が流れる。このとき、ドレイン19の近傍
でアバランシェ降伏が生じ、電子，ホール対が発生す
る。

ホールは基板15を通じて接地電位に流れ、電子はチャ
ネル方向に流れてドレイン19に流れ込む。

そして一部の電子はフローティングゲート16とドレイ
ン19との間の電界で加速されてフローティングゲート16
に注入される。このようにして、メモリセル１のしきい
値電圧を上げる。これを情報“0"の記録と定義される。

一方、消去はドレイン19をオープンにし、コントロー
ルゲート17を接地し、ソース18にVppを印加して行なわ
れる。ソース18とフローティングゲート16との間の電位
差のため、トンネル現象が生じ、フローティングゲート
16中の電子の引き抜きが起こる。このようにして、メモ
リセル１のしきい値が下がる。これを情報“1"の記憶と
定義する。

第６図は第４図に示したメモリセルアレイの構成を示
す図である。第６図を参照にして、メモリセルアレイは
そのドレインがビット線24に接続され、コントロールゲ
ートがワード線25に接続されている。ワード線25はＸデ
コーダ４に接続され、ビット線24はＹデコーダ５の出力
がそのゲートに入力されるＹゲートトランジスタ26を介
してI/O線27に接続される。I/O線27にはセンスアンプ８
および書込み回路７が接続され、ソース線28はソース線
スイッチ３に接続されている。

次に第４図ないし第６図を参照して従来のフラッシュ
EEPROMの動作について説明する。

まず、第６図に示した点線で囲まれたメモリセル１に
データを書込む場合の動作について説明する。外部から
入力されたデータに応じて、書込み回路７が活性化さ
れ、I/O線27にプログラム電圧が供給される。同時に、
アドレス信号によりＹデコーダ５及びＸデコーダ４を介
してＹゲート26,ワード線25が選択され、Vppがメモリセ
ル１に印加される。ソース線28はプログラム時にはソー
ス線スイッチ３により接地される。このようにして、第
６図中の１個のセルのみに電流が流れ、ホットエレクト
ロンが発生し、そのしきい値電圧が高くなる。

一方、消去は以下のようにして行なわれる。まず、Ｘ
デコーダ４およびＹデコーダ５が非活性化され、すべて
のメモリセル１が非選択される。

すなわち、各メモリセルのワード線25が接地され、ド
レインはオープンにされる。一方、ソース線28にはソー
ス線スイッチ３により高電圧が与えられる。このように
して、トンネル現象によりメモリセルアレイ１のしきい
値は低い方にシフトする。ソース線28は共通であるた
め、消去はすべてのメモリセルアレイへ一括して行なわ
れる。

次に、続出し動作について説明する。書込み動作と同
様にして、第６図の点線で囲まれたメモリセルの読出し
について説明する。まず、アドレス信号がＹデコーダ５
とＸデコーダ５とによってデコードされ、選択されたＹ
ゲート26とワード線25が“H"となる。このとき、ソース
線28はソース線スイッチ３によって接地される。このよ
うにして、メモリセルにデータが書込まれてそのしきい
値が高ければ、メモリセルのコントロールゲートにワー
ド線25から“H"レベル信号が与えられてもメモリセルは
オンせず、ビット線24からソース線28に電流は流れな
い。

一方、メモリセルが消去されているときには、逆にメ
モリセルはオンするため、ビット線24からソース線28に
電流が流れる。メモリセルを介して電流が流れるか否か
をセンスアンプ８で検出し、続出データ“1",“0"が得
られる。このようにして、フラッシュEEPROMのデータの
書込みおよび読出しが行なわれる。』 ところで、ROMの他の例として、紫外線を照射するこ
とによってデータを消去するEPROMがある。このようなE
PROMでは、フローティングゲートは電気的に中性になる
と、それ以上にはフローティングゲートから電子が引き
抜かれず、メモリトランジスタのしきい値は1V程度以下
にはならない。一方、トンネル現象を利用した電子の引
き抜きでは、フローティングゲートから電子が過剰に引
き抜かれ、フローティングゲートが正に帯電してしまう
ということが起こる。この現象を過消去または過剰消去
と称する。

メモリトランジスタのしきい値が負になってしまう
と、その後の読出し、書込みに支障をきたす。

すなわち、読出し時に非選択でワード線レベルが“L"
レベルであり、メモリトランジスタのコントロールゲー
ト線に印加される信号のレベルが“L"レベルであっても
そのメモリトランジスタを介してビット線24から電流が
流れてしまうので、同一ビット線の読出しを行なおうと
するメモリセルが書込み状態でしきい値が高くとも“1"
を読出してしまう。また、書込み時においても過消去さ
れたメモリセルを介してリーク電流が流れるため、書込
み特性が劣化し、さらには書込み不能になってしまう。

このため、消去後に読出しを行なって、消去が正しく
行なわれたか否かをチェック（以下、消去ベリファイと
称する）し、消去されないビットがある場合には再度消
去を行なう方法をとって、メモリセルに余分な消去パル
スが印加されるのを防ぐ方法がとられている。

第７図は上述のベリファイ動作を含んだ消去およびプ
ログラムのフロー図を示し、第8A図および第8B図はそれ
らをタイミング図に示したものである。

次に、第４図、第７図および第8A図および第8B図を参
照にて、書込み、消去の動作について説明する。従来の
フラッシュEEPROMにおいては、書込み、消去のモード設
定は入力データの組合わせで行なわれる。つまり、書込
みイネーブル信号▲▼の立上がりのデータによって
モード設定が行なわれる。まず、第8A図を参照にして書
込みの場合について説明する。初めに、Vcc、Vppがステ
ップ（図示ではＳと略称する）S1において立上げられ、
続いてステップS2において書込みイネーブル信号▲
▼が立下げられる。その後、書込みイネーブル信号▲
▼の立上がりのタイミングで入力したデータ40_Hがコ
マンドレジスタ12にラッチされる。その後、入力データ
がコマンドデコーダ13によってデコードされ、動作モー
ドがプログラムモードにされる。

次に、ステップS3において、書込みイネーブル信号▲
▼が再度立下げられ、アドレスレジスタ６に外部か
らの入力アドレスがラッチされ、書込みイネーブル信号
▲▼の立上がりでデータが書込み回路７にラッチさ
れる。次に、プログラム電圧発生回路10からプログラム
パルスが発生され、Ｘデコーダ４およびＹデコーダ５に
印加される。

このようにして、前述のごとくプログラムが行なわれ
る。

次に、書込みイネーブル信号▲▼が立下げられ、
入力データ（CO_H）が入力されてコマンドレジスタ12に
ラッチされる。続いて、書込みイネーブル信号▲▼
の立上がりとともに、動作モードがプログラムベリファ
イモードとなる（S6）。このとき、ベリファイ電圧発生
回路11によってチップ内部でプログラムベリファイ電圧
が（〜6.5V）が発生され、Ｘデコーダ４とＹデコーダ５
とに与えられる。このため、メモリセルアレイ１のコン
トロールゲートに与えられる電圧が通常の読出し時（〜
5V）より高くなり、不十分なしきい値シフトを示すもの
はオンしやすくなり、書込み不良を発見できるようにな
る。

次にステップS7で読出しを行なって、書込みデータの
チェックを行なう。ステップS8において書込み不良であ
ることが判別されれば、さらにステップS2〜S7の処理を
行なって書込みを行なう。書込みがなされていれば、ス
テップS9においてモードを読出しモードにセットし、プ
ログラムを終了する。

次に第8B図を参照して、消去動作について説明する。
まず、ステップS10において、Vcc、Vppが立上げられ、
続いて前述の書込みフロー処理に従って、ステップS11
で全ビットに“0"の書込みを行なう。消去されたメモリ
セルをさらに消去すると、メモリセルアレイ１が過消去
されるためである。次に、書込みイネーブル信号▲
▼を立下げて消去コマンドを入力する。すなわち、ステ
ップS12において、（20_H）を入力する。

続いて、ステップS13において、消去確認のコマンド
入力が行なわれ、書込みイネーブル信号▲▼の立上
がりとともに内部で消去パルスが発生される。すなわ
ち、ソース線のスイッチ３を介してメモリセルアレイ１
のソースのVppが与えられる。

その後、書込みイネーブル信号▲▼の立下がりま
でソース線28にVppが印加される。同時に、その立下が
りでアドレスもアドレスレジスタ６にラッチされる。ス
テップS15において書込みイネーブル信号▲▼の立
上がりで消去ベリファイコマンド（AO_H）が入力され、
消去ベリファイモードに設定される。

消去ベリファイモードでは、ベリファイ電圧発生回路
11によって消去ベリファイ電圧（〜3.2V）がＸデコーダ
４とＹゲート２とに与えられる。

このため、メモリセルアレイ１のコントロールゲート
に与えられる電圧が通常の読出し時（5V）より低くな
り、消去不十分なメモリセルはオンしにくくなる。この
ようにして、消去の確認をより確実に行なえるようにな
る。

次にステップS16において読出しを行ない、実際に消
去の確認が行なわれる。ステップS17において消去不十
分であることが判別されれば、さらに消去を繰り返し、
消去が十分であれば、ステップS18においてアドレスを
インクリメントし、次のアドレスの消去データのベリフ
ァイが行なわれる。ステップS19においてベリファイし
たアドレスが最終であることが判別されると、ステップ
S20において動作モードを読出しモードに設定して一連
の動作を終了する。

第９図にフラッシュEEPROMメモリセル（第５図）の繰
り返し書き替え回数特性を示す。

繰り返し書き替え回数を増すにつれ、消去時のメモリ
セルしきい値電圧Vthが急激に増加する。

しきい値電圧Vthの変動は電子を引き抜く際酸化膜中
に電子がトラップされるためである。フラッシュEEPROM
の場合、フローティングゲートからソースへ電子が通り
抜ける領域が微小なため、トラップ電子の影響を受けや
すい。

〔発明が解決しようとする課題〕

従来の不揮発性半導体記憶装置は以上の様に構成され
ているので、繰り返し書き替え回数を増すと、メモリセ
ル特性が悪化し、信頼性が低下するという問題点があっ
た。

この発明は、上記のような問題点を解消するためにな
されたもので、メモリセル消去方向を一定としないこと
により、繰り返し書き替え回数増加後のメモリセル特性
悪化を防ぎ、信頼性の高い不揮発性半導体記憶装置を提
供することを目的とする。

〔課題を解決するための手段〕

この発明に係る不揮発性半導体記憶装置は、半導体基
板上に電荷蓄積層を有するメモリトランジスタを規則的
に配置した電気的に書き込み・消去可能な不揮発性半導
体記憶装置において、前記電荷蓄積層中の電子を引き抜
く消去方向を、書き込み・消去回数のカウント値によ
り、または消去モードにより変更するようにしたもので
ある。

〔作用〕

この発明における不揮発性半導体記憶装置は、メモリ
セル消去方向を、書き込み・消去回数のカウント値によ
り、または消去モードによって変更することにより、繰
り返し書き替え回数増加後、消去時のメモリセルしきい
値電圧が急激に上昇することを防ぎ、信頼性が向上す
る。

〔実施例〕

以下、この発明の実施例を図に従って説明する。第１
図はこの発明の一実施例の要部回路図を表し、第６図に
おいて用いた記号と同記号は同部分を表すか或いは同じ
意味をもつものとする。第１図において、20は、書き込
み・消去回数をカウントするカウンターであり、21はＮ
チャネルトランジスタである。このカウンター（20）か
らの出力ａは、消去時のメモリセルトランジスタのしき
い値電圧が上昇し始める回数程度（例えば、第９図の
Ａ）または“L"を出力するが、それ以上の回数では“H"
を出力するようにする。こうして、書き込み消去回数が
少ない場合はソース側から消去し、書き込み、消去回数
がある値を越えるとドレイン側から消去する。

この時のメモリセルトランジスタの繰り返し書き替え
特性を第２図に示す。

他の実施例を第３図に示す。７は消去回路であり、こ
れビット線より消去するセクターイレーズ時に活性化す
る。

一方、ソース線スイッチ３は、一括消去であるチップ
・イレーズ時に活性化する。セクターイレーズおよびチ
ップ・イレーズのモード設定は、従来の技術で述べた入
力データの組み合せで行なう。

こうして、セクター・イレーズ時にはドレインから、
チップ・イレーズ時にはソース側から消去し、消去方向
が片寄らないようにする。

〔発明の効果〕

以上のようにこの発明によれば、フローティングゲー
トから電子を引き抜く消去方向を一定としないことによ
り、繰り返し書き替え回数が増してもメモリセルトラン
ジスタのしきい値電圧の変動が小さくなり、信頼性が向
上する。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図、第２図
は第１図によるメモリセルトランジスタの繰り返し書き
替え特性、第３図はこの発明の他の実施例を示す概略ブ
ロック図、第４図は従来のフラッシュEEPROMの概略ブロ
ック図、第５図はメモリセルの断面図、第６図は第４図
に示したメモリセルアレイの周辺の回路図、第７図
（ａ）、（ｂ）は従来のフラッシュEEPROMの動作を説明
するためのフロー図、第８図（ａ）および（ｂ）図は、
従来のフラッシュEEPROMの書き込みおよび消去動作を説
明するためのタイミング図、第９図は、従来のフラッシ
ュEEPROMメモリセルの繰り返し書き替え特性を示す図で
ある。 図において、（１）はメモリセルアレイ、（２）はＹゲ
ート、（３）はソース線スイッチ、（４）はＸデコー
ダ、（５）はＹデコーダ、（６）はアドレスレジスタ、
（７）は書き込み回路、（８）はセンスアンプ、（９）
は入出力バッファ、（12）はコマンドレジスタ、（13）
はコマンドデコーダ、（20）はカウンタ、（21）はＮチ
ャネルトランジスタ、（22）は消去回路である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に電荷蓄積層を有するメモリ
   トランジスタを規則的に配置した電気的に書き込み、消
   去可能な不揮発性半導体記憶装置において、前記電荷蓄
   積層中の電子を引き抜く消去方向を、書き込み、消去回
   数のカウント値により、または消去モードにより変更す
   ることを特徴とする不揮発性半導体記憶装置。