JP3848059B2 - 不揮発性半導体メモリ及びその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリは、浮遊ゲートと制御ゲートが積層されたトランジスタ構造のメモリセルを配列してメモリセルアレイが構成される。このフラッシュメモリでのデータ書き込みは、ビット線に供給されるデータに応じて、選択メモリセルの浮遊ゲートに電子を注入して、しきい値電圧の高い状態にする。しきい値電圧を読み出し電圧より高くした書き込み状態が例えば、データ“０”状態である。データ消去は、浮遊ゲートの電子をトンネル電流によりソース或いはチャネルに放出させて、しきい値電圧の低い状態にする。しきい値電圧を読み出し電圧より低くした消去状態がデータ“１”状態である。
【０００３】
ＮＯＲ型フラッシュメモリの場合、データ書き込みには、選択メモリセルのドレインと制御ゲートに正の電圧を与えて、ドレイン接合近傍にホットエレクトロンを生成し、これを浮遊ゲートに注入させるホットエレクトロン注入が利用される。また、メモリセルアレイはウェルを共通にする所定のブロック範囲をデータ消去単位として、ブロック単位の一括消去が行われる。
【０００４】
実際の自動消去シーケンスでは、一括消去の後、その消去ブロックのメモリセルデータを読み出してビット毎に消去状態を確認するためのベリファイ読み出しが行われる。そして、消去不十分のメモリセルがなくなるまで、消去動作とベリファイ読み出し動作が繰り返されるようになっている。ベリファイ読み出しは、しきい値電圧が所定の判定レベル以下になっているか否かを判定するものであり、この判定レベルを消去ベリファイ電圧（Ｅｒａｓｅ−ｖｅｒｉｆｙ Ｖｔｈ；Ｖｅｖ）と呼ぶ。消去ベリファイ電圧Ｖｅｖは、読み出し動作で制御ゲートに与えられる電圧（読み出し電圧）Ｖｒとの差が大きい程、読み出し時に選択メモリセルに流れる電流が大きくなり高速読み出しが可能になるため、好ましい。
【０００５】
しかし、ブロック単位の一括消去を行った場合、消去速度がメモリセル毎に異なるために、消去後のしきい値電圧はある分布幅を持つ。またこのしきい値電圧の分布は、酸化膜中のトラップの発生や消滅の影響をも受けるため、書き換えを繰り返すと、あるメモリセルの消去速度が速くなったり、それが元に戻ったりといった現象も生じる。
【０００６】
また、消去状態の判定を、消去ベリファイ電圧のみにより行うことは、しきい値電圧分布の上限のみを設定していることになる。この場合、消去速度が速くて、消去動作によりメモリセルのしきい値電圧が必要以上に下がり過ぎた消去状態（これを、過消去状態という）が発生する。過消去状態は例えば、負のしきい値電圧状態であり、消去ベリファイ電圧Ｖｅｖを下げれば下げるほど、発生頻度が高くなる。この過消去状態は、その後の書き込みや読み出しに問題を残す。特に、ＮＯＲ型フラッシュメモリでは、一本のビット線に多数のメモリセルのドレインが直接接続されているために、問題が大きい。
【０００７】
例えばデータ書き込み時、ビット線にデータに応じて所定の電圧を供給し選択メモリセルに書き込みを行う場合に、あるビット線に沿う非選択メモリセルの中に過消去状態のメモリセルがあると、そのメモリセルでは制御ゲートが０Ｖでもリーク電流が流れるために、ビット線の電圧降下が生じる。このため、書き込み時間が増大し、場合によっては書き込み不可となる。また、ビット線のバイアス電圧を、チャージポンプ回路を用いた昇圧回路で発生する場合には、上記の非選択メモリセルでのリークに起因して昇圧回路の昇圧速度低下が起こり、これが書き込み速度低下の原因となる。
【０００８】
更に、データ書き込みができたとしても、データ読み出し時にも、問題が生じる。即ち、非選択のメモリセルのリークに起因して、そのビット線に沿うメモリセルデータを全て“１”データと誤検出したり、或いは“１”データと誤検出しないまでも、リーク電流のために“０”データ読み出し速度が遅くなる。
【０００９】
そこで従来より、一括消去後に、過消去されたメモリセルのデータを所望のしきい値電圧範囲まで回復させる機能をフラッシュメモリに搭載することが提案されている。その一つは、過消去状態となったメモリセルの存在をビット線により検出し、そのビット線に高電圧を印加し、非選択メモリセルの制御ゲートにつながるワード線は０Ｖ固定として、そのメモリセルでのしきい値電圧を上昇させる方法である。この方法は、Ｓ．Ｙａｍａｄａ等により、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ３０７−３１０（１９９１）に開示されている。
【００１０】
もう一つの方法は、より積極的に過消去のメモリセルに対して書き込みを行うものである。即ち、ワード線を一定電圧でスキャンすることにより、過消去状態のメモリセルを検出し、そのセルが属するワード線とビット線に正の電圧を与えて、書き込みを行う。但し、書き込みバイアスは、通常のデータ書き込みに比べて緩い条件とする。従ってこれを弱書き込みという。書き込みパルスを通常の書き込みと同様に数μｓ単位のパルスとして書き込みサイクル毎に書き込みパルスをステップアップさせることにより、所望のしきい値範囲にもっていくことができる。この方法は、Ｓ．Ａｔｓｕｓｉ等により、米国特許第５５６８４１９号に開示されている。
【００１１】
いずれの方法も、自動消去シーケンスの中に、過消去状態のメモリセルを正常な消去状態のしきい値電圧範囲に戻す自己収束動作として組み込むことができる。
【００１２】
【発明が解決しようとする課題】
しかし、上述した過消去状態を解消するための自己収束動作を行った場合、別の問題が発生することが明らかになった。即ち、消去動作と引き続くベリファイ読み出し動作により、消去ベリファイ電圧以下の消去状態になった正常なメモリセルの一部が、上述した収束動作でドレインに高電圧が印加されることにより、しきい値電圧が僅かに上昇して、消去ベリファイ電圧を越える場合がある。この現象は、書き換え動作の繰り返しにより、ドレイン近傍の酸化膜中に電子トラップ準位が生成され、ドレインに高電圧を印加すると、そのトラップ準位に電子がトラップされるといった理由で発生する。
【００１３】
この様に、過消去状態解消のための自己収束動作において、消去ベリファイ電圧を越えるメモリセルが発生すると、自動消去シーケンスの内容によっては、無限ループに入る可能性がある。即ち、収束動作が終了した後、再度消去ベリファイ電圧の判定を行い、ベリファイ判定がＮＯの場合に再度データ消去動作を行うようにシーケンスが組まれているとすると、消去動作→収束動作→消去動作→収束動作…という無限ループに入ってしまう。収束動作で終了するようにすれば、この様な無限ループに入ることはないが、その場合には必要な消去ベリファイ電圧より高いしきい値電圧のメモリセルが存在することになる。これは“１”データ読み出しの際のメモリセル電流の低下、従って読み出し速度低下をもたらし、アクセス時間の増大により読み出し不良となる場合もある。
【００１４】
なお付言すれば、消去動作の結果、判定レベル（即ち、消去ベリファイ電圧）すれすれのメモリセルがあると、収束動作の有無に拘わらず、２回の消去ベリファイ読み出しで判定結果がＹＥＳとＮＯに分かれる可能性がある。しかし実際の消去動作においては、消去判定レベルよりも高いしきい値のメモリセルがあると、全セルに一定時間の消去パルスを印加して再度消去ベリファイ読み出しが行われる。従って、判定レベルに極めて近いメモリセルが存在する可能性は低い。また万一その様なメモリセルがあっても、判定レベルすれすれであるので、読み出し時に不良となることはない。更に何らかの目的で２回の消去ベリファイ読み出しを行うものとして（例えば、消去動作後のベリファイ読み出しと、再書き込み前のチェックのためのベリファイ読み出し）、２回目の消去ベリファイ読み出しで判定レベルを超えたメモリセルがあったとしても、再度の消去パルス印加により判定レベル以下になる可能性が高く、実際に無限ループに入る可能性は低い。
【００１５】
この発明は、過消去状態を解消するための収束動作に伴う不都合を解決して、所望のデータ消去状態を得ることができるようにした不揮発性半導体メモリとその制御方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明に係る不揮発性半導体メモリは、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有することを特徴とする。
【００１７】
この発明によると、例えば第２の判定レベルを、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧として、過消去状態を解消するための収束動作によって、消去されたメモリセルのしきい値電圧が再び判定レベルを超える事態をほぼ確実に防止することができる。
【００１８】
この発明に係る不揮発性半導体メモリはまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有し、前記データ回復制御手段によるベリファイ読み出しの判定がＮＯの場合に、前記データ消去制御手段を、前記判定レベルのみを引き下げて再度実行させるようにしたことを特徴とする。
【００１９】
この発明によると、判定レベルを、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧として、書き換え動作の繰り返しの結果しきい値変動が発生するようになった場合に柔軟に対応して、所望の収束動作を行うことが可能になる。
【００２０】
この発明に係る不揮発性半導体メモリは、更に、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのデータを一括消去する追加消去動作を行うデータ回復制御手段とを有することを特徴とする。
【００２１】
この発明によると、収束判定後に追加消去を付加するだけという制御シーケンスにより、制御回路を複雑にすることなく、収束動作に伴う過消去状態を簡単に解消することが可能になる。
【００２２】
この発明は、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、前記収束判定後のベリファイ読み出しの判定がＮＯであれば、再度前記データ消去ステップに戻るようにしたことを特徴とする。
【００２３】
この発明は、また、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、前記収束判定後のベリファイ読み出しの判定がＮＯであれば、前記判定レベルのみを引き下げて再度前記データ消去ステップに戻るようにしたことを特徴とする。
【００２４】
この発明は更に、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後に前記ブロック内のメモリセルに対して追加消去を行う追加消去ステップとを有することを特徴としている。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、実施の形態によるフラッシュメモリの等価回路である。メモリセルアレイ１は、図２に示すように、電気的書き換え可能な複数の不揮発性メモリセルＭＣがマトリクス配列されて構成される。メモリセルＭＣは、浮遊ゲートと制御ゲートが積層されたトランジスタ構造を有する。縦方向に並ぶメモリセルＭＣのドレインはビット線ＢＬに接続され、横方向に並ぶメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルのソースはソース線ＳＬに共通接続されて、ＮＯＲ型フラッシュメモリを構成している。
【００２６】
メモリセルアレイ１のワード線ＷＬは、ロウデコーダ４により選択され、ワード線駆動回路２により駆動される。メモリセルアレイ１のソース線ＳＬはソース線駆動回路３により駆動される。メモリセルアレイ１のビット線ＢＬはカラムデコーダ５により選択駆動されるカラムセレクタ６により選択され、Ｉ／Ｏ回路７に接続される。アドレス信号はアドレスバッファ８に取り込まれ、ロウ及びカラムアドレスがそれぞれロウデコーダ４及びカラムデコーダ５に送られる。
【００２７】
メモリセルアレイ１のデータ書き込み及び消去の制御シーケンスは、制御回路１２にプログラムされている。特にデータ消去に関して、制御回路１２は、ブロック単位での一括消去及び消去ベリファイ読み出しの制御と、消去後に過消去のセルがあった場合に、その過消去のセルのしきい値電圧を、過消去のない所望のしきい値電圧範囲に収束させるためのデータ回復制御とを行う。データ消去後のビット毎の消去ベリファイ読み出しに際して、アドレスを内部的にインクリメントするために、アドレスカウンタ９が設けられている。
【００２８】
データ書き込み時にビット線に昇圧電圧を印加するために、ビット線バイアス回路１１が設けられている。ベリファイ判定回路１０は、書き込み及び消去後のベリファイ読み出しデータの“０”（書き込み終了），“１”（消去終了）を判定するものである。このベリファイ判定回路１０の判定結果は制御回路１２に送られ、その後の制御が決定されることになる。
【００２９】
この実施の形態において、データ消去のシーケンスは、データ消去動作（ベリファイ読み出しを含む）と、過消去があった場合のデータ収束動作（ベリファイ読み出しを含む）の２段階からなる。そしてこの実施の形態では、この２段階の中の各判定レベル（消去ベリファイ電圧）に差をつける。
【００３０】
具体的にこの実施の形態での消去シーケンスを図３に示す。よく知られているように、所定のブロック単位でデータ消去を行い（ステップＳ１）、続いて、消去ブロックについて、消去ベリファイ読み出しを行い（ステップＳ２）、全てのメモリセルの消去が完了したか否かの判定を行う（ステップＳ３）。なお、実際のデータ消去に際しては、指定されたブロック内のデータを全て“０”にする予備書き込みを行った後に、一括消去を行う。また一括消去は、例えば２ｍｓの一定のパルス幅の消去パルス印加を行うものであり、データ消去が完了していなければ、完了するまで消去パルス印加と消去ベリファイ読み出し動作とを繰り返す。
【００３１】
このシーケンスの中の消去ベリファイ読み出しステップＳ２における判定レベルは、図４に示すように、通常読み出し電圧Ｖｒとの差を考慮して設定される消去ベリファイ電圧Ｖｅｖ０（これは、データ読み出し時に所望のアクセス時間を得るに必要とされるしきい値電圧である）ではなく、それより僅かに低いＶｅｖ１に設定する。具体的には例えば、Ｖｅｖ０−Ｖｅｖ１＝０．２［Ｖ］程度とする。この消去シーケンスにより、図４に示すように、“０”データ状態のしきい値分布から、しきい値電圧Ｖｅｖ１以下の“１”データのしきい値分布を持つ消去状態が得られる。
【００３２】
この様にして消去動作が終了したら、次に、過消去セルがあるか否かの検出判定を行う（Ｓ４）。過消去状態のメモリセルがない場合には、書き込み終了とする。図４に破線で示すように、しきい値電圧が負である過消去状態のメモリセルがある場合には、次にデータ回復のための収束動作に移る。即ち、過消去状態を解消させるための収束動作を行う（ステップＳ５）。収束動作の条件については、ワード線（即ち制御ゲート）を０Ｖに固定して、ビット線（即ちドレイン）に正電圧を与えて、ドレイン側から浮遊ゲートに電子をトンネル注入させる方式、或いはより積極的にビット線のみならず、ワード線にも正電圧を与えて弱書き込みを行う方式のいずれを用いてもよい。
【００３３】
図８は、上述した二つの収束動作のうち前者のバイアス条件を示している。図８の場合、破線で囲んだ選択メモリセルに対して、ワード線ＷＬを０Ｖ、ビット線ＢＬを例えば５Ｖとして、ドレインから浮遊ゲートへの電子注入を利用する。非選択ワード線は０Ｖ、非選択ビット線は０Ｖ、ソースＳＬは０Ｖとすればよい。
【００３４】
図９は、上述した二つの収束動作のうち後者のバイアス条件を示している。破線で囲んだ選択メモリセルに対して、ワード線ＷＬに例えば２Ｖ、ビット線ＢＬにも例えば５Ｖを与える。通常の書き込みよりはバイアス条件が緩い弱書き込みの条件となっており、これにより選択メモリセルではドレイン電流が流れ、ホットエレクトロンが浮遊ゲートに注入される。非選択ワード線は例えば−１Ｖ、非選択ビット線は０Ｖとし、ソース線ＳＬは０Ｖとすればよい。
【００３５】
この過消去データを回復させるステップＳ５では、過消去セルがなくなると収束判定される。そして、収束が判定された後、再度消去ベリファイ読み出しを行う（ステップＳ６）。この消去ベリファイ読み出しにおいては、判定レベルを、図４に示した、通常読み出し電圧Ｖｒとの差を考慮して設定されるしきい値電圧Ｖｅｖ０とする。即ちこのベリファイ読み出しは、消去ブロックの全メモリセルが、図４に破線で示すしきい値分布にあるか否かの確認を行うためのものとなる。
そして、消去が十分であるか否かを判定する（Ｓ７）。具体的には、図１のベリファイ判定回路１０に読み出される各ビットのデータに“０”があれば、消去不十分であり、全て“１”であれば消去十分と判定される。そして消去十分であれば消去動作を終了し、不十分であれば、再度消去動作に戻る。
【００３６】
この実施の形態によると、ステップＳ５の収束動作によりしきい値電圧が０．２Ｖ程度上昇するメモリセルが発生しても、図４に示したように、予め消去動作でしきい値電圧Ｖｅｖ１以下にまで追い込んでいるから、本来必要とされるしきい値電圧Ｖｅｖ０を越えるものは出ない。従って、２回目の消去ベリファイ読み出しの判定ステップＳ７においてＮＯの出る確率は極めて小さく、無限ループに入る可能性は殆どなく、過消去状態のない消去状態に回復させて、消去動作を終了することができる。
【００３７】
なお、２回の消去ベリファイ読み出しにおけるベリファイ電圧Ｖｅｖ０，Ｖｅｖ１の差については、収束動作により確率的にどの程度のしきい値電圧上昇が生じるかを考慮して適切な値に設定すればよい。この差をあまり大きくとると、消去動作でのしきい値電圧分布が低しきい値側にシフトしすぎるため、その後の書き込み動作等にビット線に流れるリーク電流が大きくなり、書き込み速度の低下を生じる。これらを考慮して、しきい値電圧Ｖｅｖ１は、収束動作で必要なしきい値電圧Ｖｅｖ０を越えるものが発生しない範囲でできるだけＶｅｖ０に近い値に設定すればよい。
【００３８】
上の実施の形態では、消去シーケンスにおける消去ベリファイ読み出し動作で、判定しきい値電圧を本来必要とされる値より低く設定した。しかし、フラッシュメモリの不良現象は、多くの場合書き換え動作を繰り返し行った結果セルが劣化してから、ある頻度で発生する。この点を考慮すると、消去シーケンスの最初からベリファイ読み出しの判定レベルを下げることなく、不良現象が発生するようになったときに判定レベルを下げるようにすることも有効である。
【００３９】
図５は、その様な実施の形態の消去制御シーケンスを示している。消去（Ｓ１）、消去ベリファイ読み出し（Ｓ２）、ベリファイ判定（Ｓ３）を行い、消去が終了したら過消去セルがあるか否かを判定し（Ｓ４）、過消去セルがあった場合に過消去回復の収束動作（Ｓ５）、再度のベリファイ読み出し（Ｓ６）、ベリファイ判定を行う（Ｓ７）という、基本的な流れは、先の実施の形態と同様である。
【００４０】
この実施の形態においては、消去ベリファイ読み出しのステップＳ２において、ベリファイ電圧をＶｅｖ０−α（ｉ）とし且つ、ｉ＝０の初期条件ではα（０）＝０とする。収束動作後の消去ベリファイ読み出しのステップＳ６においては、先の実施の形態と同様にベリファイ電圧は、Ｖｅｖ０とする。そして、収束判定後のベリファイ読み出し判定のステップＳ７の判定結果がＮＯであり、再度消去動作に戻る際には、消去ベリファイ読み出しステップＳ２でのベリファイ電圧を、α（ｉ）をステップアップし（Ｓ８）、消去ベリファイ読み出しのベリファイ電圧をＶｅｖ０−α（１）とする。具体的に例えば、α（ｉ＋１）−α（ｉ）＝０．１［Ｖ］とする。
【００４１】
この実施の形態によると、最初の消去サイクルでは、本来必要とされる消去ベリファイ電圧Ｖｅｖ０が用いられ、しきい値電圧分布がＶｅｖ０以下の範囲に消去される。収束動作を行って、しきい値分布がＶｅｖ０を越えるものが出るようになった場合、次の消去サイクルでの消去ベリファイ電圧を先の実施の形態と同様に、必要とされるしきい値Ｖｅｖ０より僅かに小さくする。この場合、消去ベリファイ電圧を引き下げるのみで、他の条件は先の消去サイクルと同じにする。それでも再び、収束動作でしきい値分布がＶｅｖ０を越えるものが出た場合には、更にベリファイ電圧を下げた消去サイクルを実行する。
この様な消去シーケンスを適用することにより、書き換えの繰り返しの結果生じる収束動作によるしきい値分布の変動に柔軟に対応したデータ消去が可能になる。
【００４２】
収束動作によりメモリセルのしきい値電圧が上昇する現象は、特に制御ゲートを０Ｖ固定としてドレインに高電圧を印加して浮遊ゲートに電子注入させる方式の場合、繰り返しの書き換え動作でドレイン近傍の酸化膜中での電子トラップ発生に起因することが多い。しかし、ドレインと共に制御ゲートに正電圧を印加して収束動作を行う場合にも、酸化膜中にホールトラップが発生すると、このホールトラップを介して、浮遊ゲートへの電子注入効率が上昇する事態が生じる。従ってこの発明は、収束動作の条件如何に拘わらず、有効である。
【００４３】
ここまでの実施の形態では、データ消去後の過消去セルを回復させる収束動作を行い、再度の消去ベリファイ読み出しの判定結果がＮＯの場合には、消去サイクルに戻るというループ制御を行っている。しかし、このようなループ制御は、制御回路を複雑なものとする。これに対して、より簡単に、収束判定後に適切に条件設定した１回の追加消去動作を付加して終了するようにすることもできる。
【００４４】
図６は、その様な実施の形態の消去シーケンスを示している。過消去セルを回復させる収束動作のステップＳ５の後、追加消去のステップＳ１１を入れて、そのまま終了する。このとき、消去サイクルでの消去ベリファイ電圧は、Ｖｅｖ０とする。また追加消去の条件は、一定量の消去パルスを印加するものでもよいし、或いは、先行する消去サイクルでの消去パルス数を反映した消去パルス数が選択されるようにしてもよい。例えば、先行する消去サイクルで消去完了までに２ｍｓの消去パルスがＮ個用いられた場合に、追加消去では、同じ消去パルスをＮ／１０個用いた消去動作を行う。
【００４５】
或いは、図７に示すように、図３の実施の形態と同様の条件で消去サイクルを行い（Ｓ１〜Ｓ３）、過消去セルがある場合に（Ｓ４）、収束動作（Ｓ５）、消去ベリファイ読み出し動作（Ｓ６）及びその判定（Ｓ７）を行う。そして、判定結果がＮＯの場合に、最初の消去サイクルに戻ることなく、追加の消去動作を行って（Ｓ１１）、終了とする。このときの追加消去の条件も、一定量の消去パルスを印加するものか、或いは、先行する消去サイクルでの消去パルス数を反映した消去パルス数が選択されるようにする。
【００４６】
この様な実施の形態を用いれば、制御回路をそれほど複雑にすることなく、収束動作によるしきい値電圧の変動を回復させることができる。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、フラッシュメモリにおいて、過消去状態を解消するための収束動作に伴う不都合を解決して、所望のデータ消去状態を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの等価回路を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの等価回路を示す図である。
【図３】同実施の形態のデータ消去シーケンスを示す図である。
【図４】同実施の形態のメモリセルのしきい値分布を示す図である。
【図５】他の実施の形態によるデータ消去シーケンスを示す図である。
【図６】他の実施の形態によるデータ消去シーケンスを示す図である。
【図７】他の実施の形態によるデータ消去シーケンスを示す図である。
【図８】収束動作のバイアス条件を示す図である。
【図９】収束動作の他のバイアス条件を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ワード線駆動回路、３…ソース線駆動回路、４…ロウデコーダ、５…カラムデコーダ、６…カラムセレクタ、７…Ｉ／Ｏ回路、８…アドレスバッファ、９…アドレスカウンタ、１０…ベリファイ判定回路、１１…ビット線バイアス回路、１２…制御回路。
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリは、浮遊ゲートと制御ゲートが積層されたトランジスタ構造のメモリセルを配列してメモリセルアレイが構成される。このフラッシュメモリでのデータ書き込みは、ビット線に供給されるデータに応じて、選択メモリセルの浮遊ゲートに電子を注入して、しきい値電圧の高い状態にする。しきい値電圧を読み出し電圧より高くした書き込み状態が例えば、データ“０”状態である。データ消去は、浮遊ゲートの電子をトンネル電流によりソース或いはチャネルに放出させて、しきい値電圧の低い状態にする。しきい値電圧を読み出し電圧より低くした消去状態がデータ“１”状態である。
【０００３】
ＮＯＲ型フラッシュメモリの場合、データ書き込みには、選択メモリセルのドレインと制御ゲートに正の電圧を与えて、ドレイン接合近傍にホットエレクトロンを生成し、これを浮遊ゲートに注入させるホットエレクトロン注入が利用される。また、メモリセルアレイはウェルを共通にする所定のブロック範囲をデータ消去単位として、ブロック単位の一括消去が行われる。
【０００４】
実際の自動消去シーケンスでは、一括消去の後、その消去ブロックのメモリセルデータを読み出してビット毎に消去状態を確認するためのベリファイ読み出しが行われる。そして、消去不十分のメモリセルがなくなるまで、消去動作とベリファイ読み出し動作が繰り返されるようになっている。ベリファイ読み出しは、しきい値電圧が所定の判定レベル以下になっているか否かを判定するものであり、この判定レベルを消去ベリファイ電圧（Ｅｒａｓｅ−ｖｅｒｉｆｙ Ｖｔｈ；Ｖｅｖ）と呼ぶ。消去ベリファイ電圧Ｖｅｖは、読み出し動作で制御ゲートに与えられる電圧（読み出し電圧）Ｖｒとの差が大きい程、読み出し時に選択メモリセルに流れる電流が大きくなり高速読み出しが可能になるため、好ましい。
【０００５】
しかし、ブロック単位の一括消去を行った場合、消去速度がメモリセル毎に異なるために、消去後のしきい値電圧はある分布幅を持つ。またこのしきい値電圧の分布は、酸化膜中のトラップの発生や消滅の影響をも受けるため、書き換えを繰り返すと、あるメモリセルの消去速度が速くなったり、それが元に戻ったりといった現象も生じる。
【０００６】
また、消去状態の判定を、消去ベリファイ電圧のみにより行うことは、しきい値電圧分布の上限のみを設定していることになる。この場合、消去速度が速くて、消去動作によりメモリセルのしきい値電圧が必要以上に下がり過ぎた消去状態（これを、過消去状態という）が発生する。過消去状態は例えば、負のしきい値電圧状態であり、消去ベリファイ電圧Ｖｅｖを下げれば下げるほど、発生頻度が高くなる。この過消去状態は、その後の書き込みや読み出しに問題を残す。特に、ＮＯＲ型フラッシュメモリでは、一本のビット線に多数のメモリセルのドレインが直接接続されているために、問題が大きい。
【０００７】
例えばデータ書き込み時、ビット線にデータに応じて所定の電圧を供給し選択メモリセルに書き込みを行う場合に、あるビット線に沿う非選択メモリセルの中に過消去状態のメモリセルがあると、そのメモリセルでは制御ゲートが０Ｖでもリーク電流が流れるために、ビット線の電圧降下が生じる。このため、書き込み時間が増大し、場合によっては書き込み不可となる。また、ビット線のバイアス電圧を、チャージポンプ回路を用いた昇圧回路で発生する場合には、上記の非選択メモリセルでのリークに起因して昇圧回路の昇圧速度低下が起こり、これが書き込み速度低下の原因となる。
【０００８】
更に、データ書き込みができたとしても、データ読み出し時にも、問題が生じる。即ち、非選択のメモリセルのリークに起因して、そのビット線に沿うメモリセルデータを全て“１”データと誤検出したり、或いは“１”データと誤検出しないまでも、リーク電流のために“０”データ読み出し速度が遅くなる。
【０００９】
そこで従来より、一括消去後に、過消去されたメモリセルのデータを所望のしきい値電圧範囲まで回復させる機能をフラッシュメモリに搭載することが提案されている。その一つは、過消去状態となったメモリセルの存在をビット線により検出し、そのビット線に高電圧を印加し、非選択メモリセルの制御ゲートにつながるワード線は０Ｖ固定として、そのメモリセルでのしきい値電圧を上昇させる方法である。この方法は、Ｓ．Ｙａｍａｄａ等により、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ３０７−３１０（１９９１）に開示されている。
【００１０】
もう一つの方法は、より積極的に過消去のメモリセルに対して書き込みを行うものである。即ち、ワード線を一定電圧でスキャンすることにより、過消去状態のメモリセルを検出し、そのセルが属するワード線とビット線に正の電圧を与えて、書き込みを行う。但し、書き込みバイアスは、通常のデータ書き込みに比べて緩い条件とする。従ってこれを弱書き込みという。書き込みパルスを通常の書き込みと同様に数μｓ単位のパルスとして書き込みサイクル毎に書き込みパルスをステップアップさせることにより、所望のしきい値範囲にもっていくことができる。この方法は、Ｓ．Ａｔｓｕｓｉ等により、米国特許第５５６８４１９号に開示されている。
【００１１】
いずれの方法も、自動消去シーケンスの中に、過消去状態のメモリセルを正常な消去状態のしきい値電圧範囲に戻す自己収束動作として組み込むことができる。
【００１２】
【発明が解決しようとする課題】
しかし、上述した過消去状態を解消するための自己収束動作を行った場合、別の問題が発生することが明らかになった。即ち、消去動作と引き続くベリファイ読み出し動作により、消去ベリファイ電圧以下の消去状態になった正常なメモリセルの一部が、上述した収束動作でドレインに高電圧が印加されることにより、しきい値電圧が僅かに上昇して、消去ベリファイ電圧を越える場合がある。この現象は、書き換え動作の繰り返しにより、ドレイン近傍の酸化膜中に電子トラップ準位が生成され、ドレインに高電圧を印加すると、そのトラップ準位に電子がトラップされるといった理由で発生する。
【００１３】
この様に、過消去状態解消のための自己収束動作において、消去ベリファイ電圧を越えるメモリセルが発生すると、自動消去シーケンスの内容によっては、無限ループに入る可能性がある。即ち、収束動作が終了した後、再度消去ベリファイ電圧の判定を行い、ベリファイ判定がＮＯの場合に再度データ消去動作を行うようにシーケンスが組まれているとすると、消去動作→収束動作→消去動作→収束動作…という無限ループに入ってしまう。収束動作で終了するようにすれば、この様な無限ループに入ることはないが、その場合には必要な消去ベリファイ電圧より高いしきい値電圧のメモリセルが存在することになる。これは“１”データ読み出しの際のメモリセル電流の低下、従って読み出し速度低下をもたらし、アクセス時間の増大により読み出し不良となる場合もある。
【００１４】
なお付言すれば、消去動作の結果、判定レベル（即ち、消去ベリファイ電圧）すれすれのメモリセルがあると、収束動作の有無に拘わらず、２回の消去ベリファイ読み出しで判定結果がＹＥＳとＮＯに分かれる可能性がある。しかし実際の消去動作においては、消去判定レベルよりも高いしきい値のメモリセルがあると、全セルに一定時間の消去パルスを印加して再度消去ベリファイ読み出しが行われる。従って、判定レベルに極めて近いメモリセルが存在する可能性は低い。また万一その様なメモリセルがあっても、判定レベルすれすれであるので、読み出し時に不良となることはない。更に何らかの目的で２回の消去ベリファイ読み出しを行うものとして（例えば、消去動作後のベリファイ読み出しと、再書き込み前のチェックのためのベリファイ読み出し）、２回目の消去ベリファイ読み出しで判定レベルを超えたメモリセルがあったとしても、再度の消去パルス印加により判定レベル以下になる可能性が高く、実際に無限ループに入る可能性は低い。
【００１５】
この発明は、過消去状態を解消するための収束動作に伴う不都合を解決して、所望のデータ消去状態を得ることができるようにした不揮発性半導体メモリとその制御方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明に係る不揮発性半導体メモリは、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有することを特徴とする。
【００１７】
この発明によると、例えば第２の判定レベルを、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧として、過消去状態を解消するための収束動作によって、消去されたメモリセルのしきい値電圧が再び判定レベルを超える事態をほぼ確実に防止することができる。
【００１８】
この発明に係る不揮発性半導体メモリはまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有し、前記データ回復制御手段によるベリファイ読み出しの判定がＮＯの場合に、前記データ消去制御手段を、前記判定レベルのみを引き下げて再度実行させるようにしたことを特徴とする。
【００１９】
この発明によると、判定レベルを、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧として、書き換え動作の繰り返しの結果しきい値変動が発生するようになった場合に柔軟に対応して、所望の収束動作を行うことが可能になる。
【００２０】
この発明に係る不揮発性半導体メモリは、更に、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのデータを一括消去する追加消去動作を行うデータ回復制御手段とを有することを特徴とする。
【００２１】
この発明によると、収束判定後に追加消去を付加するだけという制御シーケンスにより、制御回路を複雑にすることなく、収束動作に伴う過消去状態を簡単に解消することが可能になる。
【００２２】
この発明は、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、前記収束判定後のベリファイ読み出しの判定がＮＯであれば、再度前記データ消去ステップに戻るようにしたことを特徴とする。
【００２３】
この発明は、また、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、前記収束判定後のベリファイ読み出しの判定がＮＯであれば、前記判定レベルのみを引き下げて再度前記データ消去ステップに戻るようにしたことを特徴とする。
【００２４】
この発明は更に、電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、この収束ステップによる収束判定後に前記ブロック内のメモリセルに対して追加消去を行う追加消去ステップとを有することを特徴としている。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、実施の形態によるフラッシュメモリの等価回路である。メモリセルアレイ１は、図２に示すように、電気的書き換え可能な複数の不揮発性メモリセルＭＣがマトリクス配列されて構成される。メモリセルＭＣは、浮遊ゲートと制御ゲートが積層されたトランジスタ構造を有する。縦方向に並ぶメモリセルＭＣのドレインはビット線ＢＬに接続され、横方向に並ぶメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルのソースはソース線ＳＬに共通接続されて、ＮＯＲ型フラッシュメモリを構成している。
【００２６】
メモリセルアレイ１のワード線ＷＬは、ロウデコーダ４により選択され、ワード線駆動回路２により駆動される。メモリセルアレイ１のソース線ＳＬはソース線駆動回路３により駆動される。メモリセルアレイ１のビット線ＢＬはカラムデコーダ５により選択駆動されるカラムセレクタ６により選択され、Ｉ／Ｏ回路７に接続される。アドレス信号はアドレスバッファ８に取り込まれ、ロウ及びカラムアドレスがそれぞれロウデコーダ４及びカラムデコーダ５に送られる。
【００２７】
メモリセルアレイ１のデータ書き込み及び消去の制御シーケンスは、制御回路１２にプログラムされている。特にデータ消去に関して、制御回路１２は、ブロック単位での一括消去及び消去ベリファイ読み出しの制御と、消去後に過消去のセルがあった場合に、その過消去のセルのしきい値電圧を、過消去のない所望のしきい値電圧範囲に収束させるためのデータ回復制御とを行う。データ消去後のビット毎の消去ベリファイ読み出しに際して、アドレスを内部的にインクリメントするために、アドレスカウンタ９が設けられている。
【００２８】
データ書き込み時にビット線に昇圧電圧を印加するために、ビット線バイアス回路１１が設けられている。ベリファイ判定回路１０は、書き込み及び消去後のベリファイ読み出しデータの“０”（書き込み終了），“１”（消去終了）を判定するものである。このベリファイ判定回路１０の判定結果は制御回路１２に送られ、その後の制御が決定されることになる。
【００２９】
この実施の形態において、データ消去のシーケンスは、データ消去動作（ベリファイ読み出しを含む）と、過消去があった場合のデータ収束動作（ベリファイ読み出しを含む）の２段階からなる。そしてこの実施の形態では、この２段階の中の各判定レベル（消去ベリファイ電圧）に差をつける。
【００３０】
具体的にこの実施の形態での消去シーケンスを図３に示す。よく知られているように、所定のブロック単位でデータ消去を行い（ステップＳ１）、続いて、消去ブロックについて、消去ベリファイ読み出しを行い（ステップＳ２）、全てのメモリセルの消去が完了したか否かの判定を行う（ステップＳ３）。なお、実際のデータ消去に際しては、指定されたブロック内のデータを全て“０”にする予備書き込みを行った後に、一括消去を行う。また一括消去は、例えば２ｍｓの一定のパルス幅の消去パルス印加を行うものであり、データ消去が完了していなければ、完了するまで消去パルス印加と消去ベリファイ読み出し動作とを繰り返す。
【００３１】
このシーケンスの中の消去ベリファイ読み出しステップＳ２における判定レベルは、図４に示すように、通常読み出し電圧Ｖｒとの差を考慮して設定される消去ベリファイ電圧Ｖｅｖ０（これは、データ読み出し時に所望のアクセス時間を得るに必要とされるしきい値電圧である）ではなく、それより僅かに低いＶｅｖ１に設定する。具体的には例えば、Ｖｅｖ０−Ｖｅｖ１＝０．２［Ｖ］程度とする。この消去シーケンスにより、図４に示すように、“０”データ状態のしきい値分布から、しきい値電圧Ｖｅｖ１以下の“１”データのしきい値分布を持つ消去状態が得られる。
【００３２】
この様にして消去動作が終了したら、次に、過消去セルがあるか否かの検出判定を行う（Ｓ４）。過消去状態のメモリセルがない場合には、書き込み終了とする。図４に破線で示すように、しきい値電圧が負である過消去状態のメモリセルがある場合には、次にデータ回復のための収束動作に移る。即ち、過消去状態を解消させるための収束動作を行う（ステップＳ５）。収束動作の条件については、ワード線（即ち制御ゲート）を０Ｖに固定して、ビット線（即ちドレイン）に正電圧を与えて、ドレイン側から浮遊ゲートに電子をトンネル注入させる方式、或いはより積極的にビット線のみならず、ワード線にも正電圧を与えて弱書き込みを行う方式のいずれを用いてもよい。
【００３３】
図８は、上述した二つの収束動作のうち前者のバイアス条件を示している。図８の場合、破線で囲んだ選択メモリセルに対して、ワード線ＷＬを０Ｖ、ビット線ＢＬを例えば５Ｖとして、ドレインから浮遊ゲートへの電子注入を利用する。非選択ワード線は０Ｖ、非選択ビット線は０Ｖ、ソースＳＬは０Ｖとすればよい。
【００３４】
図９は、上述した二つの収束動作のうち後者のバイアス条件を示している。破線で囲んだ選択メモリセルに対して、ワード線ＷＬに例えば２Ｖ、ビット線ＢＬにも例えば５Ｖを与える。通常の書き込みよりはバイアス条件が緩い弱書き込みの条件となっており、これにより選択メモリセルではドレイン電流が流れ、ホットエレクトロンが浮遊ゲートに注入される。非選択ワード線は例えば−１Ｖ、非選択ビット線は０Ｖとし、ソース線ＳＬは０Ｖとすればよい。
【００３５】
この過消去データを回復させるステップＳ５では、過消去セルがなくなると収束判定される。そして、収束が判定された後、再度消去ベリファイ読み出しを行う（ステップＳ６）。この消去ベリファイ読み出しにおいては、判定レベルを、図４に示した、通常読み出し電圧Ｖｒとの差を考慮して設定されるしきい値電圧Ｖｅｖ０とする。即ちこのベリファイ読み出しは、消去ブロックの全メモリセルが、図４に破線で示すしきい値分布にあるか否かの確認を行うためのものとなる。
そして、消去が十分であるか否かを判定する（Ｓ７）。具体的には、図１のベリファイ判定回路１０に読み出される各ビットのデータに“０”があれば、消去不十分であり、全て“１”であれば消去十分と判定される。そして消去十分であれば消去動作を終了し、不十分であれば、再度消去動作に戻る。
【００３６】
この実施の形態によると、ステップＳ５の収束動作によりしきい値電圧が０．２Ｖ程度上昇するメモリセルが発生しても、図４に示したように、予め消去動作でしきい値電圧Ｖｅｖ１以下にまで追い込んでいるから、本来必要とされるしきい値電圧Ｖｅｖ０を越えるものは出ない。従って、２回目の消去ベリファイ読み出しの判定ステップＳ７においてＮＯの出る確率は極めて小さく、無限ループに入る可能性は殆どなく、過消去状態のない消去状態に回復させて、消去動作を終了することができる。
【００３７】
なお、２回の消去ベリファイ読み出しにおけるベリファイ電圧Ｖｅｖ０，Ｖｅｖ１の差については、収束動作により確率的にどの程度のしきい値電圧上昇が生じるかを考慮して適切な値に設定すればよい。この差をあまり大きくとると、消去動作でのしきい値電圧分布が低しきい値側にシフトしすぎるため、その後の書き込み動作等にビット線に流れるリーク電流が大きくなり、書き込み速度の低下を生じる。これらを考慮して、しきい値電圧Ｖｅｖ１は、収束動作で必要なしきい値電圧Ｖｅｖ０を越えるものが発生しない範囲でできるだけＶｅｖ０に近い値に設定すればよい。
【００３８】
上の実施の形態では、消去シーケンスにおける消去ベリファイ読み出し動作で、判定しきい値電圧を本来必要とされる値より低く設定した。しかし、フラッシュメモリの不良現象は、多くの場合書き換え動作を繰り返し行った結果セルが劣化してから、ある頻度で発生する。この点を考慮すると、消去シーケンスの最初からベリファイ読み出しの判定レベルを下げることなく、不良現象が発生するようになったときに判定レベルを下げるようにすることも有効である。
【００３９】
図５は、その様な実施の形態の消去制御シーケンスを示している。消去（Ｓ１）、消去ベリファイ読み出し（Ｓ２）、ベリファイ判定（Ｓ３）を行い、消去が終了したら過消去セルがあるか否かを判定し（Ｓ４）、過消去セルがあった場合に過消去回復の収束動作（Ｓ５）、再度のベリファイ読み出し（Ｓ６）、ベリファイ判定を行う（Ｓ７）という、基本的な流れは、先の実施の形態と同様である。
【００４０】
この実施の形態においては、消去ベリファイ読み出しのステップＳ２において、ベリファイ電圧をＶｅｖ０−α（ｉ）とし且つ、ｉ＝０の初期条件ではα（０）＝０とする。収束動作後の消去ベリファイ読み出しのステップＳ６においては、先の実施の形態と同様にベリファイ電圧は、Ｖｅｖ０とする。そして、収束判定後のベリファイ読み出し判定のステップＳ７の判定結果がＮＯであり、再度消去動作に戻る際には、消去ベリファイ読み出しステップＳ２でのベリファイ電圧を、α（ｉ）をステップアップし（Ｓ８）、消去ベリファイ読み出しのベリファイ電圧をＶｅｖ０−α（１）とする。具体的に例えば、α（ｉ＋１）−α（ｉ）＝０．１［Ｖ］とする。
【００４１】
この実施の形態によると、最初の消去サイクルでは、本来必要とされる消去ベリファイ電圧Ｖｅｖ０が用いられ、しきい値電圧分布がＶｅｖ０以下の範囲に消去される。収束動作を行って、しきい値分布がＶｅｖ０を越えるものが出るようになった場合、次の消去サイクルでの消去ベリファイ電圧を先の実施の形態と同様に、必要とされるしきい値Ｖｅｖ０より僅かに小さくする。この場合、消去ベリファイ電圧を引き下げるのみで、他の条件は先の消去サイクルと同じにする。それでも再び、収束動作でしきい値分布がＶｅｖ０を越えるものが出た場合には、更にベリファイ電圧を下げた消去サイクルを実行する。
この様な消去シーケンスを適用することにより、書き換えの繰り返しの結果生じる収束動作によるしきい値分布の変動に柔軟に対応したデータ消去が可能になる。
【００４２】
収束動作によりメモリセルのしきい値電圧が上昇する現象は、特に制御ゲートを０Ｖ固定としてドレインに高電圧を印加して浮遊ゲートに電子注入させる方式の場合、繰り返しの書き換え動作でドレイン近傍の酸化膜中での電子トラップ発生に起因することが多い。しかし、ドレインと共に制御ゲートに正電圧を印加して収束動作を行う場合にも、酸化膜中にホールトラップが発生すると、このホールトラップを介して、浮遊ゲートへの電子注入効率が上昇する事態が生じる。従ってこの発明は、収束動作の条件如何に拘わらず、有効である。
【００４３】
ここまでの実施の形態では、データ消去後の過消去セルを回復させる収束動作を行い、再度の消去ベリファイ読み出しの判定結果がＮＯの場合には、消去サイクルに戻るというループ制御を行っている。しかし、このようなループ制御は、制御回路を複雑なものとする。これに対して、より簡単に、収束判定後に適切に条件設定した１回の追加消去動作を付加して終了するようにすることもできる。
【００４４】
図６は、その様な実施の形態の消去シーケンスを示している。過消去セルを回復させる収束動作のステップＳ５の後、追加消去のステップＳ１１を入れて、そのまま終了する。このとき、消去サイクルでの消去ベリファイ電圧は、Ｖｅｖ０とする。また追加消去の条件は、一定量の消去パルスを印加するものでもよいし、或いは、先行する消去サイクルでの消去パルス数を反映した消去パルス数が選択されるようにしてもよい。例えば、先行する消去サイクルで消去完了までに２ｍｓの消去パルスがＮ個用いられた場合に、追加消去では、同じ消去パルスをＮ／１０個用いた消去動作を行う。
【００４５】
或いは、図７に示すように、図３の実施の形態と同様の条件で消去サイクルを行い（Ｓ１〜Ｓ３）、過消去セルがある場合に（Ｓ４）、収束動作（Ｓ５）、消去ベリファイ読み出し動作（Ｓ６）及びその判定（Ｓ７）を行う。そして、判定結果がＮＯの場合に、最初の消去サイクルに戻ることなく、追加の消去動作を行って（Ｓ１１）、終了とする。このときの追加消去の条件も、一定量の消去パルスを印加するものか、或いは、先行する消去サイクルでの消去パルス数を反映した消去パルス数が選択されるようにする。
【００４６】
この様な実施の形態を用いれば、制御回路をそれほど複雑にすることなく、収束動作によるしきい値電圧の変動を回復させることができる。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、フラッシュメモリにおいて、過消去状態を解消するための収束動作に伴う不都合を解決して、所望のデータ消去状態を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの等価回路を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの等価回路を示す図である。
【図３】同実施の形態のデータ消去シーケンスを示す図である。
【図４】同実施の形態のメモリセルのしきい値分布を示す図である。
【図５】他の実施の形態によるデータ消去シーケンスを示す図である。
【図６】他の実施の形態によるデータ消去シーケンスを示す図である。
【図７】他の実施の形態によるデータ消去シーケンスを示す図である。
【図８】収束動作のバイアス条件を示す図である。
【図９】収束動作の他のバイアス条件を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ワード線駆動回路、３…ソース線駆動回路、４…ロウデコーダ、５…カラムデコーダ、６…カラムセレクタ、７…Ｉ／Ｏ回路、８…アドレスバッファ、９…アドレスカウンタ、１０…ベリファイ判定回路、１１…ビット線バイアス回路、１２…制御回路。
Claims (13)
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、
前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有することを特徴とする不揮発性半導体メモリ。 - 前記第２の判定レベルは、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧である
ことを特徴とする請求項１記載の不揮発性半導体メモリ。 - 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、
前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ回復制御手段とを有し、
前記データ回復制御手段によるベリファイ読み出しの判定がＮＯの場合に、前記データ消去制御手段を、前記判定レベルを引き下げて再度実行させるようにした
ことを特徴とする不揮発性半導体メモリ。 - 前記判定レベルは、データ読み出しの際に所望のアクセス時間を得るに必要とされるしきい値電圧である
ことを特徴とする請求項３記載の不揮発性半導体メモリ。 - 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去制御手段と、
前記消去されたブロック内の過消去状態のメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行い、且つその収束判定後の前記ブロック内のメモリセルのデータを一括消去する追加消去動作を行うデータ回復制御手段と
を有することを特徴とする不揮発性半導体メモリ。 - 前記データ回復手段における追加消去動作は、ブロック内のメモリセルに一定量の消去パルスを印加するものである
ことを特徴とする請求項５記載の不揮発性半導体メモリ。 - 前記データ回復手段における追加消去動作は、ブロック内のメモリセルに対して、前記データ消去制御手段における消去動作に要した消去パルス数に応じて設定されたパルス数の消去パルスを印加するものである
ことを特徴とする請求項５記載の不揮発性半導体メモリ。 - 前記データ回復制御手段は、前記収束動作後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行い、その判定結果がＮＯである場合に前記追加消去動作を行うものである
ことを特徴とする請求項５記載の不揮発性半導体メモリ。 - 前記データ回復制御手段における収束動作は、選択されたメモリセルの制御ゲートを０Ｖとし、ドレインに正電圧を印加して浮遊ゲートに電子を注入させるものである
ことを特徴とする請求項１，３，５のいずれかに記載の不揮発性半導体メモリ。 - 前記データ回復制御手段における収束動作は、選択されたメモリセルの制御ゲートに正電圧、ドレインに正電圧を印加して浮遊ゲートに電子を注入させるものである
ことを特徴とする請求項１，３，５のいずれかに記載の不揮発性半導体メモリ。 - 電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、
前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が第１の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、
前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、
この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、
この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記第１の判定レベルより高い第２の判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、
前記収束判定後のベリファイ読み出しの判定がＮＯであれば、再度前記データ消去ステップに戻るようにした
ことを特徴とする不揮発性半導体メモリの制御方法。 - 電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、
前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、
前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、
この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、
この収束ステップによる収束判定後の前記ブロック内のメモリセルのしきい値電圧が前記判定レベル以下にあることを確認するためのベリファイ読み出しを行うステップとを有し、
前記収束判定後のベリファイ読み出しの判定がＮＯであれば、前記判定レベルを引き下げて再度前記データ消去ステップに戻るようにした
ことを特徴とする不揮発性半導体メモリの制御方法。 - 電気的書き換え可能なメモリセルが配列されたメモリセルアレイを有する不揮発性半導体メモリのデータ消去制御方法であって、
前記メモリセルアレイのデータを所定のブロック単位で一括消去し、且つ消去されたブロック内のメモリセルのしきい値電圧が所定の判定レベル以下にあることを確認するためのベリファイ読み出しを行うデータ消去ステップと、
前記消去されたブロック内に過消去状態のメモリセルがあるか否かを検出する過消去状態検出ステップと、
この過消去状態検出ステップで過消去状態のメモリセルが検出されたときに、そのメモリセルを所望のしきい値電圧範囲に回復させるための収束動作を行う収束ステップと、
この収束ステップによる収束判定後に前記ブロック内のメモリセルに対して追加消去を行う追加消去ステップと
を有することを特徴とする不揮発性半導体メモリの制御方法。
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