KR20210015283A - 페이지 버퍼를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 메모리 셀 어레이; 및 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들; 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들; 및 상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함할 수 있다. 상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않을 수 있다.

Description

페이지 버퍼를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE BUFFER}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 페이지 버퍼를 구비하는 반도체 메모리 장치에 관한 것이다.
휴대 전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요도 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 비트 라인에 연결되는 다수의 페이지 버퍼들을 포함하고 이를 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행한다.
본 발명의 실시예들은 배선의 구조를 단순화할 수 있고 배선의 로딩을 줄일 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 사이즈 감소에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 및 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들; 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들; 및 상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함할 수 있다. 상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 배치된 페이지 버퍼 회로; 상기 페이지 버퍼 회로 상부의 소스 플레이트 상에 배치되고, 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 페이지 버퍼 회로에 연결되는 메모리 셀 어레이;를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들; 상기 비트 라인 선택 트랜지스터들에 연결되는 래치들; 및 상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함할 수 있다. 상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 메모리 셀 어레이에 연결되는 제1 패드들을 포함하는 셀 웨이퍼; 및 페이지 버퍼 회로 및 상기 페이지 버퍼 회로에 연결되는 제2 패드들을 포함하고, 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 셀 웨이퍼 상에 본딩된 페리 웨이퍼;를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들; 상기 비트 라인 선택 트랜지스터들에 연결되는 래치들; 및 상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함할 수 있다. 상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않을 수 있다.
본 발명의 실시예들에 의하면, 레이아웃 면적 증가 없이 배선의 폭 및 배선들간 간격을 늘리어 배선의 로딩(loading) 및 배선들간 간섭을 줄일 수 있다.
본 발명의 실시예들에 의하면, 소거 바이어스 패스 트랜지스터들 간 드레인 영역의 공유가 가능하여 소거 바이어스 패스 트랜지스터들이 점유하는 면적을 줄일 수 있으므로 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 셀 스트링 그룹과 페이지 버퍼 간 연결 관계를 설명하기 위한 회로도이다.
도 4는 본 발명과 관련된 페이지 버퍼 회로의 개략적인 배치를 나타낸 평면도이다.
도 5a 내지 도 5c는 도 4의 A 부분의 구성을 설명하기 위한 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 페이지 버퍼 회로의 개략적인 배치를 나타낸 평면도이다.
도 7a 내지 도 7c는 도 6의 B 부분의 구성을 설명하기 위한 평면도들이다.
도 8a 내지 도 8c는 도 6의 C 부분의 구성을 설명하기 위한 평면도들이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 페이지 버퍼 회로의 개략적인 배치를 나타낸 평면도들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 120), 페이지 버퍼 회로(130) 및 주변 회로(PERI Circuit, 140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(120)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다.
로우 디코더(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록(BLK) 단위로 수행될 수 있다. 소거 동작시 메모리 셀들의 채널들에 소거 전압(Verase)이 인가될 때, 로우 디코더(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 블록들(BLK)의 적어도 하나를 선택할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
페이지 버퍼 회로(130)는 소거 동작시 주변 회로(140)로부터 제공되는 소거 전압(Vrease)을 비트 라인들(BL)에 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀들의 채널들에 소거 전압(Vrease)을 전달할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
주변 회로(140)는 복수의 펌핑 캐패시터들을 포함할 수 있고, 복수의 펌핑 캐패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 복수의 전압들은 동작 전압(X_V) 및 소거 전압(Verase)을 포함할 수 있다.
주변 회로(140)는 공통 소스 라인(CSL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 주변 회로(140)는 소거 동작시 소거 전압(Verase)을 공통 소스 라인(CSL)에 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀들의 채널들에 소거 전압(Verase)을 제공할 수 있다.
주변 회로(140)는 소거 동작시 소거 전압(Verase)을 페이지 버퍼 회로(130)에 제공할 수 있다. 주변 회로(140)는 소거 동작시 공통 소스 라인(CSL)을 통해서 메모리 셀들의 채널들에 소거 전압(Vrease)이 인가될 때, 비트 라인(BL)을 통해서 메모리 셀들의 채널들에 소거 전압(Vrease)을 인가하도록 페이지 버퍼 회로(130)를 제어하여 소거 효율을 높일 수 있다.
이하, 첨부된 도면들에서 기판 또는/및 소스 플레이트의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판 또는/및 소스 플레이트의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다. 하나의 비트 라인(BL)에 공통으로 연결되는 셀 스트링들(CSTR)은 하나의 셀 스트링 그룹(CSG)을 구성할 수 있다.
도 3은 셀 스트링 그룹(CSG) 및 이에 연결되는 페이지 버퍼(PB)를 나타낸 회로도이다.
도 3을 참조하면, 비트 라인(BL)을 통해서 셀 스트링 그룹(CSG)에 페이지 버퍼(PB)가 연결될 수 있다. 페이지 버퍼(PB)는 비트 라인 선택 트랜지스터(HVN_BL), 래치(LC) 및 소거 바이어스 패스 트랜지스터(HVN_GIDL)를 포함할 수 있다.
비트 라인 선택 트랜지스터(HVN_BL)는 비트 라인(BL)과 라인(L1) 사이에 연결되며, 비트 라인 선택 신호(BLSEL)에 응답하여 동작할 수 있다. 비트 라인 선택 신호(BLSEL)가 활성화되면 비트 라인 선택 트랜지스터(HVN_BL)는 비트 라인(BL)과 라인(L1)을 연결할 수 있다. 비트 라인 선택 신호(BLSEL)가 비활성화되면 비트 라인 선택 트랜지스터(HVN_BL)는 비트 라인(BL)과 라인(L1)을 분리할 수 있다.
래치(LC)는 저장된 데이터에 기반하여 라인(L1)에 전압을 인가할 수 있다. 라인(L1)에 인가되는 전압은 비트 라인 선택 트랜지스터(HVN_BL)를 통해서 비트 라인(BL)으로 전달될 수 있다. 래치(LC)는 라인(L1)의 전압에 기반하여 래치를 수행할 수 있다. 비트 라인(BL)으로부터 비트 라인 선택 트랜지스터(HVN_BL)를 통해서 라인(L1)에 전달되는 전압에 기반하여 래치가 수행될 수 있다.
소거 바이어스 패스 트랜지스터(HVN_GIDL)는 소거 전압(Verase)과 비트 라인(BL) 사이에 연결되며, 소거 인에이블 신호(EREN)에 응답하여 동작할 수 있다. 소거 인에이블 신호(EREN)가 활성화되면 소거 바이어스 패스 트랜지스터(HVN_GIDL)는 소거 전압(Verase)과 비트 라인(BL)을 연결할 수 있다. 소거 인에이블 신호(EREN)가 비활성화되면 소거 바이어스 패스 트랜지스터(HVN_GIDL)는 소거 전압(Verase)과 비트 라인(BL)을 분리할 수 있다.
비트 라인 선택 트랜지스터(HVN_BL) 및 소거 바이어스 패스 트랜지스터(HVN_GIDL)에 하이 레벨의 소거 전압(Verase)이 인가될 수 있다. 고전압을 견디기 위하여 비트 라인 선택 트랜지스터(HVN_BL) 및 소거 바이어스 패스 트랜지스터(HVN_GIDL)는 고전압 소자로 구성될 수 있다. 소거 동작시 비트 라인 선택 신호(BLSEL)는 비활성화될 수 있다. 이에 따라, 비트 라인(BL)에 인가되는 고전압은 비트 라인 선택 트랜지스터(HVN_BL)에 의해 차단되어 래치(LC)에 전달되지 않을 것이다. 래치(LC)를 구성하는 소자들은 저전압 소자들로 구성될 수 있다.
도 4는 본 발명과 관련된 반도체 메모리 장치의 페이지 버퍼 회로의 배치를 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 래치들(LC)이 비트 라인에 평행한 제2 방향(SD)을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되어 있다. 래치들(LC)의 인접한 두 개의 행 사이에 비트 라인 선택 트랜지스터들(HVN_BL)의 두 개의 행이 배치되어 있고, 비트 라인 선택 트랜지스터들(HVN_BL)의 인접한 두 개의 행 사이에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 두 개의 행이 배치되어 있다. 제2 방향(SD)을 따라서 배치된 한 쌍의 래치들(LC) 사이에 2개의 비트 라인 선택 트랜지스터들(HVN_BL)과 2개의 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 배치되어 있다. 하나의 래치(LC), 하나의 비트 라인 선택 트랜지스터(HVN_BL) 및 하나의 소거 바이어스 패스 트랜지스터(HVN_GIDL)는 하나의 페이지 버퍼(PB)를 구성할 수 있다. 래치들(LC), 비트 라인 선택 트랜지스터들(HVN_BL) 및 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 페이지 버퍼(PB) 단위로 배치되어 있다.
도 5a는 도 4의 A 부분에 배치된 트랜지스터들의 일 예를 나타낸 평면도이고, 도 5b는 도 5a에 제1 배선층이 추가된 평면도이고, 도 5c는 도 5b에 제2 배선층이 추가된 평면도이다.
도 4 및 5a를 참조하면, 제2 방향(SD)을 따라서 배치된 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL) 사이에 한 쌍의 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 배치되어 있다. 비트 라인 선택 트랜지스터들(HVN_BL) 각각은 제1 방향(FD)으로 활성 영역(ACT)을 가로지르는 게이트(G1), 게이트(G1) 양측 활성 영역(ACT)에 마련된 소스 영역(S) 및 드레인 영역(D1)을 포함한다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL) 각각은 제1 방향(FD)으로 활성 영역(ACT)을 가로지르는 게이트(G2), 게이트(G2) 양측 활성 영역(ACT2)에 마련된 소스 영역(S) 및 드레인 영역(D2)을 포함한다. 단일 페이지 버퍼(PB)를 구성하는 비트 라인 선택 트랜지스터(HVN_BL)와 소거 바이어스 패스 트랜지스터(HVN_GIDL)는 하나의 활성 영역(ACT)에 배치되며 소스 영역(S)을 공유한다.
도 4, 도 5a 내지 도 5b를 참조하면, 비트 라인 선택 트랜지스터들(HVN_BL) 및 소거 바이어스 패스 트랜지스터들(HVN_GIDL) 상부의 제1 배선층에 제1 배선들(M1)이 배치되어 있다. 제1 배선들(M1)은 제1 컨택들(CNT1)을 통해서 비트 라인 선택 트랜지스터들(HVN_BL)의 게이트(G1), 소스 영역(S) 및 드레인 영역(D1), 그리고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 게이트(G2), 소스 영역(S) 및 드레인 영역(D2)에 연결되어 있다.
제1 배선들(M1)은 배선 트랙들(T)에 맞추어 배치된다. 배선 트랙들(T)은 제1 배선층에 제1 배선들(M1)을 배치하는데 사용되는 가상의 라인일 수 있다. 배선 트랙들(T)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 배선 트랙들(T) 간 간격(d1)은 제1 크기(d1)를 가질 수 있다. 제1 크기(d1)는 제조 공정의 미세화 정도에 따라 결정될 수 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL) 및 비트 라인 선택 트랜지스터들(HVN_BL)이 서로 인접하여 배치되므로, 비트 라인 선택 트랜지스터들(HVN_BL)에 연결되는 제1 배선들(M1)과 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제1 배선들(M1)이 배선 트랙(T)을 공유하는 것이 용이하지 않다.
배선 트랙(T)을 공유하지 못하면 트랜지스터들(HVN_BL,HVN_GIDL)에 연결되는 제1 배선들(M1)의 배치에 필요한 배선 트랙(T)의 개수가, 트랜지스터들(HVN_BL,HVN_GIDL) 각각의 제1 방향(FD) 폭 내에 위치하는 배선 트랙의 개수보다 많아 질 수 있다. 도 5b에 예시된 바와 같이, 트랜지스터들(HVN_BL,HVN_GIDL)에 연결되는 제1 배선들(M1)의 배치에 필요한 배선 트랙(T)의 개수는 5개이며, 이는 트랜지스터들(HVN_BL, HVN_GIDL) 각각의 제1 방향(FD) 폭 내에 위치하는 배선 트랙(T)의 개수인 4개보다 많다. 이에, 활성 영역들(ACT)을 제1 방향(FD)으로 일정 폭(W1)만큼 서로 어긋나게 배치하여 필요한 배선 트랙(T)의 개수를 맞추고 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 드레인 영역(D2)에는 소거 전압(Verase)이 공통으로 연결된다. 따라서, 인접한 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 드레인 영역(D2)을 공유하는 것이 가능하다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 드레인 영역(D2)을 공유하면 소거 바이어스 패스 트랜지스터들(HVN_GIDL)마다 개별적으로 드레인 영역(D2)을 구성하지 않아도 되므로 반도체 메모리 장치의 사이즈를 줄일 수 있을 것이다. 그런데, 필요한 배선 트랙(T)의 개수를 맞추기 위해서 활성 영역들(ACT)이 서로 어긋나게 배치되므로 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 드레인 영역(D2)을 공유하는 것이 불가능하다.
도 4, 도 5a 내지 도 5c를 참조하면, 제1 배선층(ML) 상부의 제2 배선층에 제2 배선들(M2)이 배치되어 있다. 제2 배선들(M2)은 제2 컨택들(CNT2)을 통해서 제1 배선들(M1)에 연결되어 있다.
제2 배선들(M2) 중 적어도 하나의 제2 배선(M2_Verase)이 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 소거 전압을 전달하는데 사용된다. 소거 전압은 제2 배선(M2_Verase)을 통해서 전달되는 과정에서 제2 배선(M2_Verase)의 부하(load)로 인하여 그 크기가 감소할 수 있으며, 이에 따라 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 낮은 레벨의 소거 전압이 제공되어 소거 동작이 불안정해 질 수 있다. 소거 동작을 안정화시키기 위해서는 제2 배선(M2_Verase)의 부하를 낮추어야 할 것이다.
또한, 높은 레벨의 소거 전압(Verase)이 로딩되는 제2 배선(M2_Verase)과 이에 인접한 다른 제2 배선들(M2) 간 간격이 확보되지 않으면 제2 배선(M2_Verase)에 로딩되는 소거 전압(Verase)이 인접한 다른 제2 배선(M2)에 로딩되는 신호 또는 바이어스에 영향을 주어 반도체 메모리 장치의 동작이 불안정해 질 수 있다.
제2 배선(M2_Verase)의 폭을 늘리면 제2 배선(M2_Verase)의 부하를 낮출 수 있고, 제2 배선(M2_Verase)과 인접한 다른 제2 배선들(M2) 간 간격을 넓히면 제2 배선(M2_Verase)에 로딩되는 소거 전압(Verase)이 인접한 다른 제2 배선(M2)에 로딩되는 신호 또는 바이어스에 미치는 영향을 억제할 수 있을 것이다. 그러나, 소거 바이어스 패스 트랜지스터들(HVN_GIDL)과 비트 라인 선택 트랜지스터들(HVN_BL)이 서로 인접하여 배치되고, 제2 배선층에는 이들 트랜지스터들(HVN_GIDL, HVN_BL)에 연결되는 다수의 제2 배선들(M2)이 서로 인접하여 배치되므로 제2 배선(M2_Verase)의 폭을 늘리거나 제2 배선(M2_Verase)과 인접한 다른 제2 배선들(M2) 간 간격을 넓히는 것이 용이하지 않다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 페이지 버퍼 회로의 배치를 개략적으로 나타낸 평면도이다.
도 6을 참조하면, 기판(10)은 제2 방향(SD)을 따라서 배치되는 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 영역(R1)의 제2 방향(SD) 가장자리와 인접할 수 있다. 제1 영역(R1)에 래치들(LC) 및 비트 라인 선택 트랜지스터들(HVN_BL)이 배치될 수 있다. 제2 영역(R2)에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 배치될 수 있다.
래치들(LC)은 제2 방향(SD)을 따라서 복수개(예컨대, 4개)의 행을 가지는 매트릭스의 형태로 배치될 수 있다. 래치들(LC)의 인접한 두 개의 행 사이에 비트 라인 선택 트랜지스터들(HVN_BL)이 배치될 수 있다. 비트 라인 선택 트랜지스터들(HVN_BL)은 래치들(LC)의 인접한 두 개의 행 사이에서 두 개의 행으로 배치될 수 있다. 제2 방향(SD)으로 인접한 한 쌍의 래치들(LC) 사이에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)이 서로 이웃하여 배치될 수 있다. 제2 영역(R2)과 인접한 제1 영역(R1)의 가장자리에는 래치들(LC)의 행이 배치될 수 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제2 영역(R2)에서 제2 방향(SD)을 따라서 복수개(예컨대, 4개)의 행을 가지는 매트릭스 형태로 배치될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 이웃할 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제1 영역(R1)의 가장자리에 배치된 래치들(LC)의 행과 이웃할 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 비트 라인 선택 트랜지스터들(HVN_BL)과 이웃하지 않는다.
도 7a는 도 6의 B 부분에 배치되는 트랜지스터들의 일 예를 나타낸 평면도이고, 도 7b는 도 7a에 제1 배선층이 추가된 평면도이고, 도 7c는 도 7b에 제2 배선층이 추가된 평면도이다. 도 8a는 도 6의 C 부분에 배치되는 트랜지스터들의 일 예를 나타낸 평면도이고, 도 8b는 도 8a에 제1 배선층이 추가된 평면도이고, 도 8c는 도 8b에 제2 배선층이 추가된 평면도이다.
도 6 및 도 7a를 참조하면, 제1 영역(R1)에서 제2 방향(SD)을 따라서 배치된 한 쌍의 래치들(LC) 사이에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)이 제2 방향(SD)으로 서로 이웃하여 배치될 수 있다. 비트 라인 선택 트랜지스터들(HVN_BL) 각각은 제1 방향(FD)으로 활성 영역(ACT1)을 가로지르는 게이트(G1), 게이트(G1) 양측 활성 영역(ACT1)에 마련된 소스 영역(S1) 및 드레인 영역(D1)을 포함하여 구성될 수 있다.
한 쌍의 래치들(LC) 사이의 구간에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)만 배치되고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 배치되지 않는다.
도 6, 도 7a 및 도 7b를 참조하면, 비트 라인 선택 트랜지스터들(HVN_BL) 상부의 제1 배선층에 제1 배선들(M1)이 배치될 수 있다. 제1 배선들(M1)은 제1 컨택들(CNT1)을 통해서 비트 라인 선택 트랜지스터들(HVN_BL)의 게이트들(G1), 소스 영역들(S1) 및 드레인 영역들(D1)에 연결될 수 있다.
비트 라인 선택 트랜지스터들(HVN_BL)의 제1 방향(FD) 폭 내에 배선 트랙들(T1-T4)이 위치할 수 있다. 한 쌍의 래치들(LC) 사이의 구간에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)만 배치되고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 배치되지 않으므로, 상기 구간에서 제1 배선층에 비트 라인 선택 트랜지스터들(HVN_BL)에 연결되는 제1 배선들(M1)만 배치되고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제1 배선들(M1)은 배치되지 않을 것이다. 이에 따라, 상기 구간에 배치되는 제1 배선(M1)의 개수가 도 5b를 참조로 하여 설명된 비교예보다 적어지게 되어, 제1 배선들(M1)을 배선 트랙들(T1-T4)에 맞추어서 모두 배치 가능할 것이다.
도 6, 도 7a 내지 도 7c를 참조하면, 제1 배선층 상부의 제2 배선층에 제2 배선들(M2)이 배치될 수 있다. 제2 배선들(M2)은 제2 컨택들(CNT2)을 통해서 제1 배선들(M1)에 연결될 수 있다.
한 쌍의 래치들(LC) 사이의 구간에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)만 배치되고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 배치되지 않으므로, 상기 구간에서 제2 배선층에 비트 라인 선택 트랜지스터들(HVN_BL)에 연결되는 제2 배선들(M2)만 배치되고 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제2 배선들(M2)은 배치되지 않을 것이다. 이에 따라, 상기 구간에서 배치되는 제2 배선(M2)의 개수가 도 5c를 참조로 하여 설명된 비교예보다 적어지게 되어, 제2 배선들(M2)의 폭 및 제2 배선들(M2) 간 간격을 넓힐 수 있을 것이다.
도 6 및 도 8a를 참조하면, 제2 영역(R2)에서 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 제2 방향(SD)으로 서로 이웃하여 배치되어 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL) 각각은 제1 방향(FD)으로 활성 영역(ACT2)을 가로지르는 게이트(G2), 게이트(G2) 양측 활성 영역(ACT2)에 마련된 소스 영역(S2) 및 드레인 영역(D2)을 포함하여 구성될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 소스 영역들(S2)은 비트 라인들에 각각 연결될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 드레인 영역들(D2)은 소거 전압에 공통으로 연결될 수 있다. 제2 방향(SD)으로 이웃하는 한 쌍의 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 단일 활성 영역(ACT2)에 배치되고, 드레인 영역(D2)을 공유할 수 있다.
도 6, 도 8a 내지 도 8b를 참조하면, 소거 바이어스 패스 트랜지스터들(HVN_GIDL) 상부의 제1 배선층에 제1 배선들(M1)이 배치될 수 있다. 제1 배선들(M1)은 제1 컨택들(CNT1)을 통해서 소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 게이트들(G2), 소스 영역들(S2) 및 드레인 영역들(D2)에 연결될 수 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL)의 제1 방향(FD) 폭 내에 배선 트랙들(T1-T4)이 위치할 수 있다. 제2 영역(R2)에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)만 배치되고 비트 라인 선택 트랜지스터들(HVN_BL)은 배치되지 않으므로, 제2 영역(R2)에서 제1 배선층에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제1 배선들(M1)만 배치되고 비트 라인 선택 트랜지스터들(HVN_BL)에 연결되는 제1 배선들(M1)은 배치되지 않을 것이다. 이에 따라, 제2 방향(SD)으로 인접한 한 쌍의 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 대응하는 구간에 배치되는 제1 배선(M1)의 개수는 도 5b를 참조로 하여 설명된 비교예보다 적어지게 되고, 제1 배선들(M1)을 배선 트랙들(T1-T4)을 이용하여 모두 배치 가능할 것이다. 따라서, 필요한 배선 트랙의 개수를 맞추기 위해서 활성 영역을 서로 어긋나게 배치할 필요가 없게 되어, 제2 방향(SD)으로 인접한 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 단일 활성 영역(ACT2)에 배치할 수 있고 드레인 영역(D2)을 공유할 수 있는 것이다. 그러므로, 소거 바이어스 패스 트랜지스터들(HVN_GIDL)이 드레인 영역(D)을 공유하지 못하는 경우와 비교해서 반도체 메모리 장치의 사이즈를 줄일 수 있을 것이다.
도 6, 도 8a 내지 도 8c를 참조하면, 제1 배선층 상부의 제2 배선층에 제2 배선들(M2)이 배치될 수 있다. 제2 배선들(M2)은 제2 컨택들(CNT2)을 통해서 제1 배선들(M1)에 연결될 수 있다.
제2 영역(R2)에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)만 배치되고 비트 라인 선택 트랜지스터들(HVN_BL)은 배치되지 않으므로, 제2 영역(R2)에서 제2 배선층에 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제2 배선들(M2)만 배치되고 비트 라인 선택 트랜지스터들(HVN_BL)에 연결되는 제2 배선들(M2)은 배치되지 않을 것이다. 이에 따라, 제2 방향(SD)으로 인접한 한 쌍의 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 대응하는 구간에 배치되는 제2 배선(M2)의 개수가 도 5c를 참조로 하여 설명된 비교예보다 적어지게 되어, 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 연결되는 제2 배선들(M2)의 폭 및 제2 배선들(M2) 간 간격을 넓힐 수 있을 것이다. 소거 전압을 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 전달하는데 사용되는 제2 배선(M2_Verase)의 폭을 넓힐 수 있으므로 소거 전압이 제2 배선(M2_Verase)을 통해서 소거 바이어스 패스 트랜지스터들(HVN_GIDL)에 전달되는 과정에서 크기가 감소되는 것을 억제하여 소거 동작을 안정화시킬 수 있다. 또한, 높은 레벨의 소거 전압이 로딩되는 제2 배선(M2_Verase)과 인접한 다른 제2 배선들(M2)간 간격을 넓힐 수 있으므로 제2 배선(M2_Verase)에 로딩되는 소거 전압과 인접한 다른 제2 배선(M2)에 로딩되는 신호 또는 바이어스간 간섭을 줄이어 반도체 메모리 장치의 동작 특성을 개선할 수 있다. 요컨대, 반도체 메모리 장치의 사이즈 증가 없이 배선의 폭 및 배선들간 간격을 늘리어 이에 따라 배선 부하 및 및 배선들간 간섭을 줄임으로써 향상된 동작 특성을 갖는 반도체 메모리 장치를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 페이지 버퍼 회로의 배치를 개략적으로 나타낸 평면도이다.
도 9를 참조하면, 기판(10)에 비트 라인들(BL)의 신장 방향인 제2 방향(SD)을 따라서 2개의 제1 영역들(R1) 및 1개의 제2 영역(R2)이 마련될 수 있다. 제1 영역들(R1)은 제2 방향(SD)을 따라서 배치될 수 있고, 제2 영역(R2)은 제1 영역들(R1) 사이에 배치될 수 있다.
래치들(LC) 및 비트 라인 선택 트랜지스터들(HVN_BL)은 제1 영역들(R1)에 배치될 수 있다. 제1 영역들(R1) 각각에서 래치들(LC)은 복수개(예컨대, 2개)의 행을 가지는 매트릭스 형태로 배치될 수 있다. 비트 라인 선택 트랜지스터들(HVN_BL)은 래치들(LC)의 인접한 두 개의 행 사이에 배치될 수 있다. 래치들(LC)의 인접한 두 개의 행 사이에 비트 라인 선택 트랜지스터들(HVN_BL)의 두 개의 행이 배치될 수 있다. 제2 방향(SD)으로 인접하는 한 쌍의 래치들(LC) 사이에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)이 서로 이웃하여 배치될 수 있다. 제2 영역(R2)과 인접한 제1 영역들(R1) 각각의 가장자리에는 래치들(LC)의 행이 배치될 수 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제2 영역(R2)에 배치될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제2 방향(SD)을 따라 복수개(예컨대, 4개)의 행을 가지는 매트릭스 형태로 배치될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 이웃할 수 있다. 제2 영역(R2)의 제2 방향(SD) 양측 가장자리에 배치된 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제1 영역들(R1)의 가장자리에 배치된 래치들(LC)의 행들과 이웃할 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 비트 라인 선택 트랜지스터들(HVN_BL)과 이웃하지 않는다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 페이지 버퍼 회로의 배치를 개략적으로 나타낸 평면도이다.
도 10을 참조하면, 기판(10)에 비트 라인들(BL)의 신장 방향인 제2 방향(SD)을 따라서 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)이 정의될 수 있다. 제2 영역(R2)은 제3 영역(R3)과 인접할 수 있다. 제2 영역(R2)은 제1 영역(R1)과 소정 간격을 갖고 이격될 수 있다.
래치들(LC) 및 비트 라인 선택 트랜지스터들(HVN_BL)은 제1 영역들(R1)에 배치될 수 있다. 래치들(LC)은 제2 방향(SD)을 따라서 복수개(예컨대, 4개)의 행을 가지는 매트릭스의 형태로 배치될 수 있다. 래치들(LC)의 인접한 두 개의 행 사이에 비트 라인 선택 트랜지스터들(HVN_BL)이 배치될 수 있다. 비트 라인 선택 트랜지스터들(HVN_BL)은 래치들(LC)의 인접한 두 개의 행 사이에서 두 개의 행으로 배치될 수 있다. 제2 방향(SD)으로 인접한 한 쌍의 래치들(LC) 사이에 한 쌍의 비트 라인 선택 트랜지스터들(HVN_BL)이 서로 인접하여 배치될 수 있다.
소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제2 영역(R2)에 배치될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제2 방향(SD)을 따라 복수개(예컨대, 4개)의 행을 가지는 매트릭스 형태로 배치될 수 있다. 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 이웃할 수 있다. 비트 라인 선택 트랜지스터들(HVN_BL)과 소거 바이어스 패스 트랜지스터들(HVN_GIDL)은 서로 이웃하지 않는다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 11을 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(LS)가 메모리 구조체(CS) 하부에 배치될 수 있다.
로직 구조체(LS)는 기판(10) 상에 배치될 수 있다. 메모리 구조체(CS)는 소스 플레이트(11) 상에 배치될 수 있고, 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 소스 플레이트(11)는 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 기판(10)과 달리, 소스 플레이트(11)는 로직 구조체(LS) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
로직 구조체(LS)는 로직 회로(20), 배선들(M1,M2) 및 절연막(30)을 포함할 수 있다. 로직 회로(20)는 소자분리막(10A)에 의해 정의된 기판(10)의 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(20)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(20)는 도 6 내지 도 10을 참조로 하여 설명된 구조를 갖는 페이지 버퍼 회로를 포함할 수 있다.
기판(10) 상에 절연막(30)이 마련되어 로직 회로(20)를 덮을 수 있다. 절연막(30)은 실리콘 산화물, 예를 들어 HDP(high Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다. 절연막(30) 내부에 복수의 배선들(M1,M2)이 배치될 수 있다. 배선들(M1,M2)은 로직 회로(20) 상부의 제1 배선층에 마련된 제1 배선들(M1) 및 제1 배선층 상부의 제2 배선층에 마련된 제2 배선들(M2)을 포함할 수 있다. 제1 배선들(M1)은 제1 컨택들(CNT1)을 통해서 로직 회로(20)에 연결될 수 있다. 제2 배선들(M2)은 제2 컨택들(CNT2)을 통해서 제1 배선들(M1)에 연결될 수 있다.
메모리 구조체(CS)는 소스 플레이트(11) 상에 배치된 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)을 포함할 수 있다.
전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들을 구성할 수 있다. 전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH)은 전극막들(40) 및 층간절연막들(42)을 관통하여 소스 플레이트(11)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(50) 및 게이트절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(52)은 채널층(50)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(52)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
수직 채널들(CH), 교대로 적층된 전극막들(40)과 층간절연막들(42) 상부에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 컨택들(BLC)을 통해서 수직 채널들(CH)의 채널층들(50)에 연결될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배치될 수 있다. 비트 라인들(BL) 상부에 배선들(M3)이 배치될 수 있다. 배선들(M3)은 컨택들(CNT3)을 통해서 비트 라인들(BL)에 연결될 수 있다. 배선(M3)은 컨택(CNT4)을 통해서 로직 구조체(LS)의 배선(M2)에 연결될 수 있다. 배선(M3)은 비트 라인들(BL)과 로직 구조체(LS)의 로직 회로(20) 사이를 연결하는 전기적 경로를 제공할 수 있다. 비트 라인들(BL)에 연결되는 로직 회로(20)의 부분은 페이지 버퍼 회로에 해당할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 12를 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 로직 구조체(LS)가 메모리 구조체(CS)의 상부에 배치될 수 있다.
메모리 구조체(CS)와 로직 구조체(LS)는 개별적으로 제작된 후에 서로 본딩될 수 있다. 메모리 구조체(CS)는 소스 플레이트(11) 상에 제작될 수 있다. 로직 구조체(LS)는 기판(10) 상에 제작될 수 있다. 기판(10) 및 소스 플레이트(11)는 서로 동일한 물질로 구성될 수 있다. 기판(10) 및 소스 플레이트(11)는 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 구조체(LS)는 상부면에 복수의 제1 패드들(PAD1)을 구비할 수 있다. 메모리 구조체(CS)는 상부면에 복수의 제2 패드들(PAD2)을 구비할 수 있다. 제1 패드들(PAD1)은 컨택(CNT5), 제2 배선(M2), 컨택(CNT2), 제1 배선(M1), 컨택(CNT1)을 통해서 로직 회로(20)에 연결될 수 있다. 제2 패드들(PAD2)은 컨택들(CNT6)을 통해서 비트 라인들(BL)에 연결될 수 있다. 로직 구조체(LS)의 상부면과 메모리 구조체(CS)의 상부면이 서로 본딩되어 제1 패드들(PAD1)과 제2 패드들(PAD2)이 서로 연결될 수 있다. 이로써, 비트 라인들(BL)과 로직 구조체(LS)의 로직 회로(20) 사이를 연결하는 전기적 경로가 구성될 수 있다. 비트 라인들(BL)에 연결되는 로직 회로(20)의 부분은 페이지 버퍼 회로에 해당할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 메모리 셀 어레이; 및
    제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들;
    상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들; 및
    상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함하며,
    상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 비트 라인 선택 트랜지스터들 및 상기 래치들은 제1 영역에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 제2 영역에 배치되되, 상기 제1 영역과 상기 제2 영역은 상기 제2 방향을 따라서 배치되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제2 영역이 상기 제1 영역의 가장자리에 인접하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 래치들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 비트 라인 선택 트랜지스터들은 상기 래치들의 인접한 두 개의 행 사이에 배치되고,
    상기 제2 영역과 인접한 상기 제1 영역의 가장자리에 상기 래치들의 행이 배치되는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 비트 라인 선택 트랜지스터들 및 상기 래치들은 제1 영역에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 제2 영역에 배치되되, 상기 제2 영역은 상기 페이지 버퍼 회로를 제어하는 주변 회로가 위치하는 제3 영역과 인접하는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 비트 라인 선택 트랜지스터들 및 상기 래치들은 상기 제2 방향을 따라서 배치되는 한 쌍의 제1 영역들에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 상기 제1 영역들 사이의 제2 영역에 배치되는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 래치들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 비트 라인 선택 트랜지스터들은 상기 래치들의 인접한 두 개의 행 사이에 배치되고,
    상기 제2 영역과 인접한 상기 제1 영역들의 가장자리에 상기 래치들의 행이 배치되는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 제1 방향 및 상기 제2 방향으로 서로 이웃하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 각각 소거 전압과 연결되는 드레인 영역, 비트 라인과 연결되는 소스 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 게이트를 포함하며,
    상기 제2 방향으로 이웃하는 한 쌍의 소거 바이어스 패스 트랜지스터들은 드레인 영역을 공유하는 반도체 메모리 장치.
  10. 기판 상에 배치된 페이지 버퍼 회로;
    상기 페이지 버퍼 회로 상부의 소스 플레이트 상에 배치되고, 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 페이지 버퍼 회로에 연결되는 메모리 셀 어레이;를 포함하며,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들;
    상기 비트 라인 선택 트랜지스터들에 연결되는 래치들; 및
    상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함하고,
    상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 기판은 상기 제2 방향을 따라서 배치되는 제1 영역 및 제2 영역을 포함하고,
    상기 래치들 및 상기 비트 라인 선택 트랜지스터들은 상기 제1 영역에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 상기 제2 영역에 배치되는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 래치들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 비트 라인 선택 트랜지스터들은 상기 래치들의 인접한 두 개의 행 사이에 배치되고,
    상기 제2 영역과 인접한 상기 제1 영역의 가장자리에 상기 래치들의 행이 배치되는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 제1 방향 및 상기 제2 방향으로 서로 이웃하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 각각 소거 전압과 연결되는 드레인 영역, 비트 라인과 연결되는 소스 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 게이트를 포함하며,
    상기 제2 방향으로 이웃하는 한 쌍의 소거 바이어스 패스 트랜지스터들은 드레인 영역을 공유하는 반도체 메모리 장치.
  15. 제10 항에 있어서, 상기 기판은 상기 제2 방향을 따라서 배치되는 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 비트 라인 선택 트랜지스터들 및 상기 래치들은 상기 제1 영역에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 제2 영역에 배치되고, 상기 페이지 버퍼 회로를 제어하는 주변 회로는 상기 제3 영역에 배치되되, 상기 제2 영역은 제3 영역과 인접하는 반도체 메모리 장치.
  16. 메모리 셀 어레이, 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 메모리 셀 어레이에 연결되는 제1 패드들을 포함하는 셀 웨이퍼; 및
    페이지 버퍼 회로 및 상기 페이지 버퍼 회로에 연결되는 제2 패드들을 포함하고, 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 셀 웨이퍼 상에 본딩된 페리 웨이퍼;를 포함하며,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 연결되는 비트 라인 선택 트랜지스터들;
    상기 비트 라인 선택 트랜지스터들에 연결되는 래치들; 및
    상기 비트 라인들에 연결되며 소거 동작시 상기 비트 라인들에 소거 전압을 전달하는 소거 바이어스 패스 트랜지스터들을 포함하고,
    상기 소거 바이어스 패스 트랜지스터들과 상기 비트 라인 선택 트랜지스터들은 서로 다른 영역에 배치되며 서로 이웃하지 않는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 페리 웨이퍼는 상기 제2 방향을 따라서 배치되는 제1 영역 및 제2 영역을 포함하고,
    상기 래치들 및 상기 비트 라인 선택 트랜지스터들은 상기 제1 영역에 배치되고, 상기 소거 바이어스 패스 트랜지스터들은 상기 제2 영역에 배치되는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 래치들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 비트 라인 선택 트랜지스터들은 상기 래치들의 인접한 두 개의 행 사이에 배치되고,
    상기 제2 영역과 인접한 상기 제1 영역의 가장자리에 상기 래치들의 행이 배치되는 반도체 메모리 장치.
  19. 제17 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 상기 제2 방향을 따라서 복수의 행을 가지는 매트릭스 형태로 배치되고, 상기 제1 방향 및 상기 제2 방향으로 서로 이웃하는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 소거 바이어스 패스 트랜지스터들은 각각 소거 전압과 연결되는 드레인 영역, 비트 라인과 연결되는 소스 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 게이트를 포함하며,
    상기 제2 방향으로 이웃하는 한 쌍의 소거 바이어스 패스 트랜지스터들은 드레인 영역을 공유하는 반도체 메모리 장치.
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