KR20120121166A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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KR20120121166A
KR20120121166A KR1020110038983A KR20110038983A KR20120121166A KR 20120121166 A KR20120121166 A KR 20120121166A KR 1020110038983 A KR1020110038983 A KR 1020110038983A KR 20110038983 A KR20110038983 A KR 20110038983A KR 20120121166 A KR20120121166 A KR 20120121166A
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Abstract

본 발명은, 비트라인들이 각각 연결된 다수의 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들; 서로 이웃하는 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들; 상기 메모리 블럭들 중 첫 번째 메모리 블럭의 비트라인에 연결된 페이지 버퍼 그룹; 및 프로그램, 독출 또는 소거 동작 시 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 스위칭 소자들을 제어하기 위한 스위칭 제어회로를 포함하는 반도체 장치로 이루어진다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 반도체 장치의 동작 시, 비트라인들의 로딩(loading)을 감소시키기 위한 것이다.
반도체 장치는 데이터가 저장되는 다수의 메모리 블럭들을 포함한다. 메모리 블럭들이 모여 하나의 플레인(plane)을 이루며, 하나 또는 다수의 플레인들이 모여 메모리 셀 어레이를 이룬다. 하나의 플레인으로 이루어진 메모리 셀 어레이를 싱글 플레인 타입(single plane type)이라 하며, 다수의 플레인들로 이루어진 메모리 셀 어레이를 멀티 플레인 타입(multi plane type)이라 한다. 최근에는 대용량화를 위하여 멀티 플레인 타입의 반도체 장치를 주로 사용한다. 각 플레인의 구조는 서로 동일하므로, 하나의 플레인에 대하여 구체적으로 설명하면 다음과 같다.
도 1은 종래 기술에 따른 문제점을 설명하기 위한 메모리 셀 어레이의 블럭도이다.
도 1을 참조하면, 플레인(10)은 다수의 메모리 블럭들(제1 내지 제k 메모리 블럭들)을 포함한다. 제1 내지 제k 메모리 블럭들 각각은, 비트라인과 공통 소오스 라인 사이에 연결된 다수의 셀 스트링들(미도시)로 이루어진다. 셀 스트링들 또한 서로 동일한 구조로 이루어지는데, 하나의 셀 스트링을 구체적으로 설명하면 다음과 같다. 셀 스트링은, 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함한다. 드레인 셀렉트 트랜지스터는 비트라인(BL)에 연결되고, 소오스 셀렉트 트랜지스터는 공통 소오스 라인에 각각 연결된다.
특히, 비트라인들(BL)은 서로 다른 메모리 블럭에 공유된다. 구체적으로, 제1 메모리 블럭의 첫 번째 셀 스트링에 연결된 비트라인에는 제2 메모리 블럭의 첫 번째 셀 스트링, 제3 메모리 블럭의 첫 번째 셀 스트링, 제k 메모리 블럭의 첫 번째 셀 스트링이 공통으로 연결된다. 즉, 각각의 비트라인(BL)에는 서로 다른 메모리 블럭들에 포함된 동일한 순번의 셀 스트링들이 공통으로 연결된다. 따라서, 비트라인들(BL)은 제1 내지 제k 메모리 블럭의 길이만큼 연장되어야 한다. 이로 인해, 선택된 어느 하나의 메모리 블럭을 동작시킬 때, 선택된 메모리 블럭 이외의 나머지 비선택된 메모리 블럭에 대한 비트라인의 로딩(loading)이 추가로 발생한다. 제1 메모리 블럭의 프로그램 동작을 예로 들면, 제1 메모리 블럭에 연결된 비트라인들 중 선택된 비트라인들에는 접지전압 레벨의 프로그램 허용전압을 인가하고, 비선택된 비트라인들에는 전원전압 레벨의 프로그램 금지전압을 인가한다. 이때, 제1 내지 제 k 메모리 블럭들에 공유된 비선택된 비트라인들의 전위를 프로그램 금지전압 레벨로 높여야 하는데, 제1 내지 제k 메모리 블럭들에 공유된 비트라인의 전체 길이에 해당되는 로딩(LD)으로 인하여 프로그램 금지전압 레벨로 높이기가 어려워지고 있다. 즉, 비트라인의 로딩(LD)이 증가할수록 비트라인들을 프리차지할 때 전류소모가 증가하게 되고, 해당 비트라인들의 전위를 목표레벨까지 높이는데 걸리는 시간 또한 증가하며, 비트라인들을 디스차지하는 동작에서도 비트라인들의 전위를 목표레벨까지 낮추는데 걸리는 시간이 증가하게 된다. 또한, 리드(read) 또는 검증(verify) 동작 시, 비트라인의 로딩(LD)이 증가할수록 비트라인의 전위를 세밀하게 검출하기가 어려워지므로 데이터에 대한 신뢰도가 저하될 수 있다.
본 발명이 해결하려는 과제는, 메모리 블럭들에 공유된 비트라인들을 각 메모리 블럭들 사이에서 차단시킴으로써, 비트라인들의 로딩(loading)을 감소시키는데 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, 비트라인들이 각각 연결된 다수의 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들; 서로 이웃하는 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들; 상기 메모리 블럭들 중 첫 번째 메모리 블럭의 비트라인에 연결된 페이지 버퍼 그룹; 및 프로그램, 독출 또는 소거 동작 시 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 스위칭 소자들을 제어하기 위한 스위칭 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 비트라인들이 각각 연결된 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들을 포함하는 제1 플레인 및 제2 플레인; 서로 이웃한 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들; 상기 제1 및 제2 플레인들의 첫 번째 메모리 블럭의 비트라인들에 연결된 페이지 버퍼 그룹; 및 프로그램, 독출 또는 소거 동작 시, 상기 제1 플레인에 포함된 선택된 메모리 블럭의 비트라인과 상기 제2 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 스위칭 소자들을 제어하기 위한 스위칭 제어회로를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는, 비트라인들이 각각 연결된 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들을 포함하는 제1 플레인 및 제2 플레인; 서로 이웃한 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들; 상기 제1 및 제2 플레인들의 첫 번째 메모리 블럭들의 비트라인들에 연결된 페이지 버퍼 그룹; 프로그램, 독출 또는 소거 동작 시, 상기 제1 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 제1 플레인에 포함된 스위칭 소자들을 제어하기 위한 제1 스위칭 제어회로; 및 상기 프로그램, 독출 또는 소거 동작 시, 상기 제2 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 제2 플레인에 포함된 스위칭 소자들을 제어하기 위한 제2 스위칭 제어회로를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 동작방법은, 명령신호 및 어드레스에 응답하여, 일렬로 배치된 다수의 메모리 블럭들 중 하나의 메모리 블럭을 선택하는 단계; 상기 선택된 메모리 블럭과 페이지 버퍼 그룹 사이의 메모리 블럭들에 연결된 비트라인들을 모두 상기 페이지 버퍼 그룹에 연결하고, 나머지 메모리 블럭들의 비트라인들은 서로 차단시키는 단계; 및 상기 선택된 메모리 블럭에 대한 프로그램, 독출 또는 소거 동작을 수행하는 단계를 포함한다.
본 발명은, 반도체 소자의 동작 시 비트라인들의 로딩(loading)을 감소시킬 수 있으므로, 비트라인들의 프리차지 및 디스차지 동작 시간을 단축시킬 수 있으며, 급격한 전류소모를 방지시킬 수 있다. 또한, 비트라인들의 로딩을 감소시킴으로써, 프로그램, 리드 및 검증 동작에 대한 신뢰도를 개선할 수 있다.
도 1은 종래 기술에 따른 문제점을 설명하기 위한 메모리 셀 어레이의 블럭도이다.
도 2는 본 발명의 개념을 설명하기 위한 메모리 셀 어레이의 블럭도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 4는 도 3의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 개념을 설명하기 위한 메모리 셀 어레이의 블럭도이다.
도 2를 참조하면, 플레인(200)은 다수의 메모리 블럭들(제1 내지 제k 메모리 블럭들) 및 각 메모리 블럭들 사이에 배치된 다수의 스위칭 회로들(제1 내지 제k 스위칭 회로들)을 포함한다.
제1 내지 제k 메모리 블럭들 각각은 비트라인들(BL)을 서로 공유하며, 제1 내지 제k 스위칭 회로들은 제1 내지 제k 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결되어, 서로 다른 메모리 블럭들에 연결된 비트라인들을 서로 연결하거나 차단하는 기능을 한다.
제1 내지 제k 스위칭 회로들의 동작을 구체적으로 설명하면 다음과 같다.
제1 메모리 블럭이 선택된 경우, 제1 스위칭 회로를 비활성화한다. 제1 스위칭 회로가 비활성화되면, 제1 메모리 블럭 방향에서 비트라인들(BL)에 인가되는 전압이 제1 메모리 블럭까지만 전달된다. 이때, 나머지 제2 내지 제k 스위칭 회로들은 활성화 또는 비활성화해도 무관하지만, 만약에 있을 비트라인들(BL)의 누설을 방지하기 위하여 비활성화시키는 것이 바람직하다. 플레인(200)에 포함된 비트라인들(BL) 전체의 로딩(LD1+LD2+LD3+...+LDk)을 '1'이라 할 때, 제1 메모리 블럭이 선택되고 제1 스위칭 회로가 비활성화되면, 실질적으로 전압이 인가되는 비트라인의 길이가 짧아지므로, 비트라인들(BL)의 로딩은 전체 로딩(LD1+LD2+LD3+...+LDk)의 1/k인 'LD1'로 낮아진다. 따라서, 비트라인들(BL)의 전위를 목표레벨까지 높이는(예컨대, 프리차지) 동작시간을 단축할 수 있으며, 급격한 전류소모 증가(peak current)를 방지할 수 있다. 또한, 비트라인들(BL)의 전위를 낮추는(예컨대, 디스차지) 동작시간도 단축할 수 있다.
제2 메모리 블럭이 선택된 경우에는, 제1 스위칭 회로는 활성화하고 제2 스위칭 회로를 비활성화한다. 제1 스위칭 회로가 활성화되고 제2 스위칭가 비활성화되면, 제1 메모리 블럭 방향에서 비트라인들(BL)에 인가되는 전압은 제1 메모리 블럭을 지나 제2 메모리 블럭까지 전달된다. 이때, 나머지 제3 내지 제k 스위칭 회로들은 활성화 또는 비활성화해도 무관하지만, 만약에 있을 비트라인들(BL)의 누설을 방지하기 위하여 비활성화시키는 것이 바람직하다. 플레인(200)에 포함된 비트라인들(BL) 전체의 로딩(LD1+LD2+LD3+...+LDk)을 '1'이라 할 때, 제2 메모리 블럭이 선택되면 비트라인들(BL)의 로딩은 전체 로딩(LD1+LD2+LD3+...+LDk)의 2/k인 'LD1+LD2'로 낮아진다. 따라서, 비트라인들(BL)의 전위를 목표레벨까지 높이는 동작시간을 단축할 수 있으며, 급격한 전류소모 증가(peak current)를 방지할 수 있다. 또한, 비트라인들(BL)의 전위를 낮추는 동작시간도 단축할 수 있다.
제3 메모리 블럭이 선택된 경우에는, 제1 및 제2 스위칭 회로들은 활성화하고 제3 스위칭 회로는 비활성화한다. 제1 및 제2 스위칭 회로들이 활성화되고 제3 스위칭가 비활성화되면, 제1 메모리 블럭 방향에서 비트라인들(BL)에 인가되는 전압은 제1 및 제2 메모리 블럭들을 지나 제3 메모리 블럭까지 전달된다. 이때, 나머지 제4 내지 제k 스위칭 회로들은 활성화 또는 비활성화해도 무관하지만, 만약에 있을 비트라인들(BL)의 누설을 방지하기 위하여 비활성화시키는 것이 바람직하다. 플레인(200)에 포함된 비트라인들(BL) 전체의 로딩(LD1+LD2+LD3+...+LDk)을 '1'이라 할 때, 제3 메모리 블럭이 선택되면 비트라인들(BL)의 로딩은 전체 로딩(LD1+LD2+LD3+...+LDk)의 3/k인 'LD1+LD2+LD3'으로 낮아진다. 따라서, 비트라인들(BL)의 전위를 목표레벨까지 높이는 동작시간을 단축할 수 있으며, 급격한 전류소모 증가(peak current)를 방지할 수 있다. 또한, 비트라인들(BL)의 전위를 낮추는 동작시간도 단축할 수 있다.
제k 메모리 블럭이 선택된 경우에는, 제1 내지 제k-1 스위칭 회로들은 활성화하고 제k 스위칭 회로는 비활성화한다. 제1 내지 제k-1 스위칭 회로들이 활성화되고 제k 스위칭가 비활성화되면, 제1 메모리 블럭 방향에서 비트라인들(BL)에 인가되는 전압은 제1 내지 제k-1 메모리 블럭들을 지나 제k 메모리 블럭까지 전달된다. 제k 메모리 블럭이 플레인(200)에 포함된 메모리 블럭들 중 마지막 순번의 블럭, 즉 비트라인들(BL)에 전압을 공급하는 페이지 버퍼(미도시)와 가장 멀리 배치된 블럭이면, 비트라인들(BL)의 로딩(LD1+LD2+LD3+...+LDk)은 '1'이 된다.
상술한 바와 같이, 선택된 메모리 블럭에 따라 비트라인들의 로딩을 낮출 수 있으므로, 비트라인들(BL)의 프리차지 또는 디스차지 동작시간을 단축할 수 있으며, 급격한 전류소모(peak current)를 방지할 수 있다.
다음은, 본 발명의 개념을 반도체 장치에 적용한 실시예를 구체적으로 설명하도록 한다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 3을 참조하면, 싱글 플레인 타입(single plane type)의 반도체 장치가 도시되어 있다. 구체적으로, 반도체 장치는 메모리 셀 어레이(310), 메모리 셀 어레이(310)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(330, 340, 350, 360, 370, 380, 390) 및 회로그룹(330, 340, 350, 360, 370, 380, 390)을 제어하도록 구성된 제어회로(320)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(330), 어드레스 카운더(340), 로우 디코더(350), 페이지 버퍼 그룹(360), 컬럼 선택 회로(370), 입출력 회로(380) 및 패스/페일 판단회로(390)를 포함한다.
메모리 셀 어레이(310)는 하나의 플레인으로 이루어진 싱글 플레인 타입(single plane type)으로 구성된다. 플레인은 다수의 제1 내지 제k 메모리 블럭들(MB1 내지 MBk)과 제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk)을 포함한다. 구체적으로, 제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk) 각각은 제1 내지 제k 메모리 블럭들(MB1 내지 MBk) 사이마다 배치되며, 선택신호들(SEL1 내지 SELk)에 응답하여 제1 내지 제k 메모리 블럭들(MB1 내지 MBk)이 공유하는 비트라인들(BL)을 차단 또는 연결한다.
메모리 셀 어레이(310)를 구체적으로 설명하면 다음과 같다.
도 4는 도 3의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 메모리 셀 어레이는 페이지 버퍼 그룹(360) 방향으로부터 순차적으로 배치된 제1 메모리 블럭(MB1), 제1 스위칭 회로(CSC1), 제2 메모리 블럭(MB2), 제2 스위칭 회로(CSC2), ..., 제k 메모리 블럭(MBk) 및 제k 스위칭 회로(CSCk)를 포함한다.
제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk)은 제1 내지 제k 선택신호들(SEL1 내지 SELk)에 응답하여 동작한다. 예를 들어, 하이(high)의 제1 선택신호(SEL1)가 인가되면, 제1 스위칭 회로(CSC1)가 활성화되고, 이로 인해 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 간의 비트라인들(BL)이 서로 연결된다. 반대로, 로우(low)의 제1 선택신호(SEL1)가 인가되면 제1 스위칭 회로(CSC1)가 비활성화되고, 이로 인해 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 간의 비트라인들(BL)의 접속이 차단된다. 따라서, 제1 스위칭 회로(CSC1)에 하이의 제1 선택신호(SEL1)가 인가되고, 제2 스위칭 회로(CSC2)에 로우의 제2 선택신호(SEL2)가 인가되면 비트라인들(BL)은 제1 메모리 블럭(MB1) 및 제2 메모리 블럭(MB2)에만 연결된다.
메모리 블럭과 스위칭 회로를 더욱 구체적으로 설명하면 다음과 같다.
제1 내지 제k 메모리 블럭들(MB1 내지 MBk)은 서로 동일한 구조로 이루어지므로, 설명의 편의상 제1 메모리 블럭(MB1)을 구체적으로 설명하면 다음과 같다.
제1 메모리 블럭(MB1)은 비트라인들(BL1 내지 BLi)과 공통 소오스 라인(CSL) 사이에 연결된 다수의 셀 스트링들(ST)을 포함한다. 각각의 셀 스트링(ST)도 서로 동일한 구조로 이루어지므로, 하나의 셀 스트링(ST)을 예를 들어 설명하도록 한다. 셀 스트링(ST)은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(F11 내지 F1n) 및 소오스 셀렉트 트랜지스터(SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL1)에 연결되고, 소오스 셀렉트 트랜지스터(SST)의 소오스(source)는 공통 소오스 라인(CSL)에 연결된다. 서로 다른 셀 스트링들에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들(F11 내지 Fi1, ..., F1n 내지 Fin)의 게이트는 각각 제1 내지 제n 워드라인들(WLn)에 연결되며, 소오스 셀렉트 트랜지스터들(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결된다.
제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk)은 서로 동일한 구조로 이루어지므로, 설명의 편의상 제1 스위칭 회로(CSC1)를 구체적으로 설명하면 다음과 같다. 제1 스위칭 회로(CSC1)는 제1 선택신호(SEL1)에 응답하여 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 사이의 비트라인들(BL1 내지 BLi)을 서로 연결하거나 차단하는 스위칭 소자들(SW11 내지 SWi1)을 포함한다. 스위칭 소자들(SW11 내지 SWi1)은 NMOS 트랜지스터로 구현한다. 제1 선택신호(SEL1)가 하이(high)이면, 제1 스위칭 회로(CSC1)가 활성화되어 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 간의 비트라인들(BL1 내지 BLi)이 서로 연결된다. 반대로, 제1 선택힌호(SEL1)가 로우(low)이면, 제1 스위칭 회로(CSC1)가 비활성화되어 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 간의 비트라인들(BL1 내지 BLi)이 서로 차단된다. 따라서, 비트라인들(BL1 내지 BLi)에 전압을 공급하는 페이지 버퍼 그룹(360)이 제1 메모리 블럭(MB1)에 인접해 있으면, 비활화된 제1 스위칭 회로(CSC1)의해 비트라인들(BL1 내지 BLi)에 인가된 전압은 제1 메모리 블럭(MB1)까지만 전달된다.
제2 메모리 블럭(MB2)이 선택된 경우에는, 제1 스위칭 회로(CSC1)가 활성화되고 제2 스위칭 회로(CSC2)는 비활성화된다. 따라서, 비트라인들(BL1 내지 BLi)에 공급된 전압은 제1 및 제2 메모리 블럭들(MB1 및 MB2)까지만 전달된다. 이와 같은 방식으로, 제k 메모리 블럭(MBk)이 선택되면, 제k 스위칭 회로(CSCk)는 비활성화되고, 나머지 제1 내지 제k-1 스위칭 회로들(CSC1 내지 CSCk)은 활성화된다. 따라서, 제k 메모리 블럭(MBk)이 선택되면, 제k 스위칭 회로(CSCk)의 스위칭 소자들(SW1k 내지 SWik)은 모두 턴오프(turn off)되고, 나머지 스위칭 소자들(SW11 내지 SWi1, SW12 내지 SWi2, ..., SW1k-1 내지 SWik-1)은 모두 턴온(turn on)된다.
제어회로(320)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(360)에 포함된 페이지 버퍼들(미도시)을 제어하기 위한 페이지 버퍼 신호들(PBSIGNALS)을 출력한다. 또한, 제어회로(320)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스(RADD)와 컬럼 어드레스(CADD)를 출력한다. 또한, 제어회로(320)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(390)에서 출력되는 체크신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 생성 회로(330)는 제어회로(320)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들면, 전압 생성 회로(330)는 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
어드레스 카운터(340)는 제어회로(320)에서 출력된 로우 어드레스(RADD)에 응답하여, 메모리 블럭을 선택하기 위한 블럭 어드레스 신호(BADD)를 출력한다.
로우 디코더(350)는 블럭 선택 회로(351) 및 스위칭 제어회로(352)를 포함한다.
블럭 선택 회로(351)는, 블럭 어드레스 신호(BADD)에 응답하여, 전압 생성 회로(330)에서 생성된 동작 전압들(예, Vpgm, Vpass, Vread)을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
스위칭 제어회로(352)는, 블럭 어드레스 신호(BADD)에 응답하여 메모리 셀 어레이(310)의 제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk)을 제어하기 위한 제1 내지 제k 선택신호들(SEL1 내지 SELk)을 출력한다. 즉, 제1 스위칭 회로(CSC1)는 제1 선택신호(SEL1)에 응답하여 동작하고, 제2 스위칭 회로(CSC2)는 제2 선택신호(SEL2)에 응답하여 동작하며, 제k 스위칭 회로(CSCk)는 제k 선택신호(SELk)에 응답하여 동작한다.
예를 들어, 제1 메모리 블럭(MB1)이 선택되면, 스위칭 제어회로(352)는 로우(low)의 제1 선택신호(SEL1)를 출력하여 제1 스위칭 회로(CSC1)를 비활성화시킨다. 제1 스위칭 회로(CSC1)가 비활성화되면, 제1 메모리 블럭(MB1)과 제2 메모리 블럭(MB2) 사이의 비트라인들(BL)의 접속이 차단된다. 따라서, 페이지 버퍼 그룹(360)으로부터 출력되어 비트라인들(BL)에 공급된 전압은 제1 메모리 블럭(MB1)까지만 전달된다. 제1 메모리 블럭(MB1)이 선택된 경우, 제1 스위칭 회로(CSC1)에서 비트라인들(BL)을 차단하였으니, 나머지 제2 내지 제k 선택신호들(SEL2 내지 SELk)의 값은 어떤 값을 가져도 무관하다. 하지만, 만약에 있을 제1 스위칭 회로(CSC1)의 누설(leakage)을 대비하여, 나머지 제2 내지 제k 선택신호들(SEL2 내지 SELk)로 모두 로우(low)로 출력되도록 하는 것이 바람직하다.
제2 메모리 블럭(MB2)이 선택되면, 스위칭 제어회로(352)는 로우(low)의 제2 선택신호(SEL2)를 출력하여 제2 스위칭 회로(CSC2)를 비활성화시킨다. 이때, 비트라인들(BL)에 공급된 전압이 제2 메모리 블럭(MB2)까지 전달되어야 하므로, 스위칭 제어회로(352)는 로우(low)의 제2 선택신호(SEL2)를 출력할 때 하이(high)의 제1 선택신호(SEL1)을 출력해야 한다. 이로 인해, 제1 스위칭 회로(CSC1)는 활성화되고, 제2 스위칭 회로(CSC2)는 비활성화되므로, 비트라인들(BL)은 제1 및 제2 메모리 블럭들(MB1 및 MB2)에 공유된다. 따라서, 제2 메모리 블럭(MB2)이 선택되면, 비트라인들(BL)에 공급된 전압은 제1 및 제2 메모리 블럭들(MB1 및 MB2)에 공급된다. 제2 메모리 블럭(MB2)이 선택된 경우에도, 제2 스위칭 회로(CSC2)에서 비트라인들(BL)을 차단하였으니, 나머지 제3 내지 제k 선택신호들(SEL3 내지 SELk)은 어떠한 값을 가져도 무관하지만, 제2 스위칭 회로(CSC2)의 누설(leakage)을 대비하여, 나머지 제3 내지 제k 선택신호들(SEL3 내지 SELk)로 모두 로우(low)로 출력되도록 하는 것이 바람직하다.
제k 메모리 블럭(MBk)이 선택되면, 스위칭 제어회로(352)는 로우(low)의 제k 선택신호(SELk)를 출력하여 제k 스위칭 회로(CSCk)를 비활성화시킨다. 이때, 비트라인들(BL)에 공급된 전압이 제k 메모리 블럭(MBk)까지 전달되어야 하므로, 스위칭 제어회로(352)는 로우(low)의 제k 선택신호(SELk)를 출력할 때 하이(high)의 제1 내지 제k-1 선택신호들(SEL1 내지 SELk-1)을 출력해야 한다. 이로 인해, 제1 내지 제k-1 스위칭 회로들(CSC1 내지 CSCk-1)은 활성화되고, 제k 스위칭 회로(CSCk)는 비활성화되므로, 비트라인들(BL)은 제1 내지 제k 메모리 블럭들(MB1 내지 MBk)에 공유된다. 따라서, 제k 메모리 블럭(MBk)이 선택되면, 비트라인들(BL)에 공급된 전압은 제1 내지 제k 메모리 블럭들(MB1 내지 MBk)에 공급된다.
상술한 스위칭 제어회로(352)의 동작을 요약하면, 메모리 셀 어레이(310)에 포함된 제1 내지 제k 메모리 블럭들(MB1 내지 MBk) 중, 어느 하나의 메모리 블럭이 선택되면, 선택된 메모리 블럭의 순번부터 마지막 순번의 스위칭 회로들은 비활성화시키고, 첫번째 스위칭 회로부터 선택된 메모리 블럭의 이전 순번의 스위칭 회로들은 활성화시킨다. 이와 같이, 스위칭 회로들(CSC1 내지 CSCk)을 제어하면, 실질적으로 전압이 인가되는 비트라인들(BL)의 길이를 선택되는 메모리 블럭에 따라 조절할 수 있다. 따라서, 페이지 버퍼 그룹(360)으로부터 멀리 배치된 메모리 블럭보다, 가깝게 배치된 메모리 블럭이 선택될수록 비트라인 로딩(loading)을 감소시킬 수 있다.
페이지 버퍼 그룹(360)은 비트라인들(BL)에 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼 그룹(360)은 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(360)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BL)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들의 상태가 반영된 비트라인들(BL)의 전압을 이용하여 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(370)는 제어회로(320)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(360)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(370)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(360)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(390)에 전달하기도 한다.
입출력 회로(380)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(360)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(320)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(370)에 전달한다. 전달된 데이터를 컬럼 선택 회로(370)가 페이지 버퍼 그룹(360)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(380)는 페이지 버퍼 그룹(360)의 페이지 버퍼들로부터 컬럼 선택 회로(370)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(390)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFS)로 출력한다. 또한, 패스/페일 판단회로(390)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
상술한 일 실시 예에서는, 싱글 플레인 타입의 반도체 장치를 설명하였다. 싱글 플레인 타입에서는 페이지 버퍼 그룹(360)에 가까운 메모리 블럭이 선택되면 메모리 셀 어레이(310)의 비트라인 로딩(loading)을 감소시킬 수 있다. 따라서, 비트라인들(BL)의 프리차지(precharge) 또는 디스차지(discharge) 동작시 비트라인의 로딩을 감소시킬 수 있고, 동작시간도 단축할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 5를 참조하면, 멀티 플레인 타입(multi plane type)의 반도체 장치가 도시되어 있다. 두 개의 플레인을 포함한 듀얼 플레인 타입의 반도체 장치는, 메모리 셀 어레이(510), 메모리 셀 어레이(510)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(530, 540, 550, 560, 570, 580, 590) 및 회로그룹(530, 540, 550, 560, 570, 580, 590)을 제어하도록 구성된 제어회로(520)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(530), 어드레스 카운더(540), 로우 디코더(550), 페이지 버퍼 그룹(560), 컬럼 선택 회로(570), 입출력 회로(580) 및 패스/페일 판단회로(590)를 포함한다.
메모리 셀 어레이(510)는 제1 및 제2 플레인으로 이루어진 듀얼 플레인 타입(dual plane type)으로 구성된다. 특히, 도 4에서 상술한 하나의 플레인을 이등분하여 각각을 제1 플레인 및 제2 플레인으로 구현한다. 즉, 제1 메모리 블럭(도 4의 MB1)에 포함된 셀 스트링들 중, 반은 제1 플레인에 포함시키고, 나머지 반은 제2 플레인에 포함시킨다. 나머지 메모리 블럭들의 스트링들도 모두 제1 플레인과 제2 플레인에 각각 나누어 포함시킨다. 따라서, 반도체 장치의 동작시, 제1 메모리 블럭이 선택되면, 제1 플레인의 제1 메모리 블럭과 제2 플레인의 제1 메모리 블럭이 동시에 선택되도록 한다. 특히, 제1 플레인에서는 페이지 버퍼 그룹(560)으로부터 순차적으로 멀어지도록 제1 메모리 블럭, 제1 스위칭 회로(CSC1), 제2 메모리 블럭, 제2 스위칭 회로(CSC2), ..., 제k 메모리 블럭 및 제k 스위칭 회로(CSCk)를 배치하고, 제2 플레인에서는 제1 플레인과 반대 순서로 메모리 블럭들 및 스위칭 회로들을 배치시킨다. 즉, 제2 플레인에서는 페이지 버퍼 그룹(560)으로부터 순차적으로 멀어지도록 제k 메모리 블럭, 제k 스위칭 회로(CSCk), 제k-1 메모리 블럭, 제k-1 스위칭 회로(CSCk-1), ..., 제1 메모리 블럭 및 제1 스위칭 회로(CSC1)를 배치시킨다.
제어회로(520)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(560)에 포함된 페이지 버퍼들(미도시)을 제어하기 위한 페이지 버퍼 신호들(PBSIGNALS)을 출력한다. 또한, 제어회로(520)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스(RADD)와 컬럼 어드레스(CADD)를 출력한다. 또한, 제어회로(520)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(590)에서 출력되는 체크신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 생성 회로(530)는 제어회로(520)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들면, 전압 생성 회로(530)는 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
어드레스 카운터(540)는 제어회로(520)에서 출력된 로우 어드레스(RADD)에 응답하여, 메모리 블럭을 선택하기 위한 블럭 어드레스 신호(BADD)를 출력한다.
로우 디코더(550)는 블럭 선택 회로(551) 및 스위칭 제어회로(552)를 포함한다.
블럭 선택 회로(551)는, 블럭 어드레스 신호(BADD)에 응답하여, 전압 생성 회로(530)에서 생성된 동작 전압들(예, Vpgm, Vpass, Vread)을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
스위칭 제어회로(552)는, 블럭 어드레스 신호(BADD)에 응답하여 메모리 셀 어레이(510)의 제1 내지 제k 스위칭 회로들(CSC1 내지 CSCk)을 제어하기 위한 제1 내지 제k 선택신호들(SEL1 내지 SELk)을 출력한다. 즉, 제1 및 제2 플레인들에 포함된 제1 스위칭 회로(CSC1)는 제1 선택신호(SEL1)에 응답하여 동시에 동작하고, 제2 스위칭 회로(CSC2)는 제2 선택신호(SEL2)에 응답하여 동시에 동작하며, 제k 스위칭 회로(CSCk) 또한 제k 선택신호(SELk)에 응답하여 동시에 동작한다. 특히, 도 5와 같이 메모리 블럭의 순서가 제1 플레인과 제2 플레인이 서로 반대인 경우, 선택된 메모리 블럭에 해당되는 스위칭 회로만 비활성화시키고, 나머지 모든 스위칭 회로들은 활성화시킨다.
예를 들어, 제1 메모리 블럭이 선택되면, 스위칭 제어회로(552)는 로우(low)의 제1 선택신호(SEL1)를 출력하여 제1 및 제2 플레인들의 제1 스위칭 회로(CSC1)를 비활성화하고, 동시에 하이(high)의 제2 내지 제k 선택신호들(SEL2 내지 SELk)을 출력하여 제1 및 제2 플레인들의 제2 내지 제k 스위칭 회로들(CSC2 내지 CSCk)을 활성화한다. 따라서, 제1 플레인에서는 비트라인들(BL)에 공급된 전압이 제1 메모리 블럭까지 전달되고, 제2 플레인에서는 제k 메모리 블럭부터 제1 메모리 블럭까지 전달된다. 이로 인해, 제2 플레인에서는 비트라인들(BL)의 로딩(loading)이 최대가 되지만, 제1 플레인에서는 비트라인들(BL)의 로딩이 최소가 된다. 이에 따라, 메모리 셀 어레이(510)의 전체 로딩은 반으로 감소한다.
제2 메모리 블럭이 선택된 경우를 예로 들면, 스위칭 제어회로(552)는 로우의 제2 선택신호(SEL2)를 출력하여 제1 및 제2 플레인들의 제2 스위칭 회로(CSC2)를 비활성화하고, 동시에 하이(high)의 제1 선택신호(SEL1) 및 제3 내지 제k 선택신호들(SEL3 내지 SELk)을 출력하여 제1 및 제2 플레인들의 제1 스위칭 회로(CSC1)와 제3 내지 제k 스위칭 회로들(CSC3 내지 CSCk)을 활성화한다. 따라서, 제1 플레인에서는 비트라인들(BL)에 공급된 전압이 제1 및 제2 메모리 블럭들까지 전달되고, 제2 플레인에서는 제k 메모리 블럭부터 제2 메모리 블럭까지 전달된다. 이로 인해, 제2 플레인에서는 제1 메모리 블럭을 선택했을때 보다 비트라인들(BL)의 로딩(loading)이 감소하지만, 제1 플레인에서는 비트라인들(BL)의 로딩이 증가한다. 이에 따라, 메모리 셀 어레이(510)의 전체 로딩은 제1 메모리 블럭을 선택했을 경우와 같이 반으로 감소한다.
이와 같은 방식으로, 제k 메모리 블럭이 선택되면, 제1 플레인에서는 비트라인들(BL)의 로딩(loading)이 최대가 되지만, 제2 플레인에서는 비트라인들(BL)의 로딩이 최소가 된다. 이에 따라, 메모리 셀 어레이(510)의 전체 로딩은 반으로 감소한다. 즉, 선택되는 메모리 블럭에 상관없이 메모리 블럭의 로딩을 감소시킬 수 있다.
페이지 버퍼 그룹(560)은 비트라인들(BL)에 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼 그룹(560)은 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(560)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BL)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들의 상태가 반영된 비트라인들(BL)의 전압을 이용하여 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(570)는 제어회로(520)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(560)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(570)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(560)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(590)에 전달하기도 한다.
입출력 회로(580)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(560)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(520)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(570)에 전달한다. 전달된 데이터를 컬럼 선택 회로(570)가 페이지 버퍼 그룹(560)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(580)는 페이지 버퍼 그룹(560)의 페이지 버퍼들로부터 컬럼 선택 회로(570)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(590)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFS)로 출력한다. 또한, 패스/페일 판단회로(590)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
상술한 일 실시 예에서는, 듀얼 플레인 타입의 반도체 장치를 설명하였다. 듀얼 플레인 타입에서는 제1 플레인에서 페이지 버퍼 그룹(560)에 가까운 메모리 블럭이 선택되면 제2 플레인에서는 페이지 버퍼 그룹(560)으로부터 먼 메모리 블럭이 선택되므로, 메모리 셀 어레이(510)의 비트라인 로딩(loading)을 선택되는 메모리 블럭에 관계없이 일정하게 감소시킬 수 있다. 따라서, 비트라인들(BL)의 프리차지(precharge) 또는 디스차지(discharge) 동작시 비트라인의 로딩을 감소시킬 수 있고, 동작시간도 단축할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 6을 참조하면, 멀티 플레인 타입(multi plane type)의 반도체 장치가 도시되어 있다. 두 개의 플레인을 포함한 듀얼 플레인 타입의 반도체 장치는, 메모리 셀 어레이(610), 메모리 셀 어레이(610)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(630, 640, 650, 660, 670, 680, 690) 및 회로그룹(630, 640, 650, 660, 670, 680, 690)을 제어하도록 구성된 제어회로(620)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(630), 어드레스 카운더(640), 로우 디코더(650), 페이지 버퍼 그룹(660), 컬럼 선택 회로(670), 입출력 회로(680) 및 패스/페일 판단회로(690)를 포함한다.
메모리 셀 어레이(610)는 제1 및 제2 플레인으로 이루어진 듀얼 플레인 타입(dual plane type)으로 구성된다. 특히, 도 4에서 상술한 하나의 플레인을 이등분하여 각각을 제1 플레인 및 제2 플레인으로 구현한다. 즉, 제1 메모리 블럭(도 4의 MB1)에 포함된 셀 스트링들 중, 반은 제1 플레인에 포함시키고, 나머지 반은 제2 플레인에 포함시킨다. 나머지 메모리 블럭들의 스트링들도 모두 제1 플레인과 제2 플레인에 각각 나누어 포함시킨다. 따라서, 반도체 장치의 동작시, 제1 메모리 블럭이 선택되면, 제1 플레인의 제1 메모리 블럭과 제2 플레인의 제1 메모리 블럭이 동시에 선택되도록 한다. 특히, 제1 플레인에서는 페이지 버퍼 그룹(660)으로부터 순차적으로 멀어지도록 제1 메모리 블럭, 제1 스위칭 회로(1CSC1), 제2 메모리 블럭, 제2 스위칭 회로(1CSC2), ..., 제k 메모리 블럭 및 제k 스위칭 회로(1CSCk)를 배치하고, 제2 플레인에서는 제1 플레인과 반대 순서로 메모리 블럭들 및 스위칭 회로들을 배치시킨다. 즉, 제2 플레인에서는 페이지 버퍼 그룹(660)으로부터 순차적으로 멀어지도록 제k 메모리 블럭, 제k 스위칭 회로(2CSCk), 제k-1 메모리 블럭, 제k-1 스위칭 회로(2CSCk-1), ..., 제1 메모리 블럭 및 제1 스위칭 회로(2CSC1)를 배치시킨다.
제어회로(620)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(660)에 포함된 페이지 버퍼들(미도시)을 제어하기 위한 페이지 버퍼 신호들(PBSIGNALS)을 출력한다. 또한, 제어회로(620)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스(RADD)와 컬럼 어드레스(CADD)를 출력한다. 또한, 제어회로(620)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(690)에서 출력되는 체크신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 생성 회로(630)는 제어회로(620)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들면, 전압 생성 회로(630)는 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
어드레스 카운터(640)는 제어회로(620)에서 출력된 로우 어드레스(RADD)에 응답하여, 메모리 블럭을 선택하기 위한 블럭 어드레스 신호(BADD)를 출력한다.
로우 디코더(650)는 블럭 선택 회로(651), 제1 스위칭 제어회로(652) 및 제2 스위칭 제어회로(653)를 포함한다.
블럭 선택 회로(651)는, 블럭 어드레스 신호(BADD)에 응답하여, 전압 생성 회로(630)에서 생성된 동작 전압들(예, Vpgm, Vpass, Vread)을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
제1 스위칭 제어회로(652)는, 블럭 어드레스 신호(BADD)에 응답하여 제1 플레인의 제1 내지 제k 스위칭 회로들(1CSC1 내지 1CSCk)을 제어하기 위한 제1 내지 제k 선택신호들(1SEL1 내지 1SELk)을 출력한다. 즉, 제1 플레인에 포함된 제1 스위칭 회로(1CSC1)는 제1 선택신호(1SEL1)에 응답하여 동작하고, 제2 스위칭 회로(1CSC2)는 제2 선택신호(1SEL2)에 응답하여 동작하며, 제k 스위칭 회로(1CSCk) 또한 제k 선택신호(1SELk)에 응답하여 동작한다. 특히, 제1 스위칭 제어회로(652)는 제1 플레인에서 어느 하나의 메모리 블럭이 선택되면, 제1 스위칭 회로(1CSC1)부터 선택된 메모리 블럭의 이전 메모리 블럭에 해당되는 스위칭 회로까지 모두 활성화되도록 하고, 선택된 메모리 블럭에 해당되는 스위칭 회로부터 제k 스위칭 회로(1CSCk)까지 모두 비활성화되도록 선택신호들을 출력한다. 예를 들어, 제2 메모리 블럭이 선택되면, 제1 스위칭 제어회로(652)는 하이(high)의 제1 선택신호(1SEL1)와 로우(low)의 제2 내지 제k 선택신호들(1SEL2 내지 1SELk)을 동시에 출력한다. 이처럼, 선택된 메모리 블럭에 해당되는 스위칭 회로부터 제k 스위칭 회로(1CSCk)까지 모두 비활성화하면, 만약에 있을 스위칭 회로들의 누설(leakage)에 의한 로딩 증가를 방지할 수 있다.
제2 스위칭 제어회로(653)는, 블럭 어드레스 신호(BADD)에 응답하여 제2 플레인의 제k 내지 제1 스위칭 회로들(2CSCk 내지 2CSC1)을 제어하기 위한 제k 내지 제1 선택신호들(2SELk 내지 2SEL1)을 출력한다. 즉, 제2 플레인에 포함된 제k 스위칭 회로(2CSCk)는 제k 선택신호(2SELk)에 응답하여 동작하고, 제k-1 스위칭 회로(2CSCk-1)는 제k-1 선택신호(2SELk-1)에 응답하여 동작하며, 제1 스위칭 회로(2CSC1) 또한 제1 선택신호(2SEL1)에 응답하여 동작한다. 특히, 제2 스위칭 제어회로(653)는 제2 플레인에서 어느 하나의 메모리 블럭이 선택되면, 제k 스위칭 회로(2CSCk)부터 선택된 메모리 블럭의 이전 메모리 블럭에 해당되는 스위칭 회로까지 모두 활성화되도록 하고, 선택된 메모리 블럭에 해당되는 스위칭 회로부터 제1 스위칭 회로(2CSC1)까지 모두 비활성화되도록 선택신호들을 출력한다. 예를 들어, 제k-1 메모리 블럭이 선택되면, 제2 스위칭 제어회로(653)는 하이(high)의 제k 선택신호(2SELk)와 로우(low)의 제k-1 내지 제1 선택신호들(2SELk-1 내지 2SEL1)을 동시에 출력한다. 이처럼, 선택된 메모리 블럭에 해당되는 스위칭 회로부터 제1 스위칭 회로(2CSC1)까지 모두 비활성화하면, 만약에 있을 스위칭 회로들의 누설(leakage)에 의한 로딩 증가를 방지할 수 있다.
특히, 제1 스위칭 제어회로(652)와 제2 스위칭 제어회로(653)는 제1 및 제2 플레인에 포함된 동일 메모리 블럭에 대하여 비트라인 로딩을 감소시키기 위하여 선택신호들을 출력해야 하므로, 서로 반대로 대응되는 선택신호들을 출력한다. 예를 들어, 제1 및 제2 플레인에 포함된 제1 메모리 블럭이 선택되면, 제1 스위칭 제어회로(652)는 로우의 제1 내지 제k 선택신호들(1SEL1 내지 1SELk)을 출력하고, 제2 스위칭 제어회로(653)는 하이의 제k 내지 제2 선택신호들(2SELk 내지 2SEL2)과 로우의 제1 선택신호(2CSC1)를 출력한다. 제1 및 제2 플레인에 포함된 제2 메모리 블럭이 선택되면, 제1 스위칭 제어회로(652)는 하이의 제1 선택신호(1SEL1)와 로우의 제2 내지 제k 선택신호들(1SEL2 내지 1SELk)을 출력하고, 제2 스위칭 제어회로(653)는 하이의 제k 내지 제3 선택신호들(2CSCk 내지 2CSC3)과 로우의 제2 및 제1 선택신호들(2SCS2 및 2CSC1)을 출력한다. 제1 및 제2 플레인에 포함된 제k 메모리 블럭이 선택되면, 제1 스위칭 제어회로(652)는 하이의 제1 내지 제k-1 선택신호들(1SEL1 내지 1SELk-1)과 로우의 제k 선택신호(1SELk)을 출력하고, 제2 스위칭 제어회로(653)는 로우의 제k 내지 제1 선택신호들(2SELk 내지 2SEL1)을 출력한다.
이와 같이 스위칭 회로들을 제어하면, 제1 플레인에서 비트라인들(BL)이로딩이 증가할때에는 제2 플레인에서는 로딩이 감소하고, 제1 플레인에서 로딩이 감소할때에는 제2 플레인에서는 로딩이 증가하므로, 선택되는 메모리 블럭에 관계없이 메모리 셀 어레이(610)의 비트라인 로딩을 일정하게 감소시킬 수 있다.
페이지 버퍼 그룹(660)은 비트라인들(BL)에 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼 그룹(660)은 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(660)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BL)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들의 상태가 반영된 비트라인들(BL)의 전압을 이용하여 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(670)는 제어회로(620)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(660)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(670)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(660)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(690)에 전달하기도 한다.
입출력 회로(680)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(660)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(620)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(670)에 전달한다. 전달된 데이터를 컬럼 선택 회로(670)가 페이지 버퍼 그룹(660)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(680)는 페이지 버퍼 그룹(660)의 페이지 버퍼들로부터 컬럼 선택 회로(670)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(690)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFS)로 출력한다. 또한, 패스/페일 판단회로(690)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
상술한 또 다른 실시 예에서는, 듀얼 플레인 타입의 반도체 장치를 설명하였다. 듀얼 플레인 타입에서는 제1 플레인에서 페이지 버퍼 그룹(560)에 가까운 메모리 블럭이 선택되면 제2 플레인에서는 페이지 버퍼 그룹(560)으로부터 먼 메모리 블럭이 선택되므로, 메모리 셀 어레이(510)의 비트라인 로딩(loading)을 선택되는 메모리 블럭에 관계없이 일정하게 감소시킬 수 있다. 또한, 선택된 메모리 블럭의 동작시, 일부 비선택된 메모리 블럭에 해당되는 스위칭 회로들을 비활성화함으로써 누설에 의한 로딩 증가를 방지할 수 있다. 특히, 비트라인의 로딩을 감소시킴으로써 비트라인들(BL)을 프리차지(precharge) 하거나 디스차지(discharge)하는 동작시간을 단축할 수 있으며, 로딩 감소로 인해 리드(read) 또는 검증(verify)동작의 신뢰도를 개선할 수 있다. 또한, 상세한 또 다른 실시 예에서는, 두 개의 플레인들을 포함한 듀얼 플레인 타입의 반도체 장치에 대하여 설명하였으나, 두 개 이상, 예를 들면 4 개, 6 개, 8 개,... 와 같이 두 개의 플레인들로 이루어진 플레인 그룹을 포함하고 각 그룹별로 동작시킬 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
310, 510, 610: 메모리 셀 어레이 320, 520, 620: 제어회로
330, 530, 630: 전압 생성 회로 340, 540, 640: 어드레스 카운터
350, 550, 650: 로우 디코더 360, 560, 660: 페이지 버퍼 그룹
370, 570, 670: 컬럼 선택 회로 380, 580, 680: 입출력 회로
390, 590, 690: 패스/페일 판단회로 351, 551, 651: 블럭 선택 회로
352, 552: 스위칭 제어회로 652: 제1 차단 스우치 제어회로
653: 제2 스위칭 제어회로
CSC1~CSCk, 1CSC1~1CSCk, 2CSC1~2CSCk: 스위칭 회로

Claims (20)

  1. 비트라인들이 각각 연결된 다수의 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들;
    서로 이웃하는 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들;
    상기 메모리 블럭들 중 첫 번째 메모리 블럭의 비트라인에 연결된 페이지 버퍼 그룹; 및
    프로그램, 독출 또는 소거 동작 시 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 스위칭 소자들을 제어하기 위한 스위칭 제어회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스위칭 소자들 각각은 NMOS 트랜지스터로 구현되는 반도체 장치.
  3. 제1항에 있어서,
    상기 스위칭 제어회로는,
    블럭 어드레스 신호에 응답하여 상기 페이지 버퍼 그룹에 인접한 첫 번째 메모리 블럭과 상기 선택된 메모리 블럭 사이에 포함된 스위칭 소자들은 모두 턴온시키고, 상기 선택된 메모리 블럭과 마지막 순번의 메모리 블럭 사이에 포함된 스위칭 소자들은 모두 턴오프시키기 위한 선택신호들을 출력하는 반도체 장치.
  4. 제3항에 있어서,
    동작 신호들에 응답하여 상기 프로그램, 독출 또는 소거 동작에 필요한 동작전압들을 생성하는 전압 생성 회로;
    상기 선택된 메모리 블럭의 로컬 라인들에 상기 동작전압들을 전달하는 블럭 선택 회로;
    로컬 어드레스에 응답하여 상기 스위칭 제어회로에 상기 블럭 어드레스 신호를 출력하는 어드레스 카운터;
    상기 페이지 버퍼 그룹에 포함된 페이지 버퍼들을 선택하는 컬럼 선택 회로;
    외부로부터 입력된 데이터를 상기 컬럼 선택 회로에 전달하거나, 상기 컬럼 선택 회로에 전달된 데이터를 외부로 출력하기 위한 입출력 회로; 및
    명령신호 및 어드레스에 따라 상기 동작 신호들 및 상기 로컬 어드레스를 출력하여, 상기 전압 생성 회로, 상기 블럭 선택 회로, 상기 어드레스 카운터, 상기 페이지 버퍼 그룹, 상기 컬럼 선택 회로 및 상기 입출력 회로를 제어하기 위한 제어회로를 더 포함하는 반도체 장치.
  5. 비트라인들이 각각 연결된 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들을 포함하는 제1 플레인 및 제2 플레인;
    서로 이웃한 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들;
    상기 제1 및 제2 플레인들의 첫 번째 메모리 블럭의 비트라인들에 연결된 페이지 버퍼 그룹; 및
    프로그램, 독출 또는 소거 동작 시, 상기 제1 플레인에 포함된 선택된 메모리 블럭의 비트라인과 상기 제2 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 스위칭 소자들을 제어하기 위한 스위칭 제어회로를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 플레인에서 선택되는 메모리 블럭과 상기 제2 플레인에서 선택되는 메모리 블럭은 동시에 선택되는 반도체 장치.
  7. 제5항에 있어서,
    상기 스위칭 소자들은 NMOS 트랜지스터로 구현되는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 및 제2 플레인들의 선택된 메모리 블럭들에 대한 상기 프로그램, 독출 또는 소거 동작을 수행하기 위해 동작하는 주변회로들; 및
    상기 제1 플레인에서 상기 페이지 버퍼 그룹에 가까운 메모리 블럭이 선택되면, 상기 제2 플레인에서는 상기 제1 플레인에서 선택된 메모리 블럭보다 상기 페이지 버퍼 그룹으로부터 먼 메모리 블럭을 선택하고, 상기 제1 플레인에서 상기 페이지 버퍼 그룹으로부터 먼 메모리 블럭이 선택되면, 상기 제2 플레인에서는 상기 제1 플레인에서 선택된 메모리 블럭보다 상기 페이지 버퍼 그룹에 가까운 메모리 블럭을 선택하기 위해 상기 주변회로들을 제어하며, 제1 및 제2 플레인들에서 선택된 메모리 블럭들에 대응되는 스위칭 소자들을 제어하기 위한 제어회로를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제어회로는 명령신호 및 어드레스에 응답하여 상기 주변회로들을 제어하기 위한 동작신호들, 로컬 어드레스, 컬럼 어드레스 및 페이지 버퍼 제어신호들을 출력하는 반도체 장치.
  10. 제9항에 있어서, 상기 주변회로들은,
    상기 동작신호들에 응답하여 상기 프로그램, 독출 또는 소거 동작에 필요한 동작전압들을 생성하는 전압 생성 회로;
    상기 로컬 어드레스에 응답하여 상기 스위칭 제어회로에 블럭 어드레스 신호를 출력하는 어드레스 카운터;
    상기 블럭 어드레스 신호에 응답하여 제1 및 제2 플레인들의 메모리 블럭들을 선택하고, 선택된 메모리 블럭들의 로컬 라인들에 상기 동작전압들을 전달하는 블럭 선택 회로; 및
    상기 페이지 버퍼 제어신호들에 응답하여 상기 페이지 버퍼 그룹에 포함된 페이지 버퍼들을 선택하는 컬럼 선택 회로를 더 포함하는 반도체 장치.
  11. 제8항에 있어서, 상기 제어회로는,
    상기 제1 및 제2 플레인들에서 선택된 메모리 블럭들에 각각 대응되는 스위칭 소자들은 턴오프시키고, 나머지 스위칭 소자들은 모두 턴온시키도록 하는 반도체 장치.
  12. 비트라인들이 각각 연결된 셀 스트링들을 포함하며, 일렬로 배치된 다수의 메모리 블럭들을 포함하는 제1 플레인 및 제2 플레인;
    서로 이웃한 상기 메모리 블럭들의 동일 라인 상의 비트라인들 사이에 각각 연결된 스위칭 소자들;
    상기 제1 및 제2 플레인들의 첫 번째 메모리 블럭들의 비트라인들에 연결된 페이지 버퍼 그룹;
    프로그램, 독출 또는 소거 동작 시, 상기 제1 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 제1 플레인에 포함된 스위칭 소자들을 제어하기 위한 제1 스위칭 제어회로; 및
    상기 프로그램, 독출 또는 소거 동작 시, 상기 제2 플레인에 포함된 선택된 메모리 블럭의 비트라인을 상기 페이지 버퍼 그룹에 연결하기 위하여 상기 제2 플레인에 포함된 스위칭 소자들을 제어하기 위한 제2 스위칭 제어회로를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 플레인에 선택되는 메모리 블럭과 상기 제2 플레인에서 선택되는 메모리 블럭은 동시에 선택되는 반도체 장치.
  14. 제12항에 있어서,
    상기 스위칭 소자들은 NMOS 트랜지스터로 구현되는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 플레인들의 선택된 메모리 블럭들에 대한 상기 프로그램, 독출 또는 소거 동작을 수행하기 위해 동작하는 주변회로들; 및
    상기 제1 플레인에서 상기 페이지 버퍼 그룹에 가까운 메모리 블럭이 선택되면, 상기 제2 플레인에서는 상기 제1 플레인에서 선택된 메모리 블럭보다 상기 페이지 버퍼 그룹으로부터 먼 메모리 블럭을 선택하고, 상기 제1 플레인에서 상기 페이지 버퍼 그룹으로부터 먼 메모리 블럭이 선택되면, 상기 제2 플레인에서는 상기 제1 플레인에서 선택된 메모리 블럭보다 상기 페이지 버퍼 그룹에 가까운 메모리 블럭을 선택하기 위해 상기 주변회로들을 제어하며, 제1 및 제2 플레인들에서 선택된 메모리 블럭들에 대응되는 스위칭 소자들을 제어하기 위한 제어회로를 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제어회로는 명령신호 및 어드레스에 응답하여 상기 주변회로들을 제어하기 위한 동작신호들, 로컬 어드레스, 컬럼 어드레스 및 페이지 버퍼 제어신호들을 출력하는 반도체 장치.
  17. 제16항에 있어서, 상기 주변회로들은,
    상기 동작신호들에 응답하여 상기 프로그램, 독출 또는 소거 동작에 필요한 동작전압들을 생성하는 전압 생성 회로;
    상기 로컬 어드레스에 응답하여 상기 제1 및 제2 스위칭 제어회로에 블럭 어드레스 신호를 출력하는 어드레스 카운터;
    상기 블럭 어드레스 신호에 응답하여 제1 및 제2 플레인들의 메모리 블럭들을 선택하고, 선택된 메모리 블럭들의 로컬 라인들에 상기 동작전압들을 전달하는 블럭 선택 회로; 및
    상기 페이지 버퍼 제어신호들에 응답하여 상기 페이지 버퍼 그룹에 포함된 페이지 버퍼들을 선택하는 컬럼 선택 회로를 더 포함하는 반도체 장치.
  18. 제12항에 있어서,
    상기 제1 스위칭 제어회로는, 상기 제1 플레인의 선택된 메모리 블럭과 상기 페이지 버퍼 사이에 포함된 스위칭 소자들은 모두 턴온시키고, 상기 제1 플레인에 포함된 나머지 스위칭 소자들은 모두 턴오프시키는 반도체 장치.
  19. 제12항에 있어서,
    상기 제2 스위칭 제어회로는, 상기 제2 플레인의 선택된 메모리 블럭과 상기 페이지 버퍼 사이에 포함된 스위칭 소자들은 모두 턴온시키고, 상기 제2 플레인에 포함된 나머지 스위칭 소자들은 모두 턴오프시키는 반도체 장치.
  20. 명령신호 및 어드레스에 응답하여, 일렬로 배치된 다수의 메모리 블럭들 중 하나의 메모리 블럭을 선택하는 단계;
    상기 선택된 메모리 블럭과 페이지 버퍼 그룹 사이의 메모리 블럭들에 연결된 비트라인들을 모두 상기 페이지 버퍼 그룹에 연결하고, 나머지 메모리 블럭들의 비트라인들은 서로 차단시키는 단계; 및
    상기 선택된 메모리 블럭에 대한 프로그램, 독출 또는 소거 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
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