KR20080035352A - 워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및그것의 데이터 읽기 방법 - Google Patents

워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및그것의 데이터 읽기 방법 Download PDF

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KR20080035352A
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Abstract

본 발명은 워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및 그것의 데이터 읽기 방법에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 메모리 셀 어레이; 복수의 선택 라인 및 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 상기 복수의 선택 라인 및 상기 복수의 워드 라인으로 읽기 동작에 필요한 전압을 제공하기 위한 디코더; 및 상기 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 선택 워드 라인의 전압 레벨을 디스차지 하기 위한 워드 라인 디스차지 유닛을 포함한다. 본 발명에 의하면, 커플링 효과로 인해 선택 워드 라인의 전압이 상승하는 것을 방지할 수 있기 때문에 읽기 동작 속도를 증가시키며 데이터 읽기 오동작을 막을 수 있다.

Description

워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및 그것의 데이터 읽기 방법{Flash Memory Device with word line discharge unit and data read method thereof}
도 1은 일반적인 플래시 메모리 장치의 메모리 셀의 구조를 보여주는 단면도이다.
도 2는 일반적인 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 낸드 플래시 메모리의 바이어스 조건을 예시적으로 보여주는 도표이다.
도 4는 도 2에 도시된 낸드 플래시 메모리의 스트링 단면을 보여주는 구조도이다.
도 5는 본 발명에 따른 낸드 플래시 메모리를 보여주는 블록도이다.
도 6은 도 5에 도시된 낸드 플래시 메모리의 워드 라인 디스차지 유닛을 예시적으로 보여주는 회로도이다.
도 7은 본 발명에 따른 낸드 플래시 메모리의 다른 실시예를 보여주는 회로도이다.
도 8 및 도 9는 읽기 동작 시에 워드 라인 및 선택 라인에 인가되는 전압을 보여주는 파형도이다.
도 10 및 도 11은 본 발명에 따른 플래시 메모리 장치를 응용한 시스템이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200, 300; 플래시 메모리 장치
110, 210, 310; 메모리 셀 어레이
120, 220, 221, 321; 디코더 및 선택 회로
130, 230, 330; 페이지 버퍼
215, 315; 워드 라인 디스차지 유닛
240; 비트 라인 선택 회로 250; 데이터 버퍼
260; 제어 유닛
본 발명은 플래시 메모리 장치에 관한 것으로서, 더욱 상세하게는 워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및 그것의 데이터 읽기 방법에 관한 것이다
도 1은 일반적인 플래시 메모리 장치의 메모리 셀(Memory Cell)을 개념적으로 보여주는 도면이다. 메모리 셀은 트랜지스터 타입으로 구현된다. 메모리 셀은 컨트롤 게이트(Control Gate; CG), 플로팅 게이트(Floating Gate), 기판(P-sub), 소오스 및 드레인 영역으로 구성된다.
메모리 셀(MC)의 문턱 전압(threshold voltage)은 플로팅 게이트(FG)에 트 랩(trap) 되는 전하의 양에 의하여 제어된다. 메모리 셀은 통상적으로 2진 모드로 동작하며, 1 비트 데이터(single bit data)를 저장한다. 메모리 셀(MC)은 문턱 전압의 분포에 따라 1 또는 0, 즉 2가지 상태 중 어느 하나를 갖는다. 여기에서, 데이터 1을 저장하는 메모리 셀은 소거 상태(erase state)에 있다고 하며, 데이터 1을 저장하는 메모리 셀은 프로그램 상태(program state)에 있다고 한다.
최근에는, 데이터의 저장 밀도를 증가시키기 위하여, 하나의 메모리 셀에 멀티 비트 데이터(multi bit data)를 저장하는 기술이 널리 이용되고 있다. 이 경우에, 메모리 셀은 문턱 전압 분포에 따라 4개, 8개, 16개 등의 프로그램 상태를 갖는다. 하나의 메모리 셀에 프로그램되는 데이터 비트의 수에 따라 프로그램 상태는 더욱 많은 수로 분할된다. 이때, 각각의 프로그램 상태를 구분하기 위한 문턱 전압의 마진은 급속히 감소하게 된다.
한편, 플래시 메모리 장치는 점점 고집적화 및 미세화되고 있다. 이에 따라, 인접하는 워드 라인 간의 간격이 매우 좁아지고 있다. 이로 인해 인접한 워드 라인 사이에서는 커패시턴스 커플링(capacitance coupling) 현상이 발생할 가능성이 커지고 있다.
도 2는 일반적인 낸드 플래시 메모리를 보여주는 블록도이다. 도 2를 참조하면, 낸드 플래시 메모리(100)는 메모리 셀 어레이(110), 블록 선택 회로(120), 및 페이지 버퍼(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록을 포함한다. 도 2는 하나의 메모리 블록만을 보여주고 있다. 각각의 메모리 블록은 복수의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링은 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에는 복수의 메모리 셀(M0~M31)이 직렬로 연결된다.
메모리 셀 어레이(110)는 스트링 선택 라인(String Select Line: SSL), 그라운드 선택 라인(Ground Select Line: GSL), 및 복수의 워드 라인(WL0-WL31 )을 통해 블록 선택 회로(120)와 연결되고, 복수의 비트 라인(BL0-BLm )을 통해 페이지 버퍼(130)와 연결된다. 스트링 선택 라인(SSL)은 복수의 스트링 선택 트랜지스터(SST)와 공통으로 연결된다. 워드 라인(WL0-WL31)은 복수의 메모리 셀과 공통으로 연결된다. 그라운드 선택 라인(GSL)은 복수의 그라운드 선택 트랜지스터(GST)와 공통으로 연결된다. 비트 라인(BL0~BLm)은 대응하는 하나의 셀 스트링과 연결된다.
블록 선택 회로(120)는 복수의 블록 선택 트랜지스터(BST)를 포함한다. 블록 선택 트랜지스터(BST)의 게이트에는 블록 선택 신호(BS)가 입력된다. 블록 선택 트랜지스터(BST)는 블록 선택 신호(BS)에 응답하여, 그라운드 선택 라인(GSL), 워드 라인(WL0-WL31), 및 스트링 선택 라인(SSL)으로 대응하는 선택 신호들(GS, Si0-Si31, SS)을 제공한다. 블록 선택 회로(120)는 로우 디코더(도시되지 않음, 도 5 참조)에 포함될 수 있다.
로우 디코더(도시되지 않음)는 로우 어드레스에 따라 하나의 워드 라인을 선택하고, 선택 워드라인과 비선택 워드라인으로 각 동작 모드에 따른 워드라인 전압들을 공급한다. 예를 들면, 로우 디코더는 프로그램 동작 시에는 선택 워드 라인으로 프로그램 전압(program voltage)을 공급하고, 비선택 워드 라인으로 패스 전 압(pass voltage)을 공급한다. 로우 디코더는 읽기 동작 시에는 선택 워드 라인으로 접지 전압(GND)을 공급하고, 비선택 워드 라인으로 읽기 전압(read voltage)을 공급한다. 선택 신호들(Si0-Si31)은 프로그램 전압, 패스 전압, 그리고 읽기 전압 중 적어도 어느 하나에 해당하는 전압 레벨을 갖는다.
페이지 버퍼(130)는 프로그램 동작 시에 프로그램 데이터에 따라 비트 라인(BL0-BLm)으로 프로그램 금지 전압(program-inhibited voltage) 또는 프로그램 전압(program voltage)을 각각 공급한다. 일반적으로 프로그램 금지 전압은 전원 전압 레벨을 갖고, 프로그램 전압은 접지 전압 레벨을 갖는다. 그리고 페이지 버퍼(130)는 읽기/검증 동작 시에 비트 라인(BL0-BLm)을 통해 선택된 워드 라인의 메모리 셀들(보통, 페이지라고 함)로부터 데이터를 감지한다. 페이지 버퍼(130)는 감지 동작을 통해 메모리 셀이 프로그램된 셀인지 소거된 셀인지 여부를 읽어볼 수 있다.
하지만, 낸드 플래시 메모리의 집적도가 높아지면서, 인접 워드 라인 간의 커플링 영향이 커지고 있다. 예를 들면, 읽기 동작 시 0V를 유지해야 하는 선택 워드 라인의 전압이 인접 워드 라인의 전압으로 0V보다 높아질 수 있다. 이는 도 4에서 자세히 설명된다.
도 3은 도 2에 도시된 낸드 플래시 메모리의 바이어스 조건을 예시적으로 보여주는 도표이다. 도 3에는 소거 동작, 프로그램 동작, 그리고 읽기 동작 시에, 선택 워드 라인(Sel. W/L), 비선택 워드 라인(Unsel. W/L), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 비트 라인(BL), 그리고 기판(Bulk)에 인가되는 전압이 도시되어 있다. 예를 들면, 읽기 동작 시에 선택 워드 라인(도 2의 WL1)에는 0V가 인가된다. 비선택 워드 라인(도 2의 WL0, WL2~WL31)에는 읽기 전압(Vread)이 인가된다.
도 4는 도 2에 도시된 낸드 플래시 메모리의 스트링 단면을 보여주는 구조도이다. 읽기 동작 시에, 선택 워드 라인 WL1에 0V가 인가되고, 비선택 워드 라인(WL0, WL2~WL31)에 읽기 전압(Vread)이 인가된다. 이러한 상황에서, 워드 라인 사이의 간격이 좁아지면, 워드 라인 사이(WL0와 WL1, WL1과 WL2)에서는 커패시턴스 커플링이 발생할 수 있다. 도 4를 참조하면, WL0와 WL1 사이, 및 WL1과 WL2 사이에는 각각 기생 커패시턴스 C1, C2가 도시되어 있다.
읽기 동작이 정상적으로 수행되기 위해서는 선택 워드 라인(WL1)에 인가되는 전압이 0V를 유지해야 한다. 그러나 도 4에 도시된 기생 커패시턴스 C1, C2로 인해 선택 워드 라인(WL1)의 전압이 높아질 수 있다. 선택 워드 라인(WL1)의 전압이 높아지면, 선택 페이지에 저장된 데이터를 정확하게 읽을 수 없게 된다. 또한, 정확한 데이터를 읽기 위해서는 선택 워드 라인(WL1)의 전압이 안정될 때까지 기다려야 한다. 이것은 낸드 플래시 메모리(100)의 읽기 시간을 증가하게 하는 요인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 읽기 동작 시에 선택 워드 라인의 전압이 상승하는 것을 방지함으로, 데이터를 정확하게 읽어내고, 읽기 동작 속도를 빠르게 하는 플래시 메모리 장치 및 그것의 데이터 읽기 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 장치는 메모리 셀 어레이; 복수의 선택 라인 및 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 상기 복수의 선택 라인 및 상기 복수의 워드 라인으로 읽기 동작에 필요한 전압을 제공하기 위한 디코더; 및 상기 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 선택 워드 라인의 전압 레벨을 디스차지 하기 위한 워드 라인 디스차지 유닛을 포함한다.
실시 예로서, 상기 메모리 셀 어레이는 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터 사이에 복수의 메모리 셀이 직렬 연결된 셀 스트링 구조를 갖는다. 상기 선택 워드 라인에는 접지 전압이 인가되고, 비선택 워드 라인에는 읽기 전압이 인가된다. 상기 워드 라인 디스차지 유닛은 읽기 동작 시에 상기 선택 워드 라인과 상기 비선택 워드 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전한다.
상기 워드 라인 디스차지 유닛은 상기 복수의 워드 라인에 각각 연결되는 로컬 디스차지 트랜지스터; 및 상기 로컬 디스차지 트랜지스터들과 접지 단자 사이에 연결되어 있는 글로벌 디스차지 트랜지스터를 포함한다. 읽기 동작 시에, 상기 선택 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 온 하고, 비선택 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 오프 한다. 상기 글로벌 선택 트랜지스 터는 읽기 동작 시에 턴 온 상태를 유지한다.
다른 실시 예로서, 상기 메모리 셀 어레이는 제 1 및 제 2 선택 트랜지스터 사이에 하나의 메모리 셀이 연결된 XIP 플래시 구조를 가지며, 상기 제 1 및 제 2 선택 트랜지스터는 각각 제 1 및 제 2 선택 라인에 연결되며, 상기 메모리 셀은 워드 라인에 연결된다. 읽기 동작 시에, 상기 선택 워드 라인에는 접지 전압이 인가되고, 상기 제 1 및 제 2 선택 라인에는 읽기 전압이 인가된다. 상기 워드 라인 디스차지 유닛은 읽기 동작 시에 상기 선택 워드 라인과 상기 제 1 및 제 2 선택 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전한다.
상기 워드 라인 디스차지 유닛은 상기 워드 라인에 연결되는 로컬 디스차지 트랜지스터; 및 상기 로컬 디스차지 트랜지스터와 접지 단자 사이에 연결되어 있는 글로벌 디스차지 트랜지스터를 포함한다. 읽기 동작 시에, 상기 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 온 한다. 상기 글로벌 선택 트랜지스터는 읽기 동작 시에 턴 온 상태를 유지한다.
본 발명은 플래시 메모리 장치의 데이터 읽기 방법에 관한 것이다. 상기 플래시 메모리 장치는 메모리 셀 어레이; 복수의 선택 라인 및 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되는 디코더; 및 상기 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되는 워드 라인 디스차지 유닛을 포함한다. 상기 플래시 메모리 장치의 데이터 읽기 방법은 읽기 동작 시에 상기 복수의 선택 라인 및 상기 복수의 워드 라인으로 읽기 동작에 필요한 전압을 제공하는 단계; 및 상기 워 드 라인 디스차지 유닛에 의해 선택 워드 라인의 전압을 방전하는 단계를 포함한다.
실시 예로서, 상기 메모리 셀 어레이는 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터 사이에 복수의 메모리 셀이 직렬 연결된 셀 스트링 구조를 갖는다. 상기 선택 워드 라인으로 접지 전압을 제공하고, 비선택 워드 라인으로 읽기 전압을 제공한다. 상기 선택 워드 라인과 상기 비선택 워드 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전한다.
다른 실시 예로서, 상기 메모리 셀 어레이는 제 1 및 제 2 선택 트랜지스터 사이에 하나의 메모리 셀이 연결된 XIP 플래시 구조를 가지며, 상기 제 1 및 제 2 선택 트랜지스터는 각각 제 1 및 제 2 선택 라인에 연결되며, 상기 메모리 셀은 워드 라인에 연결된다. 상기 선택 워드 라인으로 접지 전압을 제공하고, 상기 제 1 및 제 2 선택 라인으로 읽기 전압을 제공한다. 상기 선택 워드 라인과 상기 제 1 및 제 2 선택 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전한다.
이상의 본 발명에 따른 플래시 메모리 장치 및 읽기 방법에 따르면 읽기 동작 시 주변 비선택 워드라인에 걸려있는 읽기 전압으로 인한 선택 워드라인의 커플링 효과를 감소시켜 읽기 동작 속도를 증가시키고 데이터 읽기 오동작을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 낸드 플래시 메모리를 보여주는 블록도이다. 도 5를 참조하면, 낸드 플래시 메모리(200)는 메모리 셀 어레이(210), 워드 라인 디스차지 유닛(215), 디코더(220), 페이지 버퍼(230), 비트 라인 선택 회로(240), 데이터 버퍼(250), 그리고 제어 유닛(260)을 구비한다.
메모리 셀 어레이(210)는 복수의 메모리 블록(도시되지 않음)으로 구성된다. 도 5에서는 하나의 메모리 블록만 도시되어 있다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성되며, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512Byte, 2K Byte)로 구성된다. 도 5에서, 워드 라인(WL1)을 공유하는 페이지(page1)가 도시되어 있다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
워드 라인 디스차지 유닛(215)은 워드 라인(WL0~WL31)을 통해 메모리 셀 어레이(210)와 연결된다. 워드 라인 디스차지 유닛(215)은 읽기 동작 시에 선택 워드 라인(예를 들면, WL1)과 인접 워드 라인(WL0, WL2) 사이의 커패시턴스 커플링으로 인한 노이즈(noise)를 줄여준다. 워드 라인 디스차지 유닛(215)은 선택 워드 라인(WL1)의 전압 레벨이 커패시턴스 커플링으로 인해 증가하는 것을 방지한다. 즉, 워드 라인 디스차지 유닛(215)은 읽기 동작 시에 선택 워드 라인(WL1)을 접지 레 벨(0V)로 만들어 준다. 워드 라인 디스차지 유닛(215)의 구성 및 동작 원리는 도 6을 참조하여 상세히 설명된다.
디코더(220)는 워드 라인(WL0~WL31)을 통해 셀 어레이(210)와 연결되며, 제어 유닛(260)에 의해 제어된다. 디코더(220)는 메모리 컨트롤러(도시되지 않음)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인(예를 들면, WL1)을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다.
페이지 버퍼(230)는 비트 라인(BL0~BLm)을 통해 셀 어레이(210)와 연결된다. 페이지 버퍼(230)는 버퍼 메모리(250)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(230)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택된 페이지(예를 들면, page1)에 동시에 프로그램된다. 한편, 페이지 버퍼(230)는 읽기 동작 시에 페이지(page1)로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼(230)에 저장된 데이터는 읽기 인에이블 신호(nRE, 도시되지 않음)에 응답하여 메모리 컨트롤러(도시되지 않음)로 전송된다.
비트 라인 선택회로(240)는 선택 신호(Yi)에 응답하여 비트 라인을 선택하기 위한 회로이다. 데이터 버퍼(250)는 메모리 컨트롤러(도시되지 않음)와 낸드 플래시 메모리(200) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(260)은 메모리 컨트롤러(도시되지 않음)로부터 제어 신호(CTRL)를 입력받고, 낸드 플래시 메모리(200)의 내부 동작을 제어하기 위한 회로이다.
본 발명에 따른 낸드 플래시 메모리(200)는 워드 라인 디스차지 유닛(215)을 구비함으로, 읽기 동작 시에 선택 워드 라인(WL1)과 인접 워드 라인(WL0, WL2) 사 이의 커패시턴스 커플링으로 인한 노이즈(noise)를 줄여준다. 즉, 워드 라인 디스차지 유닛(215)은 선택 워드 라인(WL1)의 전압 레벨이 커패시턴스 커플링으로 인해 증가하는 것을 방지한다.
도 6은 도 5에 도시된 낸드 플래시 메모리의 워드 라인 디스차지 유닛을 예시적으로 보여주는 회로도이다. 워드 라인 디스차지 유닛(215)은 읽기 동작 시에 인접 워드 라인 사이의 커플링으로 인한 노이즈를 감소함으로, 낸드 플래시 메모리의 읽기 속도를 증가시키고, 데이터를 정확하게 읽을 수 있도록 한다.
도 6을 참조하면, 워드 라인 디스차지 유닛(215)은 복수의 로컬 디스차지 트랜지스터(LD0~LD31) 및 하나의 글로벌 디스차지 트랜지스터(GD)를 포함한다. 복수의 로컬 디스차지 트랜지스터(LD0~LD31)는 대응하는 각각의 워드 라인 및 글로벌 디스차지 트랜지스터(GD) 사이에 연결된다. 예를 들면, 로컬 디스차지 트랜지스터(LD1)는 워드 라인(WL1)과 글로벌 디스차지 트랜지스터(GD) 사이에 연결된다. 복수의 로컬 디스차지 트랜지스터(LD0~LD31)는 복수의 로컬 제어 신호(C0~C31)에 응답하여 온 또는 오프 된다. 글로벌 디스차지 트랜지스터(GD)는 읽기 동작 시에 전원 전압(VDD)에 응답하여 항상 턴 온 상태를 유지한다.
NAND 플래시 메모리의 읽기 동작을 설명하기 위해 도 3을 다시 참조한다. 읽기 동작 시에, 선택 페이지(page1)의 데이터를 읽기 위하여 디코더(220)는 블록 선택 신호(BS)를 인가받아 블록 선택 트랜지스터(BST)를 턴 온 한다. 디코더(220)는 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL), 그리고 비선택 워드 라인에 읽기 전압(Vread)을 인가하고, 선택 워드라인(WL1)에 0V를 인가한다. 이때, 선택 워 드 라인(WL1)의 전압 레벨은 인접 워드 라인(WL0, WL2)에 인가된 읽기 전압(Vread)으로 인한 커플링 영향으로 0V보다 높아질 수 있다.
본 발명에 따른 낸드 플래시 메모리(200)는 읽기 동작 시에 선택 워드 라인(WL1)의 전압 레벨이 0V를 유지하도록, 로컬 디스차지 트랜지스터(LD1)를 턴 온 한다. 즉, 낸드 플래시 메모리(200)는 읽기 동작 시에 선택 워드 라인(WL1)으로 0V의 전압을 제공함과 아울러, 로컬 디스차지 트랜지스터(LD1)에 로컬 제어 신호(C1)를 제공한다.
따라서, 읽기 동작 시에 선택 워드 라인(WL1)의 전압 레벨이 상승하더라도, 상승한 전압 레벨은 로컬 디스차지 트랜지스터(LD1) 및 글로벌 디스차지 트랜지스터(GD)를 통해 그라운드 전압으로 방전된다. 글로벌 디스차지 트랜지스터(GD)는 읽기 동작 시에 항상 턴 온 상태를 유지하고, 선택 워드 라인(WL1)과 연결되어 있는 로컬 디스차지 트랜지스터(LD1)를 제외한 나머지 로컬 디스차지 트랜지스터(LD0, LD2~LD31)은 턴 오프 상태를 유지한다.
도 7은 본 발명에 따른 낸드 플래시 메모리의 다른 실시예를 보여주는 회로도이다. 도 7은 XIP 플래시 메모리(300)의 구조를 보여준다. 도 7을 참조하면, XIP 플래시 메모리(300)는 메모리 셀 어레이(310), 워드 디스차지 유닛(315), 페이지 선택 회로(321), 그리고 페이지 버퍼(330)를 포함한다.
메모리 셀 어레이(310)는 복수의 메모리 셀 단위로 구성된다. 도 7에서는 예로서 하나의 메모리 셀 단위(311)가 도시되어 있다. 메모리 셀 단위(311)는 2개의 선택 트랜지스터(ST0, GT0)와 하나의 셀 트랜지스터(M0)로 구성된다. 선택 트랜지 스터(ST0)는 도 6에 도시된 스트링 선택 트랜지스터(SST)에 대응하고, 선택 트랜지스터(GT0)는 그라운드 선택 트랜지스터(GST)에 대응한다. XIP 플래시 메모리(300)의 셀 트랜지스터(M0)는 도 6에 도시된 낸드 플래시 메모리(200)와 달리, 1개의 셀 트랜지스터로 구성된다. 하나의 메모리 셀 단위(311)는 두 개의 선택 라인(SSL0, GSL0) 및 하나 워드 라인(WL0)을 통해서 선택 신호 및 워드 라인 전압을 제공받는다.
페이지 선택 회로(321)는 선택 라인(SSL, GSL) 및 워드 라인(WL)을 통해 메모리 셀 어레이(310)와 연결된다. 페이지 선택 회로(321)는 복수의 고전압 스위치(PG0, PG1)를 포함한다. 두 개의 선택 라인(SSL0, GSL0) 및 워드 라인(WL0)은 고전압 스위치(PG0)에 의해서 연결 또는 차단된다. 고전압 스위치(PG0)는 디코더(도시되지 않음)의 제어에 따라서 스위칭 동작을 수행한다.
XIP 플래시 메모리(300)는 읽기 동작 시에 두 개의 선택 라인(SSL0, GSL0)에는 읽기 전압(Vread)를 인가하여 선택 트랜지스터(ST0, GT0)를 턴 온 시킨다. 그리고 워드 라인(WL0)에는 0V를 인가하여 읽기 전류의 셀 통과 여부를 통해 데이터를 판별한다. 하지만, 도 6에 도시된 NAND 플래시 메모리와 마찬가지로 집적도가 높아지면, 선택 워드 라인(WL0)은 인접한 두 개의 신호 라인(SSL0, GSL0)과의 커플링으로 인해 전압이 상승하게 된다.
즉, 읽기 동작 시에 두 개의 신호 라인(SSL0, GSL0)에 읽기 전압(Vread)이 인가되면, 0V를 유지해야 하는 선택 워드 라인(WL0)이 커플링 영향을 받아 전압이 일시적으로 상승하게 된다. 이러한 노이즈로 인하여 읽기 동작 시에 읽기 오동작이 일어날 수 있다. 또는 상승한 선택 워드 라인(WL0)의 전압 레벨을 0V로 안정화하는데 많은 시간을 필요로 하게 된다.
도 7을 참조하면, 본 발명에 따른 XIP 플래시 메모리(300)는 워드 라인 디스차지 유닛(315)을 더 포함한다. 워드 라인 디스차지 유닛(315)은 복수의 로컬 디스차지 트랜지스터(LD0, LD1) 및 하나의 글로벌 디스차지 트랜지스터(GD)를 포함한다. 로컬 디스차지 트랜지스터(LD0)는 워드 라인(WL0)과 글로벌 디스차지 트랜지스터(GD) 사이에 연결된다. 로컬 디스차지 트랜지스터(LD1)는 워드 라인(WL1)과 글로벌 디스차지 트랜지스터(GD) 사이에 연결된다.
읽기 동작 시에, 페이지 선택 신호(PS0)가 인가되면, 워드 라인(WL0)에는 0V, 스트링 선택 라인(SSL0) 및 그라운드 소스 라인(GSL0)에는 읽기 전압(Vread)이 인가된다. 한편, 읽기 동작 시에 워드 라인 디스차지 유닛(315)에는 전원 전압(VDD)이 인가된다. 전원 전압(VDD)은 로컬 디스차지 트랜지스터(LD0, LD1)를 턴 온 시킨다. 글로벌 디스차지 트랜지스터(GD)는 프로그램 및 소거 상태를 제외하고 항상 턴 온 상태에 있다. 즉, 워드 라인 디스차지 유닛(315)은 읽기 동작 시에 로컬 디스차지 트랜지스터(LD0) 및 글로벌 디스차지 트랜지스터(GD)를 통해 선택 워드 라인(WL0)에 발생한 노이즈 전압을 방전한다.
여기에서, 복수의 로컬 디스차지 트랜지스터(LD0, LD1)는 하나의 메탈 라인을 이용하여 선택 신호 인가 후 동시에 턴 온 할 수 있다. 그러나 도 6에 도시된 NAND 플래시 메모리와 마찬가지로, 서로 다른 메탈 라인을 이용하여 개별적으로 제어될 수도 있다.
도 8 및 도 9는 읽기 동작 시에 워드 라인 및 선택 라인에 인가되는 전압을 보여주는 파형도이다. 도 8을 참조하면 읽기 커맨드(RCOM)가 인에이블 되면, 비선택 워드 라인(Unsel.W/L), 스트링 선택 라인(SSL), 그리고 그라운드 선택 라인(GSL)에는 읽기 전압(Vread)이 인가된다. 이때 0V를 유지해야 하는 선택 워드 라인(Sel.W/L)은 인접 라인과의 커플링으로 인해 일시적으로 전압이 상승하다 점차 감소한다.
여기에서, 낸드 플래시 메모리는 선택 워드 라인의 전압이 안정화될 때, 다음 동작을 수행할 수 있다. 읽기 동작 후 프로그램까지 걸리는 시간을 보통 액티브 시간이라 한다. 노이즈가 발생하게 되면 액티브 시간이 증가한다. 액티브 시간이 증가하면, 낸드 플래시 메모리의 동작 시간도 증가하게 된다. 뿐만 아니라, 선택 워드 라인의 전압이 상승하면, 앞에서 설명한 바와 같이 데이터 읽기 동작 시에 오동작을 발생할 수 있다.
도 9는 본 발명에 따른 낸드 플래시 메모리에 의할 때, 종래와 비교하여 안정화하는데 걸리는 시간이 줄어들고, 일시적인 전압 상승이 50% 정도 감소하는 것을 보여주고 있다.
본 발명에 의한 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치로써, 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케 이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치를 포함한 시스템이 도 10에 개략적으로 도시되어 있다. 본 발명에 따른 플래시 메모리 장치는 플래시 메모리, 버퍼 메모리, 제어 로직 등이 단일의 칩 상에 형성되는 OneNAND TM 플래시 메모리 장치이다. OneNAND TM 플래시 메모리 장치는 노어 인터페이스 방식으로 외부와 인터페이스 하도록 구성된다.
컴퓨팅 시스템, 모바일 장치, 등과 같은 본 발명에 따른 시스템은 버스(1001)에 전기적으로 연결된 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 그리고 플래시 메모리 장치 즉, OneNAND TM 플래시 메모리 장치(1400)를 포함한다. 플래시 메모리 장치(1400)는 마이크로프로세서(1100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)를 저장할 것이다. 본 발명에 따른 시스템이 모바일 장치인 경우, 시스템의 동작 전압을 공급하기 위한 배터리(1500)가 추가로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 11에 도시된 바와 같이, OneNAND TM 플래시 메모리 대신에 표준 플래시 메모리 장치가 시스템에 사용될 수 있다. 이러한 경우, 플래시 메모리 장치(2500)는 이 분야에 잘 알려진 메모리 제어기(2400)의 제어에 따라 동작할 것이다. 이러한 점을 제외하면 도 11에 도시된 시스템은 도 10에 도시된 것과 실질적으로 동일 하며, 그것에 대한 설명은 생략될 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 플래시 메모리 장치 및 그것의 데이터 읽기 방법은 워드 라인 디스차지 유닛을 구비함으로, 읽기 동작 시에 노이즈로 인해 선택 워드 라인의 전압이 상승하는 것을 방지한다. 본 발명에 의하면, 커플링 효과로 인해 선택 워드 라인의 전압이 상승하는 것을 방지할 수 있기 때문에 읽기 동작 속도를 증가시키며 데이터 읽기 오동작을 막을 수 있다.

Claims (20)

  1. 메모리 셀 어레이;
    복수의 선택 라인 및 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 상기 복수의 선택 라인 및 상기 복수의 워드 라인으로 읽기 동작에 필요한 전압을 제공하기 위한 디코더; 및
    상기 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되며, 읽기 동작 시에 선택 워드 라인의 전압 레벨을 디스차지 하기 위한 워드 라인 디스차지 유닛을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터 사이에 복수의 메모리 셀이 직렬 연결된 셀 스트링 구조를 갖는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 선택 워드 라인에는 접지 전압이 인가되고, 비선택 워드 라인에는 읽기 전압이 인가되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 워드 라인 디스차지 유닛은 읽기 동작 시에 상기 선택 워드 라인과 상기 비선택 워드 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전하는 플래시 메모리 장치.
  5. 제 2 항에 있어서,
    상기 워드 라인 디스차지 유닛은
    상기 복수의 워드 라인에 각각 연결되는 로컬 디스차지 트랜지스터; 및
    상기 로컬 디스차지 트랜지스터들과 접지 단자 사이에 연결되어 있는 글로벌 디스차지 트랜지스터를 포함하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    읽기 동작 시에, 상기 선택 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 온 하고, 비선택 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 오프 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 글로벌 선택 트랜지스터는 읽기 동작 시에 턴 온 상태를 유지하는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 제 1 및 제 2 선택 트랜지스터 사이에 하나의 메모리 셀이 연결된 XIP 플래시 구조를 가지며,
    상기 제 1 및 제 2 선택 트랜지스터는 각각 제 1 및 제 2 선택 라인에 연결되며, 상기 메모리 셀은 워드 라인에 연결되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    읽기 동작 시에, 상기 선택 워드 라인에는 접지 전압이 인가되고, 상기 제 1 및 제 2 선택 라인에는 읽기 전압이 인가되는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 워드 라인 디스차지 유닛은 읽기 동작 시에 상기 선택 워드 라인과 상기 제 1 및 제 2 선택 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전하는 플래시 메모리 장치.
  11. 제 8 항에 있어서,
    상기 워드 라인 디스차지 유닛은
    상기 워드 라인에 연결되는 로컬 디스차지 트랜지스터; 및
    상기 로컬 디스차지 트랜지스터와 접지 단자 사이에 연결되어 있는 글로벌 디스차지 트랜지스터를 포함하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    읽기 동작 시에, 상기 워드 라인에 연결된 로컬 디스차지 트랜지스터는 턴 온 하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 글로벌 선택 트랜지스터는 읽기 동작 시에 턴 온 상태를 유지하는 플래시 메모리 장치.
  14. 플래시 메모리 장치의 데이터 읽기 방법에 있어서,
    상기 플래시 메모리 장치는
    메모리 셀 어레이;
    복수의 선택 라인 및 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되는 디코더; 및
    상기 복수의 워드 라인을 통해 상기 메모리 셀 어레이와 연결되는 워드 라인 디스차지 유닛을 포함하고,
    상기 플래시 메모리 장치의 데이터 읽기 방법은
    읽기 동작 시에 상기 복수의 선택 라인 및 상기 복수의 워드 라인으로 읽기 동작에 필요한 전압을 제공하는 단계; 및
    상기 워드 라인 디스차지 유닛에 의해 선택 워드 라인의 전압을 방전하는 단계를 포함하는 데이터 읽기 방법.
  15. 제 14 항에 있어서,
    상기 메모리 셀 어레이는 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터 사이에 복수의 메모리 셀이 직렬 연결된 셀 스트링 구조를 갖는 데이터 읽기 방법.
  16. 제 15 항에 있어서,
    상기 선택 워드 라인으로 접지 전압을 제공하고, 비선택 워드 라인으로 읽기 전압을 제공하는 데이터 읽기 방법.
  17. 제 16 항에 있어서,
    상기 선택 워드 라인과 상기 비선택 워드 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전하는 데이터 읽기 방법.
  18. 제 14 항에 있어서,
    상기 메모리 셀 어레이는 제 1 및 제 2 선택 트랜지스터 사이에 하나의 메모리 셀이 연결된 XIP 플래시 구조를 가지며,
    상기 제 1 및 제 2 선택 트랜지스터는 각각 제 1 및 제 2 선택 라인에 연결되며, 상기 메모리 셀은 워드 라인에 연결되는 데이터 읽기 방법.
  19. 제 14 항에 있어서,
    상기 선택 워드 라인으로 접지 전압을 제공하고, 상기 제 1 및 제 2 선택 라인으로 읽기 전압을 제공하는 데이터 읽기 방법.
  20. 제 19 항에 있어서,
    상기 선택 워드 라인과 상기 제 1 및 제 2 선택 라인 사이의 커패시턴스 커플링으로 인해, 상기 선택 워드 라인의 전압이 상기 접지 전압보다 높아질 때, 상기 선택 워드 라인의 전압을 상기 접지 전압으로 방전하는 데이터 읽기 방법.
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