KR101157023B1 - 반도체 메모리 장치 및 그 워드라인 디스차지방법 - Google Patents

반도체 메모리 장치 및 그 워드라인 디스차지방법 Download PDF

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Abstract

반도체 장치는 선택된 라인은 제1 제어전압으로 구동되고, 선택되지 않은 하나 이상의 라인은 제1 제어전압보다 낮은 레벨을 갖는 제2 제어전압으로 구동되는 복수의 라인과, 복수의 라인 중 선택된 라인의 디스차지노드와 선택되지 않은 하나 이상의 라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 디스차지노드와 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부와, 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 하는 공통 디스차지부를 포함한다.

Description

반도체 메모리 장치 및 그 워드라인 디스차지방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF DISCHARGING WORDLINE FOR IT}
본 발명은 반도체 장치 및 반도체 메모리 장치에 관한 것으로서, 디스차지 기술에 관한 것이다.
도 1은 종래기술의 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리부(10)와, 제1 워드라인 디스차지부(20)와, 제2 워드라인 디스차치부(30)로 구성된다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리부(10)는 제1 메모리 스트링(Memory String, 11)과, 제2 메모리 스트링(Memory String, 12)으로 구분된다. EVEN 비트라인(BL_E)에는 제1 메모리 스트링(Memory String, 11)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(Memory String, 12)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(Memory String, 11)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 64개의 비휘발성 메모리 셀(MC0E~MC63E)이 직렬로 접속되어 있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 64개의 비휘발성 메모리 셀(MC0E~MC63E)은 해당 워드라인(WL0~WL63)의 전압레벨에 의해서 액세스가 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.
반도체 메모리 장치는 프로그래밍 동작상태에서 복수의 워드라인 중 선택된 워드라인은 워드라인 프로그래밍 전압(VPGM)으로 구동되고, 선택되지 않은 나머지 워드라인은 워드라인 프로그래밍 전압(VPGM)보다 낮은 레벨을 갖는 워드라인 패스 전압(VPASS)으로 구동된다. 또한, 프로그래밍 동작상태가 종료되면 복수의 워드라인(WL0~WL63)은 모두 디스차지 된다.
여기에서 복수의 워드라인(WL0~WL63) 중 제1 워드라인(WL0)이 선택되어 워드라인 프로그래밍 전압(VPGM)으로 차지(Charge)되어 있고, 나머지 워드라인(WL1~WL63)은 워드라인 패스 전압(VPASS)으로 차지(Charge)되어 있다고 가정하기로 한다.
제1 워드라인 디스차지부(20)는 제1 디스차지 펄스신호(DIS_EN1)에 응답하여 복수의 워드라인(WL0~WL63) 중 선택된 제1 워드라인(WL0)의 디스차지노드(N1)를 디스차지 한다. 따라서 제1 디스차지 펄스신호(DIS_EN1)가 활성화 되어 있는 구간동안 제1 워드라인(WL0)이 디스차지 되면서 전압레벨이 하강하게 된다.
제2 워드라인 디스차치부(30)는 제2 디스차지 펄스신호(DIS_EN2)에 응답하여 복수의 워드라인(WL0~WL63) 중 선택되지 않은 제2 내지 제64 워드라인(WL1~WL63)의 공통 디스차지노드(N2)를 디스차지 한다. 따라서 제2 디스차지 펄스신호(DIS_EN2)가 활성화 되어 있는 구간동안 제2 내지 제64 워드라인(WL1~WL63)이 디스차지 되면서 전압레벨이 하강하게 된다.
도 2는 도 1의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
도 2 및 도 1을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 주요동작을 설명하면 다음과 같다.
프로그래밍 동작상태에서 제1 워드라인(WL0)은 워드라인 프로그래밍 전압(VPGM)으로 차지(Charge)되어 있으며, 나머지 워드라인(WL1~WL63)은 워드라인 패스 전압(VPASS)으로 차지(Charge)되어 있다. 복수의 워드라인(WL0~WL63)의 디스차지 동작이 시작되면 제1 워드라인(WL0)은 제1 워드라인 디스차지부(20)를 통해서 디스차지 되고, 나머지 워드라인(WL1~WL63)은 제2 워드라인 디스차치부(30)를 통해서 디스차지 되기 시작한다.
이때, 제1 워드라인 디스차지부(20)는 선택된 하나의 워드라인, 즉 제1 워드라인(WL0)만을 디스차지하게 되지만, 제2 워드라인 디스차치부(30)는 제1 워드라인(WL0)을 제외한 나머지 63개의 워드라인(WL1~WL63)을 디스차지 하여야 한다. 따라서 제1 워드라인 디스차지부(20)에 비해 제2 워드라인 디스차치부(30)가 디스차지 해야 하는 로딩의 수가 증가하게 되어 디스차지 시간이 많이 걸리게 된다.
한편, 프로그래밍 동작상태 뿐만 아니라 디스차지 동작상태에서도 제1 워드라인(WL0)의 전압은 나머지 워드라인(WL1~WL63)의 전압보다 높게 유지되면서 하강하여야 한다. 메모리 스트링에 포함된 메모리 셀의 수가 많아 질수록, 제2 워드라인 디스차치부(30)가 디스차지 해야 하는 로딩의 수가 점점 증가하게 된다. 따라서 디스차지 동작상태에서 제1 워드라인(WL0)의 전압보다 나머지 워드라인(WL1~WL63)의 전압이 더 높아지는 경우가 발생할 수 있다. 이와 같은 현상이 발생할 경우, 워드라인에 접속된 메모리 셀의 임계전압 분포의 변동이 발생하여 안정성을 저해하는 요소로 작용하므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 안정적으로 복수의 라인을 디스차지 할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 복수의 워드라인을 안정적으로 디스차지함으로서, 메모리 셀의 임계전압 분포를 안정적으로 유지할 수 있는 반도체 메모리 장치 및 워드라인 디스차지방법을 제공한다.
본 발명의 일 실시예에 따르면, 선택된 라인은 제1 제어전압으로 구동되고, 선택되지 않은 하나 이상의 라인은 상기 제1 제어전압보다 낮은 레벨을 갖는 제2 제어전압으로 구동되는 복수의 라인; 상기 복수의 라인 중 선택된 라인의 디스차지노드와 선택되지 않은 하나 이상의 라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부; 및 상기 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 하는 공통 디스차지부를 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인; 상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부; 및 상기 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 하는 공통 워드라인 디스차지부를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인; 디스차지 제어펄스신호에 응답하여 상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부; 제1 디스차지 펄스신호에 응답하여 상기 디스차지노드를 디스차지하는 제1 워드라인 디스차지부; 제2 디스차지 펄스신호에 응답하여 상기 공통 디스차지노드를 디스차지하는 제2 워드라인 디스차지부; 및 상기 디스차지 제어펄스신호 및 상기 제2 디스차지 펄스신호의 활성화 시점보다 일정시간 이후에 활성화 되는 상기 제1 디스차지 펄스신호를 생성하는 디스차지 제어신호 생성부를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인을 디스차지하는 방법에 있어서, 상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 일정 전압차이가 발생하도록 디스차지 전류경로를 형성하는 단계; 상기 공통 디스차지노드를 일정시간 디스차지 하는 단계; 및 상기 공통 디스차지노드를 일정시간 디스차지한 이후에 상기 디스차지노드를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 워드라인 디스차지방법이 제공된다.
도 1은 종래기술의 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
도 2는 도 1의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
도 4는 도 3의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
도 6은 도 5의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 메모리부(100)와, 공통 워드라인 디스차지부(200)와, 디스차지 제어부(300)를 포함한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리부(100)는 제1 메모리 스트링(Memory String, 110)과, 제2 메모리 스트링(Memory String, 120)으로 구분된다. EVEN 비트라인(BL_E)에는 제1 메모리 스트링(Memory String, 110)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(Memory String, 120)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(Memory String, 110)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 64개의 비휘발성 메모리 셀(MC0E~MC63E)이 직렬로 접속되어 있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 64개의 비휘발성 메모리 셀(MC0E~MC63E)은 해당 워드라인(WL0~WL63)의 전압레벨에 의해서 액세스가 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.
반도체 메모리 장치는 프로그래밍 동작상태에서 복수의 워드라인 중 선택된 워드라인은 제1 워드라인 제어전압(VPGM)으로 구동되고, 선택되지 않은 나머지 워드라인은 제1 워드라인 제어전압(VPGM)보다 낮은 레벨을 갖는 제2 워드라인 제어전압(VPASS)으로 구동된다. 또한, 프로그래밍 동작상태가 종료되면 복수의 워드라인(WL0~WL63)은 모두 디스차지 된다. 본 실시예에서는 선택된 워드라인이 하나일 경우를 예시하였으나, 하나 이상의 워드라인이 선택될 수 있다. 이때, 복수의 워드라인 중 선택되지 않은 워드라인의 수가 선택된 워드라인의 수보다는 많다.
여기에서 복수의 워드라인(WL0~WL63) 중 제1 워드라인(WL0)이 선택되어 제1 워드라인 제어전압(VPGM)으로 차지(Charge)되어 있고, 나머지 워드라인(WL1~WL63)은 제2 워드라인 제어전압(VPASS)으로 차지(Charge)되어 있다고 가정하기로 한다. 또한, 제1 워드라인 제어전압을 워드라인 프로그래밍 전압으로 지칭하고, 제2 워드라인 제어전압을 워드라인 패스 전압으로 지칭하기로 한다.
디스차지 제어부(300)는 복수의 워드라인(WL0~WL63) 중 선택된 제1 워드라인(WL0)의 디스차지노드(N1)와 선택되지 않은 나머지 워드라인(WL1~WL63)의 공통 디스차지노드(N2) 사이에 디스차지 전류경로를 형성함에 있어서, 디스차지노드(N1)와 공통 디스차지노드(N2) 사이에 일정 전압차이를 발생시킨다. 본 실시예에서 디스차지 제어부(300)는 다이오드(D0)와, 연결부(MN0)로 구성된다. 다이오드(D0)는 디스차지노드(N1)와 제1 노드(N0) 사이에 접속된다. 또한, 연결부 즉, NMOS 트랜지스터(MN0)는 제1 노드(N0)와 공통 디스차지노드(N2) 사이에 접속되며, 디스차지 제어펄스신호(DIS_CTRL_EN)의 제어에 따라 선택적으로 턴온(TURN ON)된다. 따라서 디스차지 제어펄스신호(DIS_CTRL_EN)가 활성화 되면, 디스차지노드(N1)와 공통 디스차지노드(N2) 사이에 다이오드(D0)의 임계전압(Threshold Voltage) 만큼의 전압 차이가 발생한다. 참고적으로 본 실시예에서 다이오드(D0)는 NMOS 트랜지스터로 구성되었으나, PMOS 트랜지스터 또는 정션 트랜지스터로 구성될 수도 있을 것이다. 또한, 복수의 MOS 트랜지스터를 이용하여 목표된 전압차이를 발생시킬 수도 있을 것이다.
공통 워드라인 디스차지부(200)는 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 한다. 본 실시예에서 공통 워드라인 디스차지부(200)는 공통 디스차지노드(N2)와 디스차지 전압단(VSS) 사이에 접속되며, 공통 디스차지 펄스신호(DIS_EN)의 제어를 받는 디스차지 NMOS 트랜지스터(MN2)로 구성된다.
도 4는 도 3의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
도 4 및 도 3을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 주요동작을 설명하면 다음과 같다.
프로그래밍 동작상태에서 제1 워드라인(WL0)은 워드라인 프로그래밍 전압(VPGM)으로 차지(Charge)되어 있으며, 나머지 워드라인(WL1~WL63)은 워드라인 패스 전압(VPASS)으로 차지(Charge)되어 있다. 복수의 워드라인(WL0~WL63)의 디스차지 동작이 시작되면, 디스차지 제어부(300)에 의해서 제1 워드라인(WL0)의 디스차지노드(N1)와, 제2 내지 제64 워드라인(WL1~WL63)의 공통 디스차지노드(N2) 사이에 디스차지 전류경로가 형성된다. 이때, 디스차지 제어부(300)에 의해서 디스차지노드(N1)의 전압레벨은 공통 디스차지노드(N2)의 전압레벨 보다 일정수준 높게 유지된다. 따라서, 공통 워드라인 디스차지부(200)가 복수의 워드라인(WL0~WL63)을 모두 디스차지 하더라도, 디스차지노드(N1)의 전압레벨이 공통 디스차지노드(N2)의 전압레벨보다 항상 높게 유지된다. 디스차지노드(N1)의 전압레벨은 다이오드(D0)의 임계전압(Threshold Voltage, Vth)까지 최종적으로 디스차지 된다.
즉, 본 실시예에 따른 반도체 메모리 장치는 디스차지 동작이 완료될 때까지 선택된 워드라인의 전압레벨이 선택되지 않은 워드라인의 전압레벨보다 항상 높게 유지되므로, 워드라인에 접속된 메모리 셀의 임계전압 분포가 안정적으로 유지된다.
참고적으로 본 발명의 일 실시예에서는 복수의 워드라인을 디스차지 하는 기술에 대한 설명하였으나, 일반적인 반도체 장치의 복수의 라인, 즉, 선택된 라인은 제1 제어전압으로 구동되고, 선택되지 않은 하나 이상의 라인은 제1 제어전압보다 낮은 레벨을 갖는 제2 제어전압으로 구동되는 복수의 라인을 디스차지 하는데도 제안된 기술적인 원리를 적용할 수 있을 것이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개념적인 구성을 나타낸 도면이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 5를 참조하면, 반도체 메모리 장치는 메모리부(100)와, 제1 워드라인 디스차지부(200A)와, 제2 워드라인 디스차지부(200B)와, 디스차지 제어부(300)와, 디스차지 제어신호 생성부(400)를 포함한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리부(100)는 제1 메모리 스트링(Memory String, 110)과, 제2 메모리 스트링(Memory String, 120)으로 구분된다. EVEN 비트라인(BL_E)에는 제1 메모리 스트링(Memory String, 110)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(Memory String, 120)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(Memory String, 110)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 64개의 비휘발성 메모리 셀(MC0E~MC63E)이 직렬로 접속되어 있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 64개의 비휘발성 메모리 셀(MC0E~MC63E)은 해당 워드라인(WL0~WL63)의 전압레벨에 의해서 액세스가 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.
반도체 메모리 장치는 프로그래밍 동작상태에서 복수의 워드라인 중 선택된 워드라인은 제1 워드라인 제어전압(VPGM)으로 구동되고, 선택되지 않은 나머지 워드라인은 제1 워드라인 제어전압(VPGM)보다 낮은 레벨을 갖는 제2 워드라인 제어전압(VPASS)으로 구동된다. 또한, 프로그래밍 동작상태가 종료되면 복수의 워드라인(WL0~WL63)은 모두 디스차지 된다. 본 실시예에서는 선택된 워드라인이 하나일 경우를 예시하였으나, 하나 이상의 워드라인이 선택될 수 있다. 이때, 복수의 워드라인 중 선택되지 않은 워드라인의 수가 선택된 워드라인의 수보다는 많다.
여기에서 복수의 워드라인(WL0~WL63) 중 제1 워드라인(WL0)이 선택되어 제1 워드라인 제어전압(VPGM)으로 차지(Charge)되어 있고, 나머지 워드라인(WL1~WL63)은 제2 워드라인 제어전압(VPASS)으로 차지(Charge)되어 있다고 가정하기로 한다. 또한, 제1 워드라인 제어전압을 워드라인 프로그래밍 전압으로 지칭하고, 제2 워드라인 제어전압을 워드라인 패스 전압으로 지칭하기로 한다.
디스차지 제어부(300)는 디스차지 제어펄스신호(DIS_CTRL_EN)에 응답하여 복수의 워드라인(WL0~WL63) 중 선택된 제1 워드라인(WL0)의 디스차지노드(N1)와 선택되지 않은 나머지 워드라인(WL1~WL63)의 공통 디스차지노드(N2) 사이에 디스차지 전류경로를 형성함에 있어서, 디스차지노드(N1)와 공통 디스차지노드(N2) 사이에 일정 전압차이를 발생시킨다. 본 실시예에서 디스차지 제어부(300)는 다이오드(D0)와, 연결부(MN0)로 구성된다. 다이오드(D0)는 디스차지노드(N1)와 제1 노드(N0) 사이에 접속된다. 또한, 연결부 즉, NMOS 트랜지스터(MN0)는 제1 노드(N0)와 공통 디스차지노드(N2) 사이에 접속되며, 디스차지 제어펄스신호(DIS_CTRL_EN)의 제어에 따라 선택적으로 턴온(TURN ON)된다. 따라서 디스차지 제어펄스신호(DIS_CTRL_EN)가 활성화 되면, 디스차지노드(N1)와 공통 디스차지노드(N2) 사이에 다이오드(D0)의 임계전압(Threshold Voltage, Vth) 만큼의 전압 차이가 발생한다. 참고적으로 본 실시예에서 다이오드(D0)는 NMOS 트랜지스터로 구성되었으나, PMOS 트랜지스터 또는 정션 트랜지스터로 구성될 수도 있을 것이다. 또한, 복수의 MOS 트랜지스터를 이용하여 목표된 전압차이를 발생시킬 수도 있을 것이다.
제1 워드라인 디스차지부(200A)는 제1 디스차지 펄스신호(DIS_EN1)에 응답하여 디스차지노드(N1)를 디스차지 한다. 본 실시예에서 제1 워드라인 디스차지부(200A)는 디스차지노드(N1)와 디스차지 전압단(VSS) 사이에 접속되며, 제1 디스차지 펄스신호(DIS_EN1)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.
제2 워드라인 디스차지부(200B)는 제2 디스차지 펄스신호(DIS_EN2)에 응답하여 공통 디스차지노드(N2)를 디스차지 한다. 본 실시예에서 제2 워드라인 디스차지부(200B)는 공통 디스차지노드(N2)와 디스차지 전압단(VSS) 사이에 접속되며, 제2 디스차지 펄스신호(DIS_EN2)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다.
디스차지 제어신호 생성부(400)는 디스차지 제어펄스신호(DIS_CTRL_EN) 및 제2 디스차지 펄스신호(DIS_EN2)의 활성화 시점보다 일정시간 이후에 활성화 되는 제1 디스차지 펄스신호(DIS_EN1)를 생성한다. 여기에서 디스차지 제어펄스신호(DIS_CTRL_EN)는 제1 디스차지 펄스신호(DIS_EN1)가 활성화 되는 시점 이전에 비활성화 된다. 디스차지 제어신호 생성부(400)는 일반적인 펄스 발생회로로 구성될 수 있을 것이다.
도 6은 도 5의 반도체 메모리 장치의 워드라인이 디스차지 되는 동작을 나타낸 도면이다.
도 6 및 도 5를 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 주요동작을 설명하면 다음과 같다.
프로그래밍 동작상태에서 제1 워드라인(WL0)은 워드라인 프로그래밍 전압(VPGM)으로 차지(Charge)되어 있으며, 나머지 워드라인(WL1~WL63)은 워드라인 패스 전압(VPASS)으로 차지(Charge)되어 있다.
우선, 디스차지 제어펄스신호(DIS_CTRL_EN)와 제2 디스차지 펄스신호(DIS_EN2)가 하이레벨로 활성화 되는 제1 구간 동안의 동작은 다음과 같이 이루어진다. 디스차지 제어부(300)에 의해서 제1 워드라인(WL0)의 디스차지노드(N1)와 제2 내지 제64 워드라인(WL1~WL63)의 공통 디스차지노드(N2) 사이에 디스차지 전류경로가 형성된다. 이때, 디스차지 제어부(300)에 의해서 디스차지노드(N1)의 전압레벨은 공통 디스차지노드(N2)의 전압레벨 보다 일정수준 높게 유지된다. 따라서 제2 워드라인 디스차지부(200B)가 복수의 워드라인(WL0~WL63)을 모두 디스차지 하더라도, 디스차지노드(N1)의 전압레벨이 공통 디스차지노드(N2)의 전압레벨보다 항상 높게 유지된다.
다음으로, 디스차지 제어펄스신호(DIS_CTRL_EN)가 로우레벨로 비활성화 되고, 제1 디스차지 펄스신호(DIS_EN1)가 하이레벨로 활성화 되는 제2 구간 동안의 동작은 다음과 같이 이루어진다. 제2 워드라인 디스차지부(200B)에 의해서 제1 구간동안 공통 디스차지노드(N2)는 디스차지 전압단(VSS)의 전압레벨, 즉, 접지전압(VSS) 레벨까지 디스차지된다. 하지만, 디스차지노드(N1)는 디스차지 제어부(300)에 의해서 공통 디스차지노드(N2) 보다 다이오드(D0)의 임계전압 만큼 높은 레벨까지만 디스차지 된다. 한편, 제2 구간에서는 제1 디스차지 펄스신호(DIS_EN1)가 하이레벨로 활성화 되므로 제1 워드라인 디스차지부(200A)에 의해서 디스차지노드(N1)가 디스차지 전압단(VSS)의 전압레벨, 즉, 접지전압(VSS) 레벨까지 디스차지된다.
즉, 본 실시예에 따른 반도체 메모리 장치는 디스차지 동작모드에서 선택된 워드라인의 전압레벨이 선택되지 않은 워드라인의 전압레벨보다 높게 유지되고, 최종적으로 모든 워드라인이 접지전압(VSS)까지 디스차지 되므로 워드라인에 접속된 메모리 셀의 임계전압 분포가 안정적으로 유지된다.
상술한 바와 같이 반도체 메모리 장치의 워드라인 디스차지방법, 즉, 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인을 디스차지하는 방법은, 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 일정 전압차이가 발생하도록 디스차지 전류경로를 형성하는 단계와, 공통 디스차지노드를 일정시간 디스차지 하는 단계와, 공통 디스차지노드를 일정시간 디스차지한 이후에 상기 디스차지노드를 디스차지하는 단계를 포함한다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 메모리부
110 : 제1 메모리 스트링
120 : 제2 메모리 스트링
200 : 공통 워드라인 디스차지부
200A : 제1 워드라인 디스차지부
200B : 제2 워드라인 디스차지부
300 : 디스차지 제어부
400 : 디스차지 제어신호 생성부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (24)

  1. 선택된 라인은 제1 제어전압으로 구동되고, 선택되지 않은 하나 이상의 라인은 상기 제1 제어전압보다 낮은 레벨을 갖는 제2 제어전압으로 구동되는 복수의 라인;
    상기 복수의 라인 중 선택된 라인의 디스차지노드와 선택되지 않은 하나 이상의 라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부; 및
    상기 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 하는 공통 디스차지부;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    하나 이상의 선택된 라인이 상기 제1 제어전압으로 구동되며, 상기 복수의 라인 중 선택되지 않은 라인의 수는 선택된 라인의 수보다 더 많은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 디스차지 제어부는,
    상기 디스차지노드와 제1 노드 사이에 접속되는 다이오드; 및
    상기 제1 노드와 상기 공통 디스차지노드 사이에 접속되며, 디스차지 제어펄스신호의 제어를 받는 연결부를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 정션 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 공통 디스차지부는,
    상기 공통 디스차지노드와 디스차지 전압단 사이에 접속되며, 공통 디스차지 펄스신호의 제어를 받는 디스차지 트랜지스터를 포함하는 반도체 장치.
  7. 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인;
    상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부; 및
    상기 디스차지 전류경로를 통해서 흐르는 전류를 디스차지 하는 공통 워드라인 디스차지부;
    를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    하나 이상의 선택된 워드라인이 상기 제1 워드라인 제어전압으로 구동되며, 상기 복수의 워드라인 중 선택되지 않은 워드라인의 수는 선택된 워드라인의 수보다 더 많은 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 워드라인 제어전압은 워드라인 프로그래밍 전압이고, 상기 제2 워드라인 제어전압은 워드라인 패스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 디스차지 제어부는,
    상기 디스차지노드와 제1 노드 사이에 접속되는 다이오드; 및
    상기 제1 노드와 상기 공통 디스차지노드 사이에 접속되며, 디스차지 제어펄스신호의 제어를 받는 연결부를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 정션 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7항에 있어서,
    상기 공통 워드라인 디스차지부는,
    상기 공통 디스차지노드와 디스차지 전압단 사이에 접속되며, 공통 디스차지 펄스신호의 제어를 받는 디스차지 트랜지스터를 포함하는 반도체 메모리 장치.
  14. 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인;
    디스차지 제어펄스신호에 응답하여 상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 디스차지 전류경로를 형성함에 있어서, 상기 디스차지노드와 상기 공통 디스차지노드 사이에 일정 전압차이를 발생시키는 디스차지 제어부;
    제1 디스차지 펄스신호에 응답하여 상기 디스차지노드를 디스차지하는 제1 워드라인 디스차지부;
    제2 디스차지 펄스신호에 응답하여 상기 공통 디스차지노드를 디스차지하는 제2 워드라인 디스차지부; 및
    상기 디스차지 제어펄스신호 및 상기 제2 디스차지 펄스신호의 활성화 시점보다 일정시간 이후에 활성화 되는 상기 제1 디스차지 펄스신호를 생성하는 디스차지 제어신호 생성부;
    를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    하나 이상의 선택된 워드라인이 상기 제1 워드라인 제어전압으로 구동되며, 상기 복수의 워드라인 중 선택되지 않은 워드라인의 수는 선택된 워드라인의 수보다 더 많은 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 디스차지 제어펄스신호는,
    상기 제1 디스차지 펄스신호가 활성화 되는 시점 이전에 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 제1 워드라인 제어전압은 워드라인 프로그래밍 전압이고, 상기 제2 워드라인 제어전압은 워드라인 패스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 디스차지 제어부는,
    상기 디스차지노드와 제1 노드 사이에 접속되는 다이오드; 및
    상기 제1 노드와 상기 공통 디스차지노드 사이에 접속되며, 상기 디스차지 제어펄스신호의 제어를 받는 연결부를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 다이오드는 하나 또는 그 이상의 정션 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제14항에 있어서,
    상기 제1 워드라인 디스차지부는,
    상기 디스차지노드와 디스차지 전압단 사이에 접속되며, 상기 제1 디스차지 펄스신호의 제어를 받는 트랜지스터를 포함하는 반도체 메모리 장치.
  22. 제14항에 있어서,
    상기 제2 워드라인 디스차지부는,
    상기 공통 디스차지노드와 디스차지 전압단 사이에 접속되며, 상기 제2 디스차지 펄스신호의 제어를 받는 트랜지스터를 포함하는 반도체 메모리 장치.
  23. 선택된 워드라인은 제1 워드라인 제어전압으로 구동되고, 선택되지 않은 하나 이상의 워드라인은 상기 제1 워드라인 제어전압보다 낮은 레벨을 갖는 제2 워드라인 제어전압으로 구동되는 복수의 워드라인을 디스차지하는 방법에 있어서,
    상기 복수의 워드라인 중 선택된 워드라인의 디스차지노드와 선택되지 않은 하나 이상의 워드라인의 공통 디스차지노드 사이에 일정 전압차이가 발생하도록 디스차지 전류경로를 형성하는 단계;
    상기 공통 디스차지노드를 일정시간 디스차지 하는 단계; 및
    상기 공통 디스차지노드를 일정시간 디스차지한 이후에 상기 디스차지노드를 디스차지하는 단계;
    를 포함하는 반도체 메모리 장치의 워드라인 디스차지방법.
  24. 제23항에 있어서,
    상기 제1 워드라인 제어전압은 워드라인 프로그래밍 전압이고, 상기 제2 워드라인 제어전압은 워드라인 패스 전압인 것을 특징으로 하는 반도체 메모리 장치의 워드라인 디스차지방법.
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