KR100613078B1

KR100613078B1 - 낸드 플래시 메모리 내의 롬을 이용한 워드라인 패스바이어스 보존 방법 및 장치

Info

Publication number: KR100613078B1
Application number: KR1020030067157A
Authority: KR
Inventors: 김의석
Original assignee: 에스티마이크로일렉트로닉스 엔.브이.; 주식회사 하이닉스반도체
Priority date: 2003-09-27
Filing date: 2003-09-27
Publication date: 2006-08-16
Also published as: TW200523934A; US20050078520A1; TWI287227B; KR20050030999A; JP2005108399A; US7061803B2; JP4296132B2

Abstract

본 발명은 낸드 플래시 메모리 내의 롬 블록을 이용한 워드라인 패스 바이어스를 보존하는 방법 및 장치에 관한 것이다. 본 발명에 따른 워드라인 패스 바이어스 보존 방법은 그룹A 액세스 신호를 출력하는 그룹A 액세스 신호 발생 회로에 전달되는 프로그램 프리차지 제어 신호와 블록 워드라인에 전달되는 프로그램 프리차지 제어 신호를 롬 블록에서 분리 출력하고 동기 회로에서 동기하여 공급함으로써, 선택 워드라인의 프리차지를 위한 패스 트랜지스터가 동작하기 전에 프리차지 회로의 프리차지 트랜지스터가 먼저 닫히도록 하는 단계를 포함한다. 이러한 과정에 의해 본 발명은 낸드 플래시 메모리의 프로그램 및 리드시의 시간 불일치를 방지하고 선택 블록 워드라인에 프리차지된 소정 전압이 특정 셀에 확실히 입력되어 보존되도록 한다.

낸드 플래시 메모리, 롬, 워드라인, 프리차지, 패스 바이어스

Description

낸드 플래시 메모리 내의 롬을 이용한 워드라인 패스 바이어스 보존 방법 및 장치{Device and Method for preserving wordline pass bios using a ROM in a NAND-type flash memory}

도 1은 종래 기술에 따른 낸드 플래시 메모리의 워드라인 프리차지 제어 회로를 나타낸 회로도이다.

도 2는 도 1의 블록 워드라인에 연결된 특정 워드라인에 바이어스를 인가하는 회로를 나타낸 회로도이다.

도 3은 도 1의 프리차지 회로의 구동을 위한 그룹A 액세스 신호 발생 회로를 나타낸 회로도이다.

도 4는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 워드라인 패스 바이어스 보존 방법을 적용할 수 있는 구성을 나타낸 블록도이다.

도 5는 도 4의 롬 블록에서 클럭을 이용하여 생성된 프로그램 프리차지 신호 및 프로그램 프리차지 딜레이 신호의 타이밍도이다.

도 6은 도 4의 롬 블록에서 X-DEC 블록까지의 신호 흐름을 나타낸 블록도이다.

도 7은 도 6의 롬 블록에서 생성된 프로그램 프리차지 신호와 프로그램 프리 차지 딜레이 신호를 블록 워드라인용 프로그램 프리차지 신호와 그룹A 액세스용 프로그램 프리차지 신호로 동기하여 분리하는 회로를 나타낸 회로도이다.

도 8은 도 7의 네 개의 신호의 타이밍도이다.

도 9는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 워드라인 패스 바이어스 보존 방법의 적용 예를 나타낸 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

200a : 그룹A 액세스 신호 발생 회로

300a : 워드라인 패스 바이어스 보존 회로

310a : 프라차지 제어 회로

312 : 분리 NMOS 트랜지스터

314 : 제1 NAND 게이트

316 : 제2 NAND 게이트

318 : 인버터

320 : 프리차지 회로

322 : 제1 NMOS 트랜지스터

324 : 제2 NMOS 트랜지스터

326 : 프리차지 NMOS 트랜지스터

340 : 디스차지 회로

342 : 디스차지 NMOS 트랜지스터

본 발명은 낸드 플래시 메모리의 리드 및 프로그램시 워드라인에 입력된 패스 바이어스를 보존하는 방법 및 장치에 관한 것이다.

일반적으로 플래시 메모리(Flash Memory)는 소비전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않는 채 유지되는 특성을 지닌 반도체 기억장치이다. 즉 지속적으로 전원이 공급되는 비휘발성 메모리로, 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐만 아니라 정보의 입출력도 자유로워 디지털 텔레비전, 디지털 캠코더, 디지털 카메라, 휴대 전화, 개인 휴대 단말기(PDA), 게임기, MP3 플레이어 등에 널리 사용된다.

플래시 메모리의 종류는 크게 저장 용량이 큰 데이터 저장형(NAND-Type)과 처리 속도가 빠른 코드 저장형(NOR-Type)의 2가지로 분류된다. 낸드 타입의 플래시 메모리(이하 "낸드 플래시 메모리"라고 칭함)는 고집적이 가능하고 핸드디스크를 대체할 수 있어 고집적 음성이나 화상 등의 저장용으로 많이 사용된다. 낸드 플래시 메모리는 입출력 단자로서 기능하는 비트 라인과, 비트 라인과 접지 라인 사이에 복수의 메모리 셀 트랜지스터들이 직렬로 연결되어 형성된 한 개의 스트링(string) 및 상기 스트링의 소정 집합으로 이루어진 하나의 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 트랜지스터의 게이트에는 제어 전압 이 인가된다. 낸드 플래시 메모리의 동작 과정에 대하여 아래에서 설명한다.

낸드 플래시 메모리 셀의 쓰기 또는 프로그램(program) 동작은 일반적으로 제어 게이트에 20V, P-well에 0V를 인가하여 이루어진다. 다시 말해, 프로그램 동작은 메모리 셀의 소오스 또는 드레인 영역과 반도체 기판의 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 21V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다. 이때, 전자는 채널 전면으로부터 부유 게이트로 주입되고 메모리셀의 문턱값은 4V~5V 정도가 된다. "0" 데이터를 쓰기할 경우에는 드레인 전압에 0V를 인가한다.

낸드 플래시 메모리 셀의 리드(read) 동작은 드레인에 5V를 프리차지(pre-charge)하고, 제어 게이트를 0V로 하는 것에 의해 메모리 셀의 문턱값이 양이냐 음이냐에 따라 셀 전류가 흐르지 않느냐 흐르느냐가 결정되고, 그것에 의해 드레인 전압 값으로 "1" 또는 "0"을 읽어냄으로써 수행된다.

NAND형 플래시 메모리 셀의 소거(erase) 동작은 제어 게이트에 0V를 인가하고, P-well에 20V 정도의 고전압을 인가하여 수행된다. 그 결과 게이트 산화막에 파울러 노드하임 터널 전류가 발생하고 전자가 부유 게이트에서 실리콘 기판으로 흐른다. 이때 전자는 부유 게이트로부터 채널 전면으로 방출되고, 메모리 셀의 문턱값은 -3V 정도가 된다. F-N 전류는 다음 식으로 표시된다.

J는 전류, E는 전계, A,B는 상수이다. 이 전류는 전계 의존성이 매우 크고 온도 의존성이 거의 없다.

이와 같이, 소거 동작은 제어 게이트에 아주 낮은 전압(예를 들어, 0V)을 인가하고, 벌크 영역에 고전압(예를 들어, 20V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리 셀들이 약 -2V의 소거 문턱전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 문턱 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고 소거 동작에 의해 문턱 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.

낸드 플래시 메모리 셀의 과잉 소거 및 과잉 프로그램은 F-N 전류가 전계에 지수함수적으로 민감하고 공정 변수에 의한 용량성 접합률(Couping Ratio), Vcc 및 온도 변화 등으로 인하여 프로그램 및 소거 속도가 셀 마다 다른 값을 갖는 것에 기인한다. 그 결과, 과잉 소거된 셀에 의한 문턱값 분포는 스트링 전류를 크게 하기 때문에 문제가 되지 않으나, 과잉 프로그램된 셀에 의한 문턱값 분포는 스트링 전류를 급격히 감소시키기 때문에 스트링 전체가 읽기 실패(Read Fail)를 유발하는 문제가 있어 낸드 플래시 메모리에서는 과잉 프로그램을 줄이는 것이 중요하다.

한편, 상술한 플래시 메모리 셀로 이루어진 스트링은 블록 단위로 구분되어 진다. 예를 들어, 512개의 블록으로 이루어진 낸드 플래시 메모리에서의 프리차지 동작은 먼저 64개의 블록 워드라인을 프리차지 한 후 선택 블록을 제외한 나머지 블록의 워드라인을 디스차지(Discharge) 함으로써 수행된다. 각 블록의 워드라인 프리차지는 프리차지 회로에 의해 이루어지는데, 이러한 프리차지 회로는 워드라인 프리차지 제어 회로에 의해 제어되고, 프리차지 제어 회로는 각 메모리 블록마다 구비된다. 프리차지 회로 및 프리차지 제어 회로 등을 포함한 워드라인 프리차지 회로 블록에 관하여 도 1 내지 도 3을 참조하여 설명한다.

도 1은 종래 기술에 따른 낸드 플래시 메모리의 워드라인 프리차지 회로 블록을 나타낸 회로도이다. 도 2는 도 1의 블록 워드라인에 연결된 특정 워드라인에 바이어스를 인가하는 회로를 나타낸 회로도이다. 또한 도 3은 도 1의 프리차지 회로를 구동하는 고전압 스위칭 회로를 나타낸 회로도이다.

도 1을 참조하면, 낸드 플래시 메모리의 워드라인 프리차지 회로 블록(300)은 프리차지 제어 회로(310), 프리차지 회로(320), 블록 워드라인(BLKWL)을 포함하는 메모리 셀 어레이(도 5 참조) 및 디스차지 회로(340)를 포함한다. 구체적으로 워드라인 프리차지 동작을 설명하면 다음과 같다.

프리차지 회로(320)는 제1 및 제2 NMOS 트랜지스터(322, 324) 및 프리차지 NMOS 트랜지스터(326)를 포함한다. 제1 및 제2 NMOS 트랜지스터(322, 324)는 다이오드와 같이 동작되도록 전원(VPP)과 블록 워드라인(BLKWL)간에 직렬 접속되고, 프리차지 모드시 블록 워드라인이 일정 전위로 프리차지되도록 도통 상태가 된다.

프리차지 회로(320)의 프리차지 동작은 먼저 프리차지 제어 회로(310)측으로부터 입력되는 그룹A 액세스 신호(GA: Group Access)에 의해 프리차지 NMOS 트랜지스터(326)가 턴온되는 것으로 시작된다. 여기서 그룹 액세스 신호는 특정 그룹 A에 대한 제어 신호로서 언급된다. 프리차지 NMOS 트랜지스터(326)가 턴온되면, 제2 NMOS 트랜지스터(324) 및 제1 NMOS 트랜지스터(322)는 순차적으로 턴온되어 고전압(VPP)이 블록 워드라인에 인가되도록 동작한다. 그 후, 그룹 액세스 신호의 하이(High)에서 즉 프리차지 NMOS 트랜지스터(326)의 턴온 상태에서 블록 워드라인(BLKWL)은 프리차지되어 VPP-Vth 전위가 된다. 이 전위에 의해 메모리 블록의 워드라인을 프리차지하기 위한 프리차지 회로가 인에이블 상태가 된다. 그 후, 낸드 플래시 메모리의 프로그램 및 리드시 워드라인 바이어스(WLAPP)를 메모리 셀까지 손실 없이 정확히 보내기 위하여, 도 2에 도시된 바와 같이 낸드 플래시 메모리의 하이 전압(High Voltage) 패스 NMOS 트랜지스터(101)에 워드라인 기준 바이어스와 NMOS 문턱전압(Vth)을 더한 워드라인 바이어스(WLAPP)가 인가된다. 상기 과정에 의해 셀이 프로그램된다. 셀의 리드 동작도 고전압의 레벨 차이를 제외하고 프로그램 동작과 동일하다.

디스차지 회로(340)는 블록 워드라인과 연결된 디스차지 NMOS 트랜지스터(342)를 포함한다. 디스차지 NMOS 트랜지스터(342)는 블록 워드라인에 연결된 드레인과, 프리차지 제어 회로(310)에 연결되는 제어 게이트 및 접지에 연결된 소오스를 포함한다.

프리차지 제어 회로(310)는 그룹A 액세스 신호 발생 회로(200), 분리 NMOS 트랜지스터(312), 제1 낸드 게이트(314), 제2 낸드 게이트(316) 및 인버터(318)를 포함한다. 여기서, 그룹A 액세스 신호 발생 회로(200)는 프리차지 제어 회로(310)와 별도로 분리하여 구분할 수 있다. 분리 NMOS 트랜지스터(312)는 제어 게이트로 입력되는 프리차지 제어 신호(PRE)에 따라 턴온 또는 턴오프 된다. 또한, 제1 낸드 게이트(314)는 그룹A 액세스 신호를 생성하기 위해 그룹A 액세스 신호 발생 회로(200)로 전달되는 그룹A 액세스용 프로그램 프리차지 신호와 동일한 프로그램 프리차지 신호 즉 블록 워드라인용 프로그램 프리차지 신호를 받는다. 따라서 낸드 게이트(314)의 입력에 로우 레벨의 블록 워드라인용 프로그램 프리차지 신호가 입력되면 그 출력은 하이 레벨이 된다. 이러한 낸드 게이트(314)의 하이 레벨의 출력 신호는 인버터(318)를 통해 디스차지 회로(340) 내의 디스차지 NMOS 트랜지스터(342)의 제어 게이트로 입력되어 디스차지 NMOS 트랜지스터(342)가 턴오프 상태에 있도록 한다. 제2 낸드 게이트(316)는 블록 선택 어드레스(X-Address)의 XA, XB, XC를 입력으로 하고 그 출력이 제1 낸드 게이트(314)의 입력에 연결된다.

그룹A 액세스 신호 발생 회로(200)는 도 3에 도시된 바와 같이 제1 클럭 또는 제2 클럭과 동기하여 프로그램 프리차지 신호의 로우 또는 하이 레벨에 따라 고전압(VPP)의 출력을 제어하는 고전압 스위치(HVSW: High Voltage Switch; 201)를 포함한다. 예를 들어, 고전압 스위치(201)는 프로그램시 15V-20V, 리드 또는 읽기시 약 5V를 워드라인에 프리차지하기 위한 고전압의 제어 신호를 출력한다. 또한 그룹A 액세스 신호 발생 회로(200)는 제어 신호용 고전압의 출력을 제한하기 위하여 상기 프로그램 프리차지 신호를 위한 고전압 스위치의 입력에 연결되는 입력과 방전 NMOS 트랜지스터(203)의 제어 게이트에 연결된 출력을 구비한 복수의 인버터(205, 207)를 포함한다. 복수의 인버터(205, 207)는 프로그램 프리차지 신호를 적절하게 증폭하여 그 신호를 방전 NMOS 트랜지스터(203)의 제어 게이트에 전달하는 기능을 수행한다. 방전 NMOS 트랜지스터(203)의 드레인은 고전압 스위치(201)의 출력에 연결되고 소오스는 접지된다. 상기 구성에 의해, 방전 NMOS 트랜지스터(203)는 프로그램 프리차지 신호의 특정 레벨에 따라 고전압 스위치(201)에서 출력되는 고전압(VPP)을 방전시킨다.

다음은 블록 워드라인의 디스차지 동작을 설명하기로 한다.

다시 도 1을 참조하면, 프로그램 프리차지 신호가 예를 들어 로우 레벨에서 하이 레벨로 변하고 동시에 프리차지 신호(PRE)가 하이 레벨에서 로우 레벨로 변하며, 이어서 그룹A 액세스 신호 즉 그룹A 액세스 제어 신호(GA)가 하이 레벨로 변하면, 프리차지 NMOS 트랜지스터(326)는 턴오프된다. 프로그램 프리차지 신호가 하이 레벨이 되면, 블록 선택 어드레스 신호(XA,XB,XC)의 입력에 따라 제1 낸드 게이트(314)의 출력이 변하게 된다. 선택되지 않은 워드라인이라면 블록 선택 어드레스 신호(XA,XB,XC) 중 적어도 하나가 로우 레벨이 되어 제2 낸드 게이트(316)의 출력이 하이 레벨이 된다. 이 때, 프로그램 프리차지 신호(PGMPREb)와 제2 낸드 게이트(316)의 레벨이 모두 하이 레벨이 되고, 그것에 의해 제1 낸드 게이트(314)의 출력은 로우 레벨이 된다. 이러한 제1 낸드 게이트(314)의 하이 레벨 출력 신호는 인버터(318)를 거쳐 디스차지 NMOS 트랜지스터(342)의 제어 게이트에 입력되고, 상기 과정을 통해 선택되지 않은 워드라인의 디스차지 NMOS 트랜지스터(342)는 턴온 된다. 디스차지 NMOS 트랜지스터(342)의 턴온 상태에서 블록 워드라인에 프리차지된 전압은 접지로 디스차지된다.

이와 같이, 종래의 낸드 플래시 메모리에서는 그룹A 액세스 제어 신호에 의해 예를 들어 64개의 블록 워드라인을 VPP 전위로 프리차지한 후, 선택 워드라인을 제외하고, 나머지 선택되지 않은 워드라인에 프리차지된 전압을 디스차지하여 선택 워드라인의 특정 셀에 프로그램 동작 또는 리드 동작이 수행되도록 이루어진다.

그러나 종래 기술에 있어서는 그룹A 액세스 제어 신호(GA)에 의해 예를 들어 64개 블록의 스위칭 소자(도 1의 참조부호 322 및 324 참조)가 인에이블(Enable) 또는 디스에이블(Disable)되어야 한다. 따라서 스위칭 타임이 길어지는 결과를 초래하고 그로 인하여 원하는 시간에 블록 워드라인을 디스차지할 수 없거나 선택된 워드라인에서 원하지 않는 접지로의 전류 패스가 형성되는 단점이 있다.

즉, 종래 기술에서는 도 1에서와 같이 프로그램 프리차지 신호가 하이(High)가 되면, 그룹A 액세스 제어 신호에 의해 프리차지 회로(320)의 NMOS 트랜지스터(322, 324, 326)가 닫히고, 블록 선택 어드레스(X-Address) 조합에 의해 선택 워드라인만 열려지며, 나머지 워드라인은 디스차지 회로(340)의 디스차지 NMOS 트랜지스터(342)를 통해 방전된다. 이때, 프로그램 프리차지의 측면에서 바라보는 로딩(loading)의 경우, 블록 워드라인측에서는 하나의 블록 내에 한 개의 워드라인에 대한 게이트 로딩만 보게 되지만, 그룹A 액세스 신호측에서는 최소 64개의 블록에 연결되어 있어 그만큼 많은 로딩을 보게 된다. 따라서 특정 워드라인의 프리차지에 의한 플래시 메모리의 프로그램 동작 또는 읽기 동작에 있어서 시간 불 일치(time mismatching)가 일어나게 된다.

이와 같이, 종래 기술에서는 그룹A 액세스 제어 신호가 늦게 닫혀 선택 워드라인의 패스 바이어스가 노드 A로 빠져나가는 문제점이 있다. 이러한 원하지 않는 시간 불일치 문제를 해결하기 위하여, 그룹A 액세스 제어 신호측이 담당하는 블록을 1개의 블록으로 바꾸게 되면, 각 블록에 대하여 그룹A 액세스 신호 발생 회로(200)가 그만큼 늘어나게 되어 칩 사이즈가 대폭 커지는 문제점이 발생한다. 그렇다고 해서, 워드라인 프리차지 회로 블록(300)으로 들어가는 프로그램 프리차지 신호를 딜레이(delay)를 이용하여 수정하게 되면, 프로그램 프리차지 신호에 100㎱이상(Read시) 또는 500㎱이상(Program시)의 딜레이 시간을 더 주어야 한다. 이 정도의 딜레이를 주려면 별도의 딜레이 회로를 추가해야 하는데, 이것도 앞의 경우와 마찬가지로 칩 사이즈에 영향을 주게 되는 문제점이 있다.

본 발명의 목적은 딜레이 회로를 추가하지 않고 로직(logic)에 있는 롬(ROM)을 이용하여 딜레이 회로를 추가한 것과 같은 효과를 볼 수 있도록 하여 시간 불일치가 일어나지 않게 하고 선택 워드라인에 원하는 바이어스가 원활히 공급되어 보존될 수 있도록 하는 낸드 플래시 메모리의 워드라인 패스 바이어스 보존 방법 및 이러한 방법을 이용하는 낸드 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 종래의 워드라인 스위칭(switching) 상의 문제점을 해결하여 워드라인 바이어스를 보존함으로써 셀 전압 등과 같은 전기적 특성을 정 확히 검출할 수 있는 워드라인 패스 바이어스 보존 방법을 제공하는 것이다.

상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 낸드 플래시 메모리의 메모리 셀 어레이에 연결된 주변 회로 내에 형성되는 롬 블록에서 프로그램 프리차지 신호 및 상기 프로그램 프리차지 신호에 대하여 딜레이된 프로그램 프리차지 딜레이 신호를 발생하는 단계, 상기 프로그램 프리차지 신호 및 상기 프로그램 프리차지 딜레이 신호를, 블록 워드라인에 전달되는 블록 워드라인용 프로그램 프리차지 신호 및 그룹A 액세스 신호 발생 회로에 전달되는 그룹A 액세스용 프로그램 프리차지 신호로 동기하여 분리하는 단계, 상기 그룹A 액세스용 프로그램 프리차지 신호에 따라 상기 블록 워드라인에 연결된 프리차지 회로 내의 프리차지 스위치가 턴온 또는 턴오프 동작하는 단계, 상기 프리차지 스위치의 턴온 상태에서 고전압이 상기 블록 워드라인에 프리차지되는 단계, 상기 블록 워드라인에 연결된 적어도 하나의 패스 스위치가 블록 선택 어드레스 신호에 따라 턴온되어 상기 패스 스위치에 연결된 셀을 프로그램하는 단계, 상기 블록 워드라인용 프로그램 프리차지 신호 또는 상기 블록 선택 어드레스 신호에 따라 상기 디스차지 스위치가 턴온되는 단계, 및 상기 디스차지 스위치의 턴온 상태에서 상기 블록 워드라인에 프리차지된 상기 고전압이 디스차지되는 단계를 포함하는 낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법을 제공할 수 있다.

바람직한 일 실시예에서, 상기 블록 워드라인용 프로그램 프리차지 신호는 상기 프로그램 프리차지 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램 프리차지 딜레이 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하며, 상기 그룹A 액세스용 프로그램 프리차지 신호는 상기 프로그램 프리차지 딜레이 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램 프리차지 신호의 하이 레벨로의 변화시에 하이 레벨로 변화한다.

또한, 상기 프리차지 스위치, 상기 패스 스위치 및 상기 디스차지 스위치는 NMOS 트랜지스터를 포함한다.

또한, 상기 낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법은 상기 프로그램 프리차지 신호 및 상기 프로그램 프리차지 딜레이 신호가 리드 프리차지 신호 및 리드 프리차지 딜레이 신호로, 상기 그룹A 액세스용 프로그램 프리차지 신호 및 상기 블록 워드라인용 프로그램 프리차지 신호가 그룹A 액세스용 리드 프리차지 신호 및 블록 워드라인용 리드 프리차지 신호로 각각 변경되어 상기 셀을 리드하는 단계를 포함한다.

본 발명의 다른 측면에 따르면, 프로그램된 데이터를 저장하는 복수의 플래시 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 결합되고 롬 블록 및 동기 회로를 포함하는 주변 회로와, 상기 롬 블록에서 발생된 프로그램/리드 프리차지 신호 및 상기 프로그램 프리차지/리드 프리차지 신호가 소정 클럭 주기만큼 딜레이된 프로그램/리드 프리차지 딜레이 신호를, 블록 워드라인에 전달되는 블록 워드라인용 프로그램/리드 프리차지 신호 및 그룹A 액세스 신호 발생 회로에 전달되는 그룹A 액세스용 프로그램/리드 프리차지 신호로 동기하여 분 리하는 상기 동기 회로와, 상기 그룹A 액세스용 프로그램/리드 프리차지 신호에 따라 상기 블록 워드라인에 고전압을 프리차지하는 프리차지 회로와, 상기 블록 워드라인용 프로그램/리드 프리차지 신호에 따라 상기 블록 워드라인에서 상기 고전압을 디스차지하는 디스차지 회로와, 상기 동기 회로에 연결되고, 상기 프리차지 회로 및 상기 디스차지 회로에 제어 신호를 전달하며, 어드레스 버퍼로부터 블록 선택 어드레스 신호를 받고, 상기 프리차지 회로 및 상기 디스차지 회로의 회로 동작을 분리하는 분리 스위치를 포함하는 프리차지 제어 회로, 및 상기 블록 워드라인에 프리차지된 고전압을 상기 블록 선택 어드레스 신호에 따라 상기 플래시 메모리 셀로 통과시키는 패스 스위치를 포함하는 낸드 플래시 메모리 장치를 제공할 수 있다.

바람직한 일 실시예에서, 상기 블록 워드라인용 프로그램/리드 프리차지 신호는 상기 프로그램/리드 프리차지 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램/리드 프리차지 딜레이 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하며, 상기 그룹A 액세스용 프로그램/리드 프리차지 신호는 상기 프로그램/리드 프리차지 딜레이 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램/리드 프리차지 신호의 하이 레벨로의 변화시에 하이 레벨로 변화한다.

또한, 상기 롬 블록은 적어도 리드 모드 및 프로그램 모드에 필요한 복수의 제어 신호에 대한 정보를 저장하고, 상기 제어 신호를 해당 제어 회로에 전달하되, 상기 제어 신호는 적어도 프로그램 프리차지 신호, 프로그램 프리차지 딜레이 신호, 리드 프리차지 신호 및 리드 프리차지 딜레이 신호를 포함한다.

또한, 상기 동기 회로는 상기 프로그램/리드 프리차지 신호를 위한 제1 입력과 상기 프로그램/리드 프리차지 딜레이 신호를 위한 제2 입력을 구비한 낸드 게이트와, 상기 낸드 게이트의 출력에 그 입력이 직렬로 연결된 복수의 인버터와, 상기 프로그램/리드 프리차지 신호를 위한 제1 입력과 상기 프로그램/리드 프리차지 딜레이 신호를 위한 제2 입력을 구비한 노어 게이트, 및 상기 노어 게이트의 출력에 그 입력이 연결된 인버터를 포함하되, 상기 제1 입력 및 상기 제2 입력은 상기 프로그램/리드 프리차지 신호 및 상기 프로그램/리드 프리차지 딜레이 신호이고, 상기 낸드 게이트에 연결된 제1 내지 제3 인버터의 출력은 블록 워드라인용 프로그램/리드 프리차지 신호이며, 상기 노어 게이트에 연결된 제4 인버터의 출력은 그룹A 액세스용 프로그램/리드 프리차지 신호이다.

또한, 상기 그룹A 액세스 신호 발생 회로는 제1 클럭을 위한 제1 입력, 제2 클럭을 위한 제2 입력, 상기 그룹A 액세스용 프로그램/리드 프리차지 신호를 위한 제3 입력, 고전압의 입력을 위한 제4 입력 및 상기 그룹A 액세스 신호를 위한 출력을 구비한 고전압 스위치와, 상기 출력에 연결된 드레인, 접지된 소오스 및 상기 제3 입력에 연결된 제어 게이트를 구비한 방전 NMOS 트랜지스터, 및 상기 제3 입력에 그 입력이 연결된 제1 인버터 및 상기 제1 인버터의 출력에 그 입력이 연결되고 상기 제어 게이트에 그 출력이 연결된 제2 인버터를 포함한다.

또한, 상기 디스차지 회로는 상기 블록 워드라인에 연결된 드레인, 접지된 소오스 및 상기 프리차지 제어 회로에 연결된 제어 게이트를 구비하는 디스차지 NMOS 트랜지스터를 포함한다.

또한, 상기 프리차지 회로는 상기 고전압에 연결된 드레인과 상기 블록 워드라인에 연결된 소오스 및 상기 그룹A 액세스 신호 발생 회로의 출력에 연결되는 제어 게이트를 구비하는 프리차지 NMOS 트랜지스터와, 상기 블록 워드라인에 연결된 제어 게이트 및 소오스를 구비하는 제2 NMOS 트랜지스터, 및 상기 제2 NMOS 트랜지스터의 드레인에 연결된 제어 게이트 및 소오스와 상기 고전압측에 연결된 드레인을 구비하는 제1 NMOS 트랜지스터를 포함한다.

또한, 상기 프리차지 제어 회로는 상기 그룹A 액세스 신호 발생 회로와, 상기 블록 워드라인용 프로그램/리드 프리차지 신호를 위한 제1 입력, 블록 선택 어드레스 신호의 입력을 위한 제2 낸드 게이트의 제2 출력에 연결된 제 2 입력 및 상기 분리 스위치용 분리 NMOS 트랜지스터의 소오스에 연결된 제1 출력을 구비하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 상기 제1 출력에 연결된 입력과 상기 디스차지 회로 내의 디스차지 NMOS 트랜지스터의 제어 게이트에 연결된 출력을 구비한 인버터, 및 프리차지 신호가 인가되는 제어 게이트와 상기 블록 워드라인에 결합된 드레인 및 상기 제1 낸드 게이트의 상기 제1 출력 단자에 연결된 소오스를 구비한 상기 분리 NMOS 트랜지스터를 포함한다.

이하 본 발명의 바람직한 실시예를 도면을 참조하여 상세히 설명하기로 한다.

도 4는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 워드라인 패스 바이어스 보존 방법을 적용할 수 있는 구성을 나타낸 블록도이다. 또한 도 5는 도 4의 롬 블록에서 클럭을 이용하여 생성된 프로그램 프리차지 신호 및 프로그램 프리차지 딜레이 신호의 타이밍도이다.

도 4를 참조하면, 본 발명에 따른 워드라인 패스 바이어스 보존 회로(500)는 롬(ROM) 블록(510), 동기 회로(520), 프리차지 제어 회로(310), 프리차지 회로(320), 메모리 셀 어레이(330) 및 디스차지 회로(340)를 포함한다. 롬 블록(510)은 낸드 플래시 메모리 장치의 메모리 셀 어레이에 연결된 로직(Logic) 즉 주변 회로에 형성되는 소정의 회로를 말한다. 이러한 롬 블록(510)은 기본적으로 낸드 플래시 메모리의 리드 모드 및 프로그램 모드 등의 각종 모드에 필요한 시그널을 각 시그널의 타이밍에 맞추어 해당 제어 회로에 전달할 수 있도록 저장한다.

즉, 본 발명에 따른 롬 블록(510)은 적어도 프로그램 프리차지 신호(PGMPREb), 프로그램 프리차지 딜레이 신호(PGMPREb_Delay), 리드 프리차지 신호(READPREb) 및 리드 프리차지 딜레이 신호(READPREb_Delay)를 워드라인 프리차지 제어 회로측에 전달한다. 도 4에서 프로그램 프리차지 신호는 P로 표시되고 프로그램 프리차지 딜레이는 P_Delay로 표시되었다. 또한, 프로그램 프리차지 딜레이 신호 및 리드 프리차지 딜레이 신호는 프로그램 프리차지 신호 및 리드 프리차지 신호에 대하여 소정 클럭 시간 딜레이된 동일한 파형의 신호를 말한다.

예를 들어 도 5에 도시된 바와 같이, 클럭 주기가 100㎱인 조건에서, 프로그램 프리차지 신호는 첫 번째 클럭의 상승 주기에서 로우(low)로 가고 이어서 프로그램 프리차지 딜레이 신호는 두 번째 클럭의 상승 주기에서 로우로 간다. 그리고 소정 시간 경과 후에, 프로그램 프리차지 신호는 n번째 클럭의 상승 주기에서 하이(High)로 가고 이어서 프로그램 프리차지 딜레이 신호가 n+1번째 클럭의 상승 주기에서 하이로 간다. 이와 같이, 본 발명에서는 딜레이 체인을 사용하지 않고도 워드라인 프리차지 제어 회로에 100㎱ 딜레이를 주는 효과를 볼 수 있다. 따라서 낸드 플래시 메모리의 워드라인 프리차지시 발생되는 시간 불일치의 문제점이 해결된다.

한편, 앞서 언급한 동기 회로(520)는 프리차지 제어 회로(310)와 함께 하나의 블록으로 형성될 수 있다. 하지만 동기 회로(520)는 아래의 도 6을 참조한 설명에서와 같이 별도의 블록으로 형성될 수 있다. 동기 회로(520)에 대하여는 아래의 상세한 설명에서 보다 구체적으로 언급될 것이다. 그리고 프리차지 제어 회로(310), 프리차지 회로(320) 및 디스차지 회로(340)에 대한 상세한 설명은 앞서 설명한 종래 기술과 실질적으로 동일하므로 그 상세한 설명은 생략한다. 다음은 롬 블록(510)에서 생성된 두 신호의 신호 흐름에 대하여 보다 구체적으로 설명한다.

도 6은 도 4의 롬 블록에서 X-DEC 블록까지의 신호 흐름을 나타낸 블록도이다. 도 7은 도 6의 롬 블록에서 생성된 프로그램 프리차지 신호와 프로그램 프리차지 딜레이 신호를 블록 워드라인용 프로그램 프리차지 신호와 그룹A 액세스용 프로그램 프리차지 신호로 동기하여 분리하는 회로를 나타낸 회로도이다. 또한, 도 8은 도 7의 네 개의 신호의 타이밍도이다.

도 6을 참조하면, 롬 블록(510)에서 출력된 프로그램 프리차지 신호 및 프로 그램 프리차지 딜레이 신호는 프로그램 프리차지 동기(PGMPREb_Sync) 블록(520)을 통해 X-디코더(X-DEC; 300) 내의 프리차지 제어 회로로 전달된다. 프로그램 프리차지 동기 블록(520)은 동기 회로의 일예로서 프로그램 프리차지 신호 및 프로그램 프리차지 딜레이 신호를, 블록 워드라인으로 가는 블록 워드라인용 프로그램 프리차지 신호와 그룹A 액세스 신호 발생 회로로 가는 그룹A 액세스용 프로그램 프리차지로 동기하여 분리하는 회로를 포함한다.

구체적으로 도 7을 참조하면, 프로그램 프리차지 동기 블록(520)은 프로그램 프리차지 신호 및 프로그램 프리차지 딜레이 신호를 각각 두 입력으로 하는 낸드 게이트(NAND Gate; 521) 및 노어 게이트(NOR Gate; 525)를 포함한다. 낸드 게이트(521)의 출력에는 제1 내지 제3의 복수의 인버터(522, 523, 524)가 결합되고, 노어 게이트(525)의 출력에는 제4 인버터(525)가 연결된다. 낸드 게이트(521)에 연결된 인버터(524)의 출력은 블록 워드라인용 프로그램 프리차지 신호가 되고, 노어 게이트(525)에 연결된 인버터(525)의 출력은 그룹A 액세스용 프로그램 프리차지 신호가 된다. 이와 같이, 프로그램 프리차지 동기 블록(520)은 롬 블록에서 입력된 두 개의 프로그램 프리차지 신호를 동기하면서 분리하여 블록 워드라인과 그룹A 액세스 신호 발생 회로에 전달한다. 이러한 네 개의 신호에 대하여 아래에서 상세히 설명한다.

도 8을 참조하면, 먼저 프로그램 프리차지 신호가 로우로 가면, 블록 워드라인용 프로그램 프리차지 신호는 로우가 된다. 이때, 그룹A 액세스용 프로그램 프리차지 신호는 여전히 하이이다. 예를 들어 200㎱ 후에, 프로그램 프리차지 딜레이 신호가 로우로 가면, 그룹A 액세스용 프로그램 프리차지 신호는 로우가 된다. 그룹A 액세스용 프로그램 프리차지 신호는 워드라인 프리차지 시간 동안 로우를 유지한다. 그 후 프리차지 동작이 끝나면, 그룹A 액세스용 프로그램 프리차지 신호는 프로그램 프리차지 신호의 하이로의 변화에 따라 블록 워드라인용 프로그램 프리차지보다 먼저 하이로 변화한다. 그 후, 정해진 시간 후에 프로그램 프리차지 딜레이 신호가 하이로 가면 블록 워드라인용 프로그램 프리차지 신호도 하이로 가게 된다.

이와 같이, 본 발명에서는 롬 블록(510)에서 만들어진 프로그램 프리차지 신호와 프로그램 프리차지 딜레이 신호가 프로그램 프리차지 동기 블록에서 동기되면서 분리되어 프리차지 제어 회로를 포함하는 X-디코더로 인가되고, 이어서 그룹A 액세스 제어 신호에 따라 소정의 복수 메모리 셀을 포함한 워드라인 그룹을 적절하게 열고 닫아주게 된다. 즉, 종래 기술에서는 선택 워드라인에 워드라인 바이어스를 인가할 때 워드라인 패스 트랜지스터를 열어주는 프리차지 타임이 필요하지만, 본 발명에서는 선택 워드라인에 워드라인 바이어스를 인가할 때 한 블록의 모든 워드라인에 일단 패스 바이어스를 프리차지하고 X-어드레스(X-Address)에 의해 코딩(coding)된 워드라인에만 바이어스를 유지하면서 나머지 워드라인은 방전시키는 방법을 이용하여 워드라인에 바이어스를 인가할 때 발생하는 시간 불일치를 제거한다.

도 9는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 워드라인 패스 바이어스 보존 방법의 적용 예를 나타낸 회로도이다. 도 9을 참조한 아래 의 상세한 설명에서는 위의 도 1에서 언급한 상세한 설명과 중복되는 설명을 생략한다.

도 9를 참조하면, 본 발명에 따른 X-디코더는 위에서 상술한 워드라인 프리차지 패스 바이어스 보존 회로(300a)를 포함한다. 즉, 본 발명에 따른 X-디코더는 하나의 프로그램 프리차지 신호를 이용하는 종래 기술의 방식과는 달리 프로그램 프리차지 신호를 두 개의 신호로 분리하여 인가해서 선택 워드라인의 패스 트랜지스터가 완전히 닫힌 후에 디스차지 회로를 개방하는 워드라인 패스 바이어스 제어 회로를 포함한다. 이러한 방식에 의해 워드라인 패스 바이어스의 인가시 발생되는 시간 불일치를 제거한다. 예를 들어 도 1 및 도 2에서 패스 NMOS 트랜지스터(101)가 닫히기 전에 디스차지 NMOS 트랜지스터(342)보다 먼저 열려 선택 워드라인의 고전압이 노드 A로 방전되는 문제를 해결한다.

참고로, 도 9의 그룹A 액세스 신호 발생 회로(200a)는 본 발명에 따른 그룹A 액세스용 프로그램 프리차지 신호가 입력된다는 것을 제외하고 도 3의 그룹A 액세스 신호 발생 회로(200)와 실질적으로 동일하다. 또한, 도 9의 프리차지 제어 회로(310a)는 본 발명에 따른 두 개의 블록 워드라인용 프로그램 프리차지 신호 및 그룹A 액세스용 프로그램 프리차지 신호가 소정 딜레이 간격을 두고 각각 분리되어 입력된다는 것을 제외하고 도 1의 프리차지 제어 회로(310)와 실질적으로 동일하다.

또한, 상술한 실시예에서는 주로 낸드 플래시 메모리의 프로그램 동작시에 관하여 설명하였지만, 프로그램 동작과 리드 동작은 바이어스 레벨의 차이를 제외 하고 실질적으로 동일하므로, 본 발명이 낸드 플래시 메모리의 리드 동작시에도 동일하게 적용된다는 것을 자명하다.

본 발명에 의하면, 로딩으로 인한 그룹A 액세스 제어 회로와 X-디코더 간의 시간 불일치에 의해 선택 워드라인의 패스 바이어스가 방전되는 문제점을 해결할 수 있다.

또한 본 발명에 의하면, 큰 사이즈를 요구하는 딜레이 체인을 사용하지 않고도 워드라인 바이어스에 딜레이를 주어 시간 불일치를 제거할 수 있는 효과가 있다.

또한 본 발명에 의하면, 칩 사이즈가 커지지 않기 때문에 웨이퍼당 칩 개수도 증가시킬 수 있는 경제적인 효과도 거둘 수 있다.

또한 본 발명에 의하면, 종래의 워드라인 스위칭 상의 문제점을 해결하여 워드라인 바이어스를 보존함으로써 셀 전압 등과 같은 전기적 특성을 정확히 검출할 수 있는 방법을 제공할 수 있다.

Claims

낸드 플래시 메모리의 메모리 셀 어레이에 연결된 주변 회로 내에 형성되는 롬 블록에서 프로그램 프리차지 신호 및 상기 프로그램 프리차지 신호에 대하여 딜레이된 프로그램 프리차지 딜레이 신호를 발생하는 단계;

상기 프로그램 프리차지 신호 및 상기 프로그램 프리차지 딜레이 신호를, 블록 워드라인에 전달되는 블록 워드라인용 프로그램 프리차지 신호 및 그룹A 액세스 신호 발생 회로에 전달되는 그룹A 액세스용 프로그램 프리차지 신호로 동기하여 분리하는 단계;

상기 그룹A 액세스용 프로그램 프리차지 신호에 따라 상기 블록 워드라인에 연결된 프리차지 회로 내의 프리차지 스위치가 턴온 또는 턴오프 동작하는 단계;

상기 프리차지 스위치의 턴온 상태에서 고전압이 상기 블록 워드라인에 프리차지되는 단계;

상기 블록 워드라인에 연결된 적어도 하나의 패스 스위치가 블록 선택 어드레스 신호에 따라 턴온되어 상기 패스 스위치에 연결된 셀을 프로그램하는 단계;

상기 블록 워드라인용 프로그램 프리차지 신호 또는 상기 블록 선택 어드레스 신호에 따라 상기 디스차지 스위치가 턴온되는 단계; 및

상기 디스차지 스위치의 턴온 상태에서 상기 블록 워드라인에 프리차지된 상기 고전압이 디스차지되는 단계

를 포함하는 낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법.
제1항에 있어서,

상기 블록 워드라인용 프로그램 프리차지 신호는 상기 프로그램 프리차지 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램 프리차지 딜레이 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하며, 상기 그룹A 액세스용 프로그램 프리차지 신호는 상기 프로그램 프리차지 딜레이 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램 프리차지 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하는 낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법.
제1항에 있어서,

상기 프리차지 스위치, 상기 패스 스위치 및 상기 디스차지 스위치는 NMOS 트랜지스터를 포함하는

낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법.
제1항에 있어서,

상기 프로그램 프리차지 신호 및 상기 프로그램 프리차지 딜레이 신호가 리드 프리차지 신호 및 리드 프리차지 딜레이 신호로, 상기 그룹A 액세스용 프로그램 프리차지 신호 및 상기 블록 워드라인용 프로그램 프리차지 신호가 그룹A 액세스용 리드 프리차지 신호 및 블록 워드라인용 리드 프리차지 신호로 각각 변경되어 상기 셀을 리드하는 단계를 포함하는

낸드 플래시 메모리 장치의 워드라인 패스 바이어스 보존 방법.
프로그램된 데이터를 저장하는 복수의 플래시 메모리 셀을 포함하는 메모리 셀 어레이;

상기 메모리 셀 어레이에 결합되고 롬 블록 및 동기 회로를 포함하는 주변 회로;

상기 롬 블록에서 발생된 프로그램/리드 프리차지 신호 및 상기 프로그램 프리차지/리드 프리차지 신호가 소정 클럭 주기만큼 딜레이된 프로그램/리드 프리차지 딜레이 신호를, 블록 워드라인에 전달되는 블록 워드라인용 프로그램/리드 프리차지 신호 및 그룹A 액세스 신호 발생 회로에 전달되는 그룹A 액세스용 프로그램/리드 프리차지 신호로 동기하여 분리하는 상기 동기 회로;

상기 그룹A 액세스용 프로그램/리드 프리차지 신호에 따라 상기 블록 워드라인에 고전압을 프리차지하는 프리차지 회로;

상기 블록 워드라인용 프로그램/리드 프리차지 신호에 따라 상기 블록 워드라인에서 상기 고전압을 디스차지하는 디스차지 회로;

상기 동기 회로에 연결되고, 상기 프리차지 회로 및 상기 디스차지 회로에 제어 신호를 전달하며, 어드레스 버퍼로부터 블록 선택 어드레스 신호를 받고, 상기 프리차지 회로 및 상기 디스차지 회로의 회로 동작을 분리하는 분리 스위치를 포함하는 프리차지 제어 회로; 및

상기 블록 워드라인에 프리차지된 고전압을 상기 블록 선택 어드레스 신호에 따라 상기 플래시 메모리 셀로 통과시키는 패스 스위치

를 포함하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 블록 워드라인용 프로그램/리드 프리차지 신호는 상기 프로그램/리드 프리차지 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램/리드 프리차지 딜레이 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하며, 상기 그룹A 액세스용 프로그램/리드 프리차지 신호는 상기 프로그램/리드 프리차지 딜레이 신호의 로우 레벨로의 변화시에 로우 레벨로, 상기 프로그램/리드 프리차지 신호의 하이 레벨로의 변화시에 하이 레벨로 변화하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 롬 블록은 적어도 리드 모드 및 프로그램 모드에 필요한 복수의 제어 신호에 대한 정보를 저장하고, 상기 제어 신호를 해당 제어 회로에 전달하되,

상기 제어 신호는 적어도 프로그램 프리차지 신호, 프로그램 프리차지 딜레이 신호, 리드 프리차지 신호 및 리드 프리차지 딜레이 신호를 포함하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 동기 회로는 상기 프로그램/리드 프리차지 신호를 위한 제1 입력과 상기 프로그램/리드 프리차지 딜레이 신호를 위한 제2 입력을 구비한 낸드 게이트와, 상기 낸드 게이트의 출력에 그 입력이 직렬로 연결된 복수의 인버터와, 상기 프로그램/리드 프리차지 신호를 위한 제1 입력과 상기 프로그램/리드 프리차지 딜레이 신호를 위한 제2 입력을 구비한 노어 게이트, 및 상기 노어 게이트의 출력에 그 입력이 연결된 인버터를 포함하되,

상기 제1 입력 및 상기 제2 입력은 상기 프로그램/리드 프리차지 신호 및 상기 프로그램/리드 프리차지 딜레이 신호이고, 상기 낸드 게이트에 연결된 제1 내지 제3 인버터의 출력은 블록 워드라인용 프로그램/리드 프리차지 신호이며, 상기 노어 게이트에 연결된 제4 인버터의 출력은 그룹A 액세스용 프로그램/리드 프리차지 신호인 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 그룹A 액세스 신호 발생 회로는 제1 클럭을 위한 제1 입력, 제2 클럭을 위한 제2 입력, 상기 그룹A 액세스용 프로그램/리드 프리차지 신호를 위한 제3 입력, 고전압의 입력을 위한 제4 입력 및 상기 그룹A 액세스 신호를 위한 출력을 구비한 고전압 스위치;

상기 출력에 연결된 드레인, 접지된 소오스 및 상기 제3 입력에 연결된 제어 게이트를 구비한 방전 NMOS 트랜지스터; 및

상기 제3 입력에 그 입력이 연결된 제1 인버터, 및 상기 제1 인버터의 출력에 그 입력이 연결되고 상기 제어 게이트에 그 출력이 연결된 제2 인버터

를 포함하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 디스차지 회로는 상기 블록 워드라인에 연결된 드레인, 접지된 소오스, 및 상기 프리차지 제어 회로에 연결된 제어 게이트를 구비하는 디스차지 NMOS 트랜지스터를 포함하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 프리차지 회로는 상기 고전압에 연결된 드레인과 상기 블록 워드라인에 연결된 소오스 및 상기 그룹A 액세스 신호 발생 회로의 출력에 연결되는 제어 게이 트를 구비하는 프리차지 NMOS 트랜지스터와, 상기 블록 워드라인에 연결된 제어 게이트 및 소오스를 구비하는 제2 NMOS 트랜지스터, 및 상기 제2 NMOS 트랜지스터의 드레인에 연결된 제어 게이트 및 소오스와 상기 고전압측에 연결된 드레인을 구비하는 제1 NMOS 트랜지스터를 포함하는 낸드 플래시 메모리 장치.
제5항에 있어서,

상기 프리차지 제어 회로는 상기 그룹A 액세스 신호 발생 회로;

상기 블록 워드라인용 프로그램/리드 프리차지 신호를 위한 제1 입력, 블록 선택 어드레스 신호의 입력을 위한 제2 낸드 게이트의 제2 출력에 연결된 제 2 입력, 및 상기 분리 스위치용 분리 NMOS 트랜지스터의 소오스에 연결된 제1 출력을 구비하는 제1 낸드 게이트;

상기 제1 낸드 게이트의 상기 제1 출력에 연결된 입력, 상기 디스차지 회로 내의 디스차지 NMOS 트랜지스터의 제어 게이트에 연결된 출력을 구비한 인버터; 및

프리차지 신호가 인가되는 제어 게이트, 상기 블록 워드라인에 결합된 드레인 및 상기 제1 낸드 게이트의 상기 제1 출력 단자에 연결된 소오스를 구비한 상기 분리 NMOS 트랜지스터

를 포함하는 낸드 플래시 메모리 장치.