CN102347071B - 半导体存储装置以及将半导体存储装置的字线放电的方法 - Google Patents

Abstract

本发明涉及一种半导体装置、一种半导体存储装置以及一种将多个字线放电的方法。在一个示例性的实施例中，所述半导体装置可以包括多个线，在所述多个线中，选中的线由第一控制电压来驱动，未选中的线由电平比第一控制电压的电平低的第二控制电压来驱动。所述装置还可以包括放电控制单元，所述放电控制单元被配置为在选中的线的放电节点与未选中的线的共用放电节点之间形成放电电流通道，并且在放电节点与共用放电节点之间引起预定的电压差；以及共用放电单元，所述共用放电单被配置为将流经放电电流通道的电流放电。

Description

半导体存储装置以及将半导体存储装置的字线放电的方法

相关申请的交叉引用

本申请根据35U.S.C.§119(a)要求于2010年7月29日向韩国知识产权局提交的韩国专利申请No.10-2010-0073310的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置及一种半导体存储装置，更具体而言涉及一种放电技术。

背景技术

图1是示出常见的半导体存储装置的示意性配置的图。图1的半导体存储装置包括存储单元10、第一字线放电单元20和第二字线放电单元30。

存储单元10被划分为第一存储串11和第二存储串12。第一存储串11与偶数位线BL_E相连接，第二存储串12与奇数位线BL_O相连接。在每个存储串中，多个存储单元串联地连接。以下将代表性地说明第一存储串11。在第一选择晶体管MN10与第二选择晶体管MN11之间串联地连接有总共64个非易失性存储单元MC0_E至MC63_E。第一选择晶体管MN10由第一选择信号线DSL的电压电平来控制，第二选择晶体管MN11由第二选择信号线SSL的电压电平来控制。对所述64个非易失性存储单元MC0_E至MC63_E的存取是由相对应的字线WL0至WL63的电压电平来控制的。所述非易失性存储单元中的每个由包括控制栅极和浮置栅极的晶体管构成。

在半导体存储装置的编程操作期间，选自多个局部字线的一个局部字线由字线编程电压VPGM来驱动，而其余的未选中的局部字线由字线传输电压VPASS来驱动，所述字线传输电压VPASS具有比字线编程电压VPGM低的电平。当完成编程操作时，所述多个字线WL0至WL63中全部的字线被放电。

为了便于说明，如图1所示，假设在所述多个字线WL0至WL63之中第一字线WL0被选中，并且第一字线WL0借助于字线编程电压VPGM而被充电，其余的未选中的字线WL1至WL63借助于字线传输电压VPASS而被充电。

第一字线放电单元20被配置为响应于第一放电脉冲信号DIS_EN1而将选自所述多个字线WL0至WL63的第一字线WL0的放电节点N1放电。相应地，在第一放电脉冲信号DIS_EN1被激活的时间段期间，第一字线WL0被放电，并且其电压电平降低。

第二字线放电单元30被配置为响应于第二放电脉冲信号DIS_EN2而将其余的未选中的字线WL1至WL63的共用放电节点N2放电。相应地，在第二放电脉冲信号DIS_EN2被激活的时间段期间，其余的未选中的字线WL1至WL63被放电，并且其电压电平降低。

图2是示出图1所示的半导体存储装置的字线放电操作的图。以下将参照图1和图2来说明具有上述配置的半导体存储装置的主要操作。

如上所述，在编程操作期间，选中的字线WL0借助于字线编程电压VPGM而被充电，其余的未选中的字线WL1至WL63借助于字线传输电压VPASS而被充电。当全部的字线WL0至WL63的放电操作开始时，选中的字线WL0经由第一字线放电单元20而被放电，其余的未选中的字线WL1至WL63经由第二字线放电单元30而被放电。

此时，第一字线放电单元20仅将选中的字线WL0放电，而第二字线放电单元30应将其余的63个字线WL1至WL63放电。因此，与第一字线放电单元20相比，第二字线放电单元30需要更多的放电时间。总地来说，第二字线放电单元30必须进行放电的负载的数量越大，第二字线放电单元30将所述负载放电的时间越长。

另外，不仅在编程操作期间而且在放电操作期间，选中的字线WL0的电压必须被降低而同时保持比其余的字线WL1至WL63的电压高的电平。当存储串所包括的存储单元的数量增加时，第二字线放电单元30应进行放电的负载的数量也增加。因此，如图2所示，在放电操作期间可能存在其余的字线WL1至WL63的电压VPASS(N2)变得比第一字线WL0的电压VPGM(N1)高的情况。如果发生这样的情况，与字线连接的存储单元的阈值电压的分布可能会改变，由此会使稳定性恶化。

发明内容

因此，需要一种改进的半导体装置，其具有可以克服上述问题中的一个或多个的技术。但是要理解的是，本发明中的一些方面不一定能克服这些问题中的一个或多个。

为了获得有益之处并根据本发明的目的，如本文所实施并广义地进行说明的那样，本发明的一个方面可以提供一种半导体装置，包括：多个线，所述多个线具有选中的线和未选中的线，选中的线由第一控制电压来驱动，未选中的线由第二控制电压来驱动，第二控制电压比第一控制电压低；放电控制单元，所述放电控制单元被配置为在选中的线的放电节点与未选中的线的共用放电节点之间形成放电电流通道，并在放电节点与共用放电节点之间引起预定的电压差；以及共用放电单元，所述共用放电单元被配置为将流经放电电流通道的电流放电。

根据另一个示例性的方面，半导体存储装置可以包括：多个字线，所述多个字线具有选中的字线和未选中的字线，选中的字线由第一字线控制电压来驱动，未选中的字线由第二字线控制电压来驱动，第二字线控制电压比第一字线控制电压低；放电控制单元，所述放电控制单元被配置为在选中的字线的放电节点与未选中的字线的共用放电节点之间形成放电电流通道，并在放电节点与共用放电节点之间引起预定的电压差；以及共用字线放电单元，所述共用字线放电单元被配置为将流经放电电流通道的电流放电。

本发明的又一个示例性的方面可以提供一种半导体存储装置，包括：多个字线，所述多个字线具有选中的字线和未选中的字线，选中的字线由第一字线控制电压来驱动，未选中的字线由第二字线控制电压来驱动，第二字线控制电压比第一字线控制电压低。所述半导体存储装置还可包括：放电控制单元，所述放电控制单元被配置为响应于放电控制脉冲信号而在选中的字线的放电节点与未选中的字线的共用放电节点之间形成放电电流通道，所述放电控制单元还被配置为在放电节点与共用放电节点之间引起预定的电压差；第一字线放电单元，所述第一字线放电单元被配置为响应于第一放电脉冲信号而将放电节点放电；第二字线放电单元，所述第二字线放电单元被配置为响应于第二放电脉冲信号而将共用放电节点放电；以及放电控制信号发生单元，所述放电控制信号发生单元被配置为产生放电控制脉冲信号、第二放电脉冲信号和第一放电脉冲信号，其中第一放电脉冲信号在自第二放电脉冲信号和放电控制脉冲信号的激活时刻起的预定时间之后被激活。

本发明的某些示例性的方面可以提供一种将多个字线放电的方法，在所述多个字线中，至少一字线被选中并由第一字线控制电压来驱动，并且至少一个未选中的字线由电平比第一字线控制电压的电平低的第二字线控制电压来驱动。所述方法可以包括：形成放电电流通道，使得在选中的字线的放电节点与未选中的字线的共用放电节点之间引起预定的电压差；在预定的时间上将共用放电节点放电；并且在所述预定的时间上将共用放电节点放电之后将放电节点放电。

本发明的其它的目的和优点一部分将在以下的描述中阐明，一部分将从描述中显然地得出，或者可以通过对本发明的实践而习得。借助于所附权利要求中特别指出的要素和组合可以实现并获得本发明的目的和优点。

应当理解的是，前述的概括性的描述及以下的详细描述都是示例性的并仅用于解释说明，而并非是对权利要求所限定的本发明的限制。

附图说明

包含于此并构成说明书一部分的附图示出了与本发明一致的各个实施例，并且与说明书一起用于解释本发明的原理。

图1是示出常见的半导体存储装置的示意性配置的图。

图2是示出图1所示的半导体存储装置的字线放电操作的图。

图3是示出根据本发明的一个示例性实施例的半导体存储装置的配置的图。

图4是示出图3所示的半导体存储装置的字线放电操作的图。

图5是示出根据本发明的另一个示例性实施例的半导体存储装置的配置的图。

图6是示出图5所示的半导体存储装置的字线放电操作的图。

具体实施方式

现在将具体参考符合本公开的示例性实施例，附图中图示了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。

然而，要注意的是，在本公开中用以指代某些器件、模块和其他多部份元件的某些术语、标记和符号也可能根据场合的需要而用以指代子元件。因此在公开的电路中相同的术语、标记和符号可能并不一定指代相同的器件、模块和元件。一般而言，二进制数据以及电路逻辑信号的值根据其电压电平而被称为高电平(H)或低电平(L)，并且在某些场合可以被表示成“1”和“0”。图3是示出根据本发明的一个示例性实施例的半导体存储装置的配置的图。为了提供对本发明所考虑的技术特征的更加清楚的说明，图3仅示出了一个示例性的半导体存储装置的简化配置。因此，要明确说明的是，尽管在图中并未示出，但图3的示例性的半导体存储装置可以包括本领域的技术人员所知的任何其他的元件或材料。

参见图3，一个示例性的半导体存储装置可以包括存储单元100、共用字线放电单元200和放电控制单元300。

存储单元100被划分为第一存储串110和第二存储串120。第一存储串110与偶数位线BL_E相连接，第二存储串120与奇数位线BL_O相连接。在每个存储串中，多个存储单元串联地连接。以下将代表性地说明第一存储串110。

在第一选择晶体管MN10与第二选择晶体管MN11之间串联连接有总共64个非易失性存储单元MC0_E至MC63_E。第一选择晶体管MN10由第一选择信号线DSL的电压电平来控制，第二选择晶体管MN11由第二选择信号线SSL的电压电平来控制。对所述64个非易失性存储单元MC0_E至MC63_E的存取是由相对应的字线WL0至WL63的电压电平来控制的。在一些示例性的实施例中，所述非易失性存储单元中的每个由包括控制栅极和浮置栅极的晶体管构成。

在所述半导体存储装置的编程操作期间，选自多个局部字线之中的一个局部字线由第一字线控制电压VPGM来驱动，其余未选中的局部字线由第二字线控制电压VPASS来驱动，所述第二字线控制电压VPASS具有比第一字线控制电压VPGM低的电平。当完成编程操作时，所有局部字线WL0至WL63被放电。

虽然在本实施例中示例性示出的是仅选择了一个字线，但要理解的是也可以选择两个或更多个字线。不过，未选中的字线的数量通常要大于选中的字线的数量。

仅为了便于说明，假设在所述多个字线WL0至WL63之中选中第一字线WL0，并且第一字线WL0借助于第一字线控制电压VPGM而被充电，其余的字线WL1至WL63借助于第二字线控制电压VPASS而被充电。第一字线控制电压VPGM代表字线编程电压，第二字线控制电压VPASS代表字线传输电压。

放电控制单元300被配置为在第一字线WL0的放电节点N1与其余的未选中的字线WL1至WL63的共用放电节点N2之间形成放电电流通道，并在放电节点N1与共用放电节点N2之间引起预定的电压差。

在本实施例中，放电控制单元300包括二极管D0与连接部件MN0。二极管D0连接在放电节点N1与第一节点N0之间。连接部件MN0(例如，NMOS晶体管)连接在第一节点N0与共用放电节点N2之间，并在放电控制脉冲信号DIS_CTRL_EN的控制之下被选择性地导通。

相应地，如果放电控制脉冲信号DIS_CTRL_EN被激活，则在放电节点N1与共用放电节点N2之间引起与二极管D0的阈值电压相对应的电压差。虽然在本实施例中二极管D0包括NMOS晶体管，但是可以想到的是，二极管D0也可以包括PMOS晶体管或结型晶体管。此外，可以利用多个MOS晶体管来引起目标电压差。

共用字线放电单元200被配置为将流经放电电流通道的电流进行放电。在本实施例中，共用字线放电单元200连接在共用放电节点N2与放电电压端子VSS之间并包括NMOS晶体管MN2，所述NMOS晶体管MN2由共用放电脉冲信号DIS_EN来控制。

图4是示出图3所示的半导体存储装置的一个示例性的字线放电操作的图。以下将参照图3和图4来说明具有上述配置的半导体存储装置的主要操作。

在编程操作期间，第一字线WL0借助于字线编程电压VPGM而充电，其余的字线WL1至WL63借助于字线传输电压VPASS而被充电。当所述多个字线WL0至WL63的放电操作开始时，借助于放电控制单元300而在第一字线WL0的放电节点N1与其余的字线WL1至WL63的共用放电节点N2之间形成放电电流通道。

此时，放电节点N1的电压电平借助于放电控制单元300而保持比共用放电节点N2的电压电平高预定的电平。因此，即使当共用字线放电单元200将所述多个字线WL0至WL63中的全部字线放电时，放电节点N1的电压电平也总是保持比共用放电节点N2的电压电平高。如图4所示，放电节点N1的电压电平最终被放电至二极管D0的阈值电压(Vth)。

也就是说，在具有与上述实施例相符合的配置的半导体存储装置中，由于选中的字线的电压电平保持高于未选中的字线的电压电平直到完成放电操作，因此与字线连接的存储单元的阈值电压的分布可以被稳定地保持。

虽然在本实施例中说明的是用于将多个字线放电的技术，但提出的技术原理也可以被应用于将一般的半导体装置的多个线放电，例如在多个线中选中的线由第一控制电压来驱动，而至少一个未选中的线由具有比第一控制电压低的电平的第二控制电压来驱动。

图5示出根据本发明的另一个示例性实施例的半导体存储装置的配置图。图5仅示出一个示例性的半导体存储装置的简化配置，用以容易理解由本实施例所考虑的技术特征。

参见图5，半导体存储装置可以包括存储单元100、第一字线放电单元200A、第二字线放电单元200B、放电控制单元300和放电控制信号发生单元400。

存储单元100被划分为第一存储串110和第二存储串120。第一存储串110与偶数位线BL_E相连接，第二存储串120与奇数位线BL_O相连接。在每个存储串中，多个存储单元串联地连接。以下将代表性地说明第一存储串110。

在第一选择晶体管MN10与第二选择晶体管MN11之间串联地连接有总共64个非易失性存储单元MC0_E至MC63_E。第一选择晶体管MN10由第一选择信号线DSL的电压电平来控制，第二选择晶体管MN11由第二选择信号线SSL的电压电平来控制。对所述64个非易失性存储单元MC0_E至MC63_E的存取是由相对应的字线WL0至WL63的电压电平来控制的。在一些示例性的实施例中，所述非易失性存储单元中的每个可以由包括控制栅极和浮置栅极的晶体管构成。

在半导体存储装置的编程操作期间，选自多个局部字线的一个局部字线由第一字线控制电压VPGM来驱动，其余的未选中的局部字线由第二字线控制电压VPASS来驱动，所述第二字线控制电压VPASS具有比第一字线控制电压VPGM低的电平。当完成编程操作时，所有字线WL0至WL63被放电。

虽然在本实施例中示出的是仅有一个字线被选择，但要理解的是也可以选择两个或更多个字线。此时，在所述多个字线之中，未选中的字线的数量通常要大于选中的字线的数量。

仅为了便于说明，假设在所述多个字线WL0至WL63之中第一字线WL0被选中，并且第一字线WL0借助于第一字线控制电压VPGM而被充电，其余的字线WL1至WL63借助于第二字线控制电压VPASS而被充电。第一字线控制电压VPGM代表字线编程电压，第二字线控制电压VPASS代表字线传输电压。

放电控制单元300被配置为响应于放电控制脉冲信号DIS_CTRL_EN而在第一字线WL0的放电节点N1与其余的未选中的字线WL1至WL63的共用放电节点N2之间形成放电电流通道，并在放电节点N1与共用放电节点N2之间引起预定的电压差。

在本实施例中，放电控制单元300包括二极管D0和连接部件MN0。二极管D0连接在放电节点N1与第一节点N0之间。连接部件MN0(例如，NMOS晶体管)连接在第一节点N0与共用放电节点N2之间，并在放电控制脉冲信号DIS_CTRL_EN的控制之下被选择性地导通。

相应地，如果放电控制脉冲信号DIS_CTRL_EN被激活，则在放电节点N1与共用放电节点N2之间引起与二极管D0的阈值电压相对应的电压差。虽然在本实施例中二极管D0包括NMOS晶体管，但是可以想到二极管D0也可以包括PMOS晶体管或结型晶体管。此外，可以利用多个MOS晶体管来引起目标电压差。

第一字线放电单元200A被配置为响应于第一放电脉冲信号DIS_EN1而将放电节点N1放电。在本实施例中，第一字线放电单元200A连接在放电节点N1与放电电压端子VSS之间，并且第一字线放电单元200A包括由第一放电脉冲信号DIS_EN1来控制的NMOS晶体管MN1。

第二字线放电单元200B被配置为响应于第二放电脉冲信号DIS_EN2而将共用放电节点N2放电。在本实施例中，第二字线放电单元200B连接在共用放电节点N2与放电电压端子VSS之间，并且第二字线放电单元200B包括由第二放电脉冲信号DIS_EN2来控制的NMOS晶体管MN2。

放电控制信号发生单元400被配置为产生放电控制脉冲信号DIS_CTRL_EN、第二放电脉冲信号DIS_EN2和第一放电脉冲信号DIS_EN1。第一放电脉冲信号DIS_EN1在自第二放电脉冲信号DIS_EN2和放电控制脉冲信号DIS_CTRL_EN的激活时刻起的预定时间之后被激活。放电控制脉冲信号DIS_CTRL_EN在第一放电脉冲信号DIS_EN1的激活时刻之前或激活时刻之时被去激活。放电控制信号发生单元400可以包括一般的脉冲发生电路。

图6是示出图5所示的半导体存储装置的一个示例性的字线放电操作的图。以下将参照图5和图6来说明具有上述配置的半导体存储装置的主要操作。

在编程操作期间，第一字线WL0借助于字线编程电压VPGM而被充电，其余的字线WL1至WL63借助于字线传输电压VPASS而被充电。

首先，按照以下的方式来执行第一时间段期间的操作，在所述第一时间段期间，放电控制脉冲信号DIS_CTRL_EN和第二放电脉冲信号DIS_EN2被激活至高电平。借助于放电控制单元300而在第一字线WL0的放电节点N1与其余的字线WL1至WL63的共用放电节点N2之间形成了放电电流通道。

此时，放电节点N1的电压电平借助于放电控制单元300而保持比共用放电节点N2的电压电平高预定的电平。因此，即使当第二字线放电单元200B将所述多个字线WL0至WL63中全部的字线放电，放电节点N1的电压电平总是保持比共用放电节点N2的电压电平高。

然后，按照以下的方式来执行第二时间段期间的操作，在所述第二时间段期间，放电控制脉冲信号DIS_CTRL_EN被去激活至低电平，并且第一放电脉冲信号DIS_EN1被激活至高电平。在第一时间段期间，共用放电节点N2借助于第二字线放电单元200B而被放电至放电电压端子VSS的电压电平(即，接地电压VSS的电平)。但是，放电节点N1借助于放电控制单元300而仅被放电至比共用放电节点N2的电平高二极管D0的阈值电压的电平。在第二时间段期间，由于第一放电脉冲信号DIS_EN1被激活至高电平，因此放电节点N1借助于第一字线放电单元200A而被放电至放电电压端子VSS的电压电平(即，接地电压VSS的电平)。

也就是说，在具有与上述实施例相符合的配置的半导体存储装置中，由于在放电操作模式中选中的字线的电压电平保持比未选中的字线的电压电平高，因此与字线连接的存储单元的阈值电压的分布可以被稳定地保持，并且全部的字线最终被放电至接地电压VSS。

正如由以上的说明可以容易看出的，一种用于将半导体存储装置的多个字线放电的方法，在所述多个字线中，一个或多个选中的字线由第一字线控制电压来驱动，而至少一个未选中的字线由电平比第一字线控制电压的电平低的第二字线控制电压来驱动，所述方法可以包括：形成放电电流通道，使得可以在选中的字线的放电节点与所述至少一个未选中的字线的共用放电节点之间引起预定的电压差；在预定的时间上将共用放电节点放电；并在预定的时间上将共用放电节点放电之后，将放电节点放电。

要注意的是，可以考虑与本发明的技术特征不直接相关的包括了附加元件的其他实施例，以更加具体地说明本发明。另外，可以根据本发明的具体的实施例来改变用于表示信号和电路的激活状态的激活高配置或激活低配置。

此外，可以根据场合需要来改变晶体管的配置，以实现相同的功能。例如，可以相互替换PMOS晶体管和NMOS晶体管的配置，并可以采用各种类型的晶体管以适应具体的需求和/或配置。

由于这样的变型有许多种，并且本领域的技术人员也可以容易地推断出这些变型，因此在此将省略对这些变型的列举。

虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体存储装置以及将半导体存储装置的字线放电的方法不应当限于描述的实施例。更确切地说，本文所述的半导体存储装置以及将半导体存储装置的字线放电的方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (27)

1.一种半导体装置，包括：

多个线，所述多个线具有选中的线和未选中的线，所述选中的线由第一控制电压来驱动，所述未选中的线由第二控制电压来驱动，所述第二控制电压比所述第一控制电压低；

放电控制单元，所述放电控制单元被配置为在所述选中的线的放电节点与所述未选中的线的共用放电节点之间形成放电电流通道，并在所述放电节点与所述共用放电节点之间引起预定的电压差；以及

共用放电单元，所述共用放电单元被配置为将流经所述放电电流通道的电流放电。

2.如权利要求1所述的半导体装置，其中所述未选中的线包括多个未选中的线，并且所述未选中的线的数量大于所述选中的线的数量。

3.如权利要求2所述的半导体装置，其中所述选中的线包括多个选中的线。

4.如权利要求1所述的半导体装置，其中所述放电控制单元包括：

二极管，所述二极管连接在所述放电节点与第一节点之间；以及

连接部件，所述连接部件连接在所述第一节点与所述共用放电节点之间，并由放电控制脉冲信号来控制。

5.如权利要求4所述的半导体装置，其中所述二极管包括至少一个MOS晶体管。

6.如权利要求4所述的半导体装置，其中所述二极管包括至少一个结型晶体管。

7.如权利要求1所述的半导体装置，其中所述共用放电单元包括放电晶体管，所述放电晶体管连接在所述共用放电节点与放电电压端子之间并由共用放电脉冲信号来控制。

8.一种半导体存储装置，包括：

多个字线，所述多个字线具有选中的字线和未选中的字线，所述选中的字线由第一字线控制电压来驱动，所述未选中的字线由第二字线控制电压来驱动，所述第二字线控制电压比所述第一字线控制电压低；

放电控制单元，所述放电控制单元被配置为在所述选中的字线的放电节点与所述未选中的字线的共用放电节点之间形成放电电流通道，并在所述放电节点与所述共用放电节点之间引起预定的电压差；以及

共用字线放电单元，所述共用字线放电单元被配置为将流经所述放电电流通道的电流放电。

9.如权利要求8所述的半导体存储装置，其中所述未选中的字线包括多个未选中的字线，并且所述未选中字线的数量大于所述选中的字线的数量。

10.如权利要求9所述的半导体存储装置，其中所述选中的字线包括多个选中的字线。

11.如权利要求8所述的半导体存储装置，其中所述第一字线控制电压包括字线编程电压，所述第二字线控制电压包括字线传输电压。

12.如权利要求8所述的半导体存储装置，其中所述放电控制单元包括：

二极管，所述二极管连接在所述放电节点与第一节点之间；以及

连接部件，所述连接部件连接在所述第一节点与所述共用放电节点之间，并由放电控制脉冲信号来控制。

13.如权利要求12所述的半导体存储装置，其中所述二极管包括至少一MOS晶体管。

14.如权利要求12所述的半导体存储装置，其中所述二极管包括至少一个结型晶体管。

15.如权利要求8所述的半导体存储装置，其中所述共用放电单元包括：

放电晶体管，所述放电晶体管连接在所述共用放电节点与放电电压端子之间，并由共用放电脉冲信号来控制。

16.一种半导体存储装置，包括：

多个字线，所述多个字线具有选中的字线和未选中的字线，所述选中的字线由第一字线控制电压来驱动，所述未选中的字线由第二字线控制电压来驱动，所述第二字线控制电压比所述第一字线控制电压低；

放电控制单元，所述放电控制单元配置为响应于放电控制脉冲信号而在所述选中的字线的放电节点与所述未选中的字线的共用放电节点之间形成放电电流通道，所述放电控制单元还被配置为在所述放电节点与所述共用放电节点之间引起预定的电压差；

第一字线放电单元，所述第一字线放电单元被配置为响应于第一放电脉冲信号而将所述放电节点放电；

第二字线放电单元，所述第二字线放电单元被配置为响应于第二放电脉冲信号而将所述共用放电节点放电；以及

放电控制信号发生单元，所述放电控制信号发生单元被配置为产生所述放电控制脉冲信号、所述第二放电脉冲信号和所述第一放电脉冲信号，其中所述第一放电脉冲信号在自所述第二放电脉冲信号和所述放电控制脉冲信号的激活时刻起的预定时间之后被激活。

17.如权利要求16所述的半导体存储装置，其中所述未选中的字线包括多个未选中的字线，并且所述未选中的字线的数量大于所述选中的字线的数量。

18.如权利要求17所述的半导体存储装置，其中所述选中的字线包括多个选中的字线。

19.如权利要求16所述的半导体存储装置，其中所述放电控制脉冲信号在所述第一放电脉冲信号的激活时刻之前被去激活。

20.如权利要求16所述的半导体存储装置，其中所述第一字线控制电压包括字线编程电压，所述第二字线控制电压包括字线传输电压。

21.如权利要求16所述的半导体存储装置，其中所述放电控制单元包括：

二极管，所述二极管连接在所述放电节点与第一节点之间；以及

连接部件，所述连接部件连接在所述第一节点与所述共用放电节点之间，并由所述放电控制脉冲信号来控制。

22.如权利要求21所述的半导体存储装置，其中所述二极管包括至少一个MOS晶体管。

23.如权利要求21所述的半导体存储装置，其中所述二极管包括至少一个结型晶体管。

24.如权利要求16所述的半导体存储装置，其中所述第一字线放电单元包括：

晶体管，所述晶体管连接在所述放电节点与放电电压端子之间，并由所述第一放电脉冲信号来控制。

25.如权利要求16所述的半导体存储装置，其中所述第二字线放电单元包括：

晶体管，所述晶体管连接在所述共用放电节点与所述放电电压端子之间，并由所述第二放电脉冲信号来控制。

26.一种将多个字线放电的方法，其中至少一个字线被选中并由第一字线控制电压来驱动，并且至少一个未选中的字线由电平比所述第一字线控制电压的电平低的第二字线控制电压来驱动，所述方法包括以下步骤：

形成放电电流通道，使得在所述选中的字线的放电节点与所述未选中的字线的共用放电节点之间引起预定电压差；

在预定的时间上将所述共用放电节点放电；以及

在所述预定的时间上将所述共用放电节点放电之后，将所述放电节点放电。

27.如权利要求26所述的方法，其中所述第一字线控制电压包括字线编程电压，所述第二字线控制电压包括字线传输电压。