KR20090036839A

KR20090036839A - 불휘발성 메모리 장치의 프로그램 방법

Info

Publication number: KR20090036839A
Application number: KR1020070102116A
Authority: KR
Inventors: 원삼규; 차재원; 백광호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2009-04-15
Also published as: US7800955B2; US20090097325A1; KR100965072B1

Abstract

전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 대하여 프로그램 전압을 인가하고 비선택된 워드라인에 제1 패스 전압을 인가하여 프로그램하는 단계와, 상기 비선택된 워드라인에 인가되는 제1 패스 전압을 상기 제1 패스 전압보다 낮은 레벨의 제2 패스 전압으로 천이시키는 단계와, 상기 선택된 워드라인에 상기 제2 패스 전압보다 낮은 레벨의 검증 전압을 인가하여 검증하는 단계를 포함하는 것을 특징으로 한다.

패스 전압, 검증 전압, 오버 슈팅

Description

불휘발성 메모리 장치의 프로그램 방법{Programming method of non volatile memory device}

본원 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 통상적인 프로그램 동작에 있어서, 프로그램 동작후에 검증 동작을 수행하게 된다. 다만, 선택된 워드라인에 대하여 프로그램 전압을 인가한후 검증전압을 인가하는 과정, 비선택된 워드라인에 대하여 프로그램 방지 전압(제1 패스전압)을 인가한 후 검증 방지 전압(제2 패스전압)을 인가하는 과정에서 불필요한 단계를 수행하게 되는 문제점이 있다.

또한, 상기 검증 전압인가시점에 인근 워드라인에 인가되는 검증 방지전압의 영향으로 검증 전압에 오버슈팅이 발생하는 문제점이 있다.

전술한 문제점을 해결하기 위하여, 비선택된 워드라인에 대하여 인가되는 패스전압의 공급절차를 단순화할 수 있는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것을 목적으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 대하여 프로그램 전압을 인가하고 비선택된 워드라인에 제1 패스 전압을 인가하여 프로그램하는 단계와, 상기 선택된 워드라인에 인가되는 프로그램 전압의 공급을 중단하고 상기 비선택된 워드라인에 인가되는 제1 패스 전압을 상기 제1 패스 전압보다 낮은 레벨의 제2 패스 전압으로 천이시키는 단계와, 상기 선택된 워드라인에 상기 제2 패스 전압보다 낮은 레벨의 검증 전압을 인가하여 검증하는 단계를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 구성에 따라 프로그램 종류 후 검증 전압 인가 전에 제2 패스전압을 미리 인가하게 됨으로써, 검증 전압의 인가시점에 발생하는 오버슈팅 현상을 방지할 수 있다.

또한, 제1 패스 전압 인가 후 디스차지 과정을 거치지 않고 제2 패스전압으로 천이되므로 검증 동작에 소요되는 시간을 단축할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명이 적용되는 불휘발성 메모리 장치를 도시한 회로도이다.

상기 불휘발성 메모리 장치는 각종 데이터가 저장되는 메모리 셀 블록(150)과, 상기 메모리 셀 블록의 각 워드라인, 드레인 선택 라인 또는 소스 선택 라인에 인가되는 각종 고전압을 발생시키고 공급하는 고전압 공급부(110)와, 상기 각 고전압을 선택적으로 전달하는 고전압 어드레싱부(120)와, 상기 고전압 어드레싱부(120)를 통과한 고전압을 블록 선택 여부에 따라 차단 또는 통과시키는 고전압 스위칭부(140)와, 특정 블록의 선택 여부에 따라 상기 고전압 스위칭부(140)의 동 작 여부를 제어하는 블록 선택 전압(VBLCWL)을 출력하는 블록 선택부(130)를 포함한다.

또한, 상기 불휘발성 메모리 장치의 동작 동안 메모리 셀 블록에 프로그램할 데이터를 임시저장하거나, 메모리 셀 블록에서 독출한 데이터를 임시저장하는 페이지 버퍼(170)와, 상기 메모리 셀 블록의 비트라인쌍(BLe, BLo)중 특정 비트라인을 상기 페이지 버퍼(170)와 접속시키는 비트라인 선택부(160)를 포함한다.

각 구성요소에 대하여 더욱 상세히 살펴보기로 한다.

상기 메모리 셀 블록(150)은 메모리 셀 어레이중 블록 단위의 메모리 셀을 나타낸다. 단위 메모리 셀 블록(150)은 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC0~MCn), 소스 선택 트랜지스터(SST)가 직렬 접속된 메모리 셀 스트링을 복수개 포함한다.

상기 비트라인 선택부(160)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(미도시 됨)를 접속시키는 NMOS 트랜지스터(N166)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드를 접속시키는 NMOS 트랜지스터(N168)를 포함한다.

또한, 상기 비트라인 선택부(160)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N162), 제2 디스차지 신 호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N164)를 포함한다.

이와 같은 구성에 따라, 특정 비트라인과 상기 페이지버퍼(170)를 선택적으로 접속시킨다. 구체적인 동작은 추후에 살펴보기로 한다.

상기 고전압 공급부(110)는 상기 불휘발성 메모리 장치의 프로그램, 독출, 소거, 검증 동작 중에 필요한 각종 고전압을 발생시키고 이를 공급한다.

상기 고전압 공급부는 프로그램 동작중에 선택된 워드라인에 공급되는 프로그램 전압(VPGM)과 소거 동작중에 해당 블록의 전체 워드라인에 공급되는 소거 전압(VERASE)을 발생시키고 공급하는 프로그램/소거 전압 공급기(114)와, 검증동작 중에 선택된 워드라인에 공급되는 검증 전압(VPVER)을 발생시키고 공급하는 검증전압 공급기(116)와, 독출 동작 중에 선택된 워드라인에 공급되는 독출 전압(VREAD)과 상기 각 동작중에 비선택된 워드라인에 공급되는 패스 전압(VPASS)을 발생시키고 공급하는 패스전압 공급기(118)와, 각 동작중에 상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴온시키는 전압을 발생시키고 공급하는 GDL 전압 공급기(112)를 포함한다. 또한, 선택된 워드라인에 공급되는 상기 프로그램 전압/ 검증 전압들을 스위칭하는 선택 스위치(115)와, 비선택된 워드라인에 공급되는 패스 전압을 스위칭하는 비선택 스위치(119)를 포함한다.

상기 각 전압 공급기들은 외부 전원전압을 특정 레벨까지 펌핑하는 차지펌프 회로(미도시됨)와 펌핑 전압을 일정 레벨로 안정화시키는 레귤레이터 회로(미도시 됨)를 포함한다. 각 동작의 용도에 공급되는 전압의 레벨이 상이할 뿐 전체적으로는 펌핑 전압을 레귤레이팅하는 구성을 취한다.

상기 고전압 어드레싱부(120)는 상기 전달되는 고전압을 각 워드라인별로 선택적으로 공급한다. 즉, 프로그램/독출/검증 전압 같은 경우 전체 워드라인중 특정 워드라인을 선택하여 전압이 공급되는바, 이와 같은 워드라인들의 어드레싱 동작을 수행한다.

이를 위해, 상기 GDL 전압을 전달받아 상기 드레인 선택 트랜지스터와 접속되는 글로벌 드레인 선택 라인(GDSL)에 공급하는 GDSL 스위치(122), 상기 GDL 전압을 전달받아 상기 소스 선택 트랜지스터와 접속되는 글로벌 소스 선택 라인(GSSL)에 공급하는 GSSL 스위치(126), 상기 프로그램/소거/검증/독출/패스 전압등을 특정 셀과 접속되는 글로벌 워드라인(GWL)에 공급하는 GWL 스위치(124)를 포함한다.

상기 고전압 스위칭부(140)는 상기 메모리 셀 블록의 선택 여부에 따라 상기 고전압 어드레싱부(120)에서 전달되는 각종 고전압을 통과 또는 차단시킨다. 프로그램/소거/검증/독출 동작등을 수행하는 데 있어서, 특정 블록이 선택되는 경우에는 상기 각 고전압을 통과시켜 각 워드라인에 공급하며, 특정 블록이 선택되지 않는 경우에는 상기 각 고전압을 차단시킨다.

이를 위해, 상기 각 글로벌 전압 공급라인(GDSL, GSSL, GWL)과 상기 메모리 셀 블록의 메모리 셀, 드레인/소스 선택 트랜지스터의 게이트사이에 접속되는 차단 트랜지스터(SW1~SWn)들을 포함한다.

이때, 상기 각 차단 트랜지스터는 상기 블록 선택부(130)에서 출력되는 블록 선택 전압(VBLCWL)에 응답하여 턴온되는 NMOS 트랜지스터로서 구성된다.

상기 블록 선택부(130)는 상기 메모리 셀 블록의 선택(150) 여부에 따라 상기 블록 선택 전압(VBLCWL)을 생성하고 이를 고전압 스위칭부(140)에 전달한다.

이를 위해, 블록 선택전압으로 사용될 고전압(VBLC)을 공급하는 고전압 발생기(132)와, 특정 블록의 선택여부에 따라 상기 고전압(VBLC)을 상기 고전압 스위칭부(140)로 전달하는 블록 스위치(136)와, 특정 블록의 선택여부에 따라 상기 블록 스위치를 어드레싱하는 블록 어드레스 스위치(134)를 포함한다.

본원 발명에서는 검증 동작 중에 비선택된 워드라인에 인가되는 패스전압(VPASS)을 종래와는 상이하게 인가하고자 한다. 이를 위해 상기 블록 스위치의 동작을 변경하는 구성을 취하고자 한다. 본 발명에 대한 설명에 앞서 종래 기술에 대하여 간략히 살펴보기로 한다.

도 2는 본원 발명에 사용되는 불휘발성 메모리 장치의 블록 스위치를 도시한 회로도 이다.

상기 블록 스위치(200)는 프리차지 제어 신호(GA/GB)에 따라 블록워드라 인(VBLCWL)을 하이레벨로 프리차지시키는 프리차지부(210)와, 블록 어드레스(XA,XB,XC,XD)와 각종 제어신호(PRGPREb, BLCEN, PRE)에 따라 상기 블록워드라인(VBLCWL)을 로우레벨로 디스차지시키는 디스차지부(220)를 포함한다.

상기 프리차지부(210)는 프리차지 제어 신호(GA/GB)에 따라 각각 턴온되며 직렬 접속된 NMOS 트랜지스터들(N212, N214)과, 다이오드 접속되고 고전압(VBLC)을 전달하는 직렬 접속된 NMOS 트랜지스터들(N216, N218)을 포함한다.

상기 프리차지부(210)는 하이레벨의 프리차지 제어 신호(GA/GB)가 인가되면, 각 트랜지스터들(N212, N214)이 턴온되어 블록 워드라인을 하이레벨(VBLC-Vth)로 프리차지시킨다.

다음으로, 로우레벨의 프리차지 제어 신호(GA/GB)가 인가되면, 상기 다이오드 접속된 트랜지스터들(N216,N218)에 의하여 문턱전압만큼 상승된 하이레벨 전압(VBLC+2Vth)으로 프리차지된다.

상기 디스차지부(220)는 블록 어드레스 신호들(XA~XD)을 입력으로 하는 제1 NAND 게이트(NAND222), 제1 제어신호(PGMPREb)와 상기 제1 NAND 게이트의 출력을 입력으로 하는 제2 NAND 게이트(NAND224), 제2 제어신호(PRE)에 응답하여 상기 제2 NAND 게이트의 출력을 블록 워드라인으로 전달하는 제1 NMOS 트랜지스터(N222), 블록 인에이블신호(BLCEN)와 상기 제2 NAND 게이트(NAND226)를 입력으로 하는 제3 NAND 게이트(NAND226), 상기 제3 NAND 게이트의 출력에 따라 상기 블록 워드라인을 접지시키는 디스차지 트랜지스터(N226)를 포함한다.

불휘발성 메모리 장치의 각종 동작 중 특정 블록이 선택되면, 상기 전체 블록 어드레스 신호가 로직 하이로 입력된다. 따라서, 상기 제1 NAND 게이트(NAND222) 의 출력은 로직 로우 상태이다. 이에 따라, 상기 제1 제어신호(PGMPREb)와는 무관하게 제2 NAND 게이트(NAND224)는 하이레벨 전압을 출력한다.

상기 제2 NAND 게이트의 출력이 로직 하이이므로, 상기 블록인에이블 신호(BLCEN)에 따라 상기 디스차지 트랜지스터(N226)가 턴온된다.

즉, 하이레벨의 블록인에이블 신호가 입력되면 상기 제3 NAND 게이트가 로우레벨 전압을 출력하므로 디스차지 트랜지스터(N226)가 턴오프되어, 디스차지 동작이 일어나지 않는다.

그러나, 로우레벨의 블록인에이블 신호가 입력되면 상기 제3 NAND 게이트가 하이레벨 전압을 출력하므로 디스차지 트랜지스터(N226)가 턴온되어, 상기 블록워드라인에 접지전압이 인가되는 디스차지 동작이 일어난다.

이제 종래 기술에 따른 불휘발성 메모리 장치의 검증동작을 살펴보기로 한다.

도 3은 불휘발성 메모리 장치의 통상적인 프로그램 및 검증 동작시에 인가되는 각종 전압을 도시한 파형도이다.

첫 번째 구간(T1)에서는 상기 블록 선택부(130)의 고전압 발생기가 제1 고전 압(VPP1)을 발생시킨다. 상기 제1 고전압(VPP1)은 프로그램 동작동안 공급되는 각종 전압이 상기 고전압 스위칭부(140)를 통과시킬 수 있을 만큼의 레벨이어야 한다. 따라서, 프로그램 전압보다는 높은 전압을 발생시킨다.

또한, 상기 블록 인에이블 신호(BLCEN)가 인가되어, 블록 워드라인의 디스차지를 막는다.

다음으로, 두 번째 구간(T2)에서는 상기 블록 스위치(136)의 프리차지부(210)에 하이 레벨의 프리차지 제어신호(GA/GB)가 인가되어, 상기 블록 워드라인(VBLCWL)이 제1 프리차지 전압(VPP1-Vth)으로 프리차지 된다.

한편, 프로그램 동작을 위해 상기 드레인 선택 트랜지스터(DST)가 턴온되도록 하이레벨(VDD)의 전압을 글로벌 드레인 선택라인(GDSL)에 인가한다. 이때, 소스 선택 트랜지스터(SST)는 플로팅 대상이므로 별도의 전압을 인가하지 않는다.

또한, 상기 소스 선택 트랜지스터(SST)가 확실히 차단되도록 공통 소스라인(CSL)에 하이레벨의 전압을 인가한다.

한편, 프로그램 동작에서는 페이지 버퍼에서 비트라인에 데이터를 실어보내는 동작을 수행한다. 이를 위해, 비트라인을 하이레벨로 프리차지 시켜야 하는바, 상기 비트 라인 선택부(160)에 하이레벨(VDD)의 제어신호(VIRPWR)를 인가하고, 하이 레벨의 제1 및 제2 디스차지 신호(DISCHe/DISCHo)를 인가한다. 그에 따라, 비트라인 선택부(160)의 NMOS 트랜지스터(N162, N164)가 턴온되고, 각 비트라인이 하이레벨 전압으로 프리차지 된다.

다음으로, 세 번째 구간(T3)에서는 상기 블록 스위치(136)에 인가되는 프리차지 제어신호(GA/GB)를 로우레벨로 천이시킨다. 그에 따라, 상기 블록 스위치(136)의 NMOS 트랜지스터(N212, N214)가 턴오프되고, 제1 고전압(VPP1)이 상기 다이오드들(N216, N218)을 거쳐 제2 프리차지 전압(VPP1+2Vth)으로 상승하게 된다.

한편, 선택된 글로벌 워드라인에는 하이레벨의 프로그램 전압(VPGM)이 공급되고, 비선택된 글로벌 워드라인에는 상기 프로그램 전압보다 낮은 레벨의 패스전압(VPASS)이 공급된다.

또한, 프로그램 동작전에 이븐 비트라인과 접속된 셀에 대하여 특정 데이터를 인가하기 위하여 하이레벨의 제1 비트라인 선택신호(BSLe)를 인가한다. 그리고, 하이레벨의 제1 디스차지 신호(DISCHe)를 로우레벨로 천이시킨다. 만약 오드 비트라인과 접속된 셀에 대하여 데이터를 인가하는 경우에는 하이레벨의 제2 비트라인 선택신호(BSLo)를 인가하고,.하이레벨의 제2 디스차지 신호(DISCHo)를 로우레벨로 천이시킨다.

또한, 프로그램 동작을 위해 상기 드레인 선택트랜지스터(DST)에 인가되는 전압을 일정량 낮춰서 공급한다. 이는 채널 부스팅 효과를 극대화하기 위함이다.

다음으로, 네 번째 구간(T4)에서는 프로그램 동작을 마친다. 이를 위해, 프로그램 전압과 패스 전압을 로우 레벨로 천이시킨다.

또한, 상기 블록선택부(130)의 고전압 발생기가 제1 고전압(VPP1)보다 낮은 제2 고전압(VPP2)을 공급한다. 상기 제2 고전압(VPP2)은 검증 동작동안 공급되는 각종 전압이 상기 고전압 스위칭부(140)를 통과시킬 수 있을 만큼의 레벨이어야 한다. 검증동작에 사용되는 각종 전압의 레벨은 프로그램 동작에 비하여 낮기 때문에, 이와 같이 낮은 전압을 공급하여 전력소모를 줄인다.

또한, 블록워드라인에 공급되는 전압을 일시적으로 디스차지시킨다. 이는 상기 블록 인에이블신호(BLCEN)를 로우레벨로 천이시키는 동작을 통해 이루어진다. 즉, 로우 레벨의 블록 인에이블신호(BLCEN)를 인가하여 도 2의 디스차지부(220)에 포함된 NMOS 트랜지스터(N226)를 턴온시킨다. 그에 따라, 상기 블록워드라인이 일시적으로 접지된다.

이는 검증 동작을 수행하기에 앞서 전체 프로그램 동작을 종료하는 동작이다.

한편, 검증동작의 수행에 앞서, 각 비트라인을 로우레벨로 디스차지시킨다. 이를 위해, 상기 비트라인 선택부(160)에 로우레벨의 제어신호(VIRPWR)를 인가하고, 하이레벨의 제1 및 제2 디스차지 신호(DISCHe/DISCHo)를 인가한다.

다음으로, 다섯 번째 구간(T5)에서는 상기 블록 스위치(136)의 프리차지부(210)에 하이 레벨의 프리차지 제어신호(GA/GB)가 인가되어, 상기 블록 워드라인(VBLCWL)이 제3 프리차지 전압(VPP2-Vth)으로 프리차지 된다.

이때, 상기 블록 인에이블 신호(BLCEN)가 인가되어, 블록 워드라인의 디스차지를 막는다.

다음으로, 여섯 번째 구간(T6)에서는 하이 레벨의 프리차지 제어신호(GA/GB)가 로우 레벨로 천이된다.

다음으로, 일곱 번째 구간(T7)에서는 상기 프리차지 제어 신호 인가 중단에 따라, 상기 블록 스위치(136)의 NMOS 트랜지스터(N212, N214)가 턴오프되고, 제2 고전압(VPP2)이 상기 다이오드들(N216, N218)을 거쳐 제4 프리차지 전압(VPP2+2Vth)으로 상승하게 된다.

한편, 선택된 글로벌 워드라인에는 하이레벨의 검증 전압(VPVER)이 공급되고, 비선택된 글로벌 워드라인에는 상기 검증 전압보다 높은 레벨의 독출전압(VREAD)이 공급된다. 이는, 선택된 워드라인과 접속된 셀에 한하여, 검증 전압 이상으로 프로그램되었는지 여부를 판단하기 위함이다. 또한, 하이레벨(VREAD)의 전압을 글로벌 드레인 선택라인에 인가하여 상기 드레인 선택 트랜지스터(DST)가 턴온되도록 한다. 이는 비트라인에서 셀 스트링으로 이어지는 전류경로가 형성되도록 하기 위함이다.

또한, 이븐 비트라인과 접속된 셀에 대하여 먼저 검증 동작을 수행하기 위해, 상기 제1 디스차지 신호(DISCHe)가 로우레벨로 천이되고, 이븐 비트라인을 하이레벨로 프리차지 시킨다.

또한, 제1 레벨(VPRE)의 제1 비트라인 선택신호(BSLe)를 인가하여 상기 비트라인에 프리차지되는 전압 레벨을 상기 제1 레벨 이하로 제한한다.

다음으로, 여덟 번째 구간(T8)에서는 특정 셀의 프로그램 여부에 따라 하이레벨로 프리차지된 비트라인의 전압레벨이 변화되도록 하는 평가구간을 갖는다.

이를 위해, 하이레벨(VREAD)의 전압을 글로벌 소스 선택라인에 인가하여 상기 소스 선택 트랜지스터(DST)가 턴온되도록 한다. 또한, 제1 비트라인 선택신호(BSLe)를 로우 레벨로 천이시킨다.

비트라인의 전압 레벨이 도시되지 않았지만, 특정 셀이 프로그램된 경우에는 비트라인의 전압 레벨이 하이레벨로 유지되며, 특정 셀이 프로그램되지 않은 경우에는 공통 소스 라인까지 이어지는 전류경로가 형성되어 비트라인의 전압 레벨이 로우 레벨로 천이된다.

다음으로, 아홉 번째 구간(T9)에서는 제2 레벨(VSEN)의 제1 비트라인 선택신호(BSLe)를 인가하여 특정 셀에 인가된 데이터를 센싱한다. 특정 셀의 프로그램 여부에 따라 페이지 버퍼의 감지노드에 인가되는 전압레벨이 상이해지며, 그를 이용하여 페이지 버퍼의 레지스터(미도시 됨)에 특정 데이터를 저장하게 된다.

이와 같은 프로그램 및 검증동작에 있어서 문제가 되는 구간은 상기 네 번째와 다섯 번째 구간이다.

즉, 프로그램 동작후 검증동작을 수행하기에 앞서 비선택된 워드라인에 공급되는 제1 레벨의 패스전압(VPASS)을 디스차지시켰다가 제2 레벨의 패스전압(VREAD) 을 인가하고 있다.

이와 같이 디스차지 후 재충전하는 데 추가적인 시간이 소요되고 있으며, 제2 레벨의 패스전압(VREAD)과 선택된 라인에 공급되는 검증전압(VPVER)이 동시에 인가됨에 따라, 인접된 워드라인 사이의 커플링 현상으로 인하여 상기 검증전압에 오버슈팅 현상이 발생한다. 이는 검증동작 시에 검증전압이상의 전압이 인가되게 하므로, 검증 동작 오류를 발생시킬 수도 있다.

한편, 상기 제1 레벨의 패스전압을 디스차지시키기 위하여, 블록워드라인에 인가되었던 제2 프리차지 전압(VPP1+2Vth)을 로우레벨로 디스차지 시키는 동작이 수행되고, 프리차지 제어신호(GA/GB)를 인가하는 추가적인 동작을 수행해야 하는 문제점이 있다.

본원 발명은 전술한 문제점을 해결하기 위한 것으로, 상기 제1 레벨의 패스전압을 디스차지 시키는 과정을 수행하지 않는다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 및 검증 동작시에 인가되는 각종 전압을 도시한 파형도이다.

첫 번째 구간(T1)에서는 상기 블록 선택부(130)의 고전압 발생기가 제1 고전압(VPP1)을 발생시킨다. 상기 제1 고전압(VPP1)은 프로그램 동작동안 공급되는 각종 전압이 상기 고전압 스위칭부(140)를 통과시킬 수 있을 만큼의 레벨이어야 한다. 따라서, 프로그램 전압보다는 높은 전압을 발생시킨다.

또한, 상기 소스 선택 트랜지스터(SST)가 확실히 차단되도록 공통소스라인(CSL)에 하이레벨의 전압을 인가한다.

다음으로, 세 번째 구간(T3)에서는 상기 블록 스위치(136)에 인가되는 프리차지 제어신호(GA/GB)를 로우레벨로 천이시킨다. 그에 따라, 상기 블록 스위 치(136)의 NMOS 트랜지스터(N212, N214)가 턴오프되고, 제1 고전압(VPP1)이 상기 다이오드들(N216, N218)을 거쳐 제2 프리차지 전압(VPP1+2Vth)으로 상승하게 된다.

다음으로, 네 번째 구간(T4)에서는 프로그램 동작을 마친다. 이를 위해, 프로그램 전압을 로우 레벨로 디스차지 시킨다.

그리고, 검증동작의 수행에 앞서, 각 비트라인을 로우레벨로 디스차지시킨다. 이를 위해, 상기 비트라인 선택부(160)에 로우레벨의 제어신호(VIRPWR)를 인가하고, 하이레벨의 제1 및 제2 디스차지 신호(DISCHe/DISCHo)를 인가한다.

한편, 본원 발명에서는 비선택된 워드라인에 공급되는 제1 패스 전압(VPASS)을 로우레벨로 디스차지시키지 않고 그보다 낮은 레벨의 제2 패스 전압(VREAD)으로 천이시킨다.

이와 같이 제1 패스전압을 접지시킨후 다시 제2 패스전압을 공급하지 않고, 제1 패스 전압의 레벨을 변경시켜 제2 패스 전압을 공급한다.

이를 위해, 상기 블록워드라인에 인가되는 전압을 디스차지 시키지 않고 하이레벨 상태를 유지시킨다. 그에 따라, 상기 고전압 스위칭부는 턴온상태를 유지하게 되고, 상기 패스 전압 공급기(118)에서 전달되는 제2 패스전압이 그대로 워드라인에 공급될 수 있다.

이와 같이 제1 패스 전압을 제2 패스전압으로 천이시키는 동작은 상기 패스 전압공급기(118)를 통해 이루어진다. 이에 대해서는 별도의 도면을 들어 설명하기로 한다.

도 5는 본원 발명의 일 실시예에 따른 패스 전압 공급기를 도시한 회로도이다.

상기 패스 전압 공급기(118)는 발진기(510), 클럭구동부(520), 차지 펌프(530), 레귤레이터(540)를 포함한다.

상기 발진기(510)는 특정 주기의 클럭 신호(CLK1)를 생성하여 클럭구동부(520)로 전달한다.

상기 클럭 구동부(520)는 레귤레이터에 포함된 비교부(542)의 출력 신호에 따라 상기 클럭 신호(CLK1)를 지연시켜 상반된 레벨의 두 클럭 신호(CLK2 및 CLK2b)를 출력한다.

상기 차지 펌프(530)는 클럭 구동부(520)로부터 출력된 레벨이 다른 두 클럭 신호(CLK2 및 CLK2b)에 따라 펌핑 동작을 실시하여 소정의 펌핑 전압(VPP)을 출력한다.

상기 레귤레이터(540)는 펌핑 전압을 일정레벨의 전압으로 안정화시켜 패스 전압을 공급한다.

상기 레귤레이터(540)는 상기 펌핑전압을 분배하여 분배 전압(Vf)을 출력하는 전압 분배부(544)와, 상기 분배전압(Vf)과 기준 전압(VREF)을 비교하여 상기 클럭 구동부(520)의 동작을 제어하는 비교부(542), 상기 분배전압(Vf)의 크기를 제어하는 제어로직(546)을 포함한다.

상기 전압 분배부(544)는 직렬로 연결된 다수의 저항(R0, R1)을 포함하며, 이들 저항의 비에 따라 상기 비교부(542)로 입력되는 분배전압(Vf)을 출력한다. 이를 위해 펌핑 전압 출력단과 접지사이에 직렬로 연결된 다수의 제1 및 제2 저항(R0, R1)을 포함하며, 이들 저항의 비에 따라 상기 비교부(542)로 입력되는 분배전압(Vf)이 출력된다. 이때, 상기 제어로직(546)은 상기 제1 저항(R0)의 저항값을 조절하여 패스전압(VPASS)의 레벨을 제어한다. 제1 저항의 상세 구성은 추후 설명하기로 한다.

상기 비교부(542)는 기준 전압(VREF)과 분배전압(Vf)을 비교하여 기준 전압이 더 큰 경우 하이 레벨 신호를 상기 클럭 구동부(520)로 출력시킨다.

이와 같은 구성에 따라 최종 펌핑 전압(VPP)의 값은 다음과 같은 수식을 갖게 되며, 이 전압이 패스 전압이 된다.

한편, 상기 제어 로직(546)은 전압 분배부(544)의 출력단과 접지사이에 접속된 제1 저항(R0)의 저항값을 조절하는 역할을 한다.

상기 제어 로직(546)은 데이터 버스를 통해 전달되는 디지털 데이터인 레벨제어신호(CTLBUS<n:0>)를 입력받아 이를 디코딩하여 2^n개의 디코딩 신호(LEVOPT<2^n:0>)를 만들어내게 되고, 그에 대응하는 하나의 값을 출력으로 내보냄으로써, 미리 선정된 2^n 개의 제1 저항값 중 특정 저항값이 선택되도록 한다.

도면을 통해 더욱 상세히 살펴보기로 한다.

도 6a는 전압분배부의 제1 저항의 상세 구성을 도시한 회로도이며, 도 6b는 상기 제1 저항값의 변화에 따른 패스전압의 레벨 변화를 도시한 표이다.

상기 제1 저항은 레귤레이터의 출력단(VPASS)과 전압 분배부의 제2 저항(R1) 사이에 직렬 접속된 2^n 개의 저항(r1~r2^n)을 포함한다.

그리고, 각 저항 사이의 접속노드와 전압 분배부의 제2 저항(R1)과 접속된 노드 사이에는 상기 디코딩 신호에 의하여 턴온되는 스위치(SW1~SW2^n)들이 접속된다. 따라서, 특정 디코딩 신호(예들 들어 도면의 제2 디코딩 신호(LEVOPT<1>))가 인가되면 해당 스위치(SW2)가 턴온되고, 해당 스위치가 접속된 노드와 상기 전압 분배부의 제2 저항(R1) 사이에 접속된 저항(r1, r2)는 단락 처리되고, 나머지 직렬접속된 저항들의 합으로 제1 저항값이 결정된다.

도 6b는 상기 디코딩 신호의 입력에 따른 저항값의 변화를 나타내는 표이다.

이와 같이 디코딩 신호의 개수에 따라 서로 다른 제1 저항값을 갖게되므로, 그에 따라 나타나는 패스전압의 레벨도 상이해지게 된다.

이와 같은 구성에 따라 상기 제1 패스 전압에서 제2 패스 전압으로 천이가 가능하다.

이처럼, 제1 패스 전압에서 제2 패스 전압으로 천이시키는 동작은 종래 동작에 비하여 전력 소모도 줄일 수 있다. 즉, 제1 패스 전압을 디스차지 시킨 후 다시 제2 패스 전압을 인가시키는 동작에 비하여 전력소모를 감소시킬 수 있다.

또한, 검증 동작의 수행전에 불필요하게 수행되는 동작들을 생략할 수 있어, 전체 검증 동작에 필요한 시간이 단축된다.

한편, 비선택된 워드라인과 달리 비선택된 워드라인에는 프로그램 전압이 인가되다가 검증전압의 인가전에 디스차지 과정을 거치게 된다. 이는 도 1의 선택 스위치(115)를 통해 이루어진다. 즉, 상기 선택 스위치를 제어하여 프로그램 전압의 공급을 중단하고, 일정시간 후(예를 들면 T5 구간)에 검증전압이 공급되도록 제어한다.

다시 도 4를 참조하여 나머지 동작을 살펴보기로 한다.

다음으로, 다섯 번째 구간(T5)에서는 선택된 글로벌 워드라인에 하이레벨의 검증 전압(VPVER)이 공급되고, 비선택된 글로벌 워드라인에는 상기 검증 전압보다 높은 레벨의 제2 패스전압(VREAD)이 공급된다. 이는, 선택된 워드라인과 접속된 셀에 한하여, 검증 전압 이상으로 프로그램되었는지 여부를 판단하기 위함이다.

이때, 상기 제2 패스전압은 검증 전압과 동일한 시점에 인가되는 것이 아니라, 검증 전압의 인가 전에 제1 패스전압에서 천이되어 제2 패스전압이 인가되는 구성이다. 이에 의해, 도 3과 같이 검증전압과 제2 패스 전압의 동시 인가시에 나타날 수 있는 오버슈팅 현상이 일어나지 않는다.

또한, 하이레벨(VREAD)의 전압을 글로벌 드레인 선택라인에 인가하여 상기 드레인 선택 트랜지스터(DST)가 턴온되도록 한다. 이는 비트라인에서 셀 스트링으로 이어지는 전류경로가 형성되도록 하기 위함이다.

또한, 이븐 비트라인과 접속된 셀에 대하여 먼저 검증 동작을 수행하기 위 해, 상기 제1 디스차지 신호(DISCHe)가 로우레벨로 천이되고, 이븐 비트라인을 하이레벨로 프리차지 시킨다.

다음으로, 여섯 번째 구간(T6)에서는 특정 셀의 프로그램 여부에 따라 하이레벨로 프리차지된 비트라인의 전압레벨이 변화되도록 하는 평가구간을 갖는다.

다음으로, 일곱 번째 구간(T7)에서는 제2 레벨(VSEN)의 제1 비트라인 선택신호(BSLe)를 인가하여 특정 셀에 인가된 데이터를 센싱한다. 특정 셀의 프로그램 여부에 따라 페이지 버퍼의 감지노드에 인가되는 전압레벨이 상이해지며, 그를 이용하여 페이지 버퍼의 레지스터(미도시 됨)에 특정 데이터를 저장하게 된다.

이와 같은 구성에 따라 전체 검증동작에 필요한 시간을 단축할 수 있다. 또한, 제2 패스전압의 인가시에 발생하는 검증전압의 오버슈팅 현상을 방지할 수 있다.

도 6a는 전압분배부의 제1 저항의 상세 구성을 도시한 회로도이다.

도 6b는 전압분배부의 제1 저항값의 변화에 따른 패스전압의 레벨 변화를 도시한 표이다.

<도면의 주요부분에 대한 설명>

110: 고전압 공급부 120: 고전압 어드레싱부

130: 블록 선택부 140: 고전압 스위칭부

150: 메모리 셀 블록 160: 비트라인 선택부

170: 페이지 버퍼

Claims

선택된 워드라인에 대하여 프로그램 전압을 인가하고 비선택된 워드라인에 제1 패스 전압을 인가하여 프로그램하는 단계와,

상기 비선택된 워드라인에 인가되는 제1 패스 전압을 상기 제1 패스 전압보다 낮은 레벨의 제2 패스 전압으로 천이시키는 단계와,

상기 선택된 워드라인에 상기 제2 패스 전압보다 낮은 레벨의 검증 전압을 인가하여 검증하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제1항에 있어서, 상기 프로그램 단계를 수행한 후 상기 선택된 워드라인에 인가되는 프로그램 전압의 공급을 중단하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제1항에 있어서, 상기 제2 패스 전압으로 천이시키는 단계는 블록 워드라인 전압을 하이레벨로 유지하여 고전압 스위칭부의 턴온상태를 유지시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
선택된 워드라인에 대하여 프로그램 전압을 인가하고 비선택된 워드라인에 제1 패스 전압을 인가하여 프로그램하는 단계와,

상기 선택된 워드라인에 인가되는 프로그램 전압의 공급을 중단하고 상기 비선택된 워드라인에 인가되는 제1 패스 전압을 상기 제1 패스 전압보다 낮은 레벨의 제2 패스 전압으로 천이시키는 단계와,

상기 선택된 워드라인에 상기 제2 패스 전압보다 낮은 레벨의 검증 전압을 인가하여 검증하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.