KR20130031483A - 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치는 다수의 메모리 블럭과, 상기 다수의 메모리 블럭 중 홀수 번째 메모리 블럭들에 하나씩 대응하며, 상기 홀수 번째 메모리 블럭들의 워드라인과 제1 로컬 라인들을 연결하기 위한 제1 블럭 스위치들과, 상기 다수의 메모리 블럭 중 짝수 번째 메모리 블럭들에 하나씩 대응하며, 상기 짝수 번째 메모리 블럭들의 워드라인과 제2 로컬 라인들을 연결하기 위한 제2 블럭 스위치들과, 상기 제1 로컬 라인들 또는 상기 제2 로컬 라인들을 선택적으로 글로벌 워드라인들에 연결하기 위한 로컬 라인 스위치부, 및 상기 글로벌 워드라인들에 동작 전압을 인가하기 위한 고전압 생성부를 포함한다.

Description

불휘발성 메모리 장치{Non-volatile memory device}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 고전압 생성부 출력단의 로딩을 감소시켜 펌핑 캐패시터의 사이즈를 감소시킬 수 있는 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 프로그램 동작, 독출 동작, 소거 동작시에 다수의 동작 전압 예를 들어 프로그램 전압, 독출 전압, 소거 전압, 패스 전압 등을 필요로 하고 있다.
이러한 동작 전압들은 외부 공급전원의 전위 레벨보다 훨씬 높은 전우레벨을 갖기 때문에, 펌프회로를 통하여 외부 공급전원을 상승시켜 생성한다.
펌프 회로 중 많은 면적을 차지하는 부분은 펌핑 캐패시터이다. 펌핑 캐패시터는 출력 노드의 로딩에 의해 캐패시터 사이즈가 결정된다. 이때 출력 노드의 로딩은 글로벌 워드라인에 의한 로딩, 로컬 라인에 의한 로딩 및 각 메모리 블럭 당 하나씩 대응하는 로우 디코더 내의 패스 트랜지스터의 정션 캐패시터 로딩이 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
종래 기술에 따른 불휘발성 메모리 장치는 고전압 생성부(110), 글로벌 워드라인 스위치부(120), 블럭 스위치부(130), 및 메모리 플레인(140)을 포함한다.
고전압 생성부(110)에서 생성된 고전압(예를 들어 프로그램 전압)은 글로벌 워드라인 스위치부(120)에 의해 다수의 글로벌 워드라인(GWL<n:0>)에 전송된다.
다수의 글로벌 워드라인(GWL<n:0>)은 블럭 스위치부(130)에 포함된 다수의 블럭 스위치(블럭 스위치0 내지 블럭 스위치k) 각각에 연결되고, 블럭 스위치부(130)의 각각의 블럭 스위치들은 메모리 플레인(140)에 포함된 다수의 메모리 블럭(메모리 블럭0 내지 메모리 블럭k)에 하나씩 대응되어 다수의 글로벌 워드라인(GWL<n:0>)과 대응하는 메모리 블럭의 다수의 워드라인(WL<n:0)을 연결한다.
상술한 바와 같이 종래 기술에 따른 불휘발성 메모리 장치는 다수의 글로벌 워드라인(GWL<n:0>)에 모든 블럭 스위치(블럭 스위치0 내지 블럭 스위치k)가 연결되어 있다. 불휘발성 메모리 장치의 집적률이 점차 높아짐에 따라 패스부의 정션 캐패시터는 증가하게 되고 이로 인하여 고전압 생성부(110)의 출력단의 로딩은 증가하게 된다. 고전압 생성부(110)의 출력단 로딩이 증가하게 되면 펌프 캐패시터의 사이즈를 크게 설계하여야 하므로 고전압 생성부(110)의 면적이 증가되는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 다수의 메모리 블럭에 각각 대응하는 블럭 스위치들을 제1 그룹 및 제2 그룹으로 그룹핑하고, 제1 그룹의 블럭 스위치들과 연결되는 제1 로컬 라인들과 제2 그룹의 블럭 스위치들과 연결되는 제2 로컬 라인들을 각각 배치함으로써, 하나의 메모리 블럭을 선택할 때 제1 로컬 라인들 또는 제2 로컬 라인들에 동작 전압을 전송하는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 장치는 다수의 메모리 블럭과, 상기 다수의 메모리 블럭 중 홀수 번째 메모리 블럭들에 하나씩 대응하며, 상기 홀수 번째 메모리 블럭들의 워드라인과 제1 로컬 라인들을 연결하기 위한 제1 블럭 스위치들과, 상기 다수의 메모리 블럭 중 짝수 번째 메모리 블럭들에 하나씩 대응하며, 상기 짝수 번째 메모리 블럭들의 워드라인과 제2 로컬 라인들을 연결하기 위한 제2 블럭 스위치들과, 상기 제1 로컬 라인들 또는 상기 제2 로컬 라인들을 선택적으로 글로벌 워드라인들에 연결하기 위한 로컬 라인 스위치부, 및 상기 글로벌 워드라인들에 동작 전압을 인가하기 위한 고전압 생성부를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 종으로 배열된 다수의 메모리 블럭을 포함하는 메모리 플레인과, 상기 메모리 플레인의 양 옆에 각각 배치되며, 제1 내지 제4 로컬 라인 그룹들을 상기 다수의 메모리 블럭의 워드라인들에 연결하기 위한 제1 내지 제4 블럭 스위치부와, 제1 글로벌 워드라인 그룹과 상기 제1 로컬 라인 그룹 또는 제2 로컬 라인 그룹을 연결하기 위한 제1 로컬 라인 스위치부와, 제2 글로벌 워드라인 그룹과 상기 제3 로컬 라인 그룹 또는 제4 로컬 라인 그룹을 연결하기 위한 제2 로컬 라인 스위치부와, 동작 전압을 생성하기 위한 고전압 생성부, 및 상기 동작 전압을 상기 제1 글로벌 워드라인 그룹 또는 상기 제2 글로벌 워드라인 그룹에 인가하기 위한 글로벌 워드라인 스위치부를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 다수의 메모리 블럭들과, 동작 전압을 생성하기 위한 고전압 생성부와, 상기 고전압 생성부에서 생성된 상기 동작 전압을 다수의 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인 그룹에 전송하기 위한 글로벌 워드라인 스위치와, 상기 다수의 글로벌 워드라인 그룹 각각에 대응하며, 대응하는 글로벌 워드라인 그룹을 다수의 로컬 워드라인 그룹들 중 하나의 로컬 워드라인 그룹에 전송하기 위한 다수의 로컬 라인 스위치, 및 상기 다수의 로컬 워드라인 그룹에 대응하며, 대응하는 로컬 워드라인 그룹을 상기 다수의 메모리 블럭들 중 대응하는 메모리 블럭들의 워드라인들에 연결하기 위한 다수의 블럭 스위치부를 포함한다.
본 발명에 따르면, 다수의 메모리 블럭에 각각 대응하는 블럭 스위치들을 제1 그룹 및 제2 그룹으로 그룹핑하고, 제1 그룹의 블럭 스위치들과 연결되는 제1 로컬 라인들과 제2 그룹의 블럭 스위치들과 연결되는 제2 로컬 라인들을 각각 배치함으로써, 하나의 메모리 블럭을 선택할 때 제1 로컬 라인들 또는 제2 로컬 라인들에 동작 전압을 전송함으로써 동작 전압을 생성하는 고전압 생성부 출력단의 로딩을 감소시킬 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
도 2는 본 발명에 일실시 예에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
도 3은 도 2의 로컬 라인 스위치부를 나타내는 구성도이다.
도 4는 도 3의 제1 고전압 스위치의 상세 회로도이다.
도 5는 본 발명에 다른 실시 예에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
도 2를 참조하면, 불휘발성 메모리 장치는 고전압 생성부(210), 글로벌 워드라인 스위치부(220), 로컬 라인 스위치부(230), 제1 블럭 스위치부(240), 제2 블럭 스위치부(250) 및 메모리 플레인(260)을 포함한다.
메모리 플레인(260)은 종으로 배열된 다수의 메모리 블럭(메모리 블럭0 내지 메모리 블럭k)을 포함한다.
고전압 생성부(210)는 불휘발성 메모리 장치의 프로그램 동작, 독출 동작, 검증 동작 등에 필요한 다수의 동작 전압(예를 들어 프로그램 전압, 패스 전압, 독출 전압, 검증 전압, 등등)을 생성한다. 고전압 생성부(210)는 다수의 고전압 펌프 회로를 포함하며, 각 고전압 펌프 회로는 펌핑 캐패시터를 포함한다.
글로벌 워드라인 스위치부(220)는 고전압 생성부(210)에서 생성된 다수의 동작 전압을 다수의 글로벌 워드라인(GWL<n:0>)에 선택적으로 인가한다.
로컬 라인 스위치부(230)는 다수의 글로벌 워드라인(GWL<n:0>)을 다수의 제1 로컬 라인(LWL_A<n:0>)에 연결하거나 다수의 제2 로컬 라인(LWL_B<n:0>)에 연결한다.
제1 블럭 스위치부(240)는 다수의 블럭 스위치(블럭 스위치0, 블럭 스위치2, ..., 블럭 스위치k-1)를 포함한다. 다수의 블럭 스위치(블럭 스위치0, 블럭 스위치2, ..., 블럭 스위치k-1) 각각은 메모리 플레인(260)의 홀수 번째 메모리 블럭에 하나씩 대응한다. 다수의 블럭 스위치 각각은 다수의 고전압 트랜지스터를 포함한다. 다수의 블럭 스위치 각각은 다수의 블럭 선택 신호(BLKSEL0, BLKSEL2, ..., BLKk-1) 각각에 응답하여 제1 로컬 라인들(LWL_A<n:0>)을 대응하는 홀수 번째 메모리 블럭(메모리 블럭0, 메모리 블럭2,..., 메모리 블럭k-1)의 다수의 워드라인(WL<n:0>)에 연결한다.
제2 블럭 스위치부(250)는 다수의 블럭 스위치(블럭 스위치1, 블럭 스위치3, ..., 블럭 스위치k)를 포함한다. 다수의 블럭 스위치(블럭 스위치1, 블럭 스위치3, ..., 블럭 스위치k) 각각은 메모리 플레인(260)의 짝수 번째 메모리 블럭에 하나씩 대응한다. 다수의 블럭 스위치 각각은 다수의 고전압 트랜지스터를 포함한다. 다수의 블럭 스위치 각각은 다수의 블럭 선택 신호(BLKSEL1, BLKSEL3, ..., BLKk) 각각에 응답하여 제2 로컬 라인들(LWL_B<n:0>)을 대응하는 짝수 번째 메모리 블럭(메모리 블럭1, 메모리 블럭3,..., 메모리 블럭k)의 다수의 워드라인(WL<n:0>)에 연결한다.
도 3은 도 2의 로컬 라인 스위치부를 나타내는 구성도이다.
도 3을 참조하면, 로컬 라인 스위치부(230)는 다수의 글로벌 워드라인(GWL<n:0>) 각각에 연결되는 다수의 스위치부(231, 232)를 포함한다.
다수의 스위치부 각각은 그 구성이 유사하므로 글로벌 워드라인(GWL<0>)에 연결된 스위치부를 예를 들어 설명한다.
스위치부(231)는 제1 고전압 스위치(231A), 제2 고전압 스위치(231B), 제1 오어 게이트(OR1) 및 제2 오어 게이트(OR2)를 포함한다.
제1 오어 게이트(OR1)는 다수의 프리 디코딩 어드레스 신호들 중 홀수 번째 메모리 블럭들에 대응하는 프리 디코딩 어드레스 신호들(XA<0>, XA<2>, XA<4>, XA<6>)에 응답하여 인에이블 신호(EN)를 생성한다. 즉, 제1 오어 게이트(OR1)는 프리 디코딩 어드레스 신호들(XA<0>, XA<2>, XA<4>, XA<6>) 적어도 하나의 프리 디코딩 어드레스 신호가 하이 레벨로 입력될 때 하이 레벨의 인에이블 신호(EN)를 생성한다. 따라서, 제1 오어 게이트(OR1)는 다수의 메모리 블럭 중 선택된 메모리 블럭이 홀수 번째 메모리 블럭일 경우 하이 레벨의 인에이블 신호(EN)를 생성한다.
제2 오어 게이트(OR2)는 다수의 프리 디코딩 어드레스 신호들 중 짝수 번째 메모리 블럭들에 대응하는 프리 디코딩 어드레스 신호들(XA<1>, XA<3>, XA<5>, XA<7>)에 응답하여 인에이블 신호(EN)를 생성한다. 즉, 제2 오어 게이트(OR2)는 프리 디코딩 어드레스 신호들(XA<1>, XA<3>, XA<5>, XA<7>) 적어도 하나의 프리 디코딩 어드레스 신호가 하이 레벨로 입력될 때 하이 레벨의 인에이블 신호(EN)를 생성한다. 따라서, 제2 오어 게이트(OR2)는 다수의 메모리 블럭 중 선택된 메모리 블럭이 짝수 번째 메모리 블럭일 경우 하이 레벨의 인에이블 신호(EN)를 생성한다.
제1 고전압 스위치(231A)는 제1 오어 게이트(OR1)에서 생성된 인에이블 신호(EN)에 응답하여 글로벌 워드라인(GWL<0>)을 제1 로컬 라인(LWL_A<0>)에 연결한다.
제2 고전압 스위치(231B)는 제2 오어 게이트(OR2)에서 생성된 인에이블 신호(EN)에 응답하여 글로벌 워드라인(GWL<0>)을 제2 로컬 라인(LWL_B<0>)에 연결한다.
도 3의 제1 고전압 스위치 및 제2 고전압 스위치는 서로 유사한 구조로 구성된다.
도 4는 도 3의 제1 고전압 스위치의 상세 회로도이다.
도 4를 참조하면, 제1 고전압 스위치(231A)는 NMOS 트랜지스터(NMOS1, NMOS2), PMOS 트랜지스터(PMOS), 디플리션 트랜지스터(DHVN) 및 고전압 트랜지스터(HVPN)를 포함한다.
NMOS 트랜지스터(NMOS1)는 인에이블 신호(EN)가 입력되는 노드와 제어 노드(NA) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 제어 노드(NA)의 전위를 인에이블 신호(EN)의 전위 레벨만큼 상승시킨다. NMOS 트랜지스터(NMOS2)는 제어 노드(NA)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(EN)와 반전 관계인 반전 인에이블 신호(ENb)에 응답하여 제어 노드(NA)의 전위를 디스차지한다. 즉, 인에이블 신호(EN)가 하이 레벨로 입력될 경우 제어 노드(NA)의 전위는 인에이블 신호(EN)의 전위 레벨이 되고, 인에이블 신호(EN)가 로우 레벨로 입력될 경우 제어 노드(NA)의 전위는 접지 전원 레벨이 된다.
디플리션 트랜지스터(DHVN)와 PMOS 트랜지스터(PMOS)는 고전압 공급 단자(Vpp)와 제어 노드(NA) 사이에 직렬 연결된다. 디플리션 트랜지스터(DHVN)는 공핍형 고전압 NMOS 트랜지스터(Depletion High voltage NMOS transistor)로 구성될 수 있다. 디플리션 트랜지스터(DHVN)는 제어 노드(NA)의 전위에 따라 턴온되고, PMOS 트랜지스터(PMOS)는 반전 인에이블 신호(ENb)에 응답하여 턴온되어 고전압(Vpp)을 제어 노드(NA)에 인가한다. 이때 디플리션 트랜지스터(DHVN)는 음의 문턱 전압을 갖으므로 고전압(Vpp)을 전위 드랍없이 제어 노드(NA)에 인가할 수 있다.
고전압 트랜지스터(HVPN)는 글로벌 워드라인(GWL<0>)과 제1 로컬 라인(LWL_A<0>) 사이에 연결되며, 제어 노드(NA)의 전위에 따라 턴온되어 글로벌 워드라인(GWL<0>)과 제1 로컬 라인(LWL_A<0>)을 연결한다.
도 5는 본 발명의 일실시 예에 따른 블럭 스위치부들의 레이아웃도이다.
도 5를 참조하면, 다수의 블럭 스위치들 각각은 제1 로컬 라인들(LWL_A<n:0>)을 대응하는 홀수 번째 메모리 블럭(메모리 블럭0, 메모리 블럭2,..., 메모리 블럭k-1)의 다수의 워드라인(WL<n:0>)에 연결한다.
상술한 불휘발성 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 동작 설명은 프로그램 동작시 메모리 플레인(260)의 다수의 메모리 블럭 중 메모리 블럭<0>이 선택되어 프로그램 전압이 인가되는 동작을 예를 들어 설명한다.
고전압 생성부(210)는 프로그램 동작시 프로그램 전압(VPGM) 및 패스전압(VPASS)을 생성한다.
글로벌 워드라인 스위치부(220)에 의해 프로그램 전압(VPGM)은 다수의 글로벌 워드라인들(GWL<n:0>) 중 선택된 하나의 글로벌 워드라인(예를 들어 GWL<0>)으로 전송되고 패스 전압(VPASS)은 나머지 글로벌 워드라인들(예를 들어GWL<n:2>)으로 전송된다.
로컬 라인 스위치부(230)는 글로벌 워드라인들(GWL<n:0>)과 제1 로컬 라인(LWL_A<n:0>)을 연결한다. 이때 로컬 라인 스위치부(230)는 메모리 블럭<0>에 대응하는 프리 디코딩 신호들에 응답하여 다수의 스위치부(231 내지 232) 각각의 제1 고전압 스위치를 활성화시켜 글로벌 워드라인들(GWL<n:0>)과 제1 로컬 라인(LWL_A<n:0>)을 연결한다.
제1 블럭 스위치부(240)의 블럭 스위치<0>는 제1 로컬 라인(LWL_A<n:0>)과 메모리 블럭<0>의 워드라인(WL<n:0>)을 연결하여 프로그램 전압(VPGM) 및 패스 전압(VPASS)을 메모리 블럭<0>의 워드라인(WL<n:0>)에 인가한다.
상술한 바와 같이 다수의 메모리 블럭 중 하나의 메모리 블럭을 선택하여 동작 전압을 인가할 때, 글로벌 워드라인(GWL<n:0>)에 연결되는 로컬 워드라인의 수 및 로컬 워드라인들에 연결된 블럭 스위치의 수가 절반으로 감소하게 되어 고전압 생성부(210)의 출력단의 로딩이 감소하게 된다. 상술한 바와 같이 고전압 생성부(210)의 출력단 로딩을 감소시키면 고전압 생성부(210)에 포함된 펌핑 캐패시터의 사이즈를 감소시켜 불휘발성 메모리 장치의 면적을 감소시킬 수 있다.
도 6은 본 발명에 다른 실시 예에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
도 6을 참조하면, 불휘발성 메모리 장치는 고전압 생성부(310), 글로벌 워드라인 스위치부(320), 제1 및 제2 로컬 라인 스위치부(330, 340), 제1 내지 제4 블럭 스위치부(350 내지 380) 및 메모리 플레인(390)을 포함한다.
메모리 플레인(390)은 종으로 배열된 다수의 메모리 블럭(메모리 블럭0 내지 메모리 블럭k)을 포함한다.
고전압 생성부(310)는 불휘발성 메모리 장치의 프로그램 동작, 독출 동작, 검증 동작 등에 필요한 다수의 동작 전압(예를 들어 프로그램 전압, 패스 전압, 독출 전압, 검증 전압, 등등)을 생성한다. 고전압 생성부(310)는 다수의 고전압 펌프 회로를 포함하며, 각 고전압 펌프 회로는 펌핑 캐패시터를 포함한다.
글로벌 워드라인 스위치부(320)는 고전압 생성부(310)에서 생성된 다수의 동작 전압을 제1 글로벌 워드라인(GWL_A<n:0>) 또는 제2 글로벌 워드라인(GWL_B<n:0>)에 전송한다.
제1 로컬 라인 스위치부(330)는 제1 글로벌 워드라인(GWL_A<n:0>)을 다수의 제1 로컬 라인(LWL_A_odd<n:0>)에 연결하거나 다수의 제2 로컬 라인(LWL_A_even<n:0>)에 연결한다.
제2 로컬 라인 스위치부(340)는 제2 글로벌 워드라인(GWL_B<n:0>)을 다수의 제3 로컬 라인(LWL_B_odd<n:0>)에 연결하거나 다수의 제4 로컬 라인(LWL_B_even<n:0>)에 연결한다.
상술한 제1 로컬 라인 스위치부(330) 및 제2 로컬 라인 스위치부(340)는 도 3에 도시된 로컬 라인 스위치부(230)와 동일하게 구성될 수 있다.
제1 및 제2 블럭 스위치부(350, 360)는 메모리 플레인(270)의 양측부 중 일측부에 배치된다. 제1 블럭 스위치부(350)는 다수의 블럭 스위치(블럭 스위치0, ..., 블럭 스위치k-3)을 포함하고, 제2 블럭 스위치부(360)는 다수의 블럭 스위치(블럭 스위치2, ..., 블럭 스위치k-1)을 포함한다. 즉, 제1 및 제2 블럭 스위치부(350, 360)는 홀수 번째 메모리 블럭들에 대응하는 블럭 스위치들 중 절반씩을 포함한다. 제1 블럭 스위치부(350)는 다수의 블럭 선택 신호(BLKSEL0, ..., BLKSELk-3)에 응답하여 제1 로컬 라인들(LWL_A_odd<n:0>)을 대응하는 메모리 블럭의 워드라인들(WL<n:0>)에 연결하고, 제2 블럭 스위치부(360)는 다수의 블럭 선택 신호(BLKSEL2, ..., BLKSELk-1)에 응답하여 제2 로컬 라인들(LWL_A_even<n:0>)을 대응하는 메모리 블럭의 워드라인들(WL<n:0>)에 연결한다.
제3 및 제4 블럭 스위치부(370, 380)는 메모리 플레인(270)의 양측부 중 타측부에 배치된다. 제3 블럭 스위치부(370)는 다수의 블럭 스위치(블럭 스위치1, ..., 블럭 스위치k-2)을 포함하고, 제4 블럭 스위치부(380)는 다수의 블럭 스위치(블럭 스위치3, ..., 블럭 스위치k)을 포함한다. 즉, 제3 및 제4 블럭 스위치부(370, 380)는 짝수 번째 메모리 블럭들에 대응하는 블럭 스위치들 중 절반씩을 포함한다. 제3 블럭 스위치부(370)는 다수의 블럭 선택 신호(BLKSEL1, ..., BLKSELk-2)에 응답하여 제3 로컬 라인들(LWL_B_odd<n:0>)을 대응하는 메모리 블럭의 워드라인들(WL<n:0>)에 연결하고, 제4 블럭 스위치부(380)는 다수의 블럭 선택 신호(BLKSEL3, ..., BLKSELk)에 응답하여 제4 로컬 라인들(LWL_B_even<n:0>)을 대응하는 메모리 블럭의 워드라인들(WL<n:0>)에 연결한다.
상술한 불휘발성 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 동작 설명은 프로그램 동작시 메모리 플레인(390)의 다수의 메모리 블럭 중 메모리 블럭<0>이 선택되어 프로그램 전압이 인가되는 동작을 예를 들어 설명한다.
고전압 생성부(310)는 프로그램 동작시 프로그램 전압(VPGM) 및 패스전압(VPASS)을 생성한다.
글로벌 워드라인 스위치부(320)에 의해 고전압 생성부(310)에서 생성된 프로그램 전압(VPGM) 및 패스 전압(VPASS)은 제1 글로벌 워드라인들(GWL_A<n:0>)로 전송된다. 좀더 상세하게는 프로그램 전압(VPGM)은 제1 글로벌 워드라인들(GWL_A<n:0>) 중 선택된 하나의 글로벌 워드라인(예를 들어 GWL_A<0>)으로 전송되고 패스 전압(VPASS)은 나머지 글로벌 워드라인들(예를 들어GWL_A<n:2>)으로 전송된다.
제1 로컬 라인 스위치부(330)는 제1 글로벌 워드라인들(GWL_A<n:0>)과 제1 로컬 라인(LWL_A_odd<n:0>)을 연결한다.
제1 블럭 스위치부(350)의 블럭 스위치<0>는 제1 로컬 라인(LWL_A)odd<n:0>)과 메모리 블럭<0>의 워드라인(WL<n:0>)을 연결하여 프로그램 전압(VPGM) 및 패스 전압(VPASS)을 메모리 블럭<0>의 워드라인(WL<n:0>)에 인가한다.
상술한 바와 같이 다수의 메모리 블럭 중 하나의 메모리 블럭을 선택하여 동작 전압을 인가할 때, 고전압 생성부(310)의 출력단과 연결되는 글로벌 워드라인, 로컬 라인, 및 블럭 스위치의 수가 1/4로 감소하게 되어 고전압 생성부(210)의 출력단의 로딩이 감소하게 된다. 상술한 바와 같이 고전압 생성부(210)의 출력단 로딩을 감소시키면 고전압 생성부(210)에 포함된 펌핑 캐패시터의 사이즈를 감소시켜 불휘발성 메모리 장치의 면적을 감소시킬 수 있다.
210, 310 : 고전압 생성부
220, 320 : 글로벌 워드라인 스위치부
230 : 로컬 라인 스위치부
330, 340 : 제1 및 제2 로컬 라인 스위치부
240, 250 : 제1 및 제2 블럭 스위치부
350, 360, 370, 380 : 제1 내지 제4 블럭 스위치부
260, 380 : 메모리 플레인

Claims (17)

  1. 다수의 메모리 블럭;
    상기 다수의 메모리 블럭 중 홀수 번째 메모리 블럭들에 하나씩 대응하며, 상기 홀수 번째 메모리 블럭들의 워드라인과 제1 로컬 라인들을 연결하기 위한 제1 블럭 스위치들;
    상기 다수의 메모리 블럭 중 짝수 번째 메모리 블럭들에 하나씩 대응하며, 상기 짝수 번째 메모리 블럭들의 워드라인과 제2 로컬 라인들을 연결하기 위한 제2 블럭 스위치들;
    상기 제1 로컬 라인들 또는 상기 제2 로컬 라인들을 선택적으로 글로벌 워드라인들에 연결하기 위한 로컬 라인 스위치부; 및
    상기 글로벌 워드라인들에 동작 전압을 인가하기 위한 고전압 생성부를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치의 동작 시 상기 고전압 생성부의 출력단은 상기 글로벌 워드라인들을 통해 상기 제1 로컬 라인들 또는 상기 제2 로컬 라인들과 연결되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 로컬 라인 스위치부는 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 글로벌 워드라인들을 상기 제1 로컬 라인들에 각각 연결하거나 상기 글로벌 워드라인들을 상기 제2 로컬 라인들에 각각 연결하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로컬 라인 스위치부는 상기 글로벌 워드라인들 각각이 연결되는 다수의 스위치부를 포함하며,
    상기 다수의 스위치부 각각은 상기 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 글로벌 워드라인들 중 하나를 상기 제1 로컬 라인들 중 하나 또는 상기 제2 로컬 라인들 중 하나에 연결하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 다수의 스위치부 각각은
    상기 다수의 프리 디코딩 어드레스 신호들 중 홀수 번째 메모리 블럭에 대응하는 프리 디코딩 어드레스 신호들에 응답하여 제1 인에이블 신호를 출력하기 위한 제1 논리부;
    상기 제1 인에이블 신호에 응답하여 상기 글로벌 워드라인들 중 하나를 상기 제1 로컬 라인들 중 하나에 연결하기 위한 제1 고전압 스위치;
    상기 다수의 프리 디코딩 어드레스 신호들 중 짝수 번째 메모리 블럭에 대응하는 프리 디코딩 어드레스 신호들에 응답하여 제2 인에이블 신호를 출력하기 위한 제2 논리부; 및
    상기 제2 인에이블 신호에 응답하여 상기 글로벌 워드라인들 중 하나를 상기 제2 로컬 라인들 중 하나에 연결하기 위한 제2 고전압 스위치를 포함하는 불휘발성 메모리 장치.
  6. 종으로 배열된 다수의 메모리 블럭을 포함하는 메모리 플레인;
    상기 메모리 플레인의 양 옆에 각각 배치되며, 제1 내지 제4 로컬 라인 그룹들을 상기 다수의 메모리 블럭의 워드라인들에 연결하기 위한 제1 내지 제4 블럭 스위치부;
    제1 글로벌 워드라인 그룹과 상기 제1 로컬 라인 그룹 또는 제2 로컬 라인 그룹을 연결하기 위한 제1 로컬 라인 스위치부;
    제2 글로벌 워드라인 그룹과 상기 제3 로컬 라인 그룹 또는 제4 로컬 라인 그룹을 연결하기 위한 제2 로컬 라인 스위치부;
    동작 전압을 생성하기 위한 고전압 생성부; 및
    상기 동작 전압을 상기 제1 글로벌 워드라인 그룹 또는 상기 제2 글로벌 워드라인 그룹에 인가하기 위한 글로벌 워드라인 스위치부를 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 불휘발성 메모리 장치의 동작 시 상기 고전압 생성부의 출력단은 상기 제1 또는 제2 글로벌 워드라인 그룹을 통해 상기 제1 내지 제4 로컬 라인들 중 어느 하나의 로컬 라인 그룹과 연결되는 불휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 블럭 스위치는 상기 다수의 메모리 블럭 중 홀수 번째 메모리 블럭에 대응하며, 상기 제3 및 제4 블럭 스위치부는 상기 다수의 메모리 블럭 중 짝수 번째 메모리 블럭에 대응하는 불휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제1 로컬 라인 스위치부는 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 제1 글로벌 워드라인 그룹과 상기 제1 로컬 라인 그룹을 연결하거나 상기 제1 글로벌 워드라인 그룹과 상기 제2 로컬 라인 그룹들에 각각 연결하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 로컬 라인 스위치부는 상기 제1 글로벌 워드라인 그룹에 연결되는 다수의 스위치부를 포함하며,
    상기 다수의 스위치부 각각은 상기 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 제1 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인을 상기 제1 로컬 라인 그룹 중 하나의 로컬 라인 또는 상기 제2 로컬 라인 그룹 중 하나의 로컬 라인에 연결하는 불휘발성 메모리 장치.
  11. 제 6 항에 있어서,
    상기 제2 로컬 라인 스위치부는 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 제2 글로벌 워드라인 그룹과 상기 제3 로컬 라인 그룹을 연결하거나 상기 제2 글로벌 워드라인 그룹과 상기 제4 로컬 라인 그룹들에 각각 연결하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제2 로컬 라인 스위치부는 상기 제2 글로벌 워드라인 그룹에 연결되는 다수의 스위치부를 포함하며,
    상기 다수의 스위치부 각각은 상기 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 제2 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인을 상기 제3 로컬 라인 그룹 중 하나의 로컬 라인 또는 상기 제4 로컬 라인 그룹 중 하나의 로컬 라인에 연결하는 불휘발성 메모리 장치.
  13. 다수의 메모리 블럭들;
    동작 전압을 생성하기 위한 고전압 생성부;
    상기 고전압 생성부에서 생성된 상기 동작 전압을 다수의 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인 그룹에 전송하기 위한 글로벌 워드라인 스위치;
    상기 다수의 글로벌 워드라인 그룹 각각에 대응하며, 대응하는 글로벌 워드라인 그룹을 다수의 로컬 워드라인 그룹들 중 하나의 로컬 워드라인 그룹에 전송하기 위한 다수의 로컬 라인 스위치; 및
    상기 다수의 로컬 워드라인 그룹에 대응하며, 대응하는 로컬 워드라인 그룹을 상기 다수의 메모리 블럭들 중 대응하는 메모리 블럭들의 워드라인들에 연결하기 위한 다수의 블럭 스위치부를 포함하는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 불휘발성 메모리 장치의 동작 시 상기 고전압 생성부의 출력단은 상기 다수의 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인 그룹 및 상기 다수의 로컬 라인 그룹 중 하나의 로컬 라인 그룹을 통해 상기 다수의 블럭 스위치부 중 하나와 연결되는 불휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 다수의 로컬 라인 스위치부 각각은 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 다수의 글로벌 워드라인 그룹들 중 하나의 그룹을 상기 다수의 로컬 워드라인 그룹들 중 하나의 그룹과 연결하는 불휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 다수의 로컬 라인 스위치부 각각은 대응하는 글로벌 워드라인 그룹에 연결되는 다수의 스위치부를 포함하며,
    상기 다수의 스위치부 각각은 상기 다수의 프리 디코딩 어드레스 신호들에 응답하여 상기 대응하는 글로벌 워드라인 그룹 중 하나의 글로벌 워드라인을 상기 제1 로컬 라인 그룹 중 하나의 제1 로컬 라인 또는 상기 제2 로컬 라인 그룹 중 하나의 제2 로컬 라인에 연결하는 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 다수의 스위치부 각각은
    상기 다수의 프리 디코딩 어드레스 신호들 중 홀수 번째 메모리 블럭에 대응하는 프리 디코딩 어드레스 신호들에 응답하여 제1 인에이블 신호를 출력하기 위한 제1 논리부;
    상기 제1 인에이블 신호에 응답하여 상기 하나의 글로벌 워드라인을 상기 하나의 제1 로컬 라인에 연결하기 위한 제1 고전압 스위치;
    상기 다수의 프리 디코딩 어드레스 신호들 중 짝수 번째 메모리 블럭에 대응하는 프리 디코딩 어드레스 신호들에 응답하여 제2 인에이블 신호를 출력하기 위한 제2 논리부; 및
    상기 제2 인에이블 신호에 응답하여 상기 하나의 글로벌 워드라인을 상기 하나의 제2 로컬 라인에 연결하기 위한 제2 고전압 스위치를 포함하는 불휘발성 메모리 장치.
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