IT202000005104A1 - Architettura di commutazione per un dispositivo di memoria Flash NAND e circuito di commutazione ad alta tensione - Google Patents

Architettura di commutazione per un dispositivo di memoria Flash NAND e circuito di commutazione ad alta tensione Download PDF

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IT202000005104A1
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IT
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nmos transistor
high voltage
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IT102020000005104A
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Marco Passerini
Giulio Maria Iadicicco
Yong Tae Kim
Moon Soo Sung
Dario Melchionni
Miriam Sangalli
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Sk Hynix Inc
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Description

DESCRIZIONE
CAMPO DELL?INVENZIONE
La presente divulgazione riguarda un?architettura di commutazione per un dispositivo di memoria Flash NAND e un circuito di commutazione ad alta tensione.
BACKGROUND DELL?INVENZIONE
Come ? ben noto, oggigiorno i dispositivi di memoria sono parti sempre pi? importanti e necessarie di molti sistemi elettronici. Per rendere un sistema elettronico pi? compatto e pi? veloce, ? richiesta l?ottimizzazione dell?architettura di memoria compresa in esso in termini di area, energia e velocit?.
Un?architettura di memoria comprende essenzialmente celle di memoria individuali disposte in una matrice di righe orizzontali e colonne verticali, ciascuna cella di memoria essendo normalmente in grado di memorizzare uno o pi? bit di informazioni binarie. Considerando una matrice comprendente M righe di celle di memoria accoppiate a word line (linee di parola), e N colonne di celle di memoria accoppiate a bit line (linee di bit), il numero totale di celle di memoria ? M x N.
Per accedere a una particolare cella di memoria, ovvero un particolare bit di dati in una matrice di memoria, una word line WL e una bit line BL dovrebbero essere attivate (o selezionate) secondo l?indirizzo che arriva dall?esterno dell?architettura di memoria. Le operazioni di selezione di riga e di colonna sono compiute rispettivamente da decodificatori di riga e di colonna, anch?essi compresi nell?architettura di memoria. I decodificatori di riga e di colonna selezionano una cella di memoria per lettura o programmazione. Pi? in particolare, un circuito decodificatore di riga seleziona una tra le M word line secondo un indirizzo di riga, mentre il circuito decodificatore di colonna seleziona una tra le N bit line secondo un indirizzo di colonna.
Le prestazioni dei decodificatori di riga e di colonna influenzano la velocit? di memoria nel suo complesso, essendo un dato sensibile specialmente in dispositivi di memoria ad alte prestazioni.
Tra i vari tipi di dispositivo di memoria, un dispositivo di memoria Flash NAND ? sempre pi? utilizzato come supporto di memorizzazione di dati ad alta capacit?. La memoria Flash NAND ? programmata per memorizzare informazioni intrappolando elettroni in un gate flottante o in uno strato di intrappolamento di cariche di una cella di memoria. L?operazione di programmazione ? eseguita guidando una forte tensione positiva sul gate di controllo per indurre una corrente a scorrere dal canale attraverso il gate flottante o lo strato di intrappolamento di cariche al gate di controllo, che ? il cosiddetto effetto ?Fowler Nordheim Tunneling?. Un terminale di gate di controllo ? collegato a una word line della memoria Flash NAND, e una tensione ? fornita al terminale di gate di controllo attraverso la word line.
I dispositivi di memoria Flash NAND comprendono normalmente almeno un nucleo di commutazione che ? utilizzato per far passare un?alta tensione positiva o/e una tensione negativa alla matrice di memoria. Pi? in particolare, alte tensioni positive sono applicate a word line WL durante un?operazione di programmazione, e tensioni positive o negative sono applicate a word line WL durante un?operazione di lettura a seconda della pagina da leggere.
Un nucleo di commutazione per il dispositivo di memoria Flash NAND ? mostrato nella Figura 1.
Il nucleo di commutazione 100 comprende un?architettura di commutazione VGWL_DEC 110 che collega una tra una pluralit? di linee di alta o bassa tensione V1, V2, ?, VN a ciascuna delle word line globali VGWL1, VGWL2, ?, VGWLy.
Pi? in particolare, il numero y di word line globali VGWL corrisponde normalmente al numero di celle di memoria che formano una stringa della matrice di memoria Flash NAND e pu? essere uguale a 64, 128, o superiore a seconda della tecnologia.
Inoltre, il numero N di linee di alta o bassa tensione ? legato alla tecnologia e al design e dipende dal grado di flessibilit? richiesto nella polarizzazione della stringa NAND durante un?operazione di lettura, programmazione o cancellazione.
Infine, una o pi? linee di alta o bassa tensione possono essere negative.
Le word line globali VGWL sono collegate a una pluralit? di commutatori finali ad alta tensione compresi in una corrispondente pluralit? di blocchi di commutazione BLOCK0 ... BLOCKj di un blocco decodificatore di riga XDEC 120, collegati a loro volta alle word line WL.
Le word line globali VGWL sono normalmente indicate con word line globali VGWL poich? possono essere collegate a qualsiasi stringa NAND tramite il blocco XDEC 120; in questo caso, le word line WL sono normalmente indicate con word line locali WL, poich? sono linee separate per ciascuna stringa NAND.
Come mostrato nella figura 2, l?architettura di commutazione VGWL_DEC ? normalmente un?architettura gerarchica, utilizzata per ridurre il numero di circuiti di commutazione ad alta tensione richiesti per trasportare i segnali di tensione di ingresso dalle linee di tensione di ingresso a ciascuna word line globale VGWL.
Secondo la forma di realizzazione esemplificativa della figura 2, tre insiemi di linee di tensione di ingresso, indicati con V<#>i, V<$>j e V*o, devono essere portati sulle word line globali VGWL tramite l?architettura di commutazione 200. Pi? in particolare:
- un primo insieme V<#>1, ?V<#>i, ?V<#>N di tensioni positive utilizzate per polarizzare word line globali VGWL non selezionate;
- un secondo insieme V<$>1, ?V<$>j, ?V<$>M di tensioni positive utilizzate per polarizzare word line globali VGWL selezionate; e
- un terzo insieme V<*>1, ?V<*>k, ?V<*>O di tensioni negative utilizzate per polarizzare word line globali VGWL selezionate.
In questo modo, ciascuna delle word line globali VGWL0, ... VGWL1, ...VGWLh, ... VGWLy pu? essere collegata, secondo necessit?, a una delle seguenti linee di uscita:
- una prima linea di uscita UNSEL che fornisce una prima tensione di polarizzazione di uscita VUNSEL, che ? utilizzata per polarizzare word line globali VGWL non selezionate;
- una seconda linea di uscita SEL che fornisce una seconda tensione di polarizzazione di uscita VSEL, che ? utilizzata per polarizzare word line globali VGWL selezionate con un valore di tensione positiva; e
- una terza linea di uscita NEG che fornisce una terza tensione di polarizzazione di uscita VNEG, che ? utilizzata per polarizzare word line globali VGWL selezionate con un valore di tensione negativa.
Pi? in particolare, la terza tensione di polarizzazione di uscita VNEG dovrebbe essere inoltrata a ciascuna word line globale VGWL e solo una o poche word line globali VGWL possono essere collegate alla terza linea di uscita NEG contemporaneamente.
L?architettura di commutazione 200 comprende:
- un primo blocco di commutazione POS1 SW 210 che riceve il primo insieme V<#>1, ?V<#>i, ?V<#>N di tensioni positive e che ? collegato alla prima linea di uscita UNSEL;
- un secondo blocco di commutazione POS2 SW 220 che riceve il secondo insieme V<$>1, ?V<$>j, ?V<$>M di tensioni positive e che ? collegato alla seconda linea di uscita SEL; e
- un terzo blocco di commutazione NEG SW 230 che riceve il terzo insieme V<*>1, ?V<*>k, ?V<*>O di tensioni negative e che ? collegato alla terza linea di uscita NEG.
Le linee di uscita UNSEL, SEL e NEG sono anche collegate a una pluralit? di commutatori finali, normalmente indicati con commutatori finali di word line globali GWLSW 240, collegati ciascuno a una rispettiva word line globale VGWL0, ... VGWL1, ... VGWLh, ...
VGWLy.
Pi? in particolare, come mostrato nella figura 3, ciascun commutatore finale di word line globali 300 comprende una pluralit? di circuiti di commutazione ad alta tensione inseriti tra una coppia di linee di tensione di alimentazione e aventi un terminale di ingresso che riceve un segnale di abilitazione e un terminale di uscita collegato a un rispettivo pass transistor.
Pi? in particolare, secondo la forma di realizzazione esemplificativa mostrata nella figura 3, il commutatore finale di word line globali 300 comprende:
- un primo circuito di commutazione ad alta tensione HVSW_P 310 inserito tra un?alimentazione di tensione positiva VSUPPLY_P e massa GND e avente un primo terminale di ingresso che riceve un primo segnale di abilitazione EN1 e un primo terminale di uscita OUT1 collegato al terminale di controllo o di gate di un primo pass transistor M1, inserito a sua volta tra una prima linea di selezione SEL che riceve una prima tensione di selezione VSEL e un nodo interno VGWL_INT;
- un secondo circuito di commutazione ad alta tensione HVSW_P 320 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e la massa GND e avente un secondo terminale di ingresso che riceve un secondo segnale di abilitazione EN2 e un secondo terminale di uscita OUT2 collegato al terminale di controllo o di gate di un secondo pass transistor M2, inserito a sua volta tra una seconda linea di selezione UNSEL che riceve una seconda tensione di selezione VUNSEL e il nodo interno VGWL_INT;
- un terzo circuito di commutazione ad alta tensione HVSW_N 330 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e un?alimentazione di tensione negativa VSUPPLY_N e avente un terzo terminale di ingresso che riceve un terzo segnale di abilitazione ENPOS e un terzo terminale di uscita OUT3 collegato al terminale di controllo o di gate di un terzo pass transistor M3, inserito a sua volta tra il nodo interno VGWL_INT e un terminale di uscita OUTGWL del commutatore finale di word line globali 300 collegato a una word line globale VGWL, il terzo pass transistor M3 avendo anche un terminale di bulk che riceve l?alimentazione di tensione negativa VSUPPLY_N; e
- un quarto circuito di commutazione ad alta tensione HVSW_N 340 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N e avente un quarto terminale di ingresso che riceve un quarto segnale di abilitazione ENNEG e un quarto terminale di uscita OUT4 collegato al terminale di controllo o di gate di un quarto pass transistor M4, inserito a sua volta tra una tensione negativa VNEG e il terminale di uscita OUTGWL, il quarto pass transistor M4 avendo anche un terminale di bulk che riceve l?alimentazione di tensione negativa VSUPPLY_N.
Opportunamente, il primo pass transistor M1 e il secondo pass transistor M2 sono transistori NMOS non a triplo well poich? devono collegare solo tensioni positive (VSEL o VUNSEL) al nodo interno VGWL_INT.
Al terzo circuito di commutazione ad alta tensione HVSW_N 330 e al quarto circuito di commutazione ad alta tensione HVSW_N 340 vengono invece fornite l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N e quindi il terzo pass transistor M3 e il quarto pass transistor M4 sono transistori NMOS a triplo well in grado di sopportare tensioni positive o negative, in particolare un valore di tensione positiva in corrispondenza del nodo interno VGWL_INT e la tensione negativa VNEG al terminale di uscita OUTGWL e poi la word line globale VGWL.
Un circuito di commutazione ad alta tensione ? mostrato schematicamente nella figura 4A.
Il circuito di commutazione ad alta tensione 400 comprende un primo transistore NMOS a svuotamento (depletion) MND1 e un secondo transistore NMOS a svuotamento MND2 inseriti in parallelo tra l?alimentazione di tensione positiva VSUPPLY_P e un nodo interno INT. Il primo transistore NMOS a svuotamento MND1 ha un terminale di controllo o di gate collegato a un terminale di uscita OUT del circuito di commutazione ad alta tensione 400 e il secondo transistore NMOS a svuotamento MND2 ha un terminale di controllo o di gate che riceve un primo segnale di abilitazione EN.
Il circuito di commutazione ad alta tensione 400 comprende ulteriormente un transistore PMOS MP1 inserito tra il nodo interno INT e il terminale di uscita OUT nonch? un transistore NMOS MN1 inserito tra il terminale di uscita OUT e l?alimentazione di tensione negativa VSUPPLY_N. Il transistore PMOS MP1 e il transistore NMOS MN1 hanno rispettivi terminali di controllo o di gate collegati a un secondo segnale di abilitazione EN_b e terminali di bulk collegati rispettivamente al nodo interno INT e all?alimentazione di tensione negativa VSUPPLY_N.
Il transistore NMOS MN1 pu? essere un transistore NMOS a triplo well.
Inoltre, come schematicamente indicato nella figura 4B, il primo e secondo segnale di abilitazione EN e EN_b sono impostati alternatamente uguali a un valore di tensione di alimentazione VCC e alla massa GND tramite un porta logica 450.
Il circuito di commutazione ad alta tensione 400 ? utilizzato per commutare tra l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N, tale commutazione del valore di tensione in corrispondenza del terminale di uscita OUT causando problemi dovuti alle capacit? collegate ad esso.
In particolare, durante una commutazione Alto o Basso, quando il circuito di commutazione ad alta tensione 400 commuta il terminale di uscita da uno stato alto (VSUPPLY_P) a uno stato basso (VSUPPLY_N) il transistore NMOS MN1 trasporta una quantit? considerevole di corrente per un certo periodo. La quantit? di questa corrente dipende dalla capacit? parassita collegata sul terminale di uscita OUT e dalla dimensione del primo transistore NMOS a svuotamento MND1 e del transistore PMOS MP1 che formano una parte superiore del circuito di commutazione ad alta tensione 400.
In effetti, durante la parte iniziale della commutazione Alto o Basso, il circuito di commutazione ad alta tensione 400 ha sia una parte di pull up (comprendente il primo transistore NMOS a svuotamento MND1 e il transistore PMOS MP1) sia una parte di pull down (transistore NMOS MN1) simultaneamente accese.
Per questa ragione, il nodo di alimentazione di tensione negativa VSUPPLY_N potrebbe essere soggetto a un rimbalzo, in particolare se molti commutatori stanno commutando simultaneamente.
Anche se nel dispositivo di memoria Flash NAND, solo uno o pochi dei commutatori finali di word line globali GWLSW collegano la tensione negativa VNEG a una rispettiva word line globale VGWL, mentre tutti gli altri (ossia la maggioranza) commutatori finali di word line globali GWLSW collegano tensioni positive a una rispettiva word line globale VGWL, una commutazione simultanea di pi? di un circuito di commutazione ad alta tensione HVSW_N tra l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N potrebbe causare problemi e un malfunzionamento operativo, a causa della notevole oscillazione di tensione e delle capacit? parassite collegate ai terminali di uscita dei commutatori.
Inoltre, una tendenza recente nel campo dei dispositivi di memoria Flash NAND ? aumentare il numero di word line WL in una stringa al fine di aumentare il numero di bit per area. Il maggior numero di word line WL induce anche il numero dei circuiti di commutazione ad alta tensione ad aumentare, con un aumento indesiderato dell?occupazione di area dei dispositivi di memoria Flash NAND, i requisiti di mercato portando al contrario verso dispositivi sempre pi? miniaturizzati.
SOMMARIO DELL?INVENZIONE
Forme di realizzazione dell?invenzione sono dirette a un?architettura di commutazione migliorata e a un circuito di commutazione ad alta tensione compreso in essa.
Scopo dell?architettura di commutazione proposta ? ridurre l?area per numero di circuiti di commutazione ad alta tensione compresi in essa e aumentare la robustezza dell?architettura nel suo complesso quando svariati commutatori commutano simultaneamente.
In una forma di realizzazione dell?invenzione, un?architettura di commutazione per fornire segnali di tensione di ingresso da linee di tensione di ingresso a una pluralit? di word line globali collegate a word line di una matrice di memoria in un dispositivo di memoria comprende:
un primo blocco di commutazione che riceve un primo insieme di tensioni positive utilizzate per polarizzare word line non selezionate e che ? collegato a una prima linea di uscita che fornisce una prima tensione di polarizzazione di uscita;
un secondo blocco di commutazione che riceve un secondo insieme di tensioni positive e un terzo insieme di tensioni negative utilizzate per polarizzare word line selezionate e che ? collegato a una seconda linea di uscita che fornisce una seconda tensione di polarizzazione di uscita; e
una pluralit? di commutatori finali che sono collegati in ingresso alla prima e seconda linea di uscita e collegati in uscita a una rispettiva word line globale.
Secondo un?altra forma di realizzazione dell?invenzione, un circuito di commutazione ad alta tensione per un commutatore finale di un?architettura di commutazione per fornire segnali di tensione di ingresso da linee di tensione di ingresso a una pluralit? di word line globali collegate a word line globali in un dispositivo di memoria, il circuito di commutazione ad alta tensione essendo inserito tra un?alimentazione di tensione positiva e un?alimentazione di tensione negativa, comprende:
un primo transistore NMOS a svuotamento e un secondo transistore NMOS a svuotamento inseriti in parallelo tra l?alimentazione di tensione positiva e un primo nodo interno, il primo transistore NMOS a svuotamento avendo un terminale di controllo collegato al terminale di uscita del circuito di commutazione ad alta tensione e il secondo transistore NMOS a svuotamento avendo un terminale di controllo che riceve un primo segnale di abilitazione traslato;
un transistore PMOS inserito tra il primo nodo interno e il terminale di uscita e avente un terminale di controllo che riceve un secondo segnale di abilitazione traslato;
un transistore NMOS inserito tra un secondo nodo interno e l?alimentazione di tensione negativa e avente un terminale di controllo che riceve un terzo segnale di abilitazione traslato; e
un blocco cascode inserito tra il terminale di uscita e il secondo nodo interno e comprendente un ulteriore transistore NMOS inserito tra il terminale di uscita e il secondo nodo interno e avente un terminale di controllo che riceve il secondo segnale di abilitazione traslato e un terminale di bulk collegato all?alimentazione di tensione negativa.
BREVE DESCRIZIONE DEI DISEGNI
Le caratteristiche e i vantaggi della divulgazione risulteranno chiaramente dalla descrizione seguente di sue forme di realizzazione date a titolo di esempio indicativo e non limitativo con riferimento ai disegni allegati, in cui
Le Figg. 1 e 2 mostrano un nucleo di commutazione per un dispositivo di memoria Flash NAND e la sua architettura di commutazione secondo l?arte nota.
La Fig. 3 mostra un commutatore finale di word line globali per l?architettura di commutazione secondo l?arte nota.
Le Figg. 4A e 4B mostrano rispettivamente un circuito di commutazione ad alta tensione per un commutatore finale di word line globali e una porta logica collegata ad esso secondo l?arte nota.
La Fig. 5 mostra un?architettura di commutazione secondo una forma di realizzazione.
Le Figg. 6A e 6B mostrano un commutatore finale per l?architettura di commutazione secondo una forma di realizzazione.
Le Figg. 7A e 7B mostrano rispettivamente un circuito di commutazione ad alta tensione e traslatori di livello collegati ad esso, secondo una forma di realizzazione.
Le Figg. 7C, 7D e 7E mostrano rispettivamente un traslatore di livello positivo e un traslatore di livello negativo, nonch? una porta logica collegata ad essi secondo una forma di realizzazione.
Le Figg. 8A e 8B mostrano un circuito di commutazione ad alta tensione secondo varianti di realizzazione.
DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE
Forme di realizzazione esemplificative della presente invenzione saranno descritte dettagliatamente nel seguito con riferimento ai disegni accompagnatori. Sebbene la presente invenzione sia mostrata e descritta in combinazione con sue forme di realizzazione esemplificative, risulter? chiaramente agli esperti del settore che varie modifiche possono essere fatte senza allontanarsi dallo spirito e dall?ambito dell?invenzione. I termini e le parole utilizzati nella descrizione e nelle rivendicazioni non dovrebbero essere interpretati nel loro senso ordinario o da dizionario. Sulla base del principio che l?inventore pu? definire il concetto appropriato di un termine al fine di descrivere la propria invenzione nel migliore dei modi, esso dovrebbe essere interpretato con un significato e dei concetti per rispettare l?idea tecnica della presente invenzione. In aggiunta, descrizioni dettagliate di costruzioni che sono ben note nell?arte possono essere omesse per evitare di minare inutilmente la chiarezza della presente invenzione.
Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.
La Fig. 5 mostra schematicamente un?architettura di commutazione che collega una tra una pluralit? di linee di alta o bassa tensione a ciascuna di una pluralit? di word line globali VGWL1, VGWL2, ?, VGWLy. In sostanza, l?architettura di commutazione fornisce segnali di tensione di ingresso da linee di tensione di ingresso a ciascuna word line globale. Come sopra spiegato, le word line globali VGWL sono normalmente indicate con word line globali VGWL.
Pi? in particolare, l?architettura di commutazione 500 ? inclusa in un nucleo di commutazione per un dispositivo di memoria Flash NAND, il numero y di word line globali VGWL potrebbe corrispondere al numero di celle di memoria che formano una stringa di una matrice del dispositivo di memoria Flash NAND.
Secondo la forma di realizzazione esemplificativa della figura 5, tre insiemi di linee di tensione di ingresso, indicati con V<#>i, V<$>j e V*o, devono essere fatti passare sulle word line globali VGWL0, ... VGWL1, ... VGWLh, ... VGWLy.
In particolare, l?architettura di commutazione 500 comprende un primo blocco di commutazione POS1 SW 510 che riceve il primo insieme V<#>1, ?V<#>i, ?V<#>N di tensioni positive utilizzate per polarizzare word line non selezionate del dispositivo di memoria Flash NAND e che ? collegato a una prima linea di uscita UNSEL che fornisce una prima tensione di polarizzazione di uscita VUNSEL.
Secondo una forma di realizzazione, l?architettura di commutazione 500 comprende ulteriormente un secondo blocco di commutazione POS/NEG SW 520 che riceve un secondo insieme V<$>1, ?V<$>j, ?V<$>M di tensioni positive nonch? un terzo insieme V<*>1, ?V<*>k, ?V<*>O di tensioni negative utilizzate per polarizzare word line selezionate e che ? collegato a una seconda linea di uscita SEL che fornisce una seconda tensione di polarizzazione di uscita VSEL.
La prima e seconda linea di uscita UNSEL e SEL sono collegate a una pluralit? di commutatori finali, normalmente indicati con commutatori finali di word line globali GWLSW 540, collegati ciascuno a una rispettiva word line globale VGWL0, ... VGWL1, ... VGWLh, ... VGWLy.
In questo modo, secondo questa forma di realizzazione, ciascun commutatore finale di word line globali GWLSW 540 ha un numero di tensioni di ingresso che ? stato ridotto da tre a due, rispetto alle soluzioni dell?arte nota.
Occorre osservare che, in questo modo, l?occupazione di area di ciascun commutatore finale di word line globali GWLSW 540 ? quindi ridotta, e, conseguentemente, l?occupazione di area dell?architettura di commutazione 500 nel suo complesso ? ridotta, la maggior parte dell?occupazione di area dell?architettura di commutazione 500 essendo legata ai commutatori finali di word line globali GWLSW 540 (corrispondenti all?ultimo livello di gerarchia di commutatori dell?architettura di commutazione), dal momento che il loro numero uguale a y, ossia il numero delle word line VGWL globali aumenta continuamente.
Secondo la forma di realizzazione mostrata nella figura 5, il secondo blocco di commutazione POS/NEG SW 520 comprende circuiti di commutazione ad alta tensione in grado di gestire valori negativi, in modo che il terzo insieme V<*>1, ?V<*>k, ?V<*>O di tensioni negative possa condividere con il secondo insieme V<$>1, ? V<$>j, ?V<$>M di tensioni positive la seconda linea di uscita SEL.
Inoltre, come mostrato nella figura 6A, ciascun commutatore finale di word line globali 600 comprende una pluralit? di circuiti di commutazione ad alta tensione inseriti tra una coppia di linee di tensione di alimentazione, in particolare un?alimentazione di tensione positiva VSUPPLY_P e un?alimentazione di tensione negativa VSUPPLY_N, e aventi un terminale di ingresso che riceve un segnale di abilitazione e un terminale di uscita collegato a un rispettivo pass transistor, collegato a sua volta a una word line globale VGWL.
Pi? in particolare, secondo la forma di realizzazione esemplificativa mostrata nella figura 6A, il commutatore finale di word line globali 600 comprende:
- un primo circuito di commutazione ad alta tensione HVSW_N 610 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N e avente un primo terminale di ingresso che riceve un primo segnale di abilitazione EN1 e un primo terminale di uscita OUT1 collegato al terminale di controllo o di gate di un primo pass transistor M1, inserito a sua volta tra la prima linea di selezione SEL che riceve la prima tensione di selezione VSEL e un terminale di uscita OUTGWL del commutatore finale di word line globali 600 collegato a una word line VGWL globale; e
- un secondo circuito di commutazione ad alta tensione HVSW_N 620 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e l?alimentazione di tensione negativa VSUPPLY_N e avente un secondo terminale di ingresso che riceve un secondo segnale di abilitazione EN2 e un secondo terminale di uscita OUT2 collegato al terminale di controllo o di gate di un secondo pass transistor M2, inserito a sua volta tra la seconda linea di selezione UNSEL che riceve la seconda tensione di selezione VUNSEL e il terminale di uscita OUTGWL collegato alla word line globale VGWL.
Il primo pass transistor M1 e il secondo pass transistor M2 sono transistori NMOS a triplo well, quindi in grado di collegare valori di tensione positiva o negativa al terminale di uscita OUTGWL e alla word line globale VGWL. Il primo pass transistor M1 e il secondo pass transistor M2 hanno anche terminali di bulk collegati all?alimentazione di tensione negativa VSUPPLY_N.
L?architettura di commutazione 500 della figura 5 comprende ulteriormente un blocco di selezione 650 che fornisce un?alimentazione di tensione negativa VSUPPLY_N al primo e secondo circuito di commutazione ad alta tensione 610 e 620 di tutti i commutatori finali di word line globali 600.
Secondo una forma di realizzazione mostrata nella figura 6B, il blocco di selezione 650 comprende a sua volta:
- un terzo circuito di commutazione ad alta tensione HVSW 630 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e una tensione negativa VNEG e avente un terzo terminale di ingresso che riceve un terzo segnale di abilitazione EN e un terzo terminale di uscita OUT3 collegato al terminale di controllo o di gate di un terzo pass transistor M3, inserito a sua volta tra la massa GND e l?alimentazione di tensione negativa VSUPPLY_N; e
- un quarto circuito di commutazione ad alta tensione HVSW 640 inserito tra l?alimentazione di tensione positiva VSUPPLY_P e la tensione negativa VNEG e avente un quarto terminale di ingresso che riceve un quarto segnale di abilitazione EN_b e un quarto terminale di uscita OUT4 collegato al terminale di controllo o di gate di un quarto pass transistor M4, inserito a sua volta tra la tensione negativa VNEG e l?alimentazione di tensione negativa VSUPPLY_N.
Il terzo e quarto segnale di abilitazione EN e EN_b aggiuntivi sono impostati alternatamente uguali a un valore di tensione di alimentazione VCC e alla massa GND.
In questo modo, se i valori di tensione negativa devono essere fatti passare solo durante un?operazione selezionata o un periodo selezionato, l?alimentazione di tensione negativa VSUPPLY_N ? commutata tra la massa GND (corrispondente al caso in cui i circuiti di commutazione ad alta tensione funzionano solo con tensioni positive) e la tensione negativa VNEG (corrispondente al caso in cui i circuiti di commutazione ad alta tensione funzionano con tensioni negative).
Ad esempio, considerando il dispositivo di memoria Flash NAND, il blocco di selezione 650 ? in grado di fornire un valore corretto per l?alimentazione di tensione negativa VSUPPLY_N nelle diverse fasi operative del dispositivo e in particolare:
- durante una fase di impulso di programmazione, solo le tensioni positive sono utilizzate per polarizzare le celle di memoria poi l?alimentazione di tensione negativa VSUPPLY_N ? collegata alla massa GND; e
- durante una fase di lettura, una word line selezionata WL ? polarizzata a una tensione negativa e l?alimentazione di tensione negativa VSUPPLY_N ? collegata alla tensione negativa VNEG.
Un circuito di commutazione ad alta tensione 700 per un commutatore finale di word line globali di un?architettura di commutazione secondo una forma di realizzazione ? schematicamente mostrato nella figura 7A.
Il circuito di commutazione ad alta tensione 700 comprende un primo transistore NMOS a svuotamento MND1 e un secondo transistore NMOS a svuotamento MND2 inseriti in parallelo tra l?alimentazione di tensione positiva VSUPPLY_P e un primo nodo interno INT. Il primo transistore NMOS a svuotamento MND1 ha un terminale di controllo o di gate collegato al terminale di uscita OUT del circuito di commutazione ad alta tensione 700 e il secondo transistore NMOS a svuotamento MND2 ha un terminale di controllo o di gate che riceve un primo segnale di abilitazione traslato EN_LS1.
Il circuito di commutazione ad alta tensione 700 comprende ulteriormente un transistore PMOS MP1 inserito tra il primo nodo interno INT e il terminale di uscita OUT e avente un terminale di controllo o di gate che riceve un secondo segnale di abilitazione traslato EN_LS1b nonch? un transistore NMOS MN1 inserito tra un secondo nodo interno CASC_NODE e l?alimentazione di tensione negativa VSUPPLY_N e avente un terminale di controllo o di gate che riceve un terzo segnale di abilitazione traslato EN_LS2b.
Opportunamente, il circuito di commutazione ad alta tensione 700 comprende anche un blocco cascode 710 inserito tra il terminale di uscita OUT e il secondo nodo interno CASC_NODE, il blocco cascode 710 comprendendo un ulteriore transistore NMOS MCASC inserito tra il terminale di uscita OUT e il secondo nodo interno CASC_NODE e avente un terminale di controllo o di gate che riceve il secondo segnale di abilitazione traslato EN_LS1b. L?ulteriore transistore NMOS MCASC ha anche un terminale di bulk collegato all?alimentazione di tensione negativa VSUPPLY_N.
In questo modo, l?ulteriore transistore NMOS MCASC ? inserito tra il terminale di uscita OUT e un terminale di drain del transistore NMOS MN1 che ? collegato al secondo nodo interno CASC_NODE.
Opportunamente, l?ulteriore transistore NMOS MCASC ? un transistore NMOS a triplo well ad alta tensione, avente un terminale di gate che riceve il secondo segnale di abilitazione traslato EN_LS1b, un terminale di drain collegato al terminale di uscita OUT, un terminale di source collegato al secondo nodo interno CASC_NODE e un terminale di bulk collegato all?alimentazione di tensione negativa VSUPPLY_N.
Come schematicamente indicato nella figura 7B, i segnali di abilitazione traslati EN_LS1, EN_LS1b e EN_LS2b sono impostati tramite un gruppo traslatore di livello 750.
Pi? in particolare, il gruppo traslatore di livello 750 comprende un primo blocco 730 includente un primo traslatore di livello LS1, che riceve un segnale di abilitazione EN e che fornisce il primo e secondo segnale di abilitazione traslato EN_LS1, EN_LS1b commutati alternatamente tra un?alta tensione HV e la massa GND e un secondo blocco 740 includente un secondo traslatore di livello LS2, che riceve il segnale di abilitazione EN e che fornisce il terzo segnale di abilitazione traslato EN_LS2b nonch? un ulteriore segnale di abilitazione traslato EN_LS2 commutati alternatamente tra una tensione di alimentazione VCC e l?alimentazione di tensione negativa VSUPPLY_N.
In questo modo, quando l?alimentazione di tensione negativa VSUPPLY_N deve essere fornita ai commutatori finali di word line globali, una tensione negativa ? utilizzata per inibire un percorso di scarica per mezzo del secondo blocco 740 che commuta il terzo segnale di abilitazione traslato EN_LS2b sulla base del valore di tensione del segnale di abilitazione EN secondo le seguenti regole:
EN = VCC o EN_LS2b = VSUPPLY_N
EN = 0 o EN_LS2b = VCC
Inoltre, al fine di migliorare la risposta temporale del circuito di commutazione ad alta tensione 700, il primo blocco 730 ? utilizzato per pilotare il percorso di carica con segnali di alta tensione ancora sulla base del valore di tensione del segnale di abilitazione EN secondo le seguenti regole:
? EN = VCC:
? EN_LS1 = HV
? EN_LS1b = 0
? EN = 0:
? EN_LS1 = 0
? EN_LS1b = HV
essendo HV>VCC.
In questo modo, quando il segnale di abilitazione EN va alto, il secondo transistore NMOS a svuotamento MND2 ? portato all?alta tensione HV e il primo nodo interno INT ? precaricato alto. Al contrario, quando il segnale di abilitazione EN va basso, il transistore PMOS MP1 ? spento pi? velocemente poich? ha l?alta tensione HV applicata al suo terminale di gate.
Inoltre, come sopra indicato, il terminale di gate del transistore PMOS MP1 ? collegato al secondo segnale di abilitazione traslato EN_LS1b e il terminale di gate del secondo transistore NMOS a svuotamento MND2 ? collegato al primo segnale di abilitazione traslato EN_LS1, entrambi i segnali di abilitazione essendo forniti dal primo blocco 730 del gruppo traslatore di livello 750, che include il primo traslatore di livello LS1 che ? un traslatore di livello positivo che commuta tra l?alta tensione HV e la massa GND.
Opportunamente, il terminale di uscita del secondo blocco 740, che include il secondo traslatore di livello LS2 che ? un traslatore di livello negativo poich? il secondo blocco 740 commuta tra il valore di tensione di alimentazione VCC e l?alimentazione di tensione negativa VSUPPLY_N, non ? direttamente accoppiato capacitivamente al terminale di uscita OUT.
Ci? consente di proteggere il terminale di uscita del secondo blocco 740 contro disturbi di commutazione sul terminale di uscita OUT del circuito di commutazione ad alta tensione 700.
Pi? in particolare, si pu? verificare che, durante una commutazione Basso o Alto, considerando un primo segnale di abilitazione EN che varia tra 0 (massa) e, ad esempio, VCC=1,8V, i segnali commutano come segue:
? il primo segnale di abilitazione traslato EN_LS1 cambia da 0 a HV (che ?, ad esempio, 4V) facendo accendere il secondo transistore NMOS a svuotamento MND2;
? il secondo segnale di abilitazione traslato EN_LS1b cambia da HV (4V) a 0 facendo accendere il transistore PMOS MP1 e spegnere l?ulteriore transistore NMOS MCASC;
? il secondo segnale di abilitazione traslato EN_LS1b cambia da VCC (1,8V) a VSUPPLY_N (che ?, ad esempio, -1V) facendo spegnere il transistore NMOS MN1.
In queste condizioni il nodo interno INT e il terminale di uscita OUT salgono all?alimentazione di tensione positiva VSUPPLY_P (che ? ad esempio 20V).
Il terminale di uscita OUT del circuito di commutazione ad alta tensione 700 esercita un disturbo capacitivo sul secondo segnale di abilitazione traslato EN_LS1b tramite una capacit? parassita drain-gate attraverso l?ulteriore transistore NMOS MCASC, tale disturbo essendo ben tollerato dal traslatore di livello positivo LS1 del primo blocco 730.
In effetti, il traslatore di livello positivo LS1 del primo blocco 730 ? collegato alla massa GND, che ? pi? adatta a tollerare un rimbalzo rispetto all?alimentazione di tensione negativa VSUPPLY_N collegata al secondo traslatore di livello LS2 del secondo blocco 740. Forme di realizzazione del primo traslatore di livello LS1 del primo blocco 730 e del secondo traslatore di livello LS2 del secondo blocco 740 sono mostrate rispettivamente nelle Figure 7C e 7D.
Pi? in particolare, come mostrato nella figura 7C, il primo traslatore di livello LS1 del primo blocco 730 comprende un primo transistore NMOS MN1_LS1 collegato tra il secondo segnale di abilitazione traslato EN_LS1b e la massa GND e avente il suo terminale di gate che riceve il primo segnale di abilitazione EN, un secondo transistore NMOS MN2_LS1 collegato tra il primo segnale di abilitazione traslato EN_LS1 e la massa GND e avente il suo terminale di gate che riceve un segnale di abilitazione invertito EN_b, che ? un segnale invertito rispetto al primo segnale di abilitazione EN.
In particolare, come schematicamente indicato nella figura 7E, il segnale di abilitazione EN e il segnale di abilitazione invertito EN_b sono impostati alternatamente uguali a un valore di tensione di alimentazione VCC e alla massa GND tramite una porta logica 720.
Il primo traslatore di livello LS1 del primo blocco 730 comprende ulteriormente un primo transistore PMOS MP1_LS1 collegato tra l?alta tensione HV e il secondo segnale di abilitazione traslato EN_LS1b e avente il suo terminale di gate che riceve il primo segnale di abilitazione traslato EN_LS1, un secondo transistore PMOS MP2_LS1 collegato tra l?alta tensione HV e il primo segnale di abilitazione traslato EN_LS1 e avente il suo terminale di gate che riceve il secondo segnale di abilitazione traslato EN_LS1b.
Occorre comprendere che quando il segnale in corrispondenza del terminale di uscita OUT del circuito di commutazione ad alta tensione 700 ? crescente, esso esercita un disturbo capacitivo di accoppiamento sul secondo segnale di abilitazione traslato EN_LS1b del primo traslatore di livello LS1 del primo blocco 730. Tuttavia, occorre notare che il secondo segnale di abilitazione traslato EN_LS1b ? messo a massa GND tramite il primo transistore NMOS MN1_LS1 il cui gate riceve il primo segnale di abilitazione EN che ? uguale al valore di tensione di alimentazione VCC in questa condizione.
Perci? la differenza di tensione Vgs tra il terminale di gate e di source del primo transistore NMOS MN1_LS1 non ? influenzata dal disturbo capacitivo e il valore del secondo segnale di abilitazione traslato EN_LS1b del primo traslatore di livello LS1 del primo blocco 730 resta stabilmente a massa GND.
Analogamente, come mostrato nella figura 7D, il secondo traslatore di livello LS2 del secondo blocco 740 comprende un primo transistore NMOS MN1_LS2 collegato tra il terzo segnale di abilitazione traslato EN_LS2b e l?alimentazione di tensione negativa VSUPPLY_N e avente il suo terminale di gate che riceve l?ulteriore segnale di abilitazione traslato EN_LS2, un secondo transistore NMOS MN2_LS2 collegato tra l?ulteriore segnale di abilitazione traslato EN_LS2 e l?alimentazione di tensione negativa VSUPPLY_N e avente il suo terminale di gate che riceve il terzo segnale di abilitazione traslato EN_LS2b.
Il secondo traslatore di livello LS2 del secondo blocco 740 comprende ulteriormente un primo transistore PMOS MP1_LS2 collegato tra il valore di tensione di alimentazione VCC e il terzo segnale di abilitazione traslato EN_LS2b e avente il suo terminale di gate che riceve il primo segnale di abilitazione EN, un secondo transistore PMOS MP2_LS2 collegato tra il valore di tensione di alimentazione VCC e l?ulteriore segnale di abilitazione traslato EN_LS2 e avente il suo terminale di gate che riceve il segnale di abilitazione invertito EN_b.
Anche in questo caso, occorre comprendere che quando il segnale in corrispondenza del terminale di uscita OUT del circuito di commutazione ad alta tensione 700 ? crescente, esercitando un disturbo capacitivo di accoppiamento sul terzo segnale di abilitazione traslato EN_LS2b, la differenza di tensione Vgs tra il terminale di gate e di source del secondo transistore NMOS MN2_LS2 potrebbe aumentare e il secondo transistore NMOS MN2_LS2 potrebbe perci? iniziare a drenare corrente facendo diminuire l?ulteriore segnale di abilitazione traslato EN_LS2. Una diminuzione dell?ulteriore segnale di abilitazione traslato EN_LS2 potrebbe causare una diminuzione della differenza di tensione Vgs tra il terminale di gate e di source del primo transistore NMOS MN1_LS2 che potrebbe non essere in grado di abbassare stabilmente il terzo segnale di abilitazione traslato EN_LS2b all?alimentazione di tensione negativa VSUPPLY_N.
Per questa ragione, l?aggiunta dell?ulteriore transistore NMOS MCASC del blocco cascode 710 ottiene una protezione adatta del secondo traslatore di livello LS2 del secondo blocco 740 contro qualsiasi cambio di commutazione sull?accoppiamento capacitivo.
Pi? in particolare, essendo:
Cpar: una capacit? parassita drain-gate dell?ulteriore transistore NMOS MCASC;
Cpar2: una capacit? parassita gate-source dell?ulteriore transistore NMOS MCASC; e
Cpar3: una capacit? parassita drain-gate del transistore NMOS MN1,
Si pu? verificare facilmente che un piccolo disturbo di accoppiamento tramite Cpar ? inevitabile sul secondo segnale di abilitazione traslato EN_LS1b. Tuttavia, questo disturbo pu? trasmettersi al terzo segnale di abilitazione traslato EN_LS2b solo attraverso le serie di Cpar2 e Cpar3, essendo quindi notevolmente ridotto rispetto alle soluzioni note, il primo traslatore di livello (positivo) LS1 del primo blocco 730 essendo abbastanza forte per sopportarlo.
Pertanto, opportunamente secondo una forma di realizzazione, durante una commutazione Basso o Alto, il transistore NMOS MN1 e l?ulteriore transistore NMOS MCASC restano spenti.
Occorre osservare che, in assenza dell?ulteriore transistore NMOS MCASC, durante una commutazione Basso o Alto, il disturbo capacitivo esercitato sul terzo segnale di abilitazione traslato EN_LS2b pu? indurre il primo transistore NMOS MN1 ad accendersi leggermente e perci? una corrente potrebbe scorrere dal terminale di uscita OUT all?alimentazione di tensione negativa VSUPPLY_N e, poich? l?alimentazione di tensione negativa VSUPPLY_N ? collegata a svariati circuiti di commutazione ad alta tensione che possono commutare contemporaneamente, questa iniezione di carica potrebbe causare un rimbalzo non trascurabile dell?alimentazione di tensione negativa VSUPPLY_N.
Il rimbalzo di alimentazione di tensione negativa VSUPPLY_N riduce ulteriormente la capacit? del secondo traslatore di livello LS2 del secondo blocco 740 di abbassare stabilmente il terzo segnale di abilitazione traslato EN_LS2b.
Occorre anche osservare che un rimbalzo di alimentazione di tensione negativa VSUPPLY_N esiste anche durante una commutazione Alto o Basso del circuito di commutazione ad alta tensione 700 e pu? avere un effetto negativo anche in questo caso.
In particolare, durante tale commutazione Alto o Basso, il secondo segnale di abilitazione traslato EN_LS1b e il terzo segnale di abilitazione traslato EN_LS2b passano rispettivamente all?alta tensione HV e al valore di tensione di alimentazione VCC facendo quindi accendere i transistori NMOS MCASC e MN1. Il nodo di uscita OUT del circuito di commutazione ad alta tensione 700 ? quindi scaricato all?alimentazione di tensione negativa VSUPPLY_N.
In caso di commutazione simultanea di un gran numero di commutatori, il rimbalzo sull?alimentazione di tensione negativa VSUPPLY_N potrebbe quindi essere cos? elevato da ridurre la differenza di tensione Vgs tra il terminale di gate e di source del transistore NMOS MN1. In tal caso la corrente drenata dal transistore NMOS MN1 diminuisce e potrebbe non essere sufficiente per superare la parte di pull up del circuito di commutazione ad alta tensione 700, che ? formata dalla serie del primo transistore NMOS a svuotamento MND1 e del transistore PMOS MP1.
Per ridurre il rimbalzo dell?alimentazione di tensione negativa VSUPPLY_N durante una transizione Alto o Basso, secondo una forma di realizzazione alternativa, mostrata nella figura 8A, il circuito di commutazione ad alta tensione 800 comprende un blocco cascode 810 inserito tra il terminale di uscita OUT e il secondo nodo interno CASC_NODE e un blocco di stabilizzazione 820 inserito tra il secondo nodo interno CASC_NODE e la massa GND.
Il blocco cascode 810 comprende l?ulteriore transistore NMOS MCASC inserito tra il terminale di uscita OUT e il secondo nodo interno CASC_NODE e avente un terminale di controllo o di gate collegato al secondo segnale di abilitazione traslato EN_LS1b e un terminale di bulk collegato all?alimentazione di tensione negativa VSUPPLY_N.
Il blocco di stabilizzazione 820 comprende un transistore NMOS MNDIODE aggiuntivo inserito tra il secondo nodo interno CASC_NODE e la massa GND; in particolare, il transistore NMOS MNDIODE aggiuntivo ? in una configurazione a diodo e ha un terminale di controllo o di gate collegato al secondo nodo interno CASC_NODE e un terminale di bulk collegato all?alimentazione di tensione negativa VSUPPLY_N.
Opportunamente, il blocco di stabilizzazione 820 garantisce che solo un rimbalzo trascurabile pu? influenzare l?alimentazione di tensione negativa VSUPPLY_N durante una parte finale della scarica del terminale di uscita OUT del circuito di commutazione ad alta tensione 800, come spiegato nel seguito.
Durante una commutazione Alto o Basso, quando il primo segnale di abilitazione EN cambia da VCC (che ?, ad esempio, 1,8V) alla massa (0V), i segnali commutano come segue:
? il primo segnale di abilitazione traslato EN_LS1 cambia da HV (che ?, ad esempio, 4V) a 0 facendo spegnere il secondo transistore NMOS a svuotamento MND2;
? il secondo segnale di abilitazione traslato EN_LS1b cambia da 0 a HV (4V) facendo spegnere il transistore PMOS MP1 quando il nodo interno INT ? scaricato a un livello sufficientemente basso e accendere l?ulteriore transistore NMOS MCASC; in effetti, durante una fase iniziale di una commutazione Alto o Basso il transistore PMOS MP1 ? ancora acceso (anche se il suo controllo in corrispondenza del terminale di gate ? uguale a 4V) e pu? infine spegnersi solo quando il nodo interno INT si ? scaricato al di sotto di 4V+Vth(MP1), Vth(MP1) essendo il valore di tensione di soglia del transistore PMOS MP1;
? il terzo segnale di abilitazione traslato EN_LS2b cambia da VSUPPLY_N (che ?, ad esempio, -1V) a VCC (1,8V) facendo accendere il transistore NMOS MN1.
In queste condizioni il terminale di uscita OUT inizia a scaricarsi attraverso la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MN1 e attraverso la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MNDIODE aggiuntivo.
In questo caso, se l?alimentazione di tensione negativa VSUPPLY_N sale a causa di una corrente eccessiva che scorre attraverso il transistore NMOS MN1, facendo s? che il transistore NMOS MN1 tenda a spegnersi e perci? a limitare la sua corrente, il transistore NMOS MNDIODE aggiuntivo non ? influenzato da questo rimbalzo dell?alimentazione di tensione negativa VSUPPLY_N poich? il nodo di massa GND ? tipicamente pi? adatto a drenare una grande quantit? di corrente e la scarica del terminale di uscita OUT pu? continuare attraverso il percorso includente l?ulteriore transistore NMOS MCASC e il transistore NMOS MNDIODE aggiuntivo.
Si sottolinea che, quando una corrente scorre attraverso il transistore NMOS MNDIODE aggiuntivo, il secondo nodo interno CASC_NODE ? leggermente pi? alto di una tensione di soglia di questo transistore NMOS MNDIODE aggiuntivo (uguale a ~1V).
Dopo che il terminale di uscita OUT si ? scaricato quasi al livello del secondo nodo interno CASC_NODE (~1V), il transistore NMOS MNDIODE aggiuntivo si spegne e una parte finale della scarica del terminale di uscita OUT ? effettuata attraverso la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MN1.
Si evidenzia che questa parte finale della scarica del terminale di uscita OUT ? opportunamente ottenuta secondo la forma di realizzazione con una quantit? di corrente molto minore poich?, quando il terminale di uscita OUT raggiunge ~1V, la serie del primo transistore NMOS a svuotamento MND1 e del transistore PMOS MP1 ? spenta.
Perci?, grazie al blocco di stabilizzazione 820 e al transistore NMOS MNDIODE aggiuntivo compreso in esso, solo un rimbalzo trascurabile pu? influenzare l?alimentazione di tensione negativa VSUPPLY_N durante la parte finale della scarica del terminale di uscita OUT del circuito di commutazione ad alta tensione 800.
Il transistore NMOS MNDIODE aggiuntivo ? un NMOS a bassa tensione, opportunamente schermato dall?ulteriore transistore NMOS MCASC.
Secondo un?ulteriore forma di realizzazione alternativa, mostrata nella figura 8B, il transistore NMOS MNDIODE aggiuntivo ha un terminale di gate collegato al terminale di uscita OUT, il blocco di stabilizzazione 820 essendo quindi collegato al terminale di uscita OUT e al secondo nodo interno CASC_NODE in modo da ridurre ulteriormente il rimbalzo dell?alimentazione di tensione negativa VSUPPLY_N.
Come in precedenza, durante una commutazione Alto o Basso, quando il primo segnale di abilitazione EN cambia da VCC (che ?, ad esempio, 1,8V) alla massa (0V), i segnali commutano come segue:
? il primo segnale di abilitazione traslato EN_LS1 cambia da HV (che ?, ad esempio, 4V) a 0 facendo spegnere il secondo transistore NMOS a svuotamento MND2;
? il secondo segnale di abilitazione traslato EN_LS1b cambia da 0 a HV (4V) facendo spegnere il transistore PMOS MP1 quando il nodo interno INT si ? scaricato ad un livello sufficientemente basso e accendere l?ulteriore transistore NMOS MCASC; in effetti, come precedentemente indicato, durante una fase iniziale di una commutazione Alto o Basso il transistore PMOS MP1 ? ancora acceso (anche se il suo controllo in corrispondenza del terminale di gate ? uguale a 4V) e pu? infine spegnersi solo quando il nodo interno INT si ? scaricato al di sotto di 4V+Vth(MP1), Vth(MP1) essendo il valore di tensione di soglia del transistore PMOS MP1;
? il terzo segnale di abilitazione traslato EN_LS2b cambia da VSUPPLY_N (che ?, ad esempio, -1V) a VCC (1,8V) facendo accendere il transistore NMOS MN1.
In queste condizioni il terminale di uscita OUT inizia a scaricarsi attraverso la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MN1 e attraverso la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MNDIODE aggiuntivo.
Poich? il transistore NMOS MNDIODE aggiuntivo funziona in una regione lineare, avente la tensione gate-source uguale al valore di tensione in corrispondenza del terminale di uscita OUT, il secondo nodo interno CASC_NODE ? opportunamente leggermente pi? alto della massa GND, la resistenza del transistore NMOS MNDIODE aggiuntivo acceso essendo molto bassa.
In questo modo, quando il terminale di uscita OUT va al di sotto di una tensione di soglia del transistore NMOS MNDIODE aggiuntivo, quest?ultimo si spegne e la scarica del terminale di uscita OUT ? effettuata solo tramite la serie dell?ulteriore transistore NMOS MCASC e del transistore NMOS MN1.
Il transistore NMOS MNDIODE aggiuntivo ? un NMOS ad alta tensione, avente quindi una tensione gate-source molto alta.
Il circuito di commutazione ad alta tensione secondo le forme di realizzazione ? quindi in grado di ottenere una commutazione di tensione da positiva a negativa con accoppiamento ridotto e rimbalzo ridotto.
Opportunamente, il circuito di commutazione ad alta tensione ? in grado di funzionare correttamente nel caso di molti circuiti di commutazione ad alta tensione che commutano simultaneamente, riducendo il rimbalzo dell?alimentazione di tensione negativa.
Inoltre, il circuito di commutazione ad alta tensione evita che l?accoppiamento parassita disturbi un traslatore di livello negativo incluso nella logica collegata ad esso.
Infine, i circuiti di commutazione ad alta tensione secondo le forme di realizzazione mostrano un?area totale ridotta efficacemente a causa della riduzione del numero delle tensioni di ingresso dei commutatori finali da tre a due, le tensioni negative essendo passate a una linea di uscita per word line selezionate insieme con una tensione positiva secondo necessit? prima di essere passate ai commutatori finali.
Da quanto sopra si comprender? che, sebbene forme di realizzazione specifiche dell?invenzione siano state qui descritte a scopi illustrativi, varie modifiche possono essere apportate senza allontanarsi dallo spirito e dall?ambito dell?invenzione. Di conseguenza, l?invenzione non ? limitata se non dalle rivendicazioni allegate.

Claims (24)

  1. RIVENDICAZIONI 1. Architettura di commutazione per fornire segnali di tensione di ingresso da linee di tensione di ingresso a una pluralit? di word line globali collegate a un dispositivo di memoria, l?architettura di commutazione comprendendo: un primo blocco di commutazione che riceve un primo insieme di tensioni positive utilizzate per polarizzare word line non selezionate e che ? collegato a una prima linea di uscita che fornisce una prima tensione di polarizzazione di uscita; un secondo blocco di commutazione che riceve un secondo insieme di tensioni positive e un terzo insieme di tensioni negative utilizzate per polarizzare word line selezionate e che ? collegato a una seconda linea di uscita che fornisce una seconda tensione di polarizzazione di uscita; e una pluralit? di commutatori finali che sono collegati in ingresso alla prima e seconda linea di uscita e collegati in uscita a una rispettiva word line globale.
  2. 2. Architettura di commutazione secondo la rivendicazione 1 in cui il secondo blocco di commutazione comprende circuiti di commutazione ad alta tensione in grado di gestire valori di tensione positiva e negativa da fornire alla seconda linea di uscita.
  3. 3. Architettura di commutazione secondo la rivendicazione 1, in cui ciascun commutatore finale comprende una pluralit? di circuiti di commutazione ad alta tensione che sono inseriti tra un?alimentazione di tensione positiva e un?alimentazione di tensione negativa e aventi un terminale di ingresso che riceve un segnale di abilitazione e un terminale di uscita collegato a un rispettivo pass transistor, collegato a sua volta a una word line globale.
  4. 4. Architettura di commutazione secondo la rivendicazione 3, in cui ciascun commutatore finale comprende: un primo circuito di commutazione ad alta tensione inserito tra l?alimentazione di tensione positiva e l?alimentazione di tensione negativa e avente un primo terminale di ingresso che riceve un primo segnale di abilitazione e un primo terminale di uscita collegato al terminale di controllo di un primo pass transistor un secondo circuito di commutazione ad alta tensione inserito tra l?alimentazione di tensione positiva e l?alimentazione di tensione negativa e avente un secondo terminale di ingresso che riceve un secondo segnale di abilitazione e un secondo terminale di uscita collegato al terminale di controllo di un secondo pass transistor, il primo pass transistor essendo inserito tra la prima linea di selezione che riceve la prima tensione di selezione e un terminale di uscita del commutatore finale collegato a una word line globale e il secondo pass transistor essendo inserito tra la seconda linea di selezione che riceve la seconda tensione di selezione e il terminale di uscita del commutatore finale collegato alla word line globale.
  5. 5. Architettura di commutazione secondo la rivendicazione 4, in cui il primo pass transistor e il secondo pass transistor sono transistori NMOS a triplo well aventi terminali di bulk collegati all?alimentazione di tensione negativa.
  6. 6. Architettura di commutazione secondo la rivendicazione 4, comprendente ulteriormente un blocco di selezione che fornisce l?alimentazione di tensione negativa al primo e secondo circuito di commutazione ad alta tensione.
  7. 7. Architettura di commutazione secondo la rivendicazione 6, in cui il blocco di selezione comprende ulteriormente: un terzo circuito di commutazione ad alta tensione inserito tra l?alimentazione di tensione positiva e una tensione negativa e avente un terzo terminale di ingresso che riceve un terzo segnale di abilitazione e un terzo terminale di uscita collegato al terminale di controllo di un terzo pass transistor; e un quarto circuito di commutazione ad alta tensione inserito tra l?alimentazione di tensione positiva e la tensione negativa e avente un quarto terminale di ingresso che riceve un quarto segnale di abilitazione e un quarto terminale di uscita collegato al terminale di controllo di un quarto pass transistor, il terzo pass transistor essendo inserito tra la massa e l?alimentazione di tensione negativa e il quarto pass transistor M4 essendo inserito tra la tensione negativa e l?alimentazione di tensione negativa.
  8. 8. Architettura di commutazione secondo la rivendicazione 7, in cui il terzo e il quarto segnale di abilitazione aggiuntivi sono impostati alternatamente uguali a un valore di tensione di alimentazione e alla massa.
  9. 9. Architettura di commutazione secondo la rivendicazione 3, in cui ciascun circuito di commutazione ad alta tensione comprende: un primo transistore NMOS a svuotamento e un secondo transistore NMOS a svuotamento inseriti in parallelo tra l?alimentazione di tensione positiva e un primo nodo interno, il primo transistore NMOS a svuotamento avendo un terminale di controllo collegato al terminale di uscita del circuito di commutazione ad alta tensione e il secondo transistore NMOS a svuotamento avendo un terminale di controllo che riceve un primo segnale di abilitazione traslato; un transistore PMOS inserito tra il primo nodo interno e il terminale di uscita e avente un terminale di controllo che riceve un secondo segnale di abilitazione traslato; un transistore NMOS inserito tra un secondo nodo interno e l?alimentazione di tensione negativa e avente un terminale di controllo che riceve un terzo segnale di abilitazione traslato; e un blocco cascode inserito tra il terminale di uscita e il secondo nodo interno e comprendente un ulteriore transistore NMOS inserito tra il terminale di uscita e il secondo nodo interno e avente un terminale di controllo che riceve il secondo segnale di abilitazione traslato e un terminale di bulk collegato all?alimentazione di tensione negativa.
  10. 10. Architettura di commutazione secondo la rivendicazione 9, in cui l?ulteriore transistore NMOS MCASC ? un transistore NMOS a triplo well ad alta tensione.
  11. 11. Architettura di commutazione secondo la rivendicazione 9, in cui il primo, secondo e terzo segnale di abilitazione traslato sono impostati tramite una logica comprendente: un primo blocco includente un primo traslatore di livello, che riceve un segnale di abilitazione e che fornisce il primo e secondo segnale di abilitazione traslato commutati alternatamente tra un?alta tensione e la massa, e un secondo blocco includente un secondo traslatore di livello, che riceve il segnale di abilitazione e che fornisce il terzo segnale di abilitazione traslato nonch? un ulteriore segnale di abilitazione traslato commutati alternatamente tra una tensione di alimentazione e l?alimentazione di tensione negativa.
  12. 12. Architettura di commutazione secondo la rivendicazione 9, in cui il circuito di commutazione ad alta tensione comprende ulteriormente un blocco di stabilizzazione inserito tra il secondo nodo interno e la massa e comprendente un transistore NMOS aggiuntivo inserito tra il secondo nodo interno e la massa.
  13. 13. Architettura di commutazione secondo la rivendicazione 12, in cui il transistore NMOS aggiuntivo ? collegato a diodo e ha un terminale di controllo collegato al secondo nodo interno e un terminale di bulk collegato all?alimentazione di tensione negativa.
  14. 14. Architettura di commutazione secondo la rivendicazione 13, in cui il transistore NMOS aggiuntivo ? un transistore NMOS a triplo well a bassa tensione.
  15. 15. Architettura di commutazione secondo la rivendicazione 12, in cui il transistore NMOS aggiuntivo ha un terminale di controllo collegato al terminale di uscita e un terminale di bulk collegato all?alimentazione di tensione negativa.
  16. 16. Architettura di commutazione secondo la rivendicazione 15, in cui il transistore NMOS aggiuntivo ? un transistore NMOS a triplo well ad alta tensione.
  17. 17. Circuito di commutazione ad alta tensione per un commutatore finale di un?architettura di commutazione per fornire segnali di tensione di ingresso da linee di tensione di ingresso a una pluralit? di word line globali collegate a un dispositivo di memoria, il circuito di commutazione ad alta tensione essendo inserito tra un?alimentazione di tensione positiva e un?alimentazione di tensione negativa e comprendendo: un primo transistore NMOS a svuotamento e un secondo transistore NMOS a svuotamento inseriti in parallelo tra l?alimentazione di tensione positiva e un primo nodo interno, il primo transistore NMOS a svuotamento avendo un terminale di controllo collegato al terminale di uscita del circuito di commutazione ad alta tensione e il secondo transistore NMOS a svuotamento avendo un terminale di controllo che riceve un primo segnale di abilitazione traslato; un transistore PMOS inserito tra il primo nodo interno e il terminale di uscita e avente un terminale di controllo che riceve un secondo segnale di abilitazione traslato; un transistore NMOS inserito tra un secondo nodo interno e l?alimentazione di tensione negativa e avente un terminale di controllo che riceve un terzo segnale di abilitazione traslato; e un blocco cascode inserito tra il terminale di uscita e il secondo nodo interno e comprendente un ulteriore transistore NMOS inserito tra il terminale di uscita e il secondo nodo interno e avente un terminale di controllo che riceve il secondo segnale di abilitazione traslato e un terminale di bulk collegato all?alimentazione di tensione negativa.
  18. 18. Circuito di commutazione ad alta tensione secondo la rivendicazione 17, in cui l?ulteriore transistore NMOS MCASC ? un transistore NMOS a triplo well ad alta tensione.
  19. 19. Circuito di commutazione ad alta tensione secondo la rivendicazione 17, in cui il primo, secondo e terzo segnali di abilitazione traslati sono impostati tramite una logica comprendente: un primo blocco includente un primo traslatore di livello, che riceve un segnale di abilitazione e che fornisce il primo e secondo segnale di abilitazione traslato commutati alternatamente tra un?alta tensione e la massa, e un secondo blocco includente un secondo traslatore di livello, che riceve il segnale di abilitazione e che fornisce il terzo segnale di abilitazione traslato nonch? un ulteriore segnale di abilitazione traslato commutati alternatamente tra una tensione di alimentazione e l?alimentazione di tensione negativa.
  20. 20. Circuito di commutazione ad alta tensione secondo la rivendicazione 17, comprende ulteriormente un blocco di stabilizzazione inserito tra il secondo nodo interno e la massa e comprendente un transistore NMOS aggiuntivo inserito tra il secondo nodo interno e la massa.
  21. 21. Circuito di commutazione ad alta tensione secondo la rivendicazione 20, in cui il transistore NMOS aggiuntivo ? collegato a diodo e ha un terminale di controllo collegato al secondo nodo interno e un terminale di bulk collegato all?alimentazione di tensione negativa.
  22. 22. Circuito di commutazione ad alta tensione secondo la rivendicazione 21, in cui il transistore NMOS aggiuntivo ? un transistore NMOS a triplo well a bassa tensione.
  23. 23. Circuito di commutazione ad alta tensione secondo la rivendicazione 20, in cui il transistore NMOS aggiuntivo ha un terminale di controllo collegato al terminale di uscita e un terminale di bulk collegato all?alimentazione di tensione negativa.
  24. 24. Circuito di commutazione ad alta tensione secondo la rivendicazione 23, in cui il transistore NMOS aggiuntivo ? un transistore NMOS a triplo well ad alta tensione.
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