CN114429779A - 字线电压产生电路及存储器 - Google Patents

Abstract

本申请涉及FLASH集成电路技术领域，公开一种字线电压产生电路。电压源产生电路提供电压源；缓冲电路的一端与电压源产生电路的一端电连接，缓冲电路根据电压源生成缓冲电压；擦写编程控制电压及产生电路的一端连接缓冲电路的另一端，擦写编程控制电压及产生电路的另一端连接电压源产生电路的另一端，擦写编程控制电压及产生电路在擦除使能信号为高电平的情况下，根据缓冲电压的驱动生成第一未选中字线电压，在编程信号为高电平的情况下，根据电压源的驱动生成第一选中字线电压。本公开实施例不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，使得应用本公开实施例的字线电压产生电路的芯片面积更小。本申请还公开一种存储器。

Description

字线电压产生电路及存储器

技术领域

本申请涉及FLASH集成电路技术领域，例如涉及一种字线电压产生电路及存储器。

背景技术

FLASH是一种非挥发存储器，FLASH包括存储阵列、行译码器，列选通器和读取电路。存储阵列在行方向由多个页面(page)构成，每个页面的选通信号为字线(WL)；在列方向由多个位线(BL)贯通。存储阵列在编程(PROG)时，选中的字线(WL_sel)数量为1，其他都是未选中的字线(WL_unsel)；在擦除时，WL_sel数量为2，其他都是WL_unsel。以128Mb的Flash为例，其典型的WL总数量是64000个，在编程时，WL_unsel数量是63999个；在ERASE时，WL_unsel数量是63998个。一个WL上寄生电容是0.5pF，那么在擦除时所有WL_unsel总的电容约为32nF，在编程时所有WL_sel总的电容约为0.5pF。现有技术中，存储阵列在擦除时，字线电压产生电路中的电压源产生电路输出端输出电压源给未选中字线电压产生电路，未选中字线电压产生电路在电压源的驱动下，生成未选中字线电压，未选中字线电压为未选中字线供电，此时，电压源产生电路输出端输出负载的等效电容为32nF。存储阵列在编程时，电压源产生电路输出端输出电压源给选中字线产生电路，选中字线产生电路在电压源的驱动下，生成选中字线电压，选中字线电压为选中字线供电，此时，电压源产生电路输出端输出负载的等效电容为0.5pF。由此，电压源产生电路输出端在擦除时的等效电容为未选中字线的32nF，在编程时的等效电容为选中字线的0.5pF，使得电压源产生电路输出端在擦除时和编程时的负载电容差异很大，为了电压源产生电路的环路频率稳定性，增加了一个电容值在100～300pF之间的频率补偿电容。但是100～300pF的频率补偿电容占用了很大的芯片面积，且增加了芯片的成本。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供一种字线电压产生电路及存储器，以制作出面积更小的芯片。

在一些实施例中，所述字线电压产生电路包括：电压源产生电路，用于提供电压源；缓冲电路，一端与所述电压源产生电路的一端电连接，所述缓冲电路用于根据所述电压源生成缓冲电压；擦写编程控制电压及产生电路，一端连接所述缓冲电路的另一端，所述擦写编程控制电压及产生电路的另一端连接所述电压源产生电路的另一端，所述擦写编程控制电压及产生电路用于在擦除使能信号为高电平的情况下，根据所述缓冲电压的驱动生成第一未选中字线电压，在编程信号为高电平的情况下，根据所述电压源的驱动生成第一选中字线电压。

在一些实施例中，所述存储器，包括字线电压输出电路和如上述的字线电压产生电路，字线电压输出电路连接字线电压产生电路，字线电压输出电路用于根据选中字线电压和未选中字线电压生成输出字线电压。

本公开实施例提供的字线电压产生电路及存储器，可以实现以下技术效果：通过电压源产生电路提供电压源，缓冲电路根据电压源生成缓冲电压，擦写编程控制电压及产生电路在编程信号为高电平的情况下，根据电压源的驱动生成第一选中字线电压，由于第一选中字线电压为选中字线供电，从而使得选中字线的等效电容与电压源产生电路输出端的负载电容相同。擦写编程控制电压及产生电路根据缓冲电压的驱动生成第一未选中字线电压，由于未选中字线电压用于为未选中字线供电，从而使得未选中字线的等效电容与缓冲电路输出端的负载电容相同。本公开实施例通过缓存电路将未选中字线的等效电容和选中字线的等效电容隔离开，不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，从而实现对存储阵列的编程和擦除。由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是本公开实施例提供的一个字线电压产生电路的结构示意图；

图2是本公开实施例提供的第二个字线电压产生电路的结构示意图；

图3是本公开实施例提供的第三个字线电压产生电路的结构示意图；

图4是本公开实施例提供的第四个字线电压产生电路的结构示意图；

图5是本公开实施例提供的一个字线电压输出电路的结构示意图。

附图标记：

1：电压源产生电路；2：缓冲电路；3：擦写编程控制电压及产生电路；4：运算放大器；5：第一PMOS(positive channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)管；6：第一电容；7：第一电阻；8：逻辑控制电路；9：第二电阻；10：第一NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管；11：第三电阻；12：第一传输门；13：第二传输门；14：第一反相器；15：第二NMOS管；16：第二PMOS管；17：第三NMOS管；18：第三PMOS管；19：电平转移电路(Level-shift)；20：第四PMOS管；21：第五PMOS管；22：第六PMOS管；23：第七PMOS管；24：第八PMOS管；25：第四NMOS管；26：第五NMOS管；27：第六NMOS管；28：第七NMOS管；29：第八NMOS管；30：第二反相器；31：第二电容；32：未选中字线电压产生电路；33：选中字线电压产生电路；34：存储器页面(Flash page)。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本公开实施例中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本公开实施例及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本公开实施例中的具体含义。

另外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本公开实施例中的具体含义。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

需要说明的是，在不冲突的情况下，本公开实施例中的实施例及实施例中的特征可以相互组合。

结合图1所示，本公开实施例提供一种字线电压产生电路，包括电压源产生电路1、缓冲电路2和擦写编程控制电压及产生电路3。电压源产生电路1用于提供电压源；缓冲电路2的一端与电压源产生电路1的一端电连接，缓冲电路2用于根据电压源生成缓冲电压；擦写编程控制电压及产生电路3的一端连接缓冲电路2的另一端，擦写编程控制电压及产生电路3的另一端连接电压源产生电路1的另一端，擦写编程控制电压及产生电路3用于在擦除使能信号为高电平的情况下，根据缓冲电压的驱动生成第一未选中字线电压，在编程信号为高电平的情况下，根据电压源的驱动生成第一选中字线电压。

采用本公开实施例提供的字线电压产生电路，通过电压源产生电路提供电压源，缓冲电路根据电压源生成缓冲电压，擦写编程控制电压及产生电路在编程信号为高电平的情况下，根据电压源的驱动生成第一选中字线电压，由于第一选中字线电压为选中字线供电，从而使得选中字线的等效电容与电压源产生电路输出端的负载电容相同。擦写编程控制电压及产生电路根据缓冲电压的驱动生成第一未选中字线电压，由于未选中字线电压用于为未选中字线供电，从而使得未选中字线的等效电容与缓冲电路输出端的负载电容相同。本公开实施例通过缓存电路将未选中字线的等效电容和选中字线的等效电容隔离开，不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，从而实现对存储阵列的编程和擦除。由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

在一些实施例中，字线电压产生电路应用于芯片。

可选地，在编程使能信号为高电平的情况下，非挥发性存储器进行编程操作，电压源产生电路输出端直接给选中的字线供电。在擦除使能信号为高电平的情况下，非挥发性存储器进行擦除操作，电压源产生电路输出端通过缓冲电路给未选中的字线供电。

结合图2所示，可选地，电压源产生电路1包括运算放大器4、第一PMOS管5、第一电容6、第一电阻7、逻辑控制电路8和第二电阻9。运算放大器4的负输入端连接参考电压，运算放大器4的正输入端连接第一电阻7的一端和第二电阻9的第一端，运算放大器4的输出端连接第一PMOS管5的栅极和第一电容6的上极板；第一PMOS管5的源极连接第一电源，第一PMOS管5的漏极分别连接缓冲电路2和擦写编程控制电压及产生电路3；第一电容6的下极板连接第一PMOS管5的漏极；第一电阻7的另一端连接第一PMOS管5的漏极；逻辑控制电路8的一端连接擦除使能信号，逻辑控制电路8的另一端连接第二电阻9的第二端，逻辑控制电路8用于在擦除使能信号为高电平的情况下，调低第二电阻9的阻值；第二电阻9的第三端接地。

运算放大器、第一PMOS管和第一电阻构成负反馈环路，其中第一PMOS管有两个极点，第一极点为第一PMOS管的栅极，第二个极点为第一PMOS管的漏极，即电压源产生电路的输出端VD。在擦除使能信号为高电平的情况下，VD端的负载电容为1pF。在编程使能信号为高电平的情况下，VD端的负载电容为0.5pF。通过预设第一PMOS管的尺寸将第一PMOS管的栅极做为主极点，第一电容作为密勒电容，对第一PMOS管进行频率补偿。通过缓存电路将未选中字线的等效电容和选中字线的等效电容隔离开，未选中字线的等效电容与电压源产生电路输出端的负载电容不相同，不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，从而实现对存储阵列的编程和擦除。而第一电容的电容值约为2pF，相比现有技术中100～300pF的频率补偿电容，第一电容占用的面积减小了几十倍，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小，节省了芯片的成本。

结合图2所示，可选地，缓冲电路2包括第一NMOS管10和第三电阻11。第一NMOS管10的栅极分别连接第一PMOS管5的漏极和擦写编程控制电压及产生电路3的一端，第一NMOS管10的源极连接第一电源，第一NMOS管10的漏极分别连接第三电阻11的一端和擦写编程控制电压及产生电路3的另一端；第三电阻11的另一端接地。

可选地，通过计算VD15_n＝VD15-Vtn获得缓冲电路输出端VD_n的电压；其中，VD15_n为缓冲电路输出端的电压，即VD15_n为缓冲电压，VD15为电压源产生电路输出端的电压，即VD15为电压源，Vtn为第一NMOS管的阈值电压。

可选地，通过计算VD15＝VREF*(R2+R1)/R2获得电压源产生电路输出端的电压；其中，VD15为电压源产生电路输出端的电压，VREF为参考电压，R2为第二电阻的阻值，R1为第一电阻的阻值。

在一些实施例中，在擦除使能信号为高电平的情况下，逻辑控制电路控制第二电阻的阻值降低，使得电压源产生电路输出端的电压VD15为1.7V。第一NMOS为零阈值管，考虑其衬偏效应，第一NMOS的阈值电压为预设值，例如0.2V。则缓冲电路输出端的电压VD15_n值为1.5V，从而使得擦除操作时，第一未选中字线电压为1.5V。在编程使能信号为高电平的情况下，擦除使能信号为低电平，逻辑控制电路控制第二电阻的阻值增加，使得电压源产生电路输出端的电压为1.5V，进而使得编程操作时，第一选中字线电压为1.5V。字线电压产生电路在擦除操作和编程操作时的负载电容差异很大，相比现有技术中利用很大的频率补偿电容来实现频率补偿，本公开实施例将编程操作时的负载电容和擦除操作时的负载电容通过缓冲电路隔离开，同时通过调节第二电阻的阻值来调节电压源，从而保证擦除操作时第一未选中字线电压和编程操作时第一未选中字线电压都是1.5V，实现对存储阵列的编程和擦除。由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

结合图2所示，可选地，擦写编程控制电压及产生电路3包括未选中字线电压产生电路32和选中字线电压产生电路33。未选中字线电压产生电路32连接第一NMOS管10的栅极，未选中字线电压产生电路32在擦除使能信号为高电平的情况下，根据缓冲电压的驱动生成第一未选中字线电压，在擦除使能信号为低电平的情况下，生成第二未选中字线电压；选中字线电压产生电路33连接第一PMOS管5的漏极，选中字线电压产生电路33在编程使能信号为高电平的情况下，根据电压源的驱动生成第一选中字线电压；在编程使能信号为低电平的情况下，生成第二选中字线电压。

在擦除使能信号ERASE为高电平的情况下，未选中字线电压产生电路根据缓冲电压的驱动生成第一未选中字线电压，此时，编程使能信号PROG为低电平，选中字线电压产生电路生成第二选中字线电压，从而在擦除操作时，缓冲电路输出端输出负载的等效电容与未选中字线的等效电容相同。在擦除使能信号为低电平的情况下，未选中字线电压产生电路生成第二未选中字线电压，此时，编程使能信号为高电平，选中字线电压产生电路根据电压源的驱动生成第一选中字线电压，从而在编程操作时，电压源产生电路输出端输出负载的等效电容与选中字线的等效电容相同。由此，避免了电压源产生电路输出端的负载电容分别等于选中字线的等效电容和未选中字线的等效电容，而导致的电源产生电路输出端的负载电容差异太大，从而不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，实现对存储阵列的编程和擦除。由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

结合图2所示，可选地，未选中字线电压产生电路3包括第一传输门12、第二传输门13和第一反相器14。第一传输门12的第一控制端连接擦除使能信号，第一传输门12的输入端连接第一NMOS管10的栅极，第一传输门12的第二控制端分别连接第一反相器14的输出端和第二传输门13的第一控制端，第一传输门12的输出端连接第二传输门13的输出端；第二传输门13的第二控制端连接使能控制信号，第二传输门13的输入端接地；第一反相器14的输入端连接使能控制信号。

在一些实施例中，第一传输门的输出端和第二传输门的输出端之间的连接节点为低电位偏置电压端XDBIAS。在擦除使能信号为高电平的情况下，第一传输门导通，第二传输门关闭，缓冲电路输出端通过第一传输门连接低电位偏置电压端，低电位偏置电压端生成第一未选中字线电压。在擦除使能信号为低电平的情况下，第一传输门关闭，第二传输门导通，低电位偏置电压端接地，低电位偏置电压端生成第二未选中字线电压。根据缓冲电压的驱动生成第一未选中字线电压，由于未选中字线电压用于为未选中字线供电，使得未选中字线的等效电容与缓冲电路输出端的负载电容相同，从而实现缓存电路将未选中字线的等效电容和选中字线的等效电容隔离开，不需要频率补偿电容就可以生成第一未选中字线电压，从而实现对存储阵列的编程和擦除。因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

结合图3所示，可选地，第一传输门12包括第二NMOS管15和第二PMOS管16。第二NMOS管15的栅极连接擦除使能信号，第二NMOS管15的漏极分别连接第二PMOS管16的源极和第一NMOS管10的栅极，第二NMOS管15的源极分别连接第二PMOS管16的漏极和第二传输门13的输出端；第二PMOS管16的栅极分别连接第一反相器14的输出端和第二传输门13的第一控制端。

在擦除使能信号为高电平的情况下，第二NMOS管和第二PMOS管均导通，缓冲电路输出端通过第一传输门连接低电位偏置电压端，此时，低电位偏置电压端的电压为1.5V。在擦除使能信号为低电平的情况下，第二NMOS管和第二PMOS管均关闭。

可选地，第二传输门13包括第三NMOS管17和第三PMOS管18。第三NMOS管17的栅极分别连接第一反相器14的输出端和第一传输门12的第二控制端，第三NMOS管17的源极分别连接第三PMOS管18的漏极和第一传输门12的输出端，第三NMOS管17的漏极接地；第三PMOS管18的栅极分别连接第一反相器14的输入端和擦除使能信号，第三PMOS管18的源极接地。

在擦除使能信号为高电平的情况下，第三NMOS管和第三PMOS管均关闭。在擦除使能信号为低电平的情况下，第二NMOS管和第二PMOS管均导通，低电位偏置电压端接地。此时，低电位偏置电压端的电压为0V。

结合图4所示，可选地，选中字线电压产生电路33包括电平转移电路19、第四PMOS管20和第五PMOS管21。电平转移电路19的第一端连接编程使能信号，电平转移电路19的第二端连接第二电源，电平转移电路19的第三端连接第四PMOS管20的栅极，电平转移电路19的第四端连接第五PMOS管21的栅极；第四PMOS管20的源极连接第二电源，第四PMOS管20的漏极连接第五PMOS管21的漏极；第五PMOS管21的源极连接第一PMOS管5的漏极。

可选地，电平转移电路用于将低电域的逻辑信号转换为高电域的逻辑信号。第二电源用于提供预设电压。可选地，预设电压为12V电压。

在一些实施例中，第四PMOS管的漏极与第五PMOS管的漏极之间的连接节点为高电位偏置电压端HVWL。电压源产生电路输出端的输出电压稳定值为1.5V。在编程使能信号为高电平的情况下，第五PMOS管导通，第四PMOS管关闭，电压源产生电路输出端将电压源传输给高电位偏置电压端。此时，擦除使能信号为低电平，第一传输门关闭，第二传输门导通，低电位偏置电压端XDBIAS接地。从而在编程操作时，电压源产生电路输出端输出负载的等效电容等于选中字线的等效电容，即为0.5pF。在编程使能信号为低电平的情况下，第五PMOS管关闭，第四PMOS管导通，第二电源将预设电压输出给高电位偏置电压端。此时，擦除使能信号为高电平，第一传输门导通，第二传输门关闭，缓冲电路输出端将缓冲电压传输给低电位偏置电压端，缓冲电路输出端输出负载的等效电容等于未选中字线的等效电容，即为32nF，此时，电压源产生电路输出端的负载电容只有以第一NMOS管的栅极为主的寄生电容，该寄生电容小于1pF。从而，在擦除操作时，电压源产生电路输出端输出负载的等效电容小于1pF。这样，在编程操作和擦除操作时，电压源产生电路输出端的负载电容均小于1pF。从而不需要对电压源产生电路输出端的频率补偿电容，由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的字线电压产生电路和存储器的芯片面积更小。

在擦除使能信号ERASE为高电平的情况下，未选中字线电压产生电路根据缓冲电压的驱动生成第一未选中字线电压，利用第一未选中字线电压为未选择字线(WL_unsel)提供偏置电压，此时，编程使能信号PROG为低电平，选中字线电压产生电路生成第二选中字线电压，利用第二选中字线电压为选中字线(WL_sel)提供偏置电压。在擦除使能信号为低电平的情况下，未选中字线电压产生电路生成第二未选中字线电压，利用第二未选中字线电压为未选择字线提供偏置电压，此时，编程使能信号为高电平，选中字线电压产生电路根据电压源的驱动生成第一选中字线电压，利用第一选中字线电压为选中字线提供偏置电压。

在一些实施例中，表1为偏置电压表的示例表，如表1所示，编程使能信号为高电平，即编程有效时，未选择字线(WL_unsel)的偏置电压为0V，选中字线(WL_sel)的偏置电压为1.5V；在擦除使能信号为高电平，即擦除有效时，未选择字线(WL_unsel)的偏置电压为1.5V，选中字线(WL_sel)的偏置电压为12V。

	WL_unsel	WL_sel
			编程有效	0V	1.5V
擦除有效	1.5V	12V

表1

本公开实施例提供一种存储器，包括字线电压输出电路和如上述的字线电压产生电路，字线电压输出电路连接字线电压产生电路，字线电压输出电路用于根据选中字线电压和未选中字线电压生成输出字线电压。字线电压产生电路通过电压源产生电路提供电压源，缓冲电路根据电压源生成缓冲电压，然后擦写编程控制电压及产生电路根据电压源的驱动生成第一选中字线电压，根据缓冲电压的驱动生成第一未选中字线电压，字线电压输出电路根据第一选中字线电压和第一未选中字线电压生成输出字线电压，输出字线电压用于选择存储器页面输出的操作。通过缓存电路将未选中字线的等效电容和选中字线的等效电容隔离开，不需要频率补偿电容就可以生成第一未选中字线电压和第一选中字线电压，从而实现对存储阵列的编程和擦除。由于频率补偿电容的电容值很大，电容值越大电容所占面积就越大，因此，应用本公开实施例的存储器的芯片面积更小。

结合图5所示，可选地，字线电压输出电路包括第六PMOS管22、第七PMOS管23、第八PMOS管24、第四NMOS管25、第五NMOS管26、第六NMOS管27、第七NMOS管28、第八NMOS管29、第二反相器30和第二电容31。第六PMOS管22的源极分别连接字线电压产生电路的一端、第八PMOS管24的源极，第六PMOS管22的漏极分别第四NMOS管25的漏极、第五NMOS管26的漏极、第七PMOS管23的栅极和第六NMOS管27的栅极，第六PMOS管22的栅极分别连接第五NMOS管26的栅极、第七PMOS管23的漏极、第六NMOS管27的漏极、第七NMOS管28的漏极、第八PMOS管24的栅极和第八NMOS管29的栅极；第七PMOS管23的源极连接字线电压产生电路的一端；第八PMOS管24的漏极分别连接第八NMOS管29的漏极、存储器页面34和第二电容31的上极板；第四NMOS管25的源极连接字线电压产生电路的另一端，第四NMOS管25的栅极连接行地址信号X1；第五NMOS管26的源极连接字线电压产生电路的另一端；第六NMOS管27的源极连接字线电压产生电路的另一端；第七NMOS管28的源极连接字线电压产生电路的另一端，第七NMOS管28的栅极连接第二反相器30的输出端；第八NMOS管29的源极连接字线电压产生电路的另一端；第二反相器30的输入端连接行地址信号X1；第二电容31的下极板接地。

可选地，字线电压产生电路的一端为字线电压产生电路的高电位偏置电压端HVWL，即第四PMOS管的漏极与第五PMOS管的漏极之间的连接节点分别连接第六PMOS管的源极和第八PMOS管的源极。

可选地，字线电压产生电路的另一端为字线电压产生电路的低电位偏置电压端XDBIAS，即第一传输门的输出端和第二传输门的输出端之间的连接节点分别连接第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管的源极。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (10)

1.一种字线电压产生电路，其特征在于，包括：

电压源产生电路，用于提供电压源；

缓冲电路，一端与所述电压源产生电路的一端电连接，所述缓冲电路用于根据所述电压源生成缓冲电压；

擦写编程控制电压及产生电路，一端连接所述缓冲电路的另一端，所述擦写编程控制电压及产生电路的另一端连接所述电压源产生电路的另一端，所述擦写编程控制电压及产生电路用于在擦除使能信号为高电平的情况下，根据所述缓冲电压的驱动生成第一未选中字线电压，在编程信号为高电平的情况下，根据所述电压源的驱动生成第一选中字线电压。

2.根据权利要求1所述的字线电压产生电路，其特征在于，所述电压源产生电路包括：

运算放大器，负输入端连接参考电压，所述运算放大器的正输入端连接第一电阻的一端和第二电阻的第一端，所述运算放大器的输出端连接第一PMOS管的栅极和第一电容的上极板；

所述第一PMOS管，源极连接第一电源，所述第一PMOS管的漏极分别连接所述缓冲电路和所述擦写编程控制电压及产生电路；

所述第一电容，下极板连接所述第一PMOS管的漏极；

所述第一电阻，另一端连接所述第一PMOS管的漏极；

逻辑控制电路，一端连接所述擦除使能信号，所述逻辑控制电路的另一端连接所述第二电阻的第二端，所述逻辑控制电路用于在所述擦除使能信号为高电平的情况下，调低所述第二电阻的阻值；

所述第二电阻，第三端接地。

3.根据权利要求1所述的字线电压产生电路，其特征在于，所述缓冲电路包括：

第一NMOS管，栅极分别连接所述电压源产生电路和所述擦写编程控制电压及产生电路的一端，所述第一NMOS管的源极连接第一电源，所述第一NMOS管的漏极分别连接第三电阻的一端和所述擦写编程控制电压及产生电路的另一端；

第三电阻，另一端接地。

4.根据权利要求1所述的字线电压产生电路，其特征在于，所述擦写编程控制电压及产生电路包括：

未选中字线电压产生电路，连接所述缓冲电路，所述未选中字线电压产生电路在擦除使能信号为高电平的情况下，根据所述缓冲电压的驱动生成第一未选中字线电压，在擦除使能信号为低电平的情况下，生成第二未选中字线电压；

选中字线电压产生电路，连接所述电压源产生电路，所述选中字线电压产生电路在编程使能信号为高电平的情况下，根据所述电压源的驱动生成第一选中字线电压；在编程使能信号为低电平的情况下，生成第二选中字线电压。

5.根据权利要求4所述的字线电压产生电路，其特征在于，所述未选中字线电压产生电路包括：

第一传输门，第一控制端连接所述擦除使能信号，所述第一传输门的输入端连接所述缓冲电路，所述第一传输门的第二控制端分别连接第一反相器的输出端和第二传输门的第一控制端，所述第一传输门的输出端连接所述第二传输门的输出端；

所述第二传输门，第二控制端连接所述使能控制信号，所述第二传输门的输入端接地；

第一反相器，输入端连接所述使能控制信号。

6.根据权利要求5所述的字线电压产生电路，其特征在于，所述第一传输门包括：

第二NMOS管，栅极连接所述擦除使能信号，所述第二NMOS管的漏极分别连接第二PMOS管的源极和所述缓冲电路，所述第二NMOS管的源极分别连接所述第二PMOS管的漏极和所述第二传输门的输出端；

所述第二PMOS管，栅极分别连接第一反相器的输出端和所述第二传输门的第一控制端。

7.根据权利要求5所述的字线电压产生电路，其特征在于，所述第二传输门包括：

第三NMOS管，栅极分别连接所述第一反相器的输出端和所述第一传输门的第二控制端，所述第三NMOS管的源极分别连接第三PMOS管的漏极和所述第一传输门的输出端，所述第三NMOS管的漏极接地；

所述第三PMOS管，栅极分别连接所述第一反相器的输入端和所述擦除使能信号，所述第三PMOS管的源极接地。

8.根据权利要求4所述的字线电压产生电路，其特征在于，所述选中字线电压产生电路包括：

电平转移电路，第一端连接编程使能信号，所述电平转移电路的第二端连接第二电源，所述电平转移电路的第三端连接第四PMOS管的栅极，所述电平转移电路的第四端连接第五PMOS管的栅极；

所述第四PMOS管，源极连接所述第二电源，所述第四PMOS管的漏极连接所述第五PMOS管的漏极；

所述第五PMOS管，源极连接所述电压源产生电路。

9.一种存储器，其特征在于，包括字线电压输出电路和如权利要求1至8任一项所述的字线电压产生电路，所述字线电压输出电路连接所述字线电压产生电路，所述字线电压输出电路用于根据选中字线电压和未选中字线电压生成输出字线电压。

10.根据权利要求9所述的存储器，其特征在于，所述字线电压输出电路包括：

第六PMOS管，源极分别连接所述字线电压产生电路的第一端、第八PMOS管的源极，所述第六PMOS管的漏极分别第四NMOS管的漏极、第五NMOS管的漏极、所述第七PMOS管的栅极和第六NMOS管的栅极，所述第六PMOS管的栅极分别连接所述第五NMOS管的栅极、所述第七PMOS管的漏极、所述第六NMOS管的漏极、所述第七NMOS管的漏极、第八PMOS管的栅极和第八NMOS管的栅极；

所述第七PMOS管，源极连接所述字线电压产生电路的一端；

所述第八PMOS管，漏极分别连接所述第八NMOS管的漏极、存储器页面和第二电容的上极板；

所述第四NMOS管，源极连接所述字线电压产生电路的另一端，所述第四NMOS管的栅极连接行地址信号；

所述第五NMOS管，源极连接所述字线电压产生电路的另一端；

所述第六NMOS管，源极连接所述字线电压产生电路的另一端；

所述第七NMOS管，源极连接所述字线电压产生电路的另一端，所述第七NMOS管的栅极连接第二反相器的输出端；

所述第八NMOS管，源极连接所述字线电压产生电路的另一端；

所述第二反相器，输入端连接所述行地址信号；

第二电容，下极板接地。

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