KR100453853B1 - 저전압 불 휘발성 반도체 메모리 장치 및 그것의 독출 방법 - Google Patents

저전압 불 휘발성 반도체 메모리 장치 및 그것의 독출 방법 Download PDF

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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 메모리 셀에 연결되는 비트 라인과, 열 선택 신호에 따라 상기 비트 라인을 감지 증폭기에 연결하는 고전압용 NMOS 트랜지스터를 포함한다. NMOS 트랜지스터에 인가되는 열 선택 신호는, 독출 동작이 수행될 때, 전원 전압보다 높은 전압을 갖는다. 비록 전원 전압이 점차적으로 낮아지더라도, NMOS 트랜지스터의 구동 능력이 저하되는 것을 방지할 수 있다.

Description

저전압 불 휘발성 반도체 메모리 장치 및 그것의 독출 방법{LOW-VOLTAGE NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 정보 저장 장치들에 관한 것이다. 좀 더 구체적으로, 본 발명은 전원 전압보다 높은 전압을 이용하여 프로그램, 소거, 그리고 독출 동작들을 수행하는 불 휘발성 반도체 메모리 장치에 관한 것이다.
일반적인 불 휘발성 반도체 메모리 장치를 보여주는 블록도가 도 1에 도시되어 있다. 도 1에 도시된 메모리 장치(1)는 노어형 플래시 메모리 장치이다. 도 1을 참조하면, 노어형 플래시 메모리 장치(1)는 메모리 셀 어레이(memory cell array) (10), 행 디코더 회로(row decoder circuit, X-DEC) (20), 열 게이트 회로(column gate circuit) (30), 열 디코더 회로(column decoder circuit, Y-DEC) (40), 그리고 감지 증폭 및 기입 드라이버 회로(sense amplifier and write driver circuit) (50)를 포함한다.
메모리 셀 어레이(10)는 복수의 워드 라인들(WL0-WLi)과 복수의 비트 라이들(BL0-BLj)의 매트릭스 형태로 배열되는 메모리 셀들(MC)을 포함한다. 각 메모리 셀(MC)은 부유 게이트 트랜지스터(floating gate transistor)로 구성되며, 부유 게이트 트랜지스터는, 도 2에 도시된 바와 같이, P형 반도체 기판(2)에 형성되는 소오스 및 드레인 영역들(3, 4), 100Å 이하의 얇은 절연막(7)을 사이에 두고 상기 소오스 및 드레인 영역들(3, 4) 사이의 채널 영역 상에 형성되는 부유 게이트(floating gate)(6), 그리고 다른 절연막(9)을 사이에 두고 상기 부유 게이트(6) 상에 형성되는 제어 게이트(control gate)(8)를 갖는다.
노어형 플래시 메모리 장치는 다수의 벌크 영역들을 가지며, 각 벌크 영역에는 도 1에 도시된 메모리 셀들이 형성된다. 각 벌크 영역은 전기적으로 절연되어 있고, 각 벌크 영역에 형성되는 메모리 셀들은 동시에 소거된다. 각 벌크 영역은 "섹터(sector)"라 칭하며, 약 64K 바이트의 저장 용량을 갖는다.
다시 도 1을 참조하면, 워드 라인들(WL0-WLi)은 행 디코더 회로(20)에 전기적으로 연결되어 있고, 비트 라인들(BL0-BLj)은 열 선택 회로(30)에 전기적으로 연결되어 있다. 행 디코더 회로(20)는 행 어드레스(미도시됨)에 응답하여 워드 라인들(WL0-WLi) 중 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압을 공급한다. 열 게이트 회로(30)는 열 디코더 회로(40)의 출력 신호들(Y0-Yn)에 따라 비트 라인들(BL0-BLj) 중 일부를 선택하고, 선택된 비트 라인들을 감지 증폭 및 기입 드라이버 회로(50)에 연결한다. 열 게이트 회로(30)는 비트 라인들(BL0-BLj)에 각각 연결되는 NMOS 트랜지스터들(T10-T30, T11-T31, …, T1m-T3m)로 구성된다. NMOS 트랜지스터들은 데이터 라인들(DL0-DLm)에 각각 대응하는 복수의 그룹들로 구성된다. 감지 증폭 및 기입 드라이버 회로(50)는 독출 동작시, 상기 선택된 비트 라인들 및 상기 선택된 워드 라인에 의해서 지정되는, 메모리 셀들에 저장되는 데이터를 감지한다. 감지 증폭 및 기입 드라이버 회로(50)는 프로그램 동작시 데이터 라인들(DL0-DLm)을 통해 공급되는 기입 데이터에 따라 상기 선택된 비트 라인들로 드레인 전압들을 공급한다.
표 1은 프로그램, 독출, 그리고 소거 동작 모드에서 메모리 셀에 인가되는전압들을 보여준다.
표 1을 참조하여, 종래 기술에 따른 프로그램, 소거, 그리고 독출 동작이 이후 상세히 설명될 것이다. 설명의 편의상, 하나의 메모리 셀을 이용하여 프로그램, 소거, 그리고 독출 동작이 설명될 것이다.
임의의 메모리 셀은 핫 일렉트론 인젝션 방식(hot electron injection method)으로 프로그램된다. 핫 일렉트론 인젝션 방식에 의하면, 메모리 셀의 소오스 영역과 반도체 기판에는 접지 전압(예를 들면, 0V)이 인가되고, 메모리 셀의 제어 게이트에는 높은 고전압(예를 들면, +10V)이 인가되며, 메모리 셀의 드레인 영역에는 핫 일렉트론을 발생시키기에 적당한 양의 전압(예를 들면, +5V 내지 +6V)이 인가된다. 메모리 셀의 제어 게이트에 인가되는 고전압은 행 디코더 회로(20)를 통해 공급되고, 메모리 셀의 드레인 영역에 인가되는 양의 전압은 열 게이트 회로(30)의 NMOS 트랜지스터를 통해 기입 드라이버(50)로부터 공급된다. 이때, 열 게이트 회로(30)의 NMOS 트랜지스터의 게이트에는 양의 전압(예를 들면, +5V 내지 +6V)을 전달하기에 충분한 고전압이 인가된다. 이러한 바이어스 조건에 따라 음의전하들이 부유 게이트에 충분히 축적되며, 이는 부유 게이트의 전위가 (-) 전위가 되게 한다(또는 이는 메모리 셀의 문턱 전압이 높아지게 한다). 이러한 상태의 메모리 셀은 "오프-셀" 또는 "프로그램된 셀"이라 칭하며, 약 +6V 내지 +7V 사이의 문턱 전압을 갖는다.
노어형 플래시 메모리 장치에 있어서, 메모리 셀은 F-N 터널링(Fowler-Nordheim tunneling) 방식으로 소거된다. F-N 터널링 방식에 의하면, 음의 고전압(예를 들면, -10V)이 메모리 셀의 제어 게이트(또는 메모리 셀에 연결된 워드 라인)에 인가되고, 반도체 기판 즉, 벌크 영역에는 F-N 터널링을 발생시키기에 적당한 양의 전압(예를 들면, +5V)이 인가된다. 이때 메모리 셀의 드레인(또는 메모리 셀 연결된 비트 라인)은 소거 효과를 극대화시키기 위해 고 임피던스 상태(high impedance state) (즉, 부유 상태(floating state))가 된다. 메모리 셀의 제어 게이트에 인가되는 음의 고전압은 행 디코더 회로(20)를 통해 공급된다.
이러한 바이어스 조건에 따르면, 제어 게이트와 벌크 영역 사이에는 강한 전계가 형성된다. 이로 인해서 F-N 터널링이 발생하여 부유 게이트 내의 음의 전하들이 메모리 셀의 소오스로 방출된다. 일반적으로 F-N 터널링은 약 6-7MV/의 전계가, 부유 게이트와 벌크 영역 사이의 형성되는, 절연막(약 100Å의 두께를 가짐) 사이에 인가될 때 발생한다. 이는 메모리 셀의 문턱 전압이 낮아지게 한다. 이러한 상태의 메모리 셀은 "온-셀" 또는 "소거된 셀"이라 칭하며, 약 +1V 내지 +3V 사이의 문턱 전압을 갖는다.
메모리 셀이 프로그램된 셀인지 소거된 셀인지의 여부는 독출 동작을 통해판별될 수 있다. 독출 동작은 메모리 셀의 드레인에 적당한 양의 전압(예를 들면, +1V)을 인가하고, 메모리 셀의 제어 게이트(또는 메모리 셀에 연결된 워드 라인)에 일정한 전압(예를 들면, +4.5V)을 인가하고, 메모리 셀의 소오스에 0V의 전압을 인가함으로써 이루어진다. 메모리 셀의 드레인(또는 메모리 셀에 연결되는 비트 라인)에 인가되는 전압은 열 게이트 회로(30)의 NMOS 트랜지스터를 통해 감지 증폭기(50)로부터 공급되고, 메모리 셀의 제어 게이트에 인가되는 전압은 행 디코더 회로(20)로부터 공급된다.
이때, 프로그램 동작에 의해서 문턱 전압이 높아진 메모리 셀(또는 오프 셀)은 드레인에서 소오스로의 전류 흐름이 차단된다. 이에 따라, 메모리 셀에 연결되는 비트 라인의 전압은 점차적으로 증가된다. 감지 증폭기는 비트 라인의 전압을 감지하여 메모리 셀이 오프 셀임을 판별한다. 이에 반해서, 소거 동작에 의해서 문턱 전압이 낮아진 메모리 셀(또는 온 셀)은 드레인에서 소오스로의 전류 경로를 형성하며, 메모리 셀에 연결되는 비트 라인의 전압은 점차적으로 감소하게 된다. 감지 증폭기는 비트 라인의 전압을 감지하여 메모리 셀이 온 셀임을 판별한다.
앞서 설명된 바와 같이, 프로그램 동작이 수행될 때, 메모리 셀의 드레인에는 5V 이상의 고전압이 인가된다. 이러한 이유로, 도 1에 도시된 열 게이트 회로(30)의 NMOS 트랜지스터는 프로그램 동작시의 고전압을 충분히 전달할 수 있도록 고전압용 NMOS 트랜지스터로 구성된다. 일반적으로 고전압용 NMOS 트랜지스터의 브레이크다운(breakdown)은 높은 전압에서 요구되며, 이는 산화막 두께를 두껍게 형성함으로써 달성될 수 있다. 고전압용 NMOS 트랜지스터는 표준형 NMOS 트랜지스터의 문턱 전압(예를 들면, +0.5V 내지 +0.7V)보다 높은 문턱 전압(예를 들면, +3V)을 갖는다.
독출 동작이 수행될 때, 고전압용 NMOS 트랜지스터의 게이트에는 전원 전압(예를 들면, +3V 내지 +5V)이 인가된다. 이는 메모리 셀의 드레인으로 약 +1V의 전압이 열 게이트 회로(30)의 NMOS 트랜지스터를 통해 전달되게 한다. 하지만, 전원 전압이 낮아지는 경우, 고전압용 NMOS 트랜지스터의 전류 구동 능력은 이전보다 더욱 떨어지며, 이는 독출 속도가 저하되게 한다. 궁극적으로, 낮은 전원 전압(예를 들면, +3V보다 낮은 전압)에서 고속 동작을 구현하는 것이 상당히 어렵다.
본 발명의 목적은 전원 전압이 낮아짐에 따라 독출 속도가 저하되는 것을 방지할 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 전원 전압이 낮아짐에 따라 독출 속도가 저하되는 것을 방지할 수 있는 불 휘발성 반도체 메모리 장치의 독출 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 불 휘발성 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 메모리 셀의 구조를 보여주는 단면도;
도 3은 본 발명에 따른 불 휘발성 반도체 메모리 장치를 보여주는 블록도;
도 4는 도 3에 도시된 제 1 고전압 발생 회로의 바람직한 실시예;
도 5는 도 3에 도시된 제 2 고전압 발생 회로의 바람직한 실시예;
도 6은 도 3에 도시된 승압 회로의 바람직한 실시예;
도 7은 도 3에 도시된 제 1 스위치 회로의 바람직한 실시예; 그리고
도 8은 도 3에 도시된 제 2 스위치 회로의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 장치 110 : 메모리 셀 어레이
120 : 행 디코더 회로 130 : 열 게이트 회로
140 : 열 디코더 회로 150 : 감지 증폭 및 기입 드라이버 회로
160 : 제 1 고전압 발생 회로 170 : 제 2 고전압 발생 회로
180 : 승압 회로 190 : 제 1 스위치 회로
200 : 제 2 스위치 회로
(구성)
상술한 제반 목적을 달성하고자 하는 본 발명의 특징에 따르면, 불 휘발성 반도체 메모리 장치는 메모리 셀 어레이를 포함하고, 상기 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열된 불 휘발성 메모리 셀들을 구비한다. 행 디코더 회로는 행 어드레스에 응답하여 상기 워드 라인들 중 적어도 하나를 선택하고, 열 디코더 회로는 열 어드레스에 응답하여 열 선택 신호들을 발생한다. 열 게이트 회로는 상기 비트 라인들에 각각 연결되는 고전압용 NMOS 트랜지스터들로 구성되며, 상기 열 선택 신호들에 응답하여 상기 비트 라인들 중 일부를 선택한다. 제 1 고전압 발생 회로는 독출 동작을 알리는 제 1 플래그 신호에 응답하여 제 1 고전압을 발생하고, 제 2 고전압 발생 회로는 프로그램 동작을 알리는 제 2 플래그 신호에 응답하여 상기 제 1 고전압보다 높은 제 2 고전압을 발생한다. 승압 회로는 상기 독출 동작시에 활성화되는 승압 인에이블 신호에 응답하여 제 3 고전압을 발생한다. 제 1 스위치 회로는 상기 제 1 플래그 신호와 상기 제 2 플래그 신호에 응답하여 상기 제 1 고전압과 상기 제 2 고전압 중 어느 하나를 워드 라인 전압으로서 상기 행 디코더 회로로 전달한다. 제 2 스위치 회로는 상기 제 2 플래그 신호와 상기 승압 인에이블 신호에 응답하여 상기 제 2 고전압과 상기 제 3 고전압 중 어느 하나를 열 게이트 전압으로서 상기 열 디코더 회로로 전달한다. 상기 제 3 고전압은 (VCC+Vtn) (여기서, VCC는 전원 전압을 그리고 Vtn은 고전압용 NMOS 트랜지스터의 문턱 전압을 각각 나타냄) 또는 그 보다 높은 전압이다.
이 실시예에 있어서, 상기 열 선택 신호들 중 적어도 하나는 상기 독출 동작시에 상기 제 3 고전압을 갖는다.
이 실시예에 있어서, 상기 제 1 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 1 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 3 고전압을 상기 열 디코더 회로로 전달한다.
이 실시예에 있어서, 상기 제 2 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 2 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 2 고전압을 상기 열 디코더 회로로 전달한다.
(작용)
이러한 장치에 의하면, 독출 동작이 수행될 때, 열 게이트 회로의 NMOS 트랜지스터의 게이트에는 전원 전압보다 높은 고전압이 인가되며, 그 결과 NMOS 트랜지스터의 구동 능력이 향상될 수 있다.
(실시예)
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
도 3은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 노어형 플래시 메모리 장치(100)는 메모리 셀 어레이(또는, 섹터) (110)를 포함하며, 메모리 셀 어레이(110)는 복수의 행들을 따라 배열되는 워드 라인들(WL0-WLi), 복수의 열들을 따라 배열되는 비트 라인들(BL0-BLj), 그리고 워드 라인들과 비트 라인들의 교차 영역들에 각각 배열되는 메모리 셀들(MC)을 포함한다. 각 메모리 셀(MC)은 도 2에 도시된 구조를 갖는 부유 게이트 트랜지스터로 구성된다.
워드 라인들(WL0-WLi)은 행 디코더 회로(X-DEC, 120)에 전기적으로 연결되며, 행 디코더 회로(120)는 행 어드레스에 따라 워드 라인들 중 어느 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압을 공급한다. 비트 라인들(BL0-BLj)은 열 게이트 회로(130)에 전기적으로 연결되며, 열 게이트 회로(130)는 열 선택 신호들(Y0-Yn)에 응답하여 비트 라인들(BL0-BLj) 중 일부를 선택하고 선택된 비트 라인들을 데이터 라인들(DL0-DLm)에 각각 연결한다. 열 게이트 회로(130)는 복수 그룹들의 NMOS 트랜지스터들(T10-T30, T11-T31, …, T1m-T3m)로 구성된다. 각 NMOS 트랜지스터는 고전압에서 동작하도록 설계된 고전압 트랜지스터(high-voltage transistor)이며, 고전압 트랜지스터는, 예를 들면, 약 3V의 문턱 전압을 갖는다. 각 그룹의 NMOS 트랜지스터들은 대응하는 데이터 라인에 공통으로 연결된다. 예를 들면, 일 그룹의 NMOS 트랜지스터들(T10-T30)의 드레인들(또는 소오스들)은 데이터 라인(DL0)에 공통으로 연결되고, NMOS 트랜지스터들(T10-T30)의 소오스들(또는 드레인들)은 비트 라인들(BL0-BLj)에 각각 연결되어 있다. NMOS 트랜지스터들(T10-T30)은 열 디코더 회로(140)로부터 출력되는 열 선택 신호들(Y0-Yn)에 의해서 제어된다. 나머지 그굽들의 NMOS 트랜지스터들 역시 동일한 방식으로 연결된다.
본 발명에 따른 노어형 플래시 메모리 장치(100)는 독출 전압 발생 회로로서 제 1 고전압 발생 회로(160), 프로그램 전압 발생 회로로서 제 2 고전압 발생 회로(170), 제 1 스위치 회로(180), 제 2 스위치 회로(190), 그리고 승압 회로(200)를 더 포함한다. 이러한 회로들(160-200)은 도 4 내지 도 8을 참조하여 이하 상세히 설명될 것이다.
도 3에 도시된 제 1 고전압 발생 회로(160)의 바람직한 실시예를 보여주는 도 4를 참조하면, 제 1 고전압 발생 회로(160)는 독출 동작을 알리는 플래그신호(READ)에 응답하여 제 1 고전압(VPP1)을 발생한다. 제 1 고전압(VPP1)은 독출 동작 동안 선택된 워드 라인에 공급되는 전압으로, 표 1에서 알 수 있듯이, 약 4.5V의 전압을 갖는다. 제 1 고전압 발생 회로(160)는 발진 제어기(162), 발진기(164), 그리고 챠지 펌프(166)로 구성된다. 발진 제어기(162)는 PMOS 트랜지스터들(M1, M2), NMOS 트랜지스터들(M3, M4, M5), NAND 게이트(G1), 인버터(INV1), 그리고 저항들(R1, R2)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 발진 제어기(162)는 독출 동작을 알리는 플래그 신호(READ)가 하이로 활성화될 때 제 1 고전압(VPP1)이 목표 전압에 도달하였는 지의 여부를 판별한다. 만약 제 1 고전압(VPP1)이 목표 전압보다 낮으면, 발진 제어기(162)는 하이 레벨의 발진 인에이블 신호(OSCen)를 출력한다. 만약 제 1 고전압(VPP1)이 목표 전압에 도달하면, 발진 제어기(162)는 로우 레벨의 발진 인에이블 신호(OSCen)를 출력한다.
발진기(164)는 인버터들(INV2, INV3, INV4), 커패시터들(C1, C2), 그리고 NAND 게이트(G2)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 발진기(164)는 발진 인에이블 신호(OSCen)가 하이 레벨일 때 소정의 주기를 갖는 발진 신호(OSC)를 발생한다. 발진 인에이블 신호(OSCen)가 로우 레벨일 때 발진 신호(OSC)는 더 이상 생성되지 않는다. 챠지 펌프(166)는 인버터들(INV5, INV6), 커패시터들(CP1-CPn), 그리고 PMOS 트랜지스터들(PTR0-PTRn+1)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 챠지 펌프(166)는 발진 신호(OSC)가 토글됨에 따라 챠지 펌프 동작을 수행하며, 그 결과 제 1 고전압(VPP1)가 챠지 펌프(166)로부터 생성된다.
도 3에 도시된 제 2 고전압 발생 회로(170)의 바람직한 실시예를 보여주는 도 5를 참조하면, 제 2 고전압 발생 회로(170)는 프로그램 동작을 알리는 플래그 신호(PROGRAM)에 응답하여 제 2 고전압(VPP2)을 발생한다. 제 2 고전압(VPP2)은 프로그램 동작 동안 선택된 워드 라인에 공급되는 전압으로, 표 1에서 알 수 있듯이, 약 10V의 전압을 갖는다. 제 2 고전압 발생 회로(170)는 발진 제어기(172), 발진기(174), 그리고 챠지 펌프(176)로 구성된다.
발진 제어기(172)는 PMOS 트랜지스터들(M6, M7), NMOS 트랜지스터들(M8, M9, M10), NAND 게이트(G3), 인버터(INV7), 그리고 저항들(R3, R4)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 발진 제어기(172)는 프로그램 동작을 알리는 플래그 신호(PROGRAM)가 하이로 활성화될 때 제 2 고전압(VPP2)이 목표 전압에 도달하였는 지의 여부를 판별한다. 만약 제 2 고전압(VPP2)이 목표 전압보다 낮으면, 발진 제어기(172)는 하이 레벨의 발진 인에이블 신호(OSCen)를 출력한다. 만약 제 2 고전압(VPP2)이 목표 전압에 도달하면, 발진 제어기(172)는 로우 레벨의 발진 인에이블 신호(OSCen)를 출력한다.
여기서, 제 2 고전압 발생 회로(170)의 발진 제어기(172)는 제 2 고전압(VPP2)을 분배하기 위한 저항들(R3, R4)의 값들이 제 1 고전압(VPP1)을 분배하기 위한 저항들(R1, R2)의 값들과 다르다는 점을 제외하고 도 4에 도시된 제 1 고전압 발생 회로(160)의 발진 제어기(162)와 실질적으로 동일하다.
계속해서 도 5를 참조하면, 발진기(174)는 발진 인에이블 신호(OSCen)가 하이 레벨일 때 소정의 주기를 갖는 발진 신호(OSC)를 발생한다. 발진 인에이블신호(OSCen)가 로우 레벨일 때 발진 신호(OSC)는 더 이상 생성되지 않는다. 챠지 펌프(176)는 발진 신호(OSC)가 토글됨에 따라 챠지 펌프 동작을 수행하여 제 2 고전압(VPP2)을 발생한다. 제 2 고전압 발생 회로(170)의 발진기(174)와 챠지 펌프(176)는 제 1 고전압 발생 회로(160)의 발진기(164)와 챠지 펌프(166)와 실질적으로 동일하게 구성될 것이다.
도 3에 도시된 승압 회로의 바람직한 실시예를 보여주는 도 6을 참조하면, 승압 회로(180)는 승압 인에이블 신호(PBOOST)에 응답하여 제 3 고전압(VPP3)을 발생한다. 제 3 고전압(VPP3)은, 독출 동작 동안, 활성화되는 열 선택 신호(예를 들면, Y0)가 인가되는 열 게이트 회로(130)의 NMOS 트랜지스터들에 인가되는 전압(이후, "열 게이트 전압(column gate voltage)"이라 칭함)이다. 제 3 고전압(VPP3)은 (VCC+Vtn) 또는 그 보다 높은 전압을 갖는다. 여기서, VCC는 전원 전압을 나타내고, Vtn은 열 게이트 회로(130)의 NMOS 트랜지스터의 문턱 전압을 나타낸다.
도 6에 도시된 승압 회로(180)는 인버터들(INV8, INV9), PMOS 트랜지스터들(M11, M13, M14, M16, M17), NMOS 트랜지스터들(M12, M15, M18, M19)로 구성되며, 도면에 도시된 바와 같이 연결된다. 승압 인에이블 신호(PBOOST)가 로우 레벨일 때, 제 3 고전압(VPP3)은 드라이버로서 동작하는 PMOS 트랜지스터(M13)를 통해 전원 전압(VCC)이 된다. PMOS 트랜지스터(M13)는 PMOS 트랜지스터(M16)과 NMOS 트랜지스터(M15)로 형성되는 궤환 루프에 의해서 계속해서 턴-온 상태로 유지된다. 승압 인에이블 신호(PBOOST)가 로우 레벨에서 하이 레벨로 천이할 때, 제 3 고전압(VPP3)은 커패시터(C3)와 고전압(VPP3) 노드의 커패시턴스의 커플링비에 따라 승압된다. 이때, 승압되는 전압은, 앞서 설명된 바와 같이, (VCC+Vtn) 또는 그 보다 높은 전압이 된다.
도 3에 도시된 제 1 스위치 회로(190)의 바람직한 실시예를 보여주는 도 7을 참조하면, 제 1 스위치 회로(190)는 인버터들(INV10, INV11), 제 1 내지 제 4 레벨 쉬프터들(LS1-LS4), 그리고 PMOS 트랜지스터들(M23, M24, M34, M35)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 여기서, 제 1 스위치 회로(190)에 사용되는 트랜지스터들은 고전압용 MOS 트랜지스터이다.
독출 동작을 알리는 플래그 신호(READ)가 하이로 활성화될 때 PMOS 트랜지스터들(M23, M24)은 레벨 쉬프터들(LS1, LS2)에 의해서 각각 턴 온된다. 이는 제 1 고전압 발생 회로(160)로부터 출력되는 제 1 고전압(VPP1)이 워드 라인 전압(VWL)으로서 행 디코더 회로(120)로 전달되게 한다. 이때, 프로그램 동작을 알리는 플래그 신호(PROGRAM)가 비활성화되기 때문에, PMOS 트랜지스터들(M34, M35)은 레벨 쉬프터들(LS3, LS4)에 의해서 각각 턴 오프된다. 플래그 신호(PROGRAM)가 하이로 활성화될 때 PMOS 트랜지스터들(M34, M35)은 레벨 쉬프터들(LS3, LS4)에 의해서 각각 턴 온된다. 이는 제 2 고전압 발생 회로(170)로부터 출력되는 제 2 고전압(VPP2)이 워드 라인 전압(VWL)으로서 행 디코더 회로(120)로 전달되게 한다. 이때, 플래그 신호(READ)가 로우 레벨이기 때문에, PMOS 트랜지스터들(M23, M24)은 레벨 쉬프터들(LS1, LS2)에 의해서 각각 턴 오프된다.
도 3에 도시된 제 2 스위치 회로(200)의 바람직한 실시예를 보여주는 도 8을참조하면, 제 2 스위치 회로(200)는 인버터들(INV12, INV13), 제 1 내지 제 4 레벨 쉬프터들(LS5-LS8), 그리고 PMOS 트랜지스터들(M44, M45, M54, M55)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 여기서, 제 2 스위치 회로(200)에 사용되는 트랜지스터들은 고전압용 MOS 트랜지스터이다.
플래그 신호(PROGRAM)가 활성화될 때 PMOS 트랜지스터들(M44, M45)은 레벨 쉬프터들(LS5, LS6)에 의해서 각각 턴 온된다. 이는 제 2 고전압 발생 회로(170)로부터 출력되는 제 2 고전압(VPP2)이 열 게이트 전압(VYG)으로서 열 디코더 회로(140)로 전달되게 한다. 열 게이트 전압(VYG)은, 앞서 설명된 바와 같이, 선택된 열 선택 신호(예를 들면, Y0)에 의해서 공통으로 제어되는 NMOS 트랜지스터들의 게이트들에 인가된다. 이때, 승압 인에이블 신호(PBOOST)가 로우 레벨이기 때문에, PMOS 트랜지스터들(M54, M55)은 레벨 쉬프터들(LS7, LS8)에 의해서 각각 턴 오프된다. 이와 반대로, 승압 인에이블 신호(PBOOST)가 하이로 활성화되고 플래그 신호(PROGRAM)가 비활성화될 때 승압 회로(180)로부터 출력되는 제 3 고전압(VPP3)이 열 게이트 전압(VYG)으로서 열 디코더 회로(140)로 전달한다.
본 발명에 따른 독출 및 프로그램 동작들이 도 3 내지 도 8에 의거하여 이후 상세히 설명될 것이다.
프로그램 동작이 개시되면, 플래그 신호(PROGRAM)는 하이 레벨이 되고 플래그 신호(READ) 및 승압 인에이블 신호(PBOOST)은 로우 레벨이 된다. 하이 레벨의 플래그 신호(PROGRAM)에 따라 제 2 고전압 발생 회로(170)는 제 2 고전압(VPP2, 예를 들면, 10V)을 발생한다. 제 1 스위치 회로(190)는 하이 레벨의 플래그 신호(PROGRAM)에 따라 제 2 고전압 발생 회로(170)로부터 공급되는 제 2 고전압(VPP2)을 행 디코더 회로(120)로 전달한다. 제 2 스위치 회로(190)는 하이 레벨의 플래그 신호(PROGRAM)에 따라 제 2 고전압 발생 회로(170)로부터 공급되는 제 2 고전압(VPP2)을 열 디코더 회로(140)로 전달한다.
행 디코더 회로(120)는 행 어드레스에 따라 임의의 워드 라인(예를 들면, WL0)을 선택하고 상기 선택된 워드 라인(WL0)으로 제 2 고전압(VPP2)을 전달한다. 이와 동시에, 열 디코더 회로(140)는 열 어드레스에 따라 임의의 열 선택 신호(예를 들면, Y0)를 활성화시키고, 상기 활성화된 열 선택 신호(Y0)는 제 2 고전압(VPP2)을 갖는다. 이때 선택된 비트 라인들은, 상기 활성화된 열 선택 신호(Y0)에 공통으로 제어되는, NMOS 트랜지스터들(T10, T11, , T1m)을 통해 기입 드라이버(150)로부터 제공되는 드레인 전압(예를 들면, 5V 내지 6V)을 각각 공급받는다. 이러한 바이어스 조건에 따라 음의 전하들이 메모리 셀의 부유 게이트에 축적된다. 즉, 메모리 셀이 프로그램된다.
독출 동작이 개시되면, 플래그 신호(READ) 및 승압 인에이블 신호(PBOOST)는 하이 레벨이 되고 플래그 신호(PROGRAM)는 로우 레벨이 된다. 하이 레벨의 플래그 신호(READ)에 따라 제 1 고전압 발생 회로(160)는 제 1 고전압(VPP1, 예를 들면, 4.5V)을 발생한다. 승압 회로(180)는 하이 레벨의 승압 인에이블 신호(PBOOST)에 응답하여 제 3 고전압(VPP3, 예를 들면, (VCC+Vtn))을 발생한다. 제 1 스위치 회로(190)는 하이 레벨의 플래그 신호(READ)에 따라 제 1 고전압 발생 회로(160)로부터 공급되는 제 1 고전압(VPP1)을 행 디코더 회로(120)로 전달한다. 제 2 스위치 회로(190)는 하이 레벨의 승압 인에이블 신호(PBOOST)에 따라 제 3 고전압 발생 회로(180)로부터 공급되는 제 3 고전압(VPP3)을 열 디코더 회로(140)로 전달한다.
행 디코더 회로(120)는 행 어드레스에 따라 임의의 워드 라인(예를 들면, WL0)을 선택하고 상기 선택된 워드 라인(WL0)으로 제 1 고전압(VPP1)을 전달한다. 이와 동시에, 열 디코더 회로(140)는 열 어드레스에 따라 임의의 열 선택 신호(예를 들면, Y0)를 활성화시키고, 상기 활성화된 열 선택 신호(Y0)는 제 3 고전압(VPP3)을 갖는다. 이때 감지 증폭 회로(150)는, 상기 활성화된 열 선택 신호(Y0)에 의해서 제어되는, NMOS 트랜지스터들(T10, T11, , T1m)을 통해 선택된 비트 라인들의 전압 변화를 감지한다.
프로그램 동작에 의해서 문턱 전압이 높아진 메모리 셀(또는 오프 셀)의 경우, 드레인에서 소오스로의 전류 흐름이 차단되고, 그 결과 메모리 셀에 연결되는 비트 라인의 전압은 점차적으로 증가된다. 감지 증폭기는 비트 라인의 전압을 감지하여 메모리 셀이 오프 셀임을 판별한다. 이에 반해서, 소거 동작에 의해서 문턱 전압이 낮아진 메모리 셀(또는 온 셀)의 경우, 드레인에서 소오스로의 전류 경로가 형성되며, 그 결과 메모리 셀에 연결되는 비트 라인의 전압은 점차적으로 감소하게 된다. 감지 증폭기는 비트 라인의 전압을 감지하여 메모리 셀이 온 셀임을 판별한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
앞서 설명된 바와 같이, 독출 동작이 수행될 때, 임의의 선택된 열 게이트 신호에 공통으로 연결되는 NMOS 트랜지스터들의 게이트들에는 전원 전압보다 높은 고전압(VPP3) (예를 들면, VCC+Vtn의 전압 또는 그 보다 높은 전압)이 인가된다. 비록 전원 전압이 점차적으로 낮아지더라도, 열 게이트 전압으로서 고전압(VPP3)을 사용함으로써 고전압용 NMOS 트랜지스터의 구동 능력이 저하되는 것을 방지할 수 있다. 이는 낮은 전원 전압으로 인한 데이터 독출 속도의 저하가 방지될 수 있음을 의미한다.

Claims (14)

  1. 워드 라인들과 비트 라인들의 교차 영역들에 배치되는 메모리 셀들의 어레이와; 행 어드레스에 응답하여 상기 워드 라인들 중 어느 하나를 선택하는 행 디코더 회로와; 열 어드레스에 응답하여 열 선택 신호들을 발생하는 열 디코더 회로와; 상기 열 선택 신호들에 응답하여 상기 비트 라인들 중 일부를 선택하는 열 게이트 회로를 포함하는 반도체 메모리 장치의 독출 방법에 있어서:
    상기 행 디코더 회로를 통해 상기 선택된 워드 라인으로 제 1 고전압을 공급하는 단계와; 그리고
    전원 전압보다 높고 상기 제 1 고전압보다 낮은 제 2 고전압을 상기 열 디코더 회로로 공급하는 단계를 포함하고, 상기 열 선택 신호들 중 어느 하나의 열 선택 신호는 상기 제 2 고전압을 갖는 것을 특징으로 하는 독출 방법.
  2. 제 1 항에 있어서,
    상기 열 게이트 회로는 상기 비트 라인들에 각각 연결되는 고전압용 NMOS 트랜지스터들로 구성되며, 상기 선택된 비트 라인들에 연결되는 NMOS 트랜지스터들은 상기 제 2 고전압을 갖는 열 선택 신호에 의해서 공통으로 제어되는 것을 특징으로 하는 독출 방법.
  3. 제 2 항에 있어서,
    상기 제 2 고전압은 (VCC+Vtn) 또는 그 보다 높은 전압이며, VCC는 상기 전원 전압을 나타내고 Vtn은 고전압용 NMOS 트랜지스터의 문턱 전압을 나타내는 것을 특징으로 하는 독출 방법.
  4. 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 워드 라인들 중 적어도 하나를 선택하는 행 디코더 회로와;
    열 어드레스에 응답하여 열 선택 신호들을 발생하는 열 디코더 회로와;
    상기 열 선택 신호들에 응답하여 상기 비트 라인들 중 일부를 선택하는 열 게이트 회로와;
    독출 동작을 알리는 제 1 플래그 신호에 응답하여 제 1 고전압을 발생하는 제 1 고전압 발생 회로와;
    프로그램 동작을 알리는 제 2 플래그 신호에 응답하여 상기 제 1 고전압보다 높은 제 2 고전압을 발생하는 제 2 고전압 발생 회로와;
    상기 독출 동작시에 활성화되는 승압 인에이블 신호에 응답하여 제 3 고전압을 발생하는 승압 회로와;
    상기 제 1 플래그 신호와 상기 제 2 플래그 신호에 응답하여 상기 제 1 고전압과 상기 제 2 고전압 중 어느 하나를 워드 라인 전압으로서 상기 행 디코더 회로로 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 플래그 신호와 상기 승압 인에이블 신호에 응답하여 상기 제 2 고전압과 상기 제 3 고전압 중 어느 하나를 열 게이트 전압으로서 상기 열 디코더 회로로 전달하는 제 2 스위치 회로를 포함하고, 상기 제 3 고전압은 전원 전압보다 높고 상기 제 1 고전압보다 낮은 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 메모리 셀들 각각은 부유 게이트 트랜지스터로 구성되는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 열 선택 신호들 중 적어도 하나는 상기 독출 동작시에 상기 제 3 고전압을 갖는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제 1 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 1 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 3 고전압을 상기 열 디코더 회로로 전달하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제 2 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 2 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 2 고전압을 상기 열 디코더 회로로 전달하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 열 게이트 회로는 상기 비트 라인들에 각각 연결되는 고전압용 NMOS 트랜지스터들로 구성되며, 상기 선택된 비트 라인들에 연결되는 NMOS 트랜지스터들은 상기 제 2 고전압을 갖는 열 선택 신호에 의해서 공통으로 제어되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 3 고전압은 (VCC+Vtn) 또는 그 보다 높은 전압이며, VCC는 상기 전원 전압을 나타내고 Vtn은 고전압용 NMOS 트랜지스터의 문턱 전압을 나타내는 반도체 메모리 장치.
  11. 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열된 불 휘발성 메모리 셀들을 포함하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 워드 라인들 중 적어도 하나를 선택하는 행 디코더 회로와;
    열 어드레스에 응답하여 열 선택 신호들을 발생하는 열 디코더 회로와;
    상기 비트 라인들에 각각 연결되는 고전압용 NMOS 트랜지스터들로 구성되며, 상기 열 선택 신호들에 응답하여 상기 비트 라인들 중 일부를 선택하는 열 게이트 회로와;
    독출 동작을 알리는 제 1 플래그 신호에 응답하여 제 1 고전압을 발생하는 제 1 고전압 발생 회로와;
    프로그램 동작을 알리는 제 2 플래그 신호에 응답하여 상기 제 1 고전압보다 높은 제 2 고전압을 발생하는 제 2 고전압 발생 회로와;
    상기 독출 동작시에 활성화되는 승압 인에이블 신호에 응답하여 제 3 고전압을 발생하는 승압 회로와;
    상기 제 1 플래그 신호와 상기 제 2 플래그 신호에 응답하여 상기 제 1 고전압과 상기 제 2 고전압 중 어느 하나를 워드 라인 전압으로서 상기 행 디코더 회로로 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 플래그 신호와 상기 승압 인에이블 신호에 응답하여 상기 제 2 고전압과 상기 제 3 고전압 중 어느 하나를 열 게이트 전압으로서 상기 열 디코더 회로로 전달하는 제 2 스위치 회로를 포함하고, 상기 제 3 고전압은 (VCC+Vtn) (여기서, VCC는 전원 전압을 그리고 Vtn은 고전압용 NMOS 트랜지스터의 문턱 전압을 각각 나타냄) 또는 그 보다 높은 전압인 노어형 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 열 선택 신호들 중 적어도 하나는 상기 독출 동작시에 상기 제 3 고전압을 갖는 노어형 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 1 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 3 고전압을 상기 열 디코더 회로로 전달하는 노어형 플래시 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제 2 플래그 신호가 활성화될 때, 상기 제 1 스위치 회로는 상기 워드 라인 전압으로서 상기 제 2 고전압을 상기 행 디코더 회로로 전달하고 상기 제 2 스위치 회로는 상기 열 게이트 전압으로서 상기 제 2 고전압을 상기 열 디코더 회로로 전달하는 노어형 플래시 메모리 장치.
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