KR20000033377A

KR20000033377A - 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치

Info

Publication number: KR20000033377A
Application number: KR1019980050218A
Authority: KR
Inventors: 정휘택
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-11-23
Filing date: 1998-11-23
Publication date: 2000-06-15
Also published as: TW442794B; US6128231A; JP3761375B2; KR100290282B1; JP2000276888A

Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치에는, 프로그램 동작이 수행될 때 워드 라인 전압과 비트 라인 전압의 각 전압 레벨을 검출하기 위한 전압 레벨 감지 회로가 제공된다. 상기 전압 레벨 검출 회로는 워드 라인 및 비트 라인 전압들이 각각 요구되는 전압 레벨로 펌핑될 때 펄스 신호를 발생한다. 그렇게 생성된 펄스 신호를 이용하여 프로그램 콘트롤러는 비트 라인 전압이 선택되는 비트 라인으로 공급되는 시점을 알리는 제어 신호를 발생한다. 이러한 제어 스킴에 따르면, 메모리 장치가 적용되는 응용 분야에서 사용되는 전원 전압 레벨에 관계없이 상기 불 휘발성 반도체 메모리 장치에 대한 최적의 프로그램 시간을 확보할 수 있다.

Description

프로그램 시간을 단축할 수 있는 불 휘발성 반도체 메모리 장치(A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING A PROGRAMMING TIME)

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 프로그램 시간을 단축시킬 수 있는 불 휘발성 반도체 메모리 장치에 관한 것이다.

데이터를 저장하는 반도체 메모리 장치들은 일반적으로 휘발성 반도체 메모리 장치들 (volatile semiconductor memory devices) 또는 불 휘발성 반도체 메모리 장치들 (non-volatile semiconductor memory devices) 중 하나로 분류될 수 있다. 휘발성 반도체 메모리 장치들은 전원 공급이 중단될 때 저장된 데이터를 잃는다. 그러므로, 불 휘발성 반도체 메모리 장치들은 전원 공급이 갑자기 중단될 가능성이 존재하는 응용 분야들에 널리 사용된다.

불 휘발성 반도체 메모리 장치들은 플래시 EEPROM 셀이라 불리는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (electrically erasable and programmable ROM cells)을 포함한다. 일반적으로, 플래시 EEPROM 셀은 제 1 도전형 (예를 들면, P형)의 반도체 기판 (이하, 벌크라 칭함) (2), 상기 벌크 (2) 내에 일정 간격 떨어진 제 2 도전형 (예를 들면, N형)의 소오스 및 드레인 영역들 (3) 및 (4), 상기 일정 간격 떨어진 소오스 및 드레인 영역들 (3) 및 (4) 사이의 상기 벌크 (2) 표면에 위치한 채널 영역, 프로그램될 때 전하를 저장하기 위한 부유 게이트 (floating gate) (6) 및 상기 부유 게이트 (6) 위에 놓인 제어 게이트 (8)를 포함한다. 플래시 EEPROM 셀의 동작은 일반적으로 프로그램, 소거 및 독출 동작들을 포함하는 3개의 모드로 분류된다.

플래시 EEPROM 셀의 프로그램 동작은 상기 드레인 영역 (4)을 양의 바이어스 전압, 예를 들면, 5V-6V로 바이어스하고 상기 제어 게이트 (8)를 상기 바이어스 전압보다 높은 바이어스 전압, 예를 들면, 10V로 바이어스함으로써 이루어진다. 이때, 상기 소오스 영역 (3)과 상기 벌크 (2)는 접지 된다. 상기 부유 게이트 (6)에 저장된 전하가 없을 경우, 이러한 바이어스 전압들은 상기 소오스 및 드레인 영역들 (3) 및 (4) 사이에 그리고 상기 벌크 (2)의 표면에 전하들의 반전 층 채널 (inversion-layer channel)이 형성되게 한다. 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 드레인-소오스 전압은 채널을 통해서 상기 드레인 영역으로 전하들을 가속하며, 그러한 전하들은 상당히 큰 운동 에너지를 얻고 일반적으로 "핫 일렉트론" (hot electrons)이라 불린다. 그렇게 발생된 핫 일렉트론이 핫 일렉트론 인젝션이라 불리는 메커니즘에 의해서 부유 게이트 (6)에 축적된다.

이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 부유 게이트 (6)에 많은 양의 전하가 축적됨에 따라 소오스 영역 (3), 드레인 영역 (4), 채널 영역 및 제어 게이트 (8)를 가지는 셀 트랜지스터의 실효 드레솔드 전압 (effective threshold voltage, Vth)이 증가된다. 실효 드레솔드 전압이 약 6V-7V의 범위로 증가됨에 따라 상기 셀 트랜지스터는 소정의 독출 전압 (Vread)이 독출 동작 동안 제어 게이트 (8)에 인가될 때 (즉, Vth＞Vread) 비 도전 상태 (nonconductive state) 즉, "오프" 상태가 된다. 프로그램 상태로 알려진 상태에서, EEPROM 셀이 로직 '0' (또는, 로직 '1')을 저장한다고 한다. 일단 프로그램되면, 상기 EEPROM 셀은 전원이 갑자기 차단될 때 또는 오랜 시간 동안 공급되지 않을 때 그것의 높은 드레솔드 전압을 유지한다.

상기 플래시 EEPROM 셀의 소거 동작은 상기 부유 게이트 (6)로부터 저장된 전하를 제거함으로써 이루어진다. 소거 과정은, 예를 들면, 상기 제어 게이트 (8)에 음의 고전압, 예를 들면, -10V를 인가하고 상기 벌크 (2)에 양의 바이어스 전압, 예를 들면, 6V를 인가함으로써 이루어진다. 이때, 소오스 및 드레인 영역들 (3) 및 (4)은 고 임피던스의 플로팅 상태 (floating state)로 유지된다. 즉, 이러한 바이어스 조건에 의해서, 채널 영역과 상기 부유 게이트 (6)를 분리하는 약 100Å의 두께를 가지는 터널링 산화막 (tunneling oxide layer) (5) 내에 약 6-7MV/cm의 전계가 형성되며, F-N 터널링 (Fowler-Nordheim tunneling)이라 불리는 메커니즘에 의해서 부유 게이트 (6)에 축적된 음의 전하가 터널링 산화막 (5)을 통해서 벌크 (2)로 방출된다. 이는 셀 트랜지스터의 실효 드레솔드 전압 (Vth)이 약 1V-3V의 범위로 감소되게 하며, 상기 셀 트랜지스터는 소정의 독출 전압 (Vread)이 독출 동작 동안 제어 게이트 (8)에 인가될 때 (즉, Vth＜Vread) 도전 상태 (conductive state) 즉, "온" 상태가 된다. 소거 상태로 알려진 상태에서, EEPROM 셀이 로직 '1' (또는, 로직 '0')을 저장한다고 한다.

상기 EEPROM 셀의 독출 동작은 일반적으로 동일한 EEPROM 셀들 또는 메모리 셀들의 행을 연결하는 워드 라인을 통해서 상기 제어 게이트 (8)에 독출 전압 (Vread), 예를 들면, 4.5V를 인가하고 동일한 EEPROM 셀들의 열을 연결하는 비트 라인을 통해서 상기 드레인 영역 (4)에 양의 바이어스 전압, 예를 들면, 1V를 인가함으로써 이루어진다. 이때, 소오스 영역 (3)은 접지 된다. 만약 프로그램되었다면, EEPROM 셀은 셀 전류를 전도하지 않고 그것에 연결된 비트 라인은 1V의 바이어스 전압으로 유지될 것이다. 하지만, 만약 프로그램되지 않았다면 (또는 소거되었다면), EEPROM 셀은 많은 셀 전류 (예를 들면, 300mA)를 전도하고 비트 라인은 셀을 통해서 접지 전압으로 낮아질 것이다. 그러므로, 비트 라인 전압 (또는 전류)을 감지함으로써, EEPROM 셀의 프로그램된 상태 (즉, 1 또는 0)가 결정될 것이다.

앞서 설명된 바와 같이, 프로그램 동작은 전원 전압 (예를 들면, 3V)에 비해서 높은 레벨을 가지는 고전압을 필요로 한다. 그러한 고전압을 발생하기 위한 고전압 발생 회로 (high voltage generating circuit) (또는, 전압 펌핑 회로)가 미국 특허 공보 제5280420호에 "CHARGE PUMP WHICH OPERATES ON A LOW VOLTAGE POWER SUPPLY"라는 제목으로 그리고 미국 특허 공보 제5081371호에 "INTEGRATED CHARGE PUMP CIRCUIT WITH BACK BIAS VOLTAGE REDUCTION"라는 제목으로 각각 게재되어 있다. 그러한 고전압을 발생하기 위한 고전압 발생 회로 (high voltage generating circuit) (또는, 전압 펌핑 회로)를 구비한 종래 기술에 따른 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도가 도 2에 도시되어 있다. 그리고, 도 3은 종래 기술에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.

도 2에서, 상기 메모리 셀 어레이 (11)는, 비록 도면에는 도시되지 않았지만, 행들과 열들의 매트릭스 형태로 노어 구조로 된 불 휘발성 메모리 셀들 (플래시 EEPROM 셀들), 상기 행들을 따라 각각 신장하는 복수 개의 워드 라인들, 그리고 상기 열들을 따라 각각 신장하는 복수 개의 비트 라인들로 구성된다. NOR 구조로 된 메모리 셀들을 구비한 메모리 셀 어레이 (11)가 미국 특허 공보 제5680349호에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ROW DECODER SUPPLYING A NEGATIVE POTENTIAL TO WORD LINES DURING ERASE MODE"라는 제목으로 그리고 미국 특허 공보 제5511026호에 "BOOSTED AND REGULATED GATE POWER SUPPLY WITH REFERENCE TRACKING FOR MULTI-DENSITY AND LOW VOLTAGE SUPPLY MEMORIES"라는 제목으로 각각 게재되어 있다.

도 2에 도시된 바와 같이, 어드레스 버퍼 회로 (12), 행 디코더 회로 (13), 열 디코더 회로 (14), Y-게이팅 회로 (15) 및 기입 드라이버 회로 (16)가 불 휘발성 반도체 메모리 장치 (10) 내에 제공된다. 앞서 언급된 구성 요소들은 이 분야에 숙련된 자들에게 잘 알려져 있고, 그것의 설명은 그러므로 생략된다. 상기 불 휘발성 반도체 메모리 장치 (10)는 명령 레지스터 (command register) (17), 프로그램 콘트롤러 (18), 제 1 및 제 2 고전압 발생기들 (19) 및 (20)으로 구성된 고전압 발생 회로 (21) 및 타이머 (22)를 더 포함한다. 이에 대한 설명은 이하 도 2 및 도 3에 의거하여 상세히 설명된다.

상기 메모리 셀들에 대한 프로그램 동작이 요구될 때, 메모리 장치가 프로그램 모드로 진입하도록 외부로부터, 예를 들면, 마이크로프로세서 (또는, 마이크로콘트롤러), 어드레스 신호들 및 데이터에 의해서 지정된 명령 코드들 (command codes)이 기입 활성화 신호 (write enable signal) (WEB)에 동기되어 연속적으로 소정 사이클 동안 명령 레지스터 (command register) (17)에 기입된다. 상기 명령 레지스터 (17)는 상기 어드레스 신호들 및 데이터 즉, 명령 코드들을 이용하여 프로그램 동작을 알리는 프로그램 활성화 신호 (PGM)를 내부적으로 생성하며, 프로그램 콘트롤러 (18)는 그렇게 생성된 상기 프로그램 활성화 신호 (PGM)에 응답해서 고전압 발생 회로 (21)를 활성화시키기 위한 고전압 활성화 신호 (VPP_en)를 발생한다. 그 다음에, 행 디코더 회로 (13)는 어드레스 버퍼 회로 (12)를 통해서 인가되는 행 어드레스 신호에 관련된 워드 라인을 선택하고, 열 디코더 회로 (14) 및 Y-게이팅 회로 (15)는 그것을 통해서 인가되는 열 어드레스 신호에 관련된 비트 라인을 선택한다.

도 3에 도시된 바와 같이, 상기 프로그램 콘트롤러 (18)로부터의 고전압 활성화 신호 (VPP_en)가 하이 레벨로 활성화될 때 고전압 발생 회로 (21)의 제 1 및 제 2 고전압 발생기들 (19) 및 (20)은 전원 전압보다 높은 레벨을 가지는 고전압들 (VPP1) 및 (VPP2)을 발생하기 시작한다. 상기 고전압 (VPP1)은 행 디코더 회로 (13)를 통해서 선택된 워드 라인으로 공급되는 약 10V의 전압 (이하, 워드 라인 전압이라 칭함)이고, 상기 고전압 (VPP2)은 Y-게이팅 회로 (15) 및 기입 드라이버 회로 (16)를 통해서 상기 선택된 비트 라인으로 공급되는 약 5V의 전압 (이하, 비트 라인 전압이라 칭함)이다. 이와 동시에, 타이머 (22)의 출력 (C)은 상기 고전압 활성화 신호 (VPP_en)가 로우 레벨에서 하이 레벨로 변화될 때 하이 레벨로 활성화되며, 미리 설정된 시간 (상기 고전압들 (VPP1) 및 (VPP2)이 요구되는 전압 레벨들, 예를 들면, 10V 및 5V로 모두 충분히 펌핑될 수 있는 시간)이 경과한 후 자동적으로 로우 레벨로 비활성화된다. 상기 프로그램 콘트롤러 (18)는, 도 3에 도시된 바와 같이, 상기 타이머 (22)의 출력 (C)이 비활성화될 때 기입 드라이버 회로 (16)를 제어하기 위한 제어 신호 (PGMBL)를 발생하며, 이는 상기 기입 드라이버 회로 (16)가 상기 선택된 비트 라인을 기입될 (프로그램될) 데이터 상태에 따라 상기 고전압 (VPP2)으로 구동하게 한다. 소정 시간이 경과한 후 즉, 선택된 메모리 셀에 기입 데이터가 프로그램된 후, 상기 제어 신호 (PGMBL)는 상기 프로그램 콘트롤러 (18)에 의해서 하이 레벨에서 로우 레벨로 비활성화된다.

상술한 바와 같이, 종래 기술에 따른 불 휘발성 반도체 메모리 장치 (10)는 상기 고전압 (VPP2)이 선택된 비트 라인으로 인가되는 시점을 결정하기 위해서 미리 설정된 시간 동안만 활성화되는 신호 (C)를 발생하도록 구현된 타이머 (22)를 구비하고 있다. 종래 기술에 따르면, 상기 타이머 (22)의 출력 활성화 시간은 응용 분야에 따른 전원 전압을 고려하여 고전압 발생 회로 (21)가 요구되는 전압 레벨을 가지는 고전압들을 충분히 발생하는 시점 (즉, 고전압 발생 능력)을 회로 시뮬레이션을 통해서 측정 (계산)한 결과에 따라 결정된다. 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 높은 전원 전압을 이용한 고전압 발생 회로 (21)는 낮은 전원 전압을 이용한 그것보다 빨리 고전압을 발생한다. 그러므로, 종래 기술에 따른 불 휘발성 반도체 메모리 장치 (1)에 구비된 타이머 (22)의 출력 활성화 시간은 낮은 전원 전압을 이용한 고전압 발생 회로 (21)를 기준으로 결정되며, 결과적으로 높은 전원 전압을 이용하는 불 휘발성 반도체 메모리 장치의 프로그램 시간이 불필요하게 길어지는 문제점이 야기된다. 즉, 비록 높은 전원 전압을 이용하는 빠르게 워드 라인 및 비트 라인 전압들을 생성하더라도, 타이머의 출력 인에이블 시간이 낮은 전원 전압을 이용한 고전압 발생 회로 (21) 능력으로 고정되어 있기 때문에 높은 전원 전압을 이용한 불 휘발성 반도체 메모리 장치의 프로그램 시간 손실이 불가피하다.

따라서 본 발명의 목적은 전원 전압에 따라 프로그램 시간이 자동적으로 조정되는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 프로그램 속도를 향상시킬 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 불 휘발성 메모리 셀의 구조를 보여주는 단면도;

도 2는 종래 기술에 따른 불 휘발성 반도체 메모리 장치의 블록도;

도 3은 종래 기술에 따른 프로그램 동작을 설명하기 위한 타이밍도;

도 4는 본 발명에 따른 불 휘발성 반도체 메모리 장치의 블록도;

도 5는 본 발명의 바람직한 실시예에 따른 전압 레벨 감지 회로의 회로도; 그리고

도 6은 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.

*도면의 주요 부분에 대한 부호 설명

2 : 반도체 기판 3 : 소오스 영역

4 : 드레인 영역 6 : 부유 게이트

8 : 제어 게이트

10, 100 : 불 휘발성 반도체 메모리 장치

11, 110 : 메모리 셀 어레이 12, 120 : 어드레스 버퍼 회로

13, 130 : 행 디코더 회로 14, 140 : 열 디코더 회로

15, 150 : Y-게이팅 회로 16, 160 : 기입 드라이버 회로

17, 170 : 명령 레지스터 18, 180 : 프로그램 콘트롤러

21, 210 : 고전압 발생 회로 22 : 타이머

250 : 전압 레벨 감지 회로

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 불 휘발성 반도체 메모리 장치가 제공되며, 상기 장치는 제어 게이트, 소오스 및 드레인을 가지며, 정보를 저장하는 적어도 하나의 불 휘발성 메모리 셀과 및 고전압 활성화 신호에 응답해서 상기 제어 게이트로 인가될 제 1 고전압과 상기 드레인으로 인가될 제 2 고전압을 발생하는 고전압 발생 회로를 포함한다. 게다가, 상기 불 휘발성 반도체 메모리 장치에는, 상기 제 1 및 제 2 고전압들이 각각 요구되는 전압 레벨들로 승압될 때 이를 감지하여 그 감지 결과로서 펄스 신호를 발생하는 전압 레벨 감지 회로 및 상기 펄스 신호에 응답해서 상기 제 2 고전압이 상기 불 휘발성 메모리 셀의 드레인으로 인가되는 시점을 알리는 제어 신호를 발생하는 프로그램 콘트롤러가 제공된다. 더욱이, 상기 불 휘발성 반도체 메모리 장치는 제어 신호에 응답해서 상기 불 휘발성 메모리 셀에 기입될 정보 상태에 따라 상기 불 휘발성 메모리 셀의 드레인을 상기 제 2 고전압으로 구동하는 기입 드라이버를 포함한다.

이와 같은 장치에 의해서, 불 휘발성 반도체 메모리 장치가 프로그램 모드로 진입할 때 전압 레벨 감지 회로는 고전압들, 예를 들면, 약 10V의 워드 라인 전압 및 약 5V의 비트 라인 전압이 요구되는 전압 레벨에 각각 도달할 때를 자동적으로 감지하여 실질적으로 프로그램 동작이 수행되게 한다

이하 본 발명의 실시예가 참조도면들에 의거하여 상세히 설명된다.

도 4를 참조하면, 본 발명의 신규한 불 휘발성 반도체 메모리 장치 (100)에는, 프로그램 동작이 수행될 때 워드 라인 전압 (VPP1)과 비트 라인 전압 (VPP2)의 각 전압 레벨을 검출하기 위한 전압 레벨 감지 회로 (250)가 제공된다. 상기 전압 레벨 검출 회로 (250)는 워드 라인 및 비트 라인 전압들 (VPP1) 및 (VPP2)이 각각 요구되는 전압 레벨로 펌핑될 때 펄스 신호 (HV_OK)를 발생한다. 그렇게 생성된 펄스 신호 (HV_OK)를 이용하여 프로그램 콘트롤러 (180)는 비트 라인 전압 (VPP2)이 선택되는 비트 라인으로 공급되는 시점을 알리는 제어 신호 (PGMBL)를 발생한다. 이러한 제어 스킴에 따르면, 메모리 장치 (100)가 적용되는 응용 분야에서 사용되는 전원 전압 레벨에 관계없이 상기 불 휘발성 반도체 메모리 장치 (100)에 대한 최적의 프로그램 시간을 확보할 수 있다.

이러한 제어 스킴이 NAND 구조로 된 불 휘발성 반도체 메모리 장치에도 적용될 수 있고, 또한 온 칩에서 전원 전압보다 높은 전압을 생성하여 사용하는 불 반도체 메모리 장치 또는 휘발성 반도체 메모리 장치 역시 본 발명에 따른 제어 스킴을 적용할 수 있음은 이 분야에 숙련된 자들에게 자명하다. 비록 본 발명의 바람직한 실시예에 따른 불 휘발성 반도체 메모리 장치가 단지 프로그램 동작으로 제한되어 이하 설명되지만, 본 발명의 제어 스킴이 고전압을 이용하는 다른 동작 모드 예를 들면, 소거 동작, 소거 검증 동작, 프로그램 검증 동작 등에도 모두 적용될 수 있다.

본 발명에 따른 불 휘발성 반도체 메모리 장치 (100)의 블록도가 도 4에 도시되어 있다. 그리고, 도 5는 본 발명의 바람직한 실시예에 따른 전압 레벨 감지 회로 (250)를 보여주는 회로도이다.

도 4에 도시된 상기 메모리 셀 어레이 (110)에는, 행들과 열들의 매트릭스 형태로 노어 구조로 된 불 휘발성 메모리 셀들 (플래시 EEPROM 셀들), 상기 행들을 따라 각각 신장하는 복수 개의 워드 라인들, 그리고 상기 열들을 따라 각각 신장하는 복수 개의 비트 라인들이 제공되며, NOR 구조로 된 메모리 셀들을 구비한 메모리 셀 어레이 (110) 역시 앞서 언급된 미국 특허 공보 제5680349호에 그리고 미국 특허 공보 제5511026호에 게재되어 있다.

행 디코더 회로 (130)는 어드레스 버퍼 회로 (120)를 통해서 인가되는 행 어드레스 신호들에 대응하는 워드 라인을 선택하고, 고전압 발생 회로 (210)로부터 제공되는 고전압 즉, 워드 라인 전압 (VPP1)을 상기 선택된 워드 라인으로 공급한다. 열 디코더 회로 (140) 및 Y-게이팅 회로 (150)는 상기 어드레스 버퍼 회로 (120)를 통해서 인가되는 열 어드레스 신호들에 응답해서 입/출력 구조에 따라, 예를 들면, ×8의 비트 구조를 가지는 경우, 비트 라인들을 선택한다. 기입 드라이버 회로 (160)는 프로그램 콘트롤러 (180)로부터 제어 신호 (PGMBL)가 생성될 때 상기 선택된 워드 라인 및 상기 선택된 비트 라인들에 관련된 메모리 셀들 (또는, 플래시 EEPROM 셀들)에 각각 기입될 데이터에 따라 약 5V의 비트 라인 전압 (VPP2)으로 상기 선택된 비트 라인들을 구동한다.

NOR 구조로 된 메모리 셀들에 대한 프로그램 동작이 요구될 때, 상기 불 휘발성 반도체 메모리 장치 (100)가 프로그램 모드로 진입하도록 외부로부터, 예를 들면, 마이크로프로세서 (또는, 마이크로콘트롤러), 어드레스 신호들 및 데이터에 의해서 지정된 명령 코드들 (command codes)이 기입 활성화 신호 (write enable signal) (WEB)에 동기되어 연속적으로 소정 사이클 동안 명령 레지스터 (command register) (170)에 기입된다. 상기 명령 레지스터 (170)는 상기 어드레스 신호들 및 데이터 즉, 명령 코드들을 이용하여 프로그램 동작을 알리는 프로그램 활성화 신호 (PGM)를 내부적으로 생성하며, 상기 프로그램 콘트롤러 (180)는 그렇게 생성된 상기 프로그램 활성화 신호 (PGM)에 응답해서 상기 고전압 발생 회로 (210)를 활성화시키기 위한 고전압 활성화 신호 (VPP_en)를 발생한다.

상기 고전압 발생 회로 (210)의 제 1 고전압 발생기 (190)는 상기 프로그램 활성화 신호 (VPP_en)에 응답해서 약 10V의 워드 라인 전압 (VPP1)을 생성하기 시작하며, 이와 동시에 그렇게 생성되는 상기 워드 라인 전압 (VPP1)은 상기 행 디코더 회로 (130)를 통해서 상기 선택된 워드 라인으로 공급된다. 제 2 고전압 발생기 (200)는 상기 프로그램 활성화 신호 (VPP_en)에 응답해서 약 5V의 비트 라인 전압 (VPP2)을 생성하기 시작하며, 그렇게 생성된 비트 라인 전압 (VPP2)은 상기 워드 라인 전압 (VPP1)과 달리 기입 드라이버 회로 (160)를 통해서 선택된 비트 라인들로 공급되지 않는다.

계속해서, 상기 전압 레벨 감지 회로 (230)는 제 1 레벨 검출기 (220), 제 2 레벨 검출기 (230) 및 펄스 발생기 (240)로 구성된다. 상기 제 1 레벨 검출기 (220)는 상기 고전압 활성화 신호 (VPP_en)가 생성될 때 상기 제 1 고전압 발생기 (190)의 출력 전압 (VPP1) 레벨이 요구되는 전압 레벨 예를 들면, 10V까지 승압되었는지를 감지한다. 만약 상기 제 1 고전압 발생기 (190)의 출력 전압 즉, 워드 라인 전압 (VPP1)이 10V까지 승압되면, 상기 제 1 레벨 검출기 (220)는 제 1 검출 신호 (VPP1_OK)를 발생한다.

도 5를 참조하면, 상기 제 1 레벨 검출기 (220)는 2개의 저항들 (221) 및 (222), 하나의 NMOS 트랜지스터 (223), 하나의 차동 증폭기 (224), 인버터 (225) 및 NOR 게이트 (226)로 이루어져 있다. 상기 저항들 (221) 및 (222)은 고전압 활성화 신호 (VPP_en)에 따라 스위치 온/오프 되는 NMOS 트랜지스터 (223)를 통해서 제 1 고전압 발생기 (190)의 출력 전압 (VPP1)과 접지 사이에 직렬로 연결된다. 상기 차동 증폭기 (224)의 일 입력 단자 (-)는 상기 저항들 (221) 및 (222)의 접속점 (ND)에 연결되고, 다른 입력 단자 (+)는 레퍼런스 전압 (VREF)에 연결된다. 상기 NOR 게이트 (226)는 상기 차동 증폭기 (224)의 출력 단자에 연결된 일 입력 단자, 상기 인버터 (225)를 통해서 상기 고전압 활성화 신호 (VPP_en)를 받아들이는 다른 입력 단자 및 제 1 검출 신호 (VPP1_OK)를 출력하기 위한 출력 단자를 가진다. 상기 제 2 레벨 검출기 (230)는 제 1 레벨 검출기 (220)와 동일한 회로 구성을 가지며, 그것의 설명은 그러므로 생략된다.

상기 제 1 레벨 검출기 (220)의 동작을 설명하면 다음과 같다. 상기 제 1 레벨 검출기 (220)는 고전압 활성화 신호 (VPP_en)가 하이 레벨로 활성화될 때 레벨 검출 동작을 수행한다. 그 다음에, 상기 차동 증폭기 (224)는 전압 분배기로서 기능하는 저항들 (221) 및 (222)에 의해서 분배된 노드 (ND) 전압이 레퍼런스 전압 (VREF)보다 낮을 때 즉, 상기 워드 라인 전압 (VPP1)이 요구되는 전압 레벨보다 낮을 때, 차동 증폭기 (224)의 출력은 하이 레벨이 된다. 이는 NOR 게이트 (226)가 로우 레벨의 제 1 검출 신호 (VPP1_OK)를 출력하게 한다. 반면에, 상기 워드 라인 전압 (VPP1)이 요구되는 전압 레벨보다 높을 때, 상기 차동 증폭기 (224)의 출력은 로우 레벨이 되며, 이는 상기 NOR 게이트 (226)가 하이 레벨의 제 1 검출 신호 (VPP1_OK)를 출력하게 한다.

상기 제 2 레벨 검출기 (230) 역시 제 1 레벨 검출기 (220)와 동일한 방법으로 제 2 고전압 발생기 (200)의 출력 전압 즉, 비트 라인 전압 (VPP2)이 요구되는 전압 레벨까지 펌핑되는 시점을 감지하여 그 감지 결과로서 제 2 검출 신호 (VPP2_OK)를 발생한다.

다시 도 4를 참조하면, 상기 전압 레벨 감지 회로 (250)의 펄스 발생기 (240)는 상기 고전압 활성화 신호 (VPP_en)가 활성화되는 동안 상기 제 1 및 제 2 레벨 검출기들 (220) 및 (230)으로부터의 제 1 및 제 2 검출 신호들 (VPP1_OK) 및 (VPP2_OK)이 모두 활성화될 때 펄스 신호 (HV_OK)를 발생한다. 즉, 상기 펄스 발생기 (240)는 제 1 및 제 2 고전압 발생기들 (190) 및 (200)에서 대응하는 고전압들이 요구되는 전압 레벨로 각각 펌핑되었을 때 상기 펄스 신호 (HV_OK)를 발생한다. 도 5에 도시된 바와 같이, 상기 펄스 발생기 (240)는 하나의 NAND 게이트 (241) 및 하나의 숏 펄스 발생기 (242)로 구성되며, 상기 숏 펄스 발생기 (242)는 그것의 입력이 하이 레벨에서 로우 레벨로 변화될 때 상기 펄스 신호 (HV_OK)를 발생한다.

도 4에 관련하여, 프로그램 콘트롤러 (180)는 하이 레벨의 프로그램 활성화 신호 (PGM)가 명령 레지스터 (170)로부터 입력될 때 상기 고전압 활성화 신호 (VPP_en)를 발생한다. 소정의 시간이 경과한 후, 즉, 상기 고전압 발생 회로 (210)가 요구되는 전압 레벨을 가지는 전압들 (VPP1) 및 (VPP2)을 각각 발생하기에 충분한 시간이 경과한 후, 상기 프로그램 콘트롤러 (180)는 상기 펄스 신호 (HV_OK)에 응답해서 제어 신호 (PGMBL)를 발생한다. 여기서, 상기 제어 신호 (PGMBL)는 프로그램 동작에서 요구되는 전압 레벨을 가지는 비트 라인 전압 (VPP2)이 선택된 비트 라인들로 전달되는 시점을 알리는 신호이다.

이 실시예에서 알 수 있듯이, 상기 전압 레벨 감지 회로 (250)는 종래의 타이머와 달리 전원 전압에 따라 가변될 수 있는 고전압 발생 시점을 자동적으로 감지하고, 그 감지 결과를 프로그램 콘트롤러 (180)에 알려준다. 이러한 제어 스킴에 따른 불 휘발성 반도체 메모리 장치 (100)에 있어서, 응용 분야에 따라 전원 전압이 가변되더라도 전원 전압에 따른 프로그램 시간 손실이 전압 레벨 감지 회로 (250)를 통해서 방지될 수 있다.

도 6에는, 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도가 도시되어 있다. 이하 본 발명에 따른 프로그램 동작이 이하 참조 도면들에 의거하여 상세히 설명된다.

메모리 셀들에 대한 프로그램 동작이 요구될 때, 불 휘발성 반도체 메모리 장치 (100)가 프로그램 모드로 진입하도록 외부로부터, 예를 들면, 마이크로프로세서 (또는, 마이크로콘트롤러), 어드레스 신호들 및 데이터 즉, 명령 코드들이 명령 레지스터 (170)에 연속적으로 기입된다. 상기 명령 레지스터 (170)는 상기 연속적으로 기입된 어드레스 신호들 및 데이터 즉, 명령 코드들을 이용하여 프로그램 동작을 알리는 프로그램 활성화 신호 (PGM)를 내부적으로 생성하며, 상기 프로그램 콘트롤러 (180)는 그렇게 생성된 상기 프로그램 활성화 신호 (PGM)에 응답해서 고전압 발생 회로 (210)를 활성화시키기 위한 고전압 활성화 신호 (VPP_en)를 발생한다. 그 다음에, 행 디코더 회로 (13)는 어드레스 버퍼 회로 (12)를 통해서 인가되는 행 어드레스 신호에 관련된 워드 라인을 선택하고, 열 디코더 회로 (14) 및 Y-게이팅 회로 (15)는 그것을 통해서 인가되는 열 어드레스 신호에 관련된 비트 라인을 선택한다.

도 6에 도시된 바와 같이, 상기 프로그램 콘트롤러 (180)로부터의 고전압 활성화 신호 (VPP_en)가 하이 레벨로 활성화될 때 상기 고전압 발생 회로 (210)의 제 1 및 제 2 고전압 발생기들 (190) 및 (200)은 전원 전압을 이용하여 펌핑 동작을 수행하기 시작한다. 상기 제 1 고전압 발생기 (190)로부터 생성되는 고전압 즉, 워드 라인 전압 (VPP1)은 행 디코더 회로 (130)를 통해서 선택된 워드 라인으로 공급되는 약 10V의 전압이고, 상기 제 2 고전압 발생기 (200)로부터 생성되는 고전압 즉, 비트 라인 전압 (VPP2)은 Y-게이팅 회로 (150) 및 기입 드라이버 회로 (160)를 통해서 상기 선택된 비트 라인(들)으로 공급되는 약 5V의 전압이다. 이와 동시에, 전압 레벨 감지 회로 (250)는 상기 워드 라인 전압 (VPP1) 및 상기 비트 라인 전압 (VPP2)이 프로그램 동작에서 요구되는 전압 레벨에 각각 도달할 때 이를 감지하여 펄스 신호 (HV_OK)를 발생한다. 즉, 상기 전압 레벨 감지 회로 (250)는 선택된 메모리 셀(들)에 대한 프로그램 동작을 수행할 수 있는 바이어스 조건이 달성되었음을 의미하는 펄스 신호 (HV_OK)를 발생한다.

계속해서, 상기 프로그램 콘트롤러 (180)는 상기 펄스 신호 (HV_OK)에 응답해서 상기 비트 라인 전압 (VPP2)이 선택된 비트 라인(들)으로 전달되는 시점을 알리는 제어 신호 (PGMBL)를 발생한다. 그 결과, 상기 기입 드라이버 회로 (160)는 상기 제어 신호 (PGMBL)에 응답해서 기입될 데이터 상태에 따라 상기 선택된 비트 라인(들)을 상기 비트 라인 전압 (VPP2)으로 구동한다. 즉, 셀 트랜지스터의 제어 게이트에 약 10V의 워드 라인 전압 (VPP1)을 인가하고 그것의 드레인에 약 5V의 비트 라인 전압 (VPP2)을 인가함으로써 선택된 메모리 셀(들)에 대한 실질적인 프로그램 동작이 수행된다. 도 6에 도시된 바와 같이, 소정 시간이 경과한 후 즉, 선택된 메모리 셀에 기입 데이터가 프로그램된 후, 상기 제어 신호 (PGMBL)는 상기 프로그램 콘트롤러 (180)에 의해서 하이 레벨에서 로우 레벨로 비활성화된다. 즉, 프로그램 동작이 완료된다.

앞서 언급된 바와 같이, 프로그램 동작이 수행될 때 약 300mA의 전류가 하나의 플래시 EEPROM 셀을 통해서 흐르기 때문에 프로그램 동작 동안 많은 양의 전류가 소모될 수 있다. 이를 방지하기 위한 방법으로, 예를 들면, ×8의 입출력 구조에 대응하는 기입될 데이터가 소정의 그룹, 예를 들면, 2비트로 이루어지는 그룹들로 분류되고, 그렇게 분류된 그룹들에 각각 대응하도록 제어 신호들이 활성화된다. 즉, 먼저 제 1 그룹의 2비트에 대응하는 제어 신호를 활성화시킨 후 상기 제 1 그룹의 2비트에 대한 프로그램 동작이 수행된다. 그 다음에, 상기 제 1 그룹에 대응하는 제어 신호를 비활성화시킨 후 제 2 그룹의 2비트에 대응하는 제어 신호를 활성화시킨다. 이러한 방법으로 나머지 그룹들에 상응하는 프로그램 동작이 순차적으로 수행될 수 있다.

본 발명에 따른 제어 스킴이 NOR 구조로 된 불 휘발성 반도체 메모리 장치에 적용된 실시예가 앞서 설명되었지만, NAND 구조로 된 불 휘발성 반도체 메모리 장치에도 적용될 수 있고, 또한 온 칩에서 전원 전압보다 높은 전압을 생성하여 사용하는 불 반도체 메모리 장치 또는 휘발성 반도체 메모리 장치 역시 본 발명에 따른 제어 스킴을 적용할 수 있음은 이 분야에 숙련된 자들에게 자명하다. 비록 본 발명의 바람직한 실시예에 따른 불 휘발성 반도체 메모리 장치가 단지 프로그램 동작으로 제한되어 설명되었지만, 본 발명의 제어 스킴이 고전압을 이용하는 다른 동작 모드 예를 들면, 소거 동작, 소거 검증 동작, 프로그램 검증 동작 등에도 모두 적용될 수 있다. 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이며, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

상기한 바와 같이, 불 휘발성 반도체 메모리 장치가 프로그램 모드로 진입할 때 전압 레벨 감지 회로 (250)는 고전압들, 예를 들면, 약 10V의 워드 라인 전압 및 약 5V의 비트 라인 전압이 요구되는 전압 레벨에 각각 도달할 때를 자동적으로 감지하여 실질적으로 프로그램 동작이 수행되게 한다. 이러한 제어 스킴을 상기 장치에 적용함으로써, 종래와 같이 전원 전압을 고려하여 결정되었던 프로그램 시간의 손실이 방지될 수 있다. 즉, 전원 전압에 따른 최적의 프로그램 시간이 보장됨으로써 프로그램 속도가 향상된다.

Claims

제어 게이트, 소오스 및 드레인을 가지며, 정보를 저장하는 적어도 하나의 불 휘발성 메모리 셀과;

제 1 제어 신호에 응답해서 상기 제어 게이트로 인가될 제 1 고전압과 상기 드레인으로 인가될 제 2 고전압을 발생하는 고전압 발생 회로와;

상기 제 1 및 제 2 고전압들이 각각 요구되는 전압 레벨들로 승압될 때 이를 감지하여 그 감지 결과로서 펄스 신호를 발생하는 전압 레벨 감지 회로 및;

상기 펄스 신호에 응답해서 상기 제 2 고전압이 상기 불 휘발성 메모리 셀의 드레인으로 인가되는 시점을 알리는 제 2 제어 신호를 발생하는 프로그램 콘트롤러 및;

상기 제 2 제어 신호에 응답해서 상기 불 휘발성 메모리 셀에 기입될 정보 상태에 따라 상기 불 휘발성 메모리 셀의 드레인을 상기 제 2 고전압으로 구동하는 기입 드라이버를 포함하는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

외부로부터 연속적으로 인가되는 어드레스 및 데이터에 의해서 지정된 명령 코드들에 따라 프로그램 활성화 신호를 발생하는 명령 레지스터를 부가적으로 포함하며, 상기 프로그램 콘트롤러는 상기 프로그램 활성화 신호에 응답해서 상기 제 1 제어 신호를 발생하는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 고전압은 전원 전압보다 높은 레벨을 가지며, 상기 제 1 고전압은 상기 제 2 고전압보다 높은 레벨을 가지는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 전압 레벨 감지 회로는,

상기 제 1 제어 신호에 응답해서 상기 제 1 고전압이 요구되는 전압 레벨까지 높아졌을 때 제 1 검출 신호를 발생하는 제 1 레벨 검출 회로와;

상기 제 1 제어 신호에 응답해서 상기 제 2 고전압이 요구되는 전압 레벨까지 높아졌을 때 제 2 검출 신호를 발생하는 제 2 레벨 검출 회로 및;

상기 제 1 및 제 2 검출 신호들 및 상기 제 1 제어 신호가 모두 활성화될 때 상기 펄스 신호를 발생하는 펄스 발생 회로로 구성되는 불 휘발성 반도체 메모리 장치.
제 4 항에 있어서,

상기 제 1 및 제 2 레벨 검출 회로들 각각은,

대응하는 고전압에 연결된 일단을 가지는 제 1 저항과;

상기 제 1 저항의 타단에 연결된 일단 및 접지된 타단을 가지는 제 2 저항과;

상기 제 1 저항의 타단과 상기 제 2 저항의 일단에 모두 연결된 반전 단자와 레퍼런스 전압을 받아들이는 비 반전 단자 및 출력 단자를 가지는 차동 증폭기 및;

상기 차동 증폭기의 출력 및 인버터를 통해서 인가되는 상기 제 1 제어 신호를 각각 받아들이는 입력 단자들 및 대응하는 검출 신호를 출력하는 출력 단자를 가지는 노어 게이트로 구성되는 불 휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 제 1 및 제 2 레벨 검출 회로들 각각은 상기 제 2 저항의 타단과 접지 사이에 연결되고 상기 제 1 제어 신호에 따라 스위치 온/오프 되는 트랜지스터를 부가적으로 포함하는 불 휘발성 반도체 메모리 장치.
제 4 항에 있어서,

상기 펄스 발생 회로는,

상기 제 1 및 제 2 검출 신호들 및 상기 제 1 제어 신호를 각각 받아들이는 입력 단자들과 출력 단자를 가지는 앤드 게이트 및;

상기 앤드 게이트의 출력이 변화될 때 상기 펄스 신호를 발생하는 숏 펄스 발생기로 구성되는 불 휘발성 반도체 메모리 장치.
복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들 및 상기 비트 라인들의 교차 영역들에 각각 배열된 복수 개의 메모리 셀들을 구비하며, 상기 각 메모리 셀은 제어 게이트, 소오스 및 드레인을 가지며 불 휘발성 정보를 저장하는 메모리 셀 어레이와;

프로그램 동작 동안 행 어드레스 신호들에 대응하는 적어도 하나의 워드 라인을 선택하는 행 선택 회로와;

고전압 활성화 신호에 응답해서 상기 행 선택 회로를 통해서 상기 선택된 워드 라인으로 공급될 워드 라인 전압과 비트 라인 전압을 각각 발생하는 고전압 발생 회로와;

상기 워드 라인 전압과 상기 비트 라인 전압이 각각 요구되는 전압 레벨들로 승압될 때 이를 감지하여 그 감지 결과로서 펄스 신호를 발생하는 전압 레벨 감지 회로와;

열 어드레스 신호들에 대응하는 적어도 하나의 비트 라인을 선택하는 열 선택 회로와;

상기 프로그램 동작의 개시를 알리는 프로그램 활성화 신호에 응답해서 상기 고전압 활성화 신호를 발생하고 소정 시간이 경과한 후 상기 펄스 신호에 응답해서 상기 비트 라인 전압이 상기 선택된 비트 라인으로 인가될 시점을 알리는 제어 신호를 발생하는 프로그램 콘트롤러 및;

상기 제어 신호에 응답해서 상기 선택된 워드 라인 및 비트 라인에 관련된 메모리 셀에 기입될 정보 상태에 따라 상기 선택된 비트 라인을 상기 비트 라인 전압으로 구동하는 기입 드라이버 회로를 포함하는 불 휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 전압 레벨 감지 회로는,

상기 고전압 활성화 신호에 응답해서 상기 워드 라인 전압이 요구되는 전압 레벨까지 높아졌을 때 제 1 검출 신호를 발생하는 제 1 레벨 검출기와;

상기 고전압 활성화 신호에 응답해서 상기 비트 라인 전압이 요구되는 전압 레벨까지 높아졌을 때 제 2 검출 신호를 발생하는 제 2 레벨 검출기 및;

상기 제 1 및 제 2 검출 신호들 및 상기 고전압 활성화 신호가 모두 활성화될 때 상기 펄스 신호를 발생하는 펄스 발생기로 구성되는 불 휘발성 반도체 메모리 장치.
제 8 항에 있어서,

상기 각 메모리 셀은 전기적으로 소거 및 프로그램 가능하며 대응하는 워드 라인에 연결된 제어 게이트, 대응하는 비트 라인에 연결된 드레인, 접지된 소오스 및 부유 게이트를 가지는 불 휘발성 반도체 메모리 장치.
제 8 항에 있어서,

외부로부터 연속적으로 인가되는 어드레스 및 데이터에 의해서 지정된 명령 코드들에 따라 상기 프로그램 활성화 신호를 발생하는 명령 레지스터를 부가적으로 포함하는 불 휘발성 반도체 메모리 장치.