KR101177215B1

KR101177215B1 - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR101177215B1
Application number: KR1020100104853A
Authority: KR
Inventors: 추교수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-26
Filing date: 2010-10-26
Publication date: 2012-08-24
Also published as: US8619476B2; US20120099379A1; TW201218205A; CN102456410B; KR20120043517A; JP5750314B2; JP2012094230A; CN102456410A; TWI539462B

Abstract

반도체 메모리 장치는 비트라인들과 소스 라인 사이에 연결되고 U자형 채널층을 갖는 메모리 스트링들을 포함하는 메모리 블록과, U자형 채널층들로 핫홀을 공급하고, 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 수행하도록 구성된 동작 회로 그룹과, U자형 채널층으로 핫홀이 목표량 이상으로 공급되면 블록 소거 인에이블 신호를 출력하도록 구성된 소거 동작 결정 회로, 및 블록 소거 인에이블 신호에 응답하여 동작 회로 그룹이 소거 동작을 수행하는 시점을 제어하도록 구성된 제어회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory apparatus and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치는 데이터를 저장하기 위한 메모리 소자들을 포함한다. 메모리 소자의 집적도를 높이기 위해서는 메모리 소자의 사이즈를 줄여야 하는데, 반도체 재료나 공정 조건 등의 이유로 인해 메모리 소자의 사이즈를 줄이는데 한계가 있다.

이러한 문제를 해결하기 위하여, 메모리 소자를 3차원 구조로 제조하는 방안이 제안되고 있다. 메모리 소자의 구조가 2차원 구조에서 3차원 구조로 변경됨에 따라 제조 공정과 동작 조건이 달라지기 때문에, 메모리 소자의 동작 조건을 최적의 상태로 설정해야 한다.

본 발명의 실시예는 최상의 동작 조건을 설정하고 그에 따라 반도체 메모리 장치를 동작시킴으로써 반도체 메모리 장치의 동작 특성을 향상시킬 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인들과 소스 라인 사이에 연결되고 채널층을 갖는 메모리 스트링들을 포함하는 메모리 블록과, 채널층들로 핫홀을 공급하고, 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 수행하도록 구성된 동작 회로 그룹과, 채널층으로 핫홀이 목표량 이상으로 공급되면 블록 소거 인에이블 신호를 출력하도록 구성된 소거 동작 결정 회로, 및 블록 소거 인에이블 신호에 응답하여 동작 회로 그룹이 소거 동작을 수행하는 시점을 제어하도록 구성된 제어회로를 포함한다.

소거 동작 결정 회로는 적어도 두 개 이상의 메모리 스트링들의 채널층들로 핫홀이 목표량 이상으로 각각 공급되면 블록 소거 인에이블 신호를 출력하도록 구성될 수 있다.

소거 동작 결정 회로는 메모리 스트링들 중 첫 번째 메모리 스트링, 중간에 위치하는 메모리 스트링 및 마지막 메모리 스트링을 포함하는 3개의 메모리 스트링들의 채널층들로 핫홀이 목표량 이상으로 각각 공급되면 블록 소거 인에이블 신호를 출력하도록 구성될 수 있다.

소거 동작 결정 회로는 핫홀이 채널층으로 유입되는 양에 따라 변하는 비트라인의 전압을 센싱하여 채널층으로 공급되는 핫홀의 양을 판단하도록 구성될 수 있다.

소거 동작 결정 회로는, 기준 전압을 생성하는 기준 전압 생성 회로와, 핫홀의 공급량에 따라 변하는 비트라인의 전압을 기준 전압과 비교하여 채널층으로 공급되는 핫홀의 양을 검출하고, 검출 결과에 따라 스트링 소거 인에이블 신호는 출력하도록 구성된 핫홀 검출 회로, 및 스트링 소거 인에이블 신호에 응답하여 블록 소거 인에이블 신호를 출력하도록 구성된 블록 소거 결정 회로를 포함할 수 있다.

소거 동작 결정 회로는, 기준 전압을 생성하는 기준 전압 생성 회로와, 핫홀의 공급량에 따라 변하는 3개의 메모리 스트링들의 비트라인 전압들과 기준 전압을 비교하여 3개의 메모리 스트링들의 채널층들로 목표량 이상의 핫홀이 각각 공급된 것으로 검출되면 제1 내지 제3 스트링 소거 인에이블 신호들을 출력하도록 구성된 핫홀 검출 회로, 및 제1 내지 제3 스트링 소거 인에이블 신호에 응답하여 블록 소거 인에이블 신호를 출력하도록 구성된 블록 소거 결정 회로를 포함할 수 있다.

동작 회로 그룹은 메모리 스트링에 포함된 메모리 셀들의 워드라인들을 플로팅시킨 상태에서 핫홀이 채널층으로 공급되도록 소스 라인에 핫홀 공급 전압을 인가하도록 구성될 수 있다.

핫홀이 채널층으로 목표량 이상으로 공급되면, 동작 회로 그룹은 소스 라인에 소거 전압을 인가한 후 워드라인들에 접지 전압을 인가하도록 구성될 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 비트라인들과 소스 라인 사이에 연결된 메모리 스트링들의 채널층들로 핫홀을 공급하는 단계와, 채널층으로 공급되는 핫홀의 양과 목표량을 비교하는 단계, 및 채널층으로 핫홀이 목표량 이상으로 공급되면 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하는 단계를 포함한다.

핫홀이 공급됨에 따라 변하는 비트라인의 전압을 기준 전압과 비교하여 핫홀의 양과 목표량을 비교할 수 있다. 비트라인의 전압이 기준 전압보다 높으면 소거 동작이 실시될 수 있다.

메모리 스트링들 중 적어도 두 개 이상의 메모리 스트링들의 채널층들로 핫홀이 목표량 이상으로 각각 공급되면 소거 동작이 실시될 수 있다.

메모리 스트링들 중 첫 번째 메모리 스트링, 중간에 위치하는 메모리 스트링 및 마지막 메모리 스트링을 포함하는 3개의 메모리 스트링들의 채널층들로 핫홀이 목표량 이상으로 각각 공급되면 소거 동작이 실시될 수 있다.

채널층은 U자형의 3차원 구조로 제공될 수 있으며, 5가 불순물이 도핑된 폴리실리콘층으로 이루어질 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 2는 도 1의 회로를 구현한 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 3은 도 2에 도시된 메모리 스트링의 동작을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 소거 동작 결정 회로를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.

도 1을 참조하면, 대표적인 불휘발성 메모리 소자인 NAND 플래시 메모리 소자의 일반적인 메모리 스트링은 드레인이 비트라인(BL)과 연결되는 드레인 셀렉트 트랜지스터(DST), 소스가 소스 라인(SL)과 연결되는 소스 셀렉트 트랜지스터(SST), 셀렉트 트랜지스터들(드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터) 사이에 직렬로 연결된 다수의 메모리 셀들(C1~C8)을 포함한다. 여기서, 메모리 셀들의 개수는 설계에 따라 변경될 수 있으며, 이하에서는 메모리 셀들이 8개인 경우를 예로써 설명하기로 한다.

3차원 구조의 메모리 스트링의 중간에 위치하는 한쌍의 메모리 셀들(C4, C5) 사이에 파이프 트랜지스터(PTr)가 연결된다. 따라서, 셀 스트링에 포함된 메모리 셀들(C1~C8) 중 일부 메모리 셀들(C1~C4)은 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PTr) 사이에 직렬로 연결되어 제1 메모리 그룹을 구성하고, 나머지 메모리 셀들(C5~C8)은 드레인 셀렉트 트랜지스터(DST)와 파이프 트랜지스터(PTr) 사이에 직렬로 연결되어 제2 메모리 그룹을 구성한다.

파이프 트랜지스터(PTr)는 기판에 형성된다. 드레인 셀렉트 트랜지스터(DST)와 제1 메모리 그룹의 메모리 셀들(C1~C4)은 기판으로부터 수직 방향으로 비트라인(BL)과 파이프 트랜지스터(PTr) 사이에 직렬로 배열된다. 소스 셀렉트 트랜지스터(SST)와 제2 메모리 그룹의 메모리 셀들(C5~C8)은 기판으로부터 수직 방향으로 소스 라인(SL)과 파이프 트랜지스터(PTr) 사이에 직렬로 배열된다. 제1 메모리 그룹의 메모리 셀들(C1~C4)과 제2 메모리 그룹의 메모리 셀들(C5~C8)의 수는 동일한 것이 바람직하다. 메모리 셀들(C1~C8)에 수직으로 배열됨에 따라 메모리 셀들(C1~C8)의 채널 방향은 기판과 수직 방향이 된다. 그리고 메모리 스트링의 메모리 셀들(C1~C8)이 제1 및 제2 메모리 그룹들로 나누어짐에 따라, 하나의 스트링에는 기판으로부터 수직한 2개의 수직 채널층을 포함하게 된다.

여기서, 파이프 트랜지스터(PTr)는 제1 메모리 그룹의 메모리 셀들(C1~C4)의 채널 영역과 제2 메모리 그룹의 메모리 셀들(C5~C8)의 채널 영역을 전기적으로 연결시켜주는 동작을 수행한다. 3차원 메모리 스트링을 포함하는 반도체 소자의 구조를 보다 구체적으로 설명하면 다음과 같다.

도 2는 도 1의 회로를 구현한 반도체 소자의 구조를 설명하기 위한 사시도이다. 구체적으로, 도 2는 반도체 메모리 장치의 메모리 어레이에 포함된 메모리 블록의 사시도이며, 메모리 블록은 6ㅧ2개의 각각의 메모리 스트링(MS), 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)를 포함한 경우를 도시한다.

도 2를 참조하면, 메모리 블록에는 복수의 메모리 스트링(MS)이 제공된다. 후술하는 바와 같이, 각 메모리 스트링(MS)은 복수의 전기적으로 재기록이 가능한 메모리 셀들(C1~C8)을 포함하고, 메모리 셀들(C1~C8)은 직렬 연결된다. 메모리 스트링(MS)을 구성하는 메모리 셀들(C1~C8)은 복수의 반도체 층을 적층시켜 형성된다. 각 메모리 스트링(MS)은 채널층(SC), 워드 라인들(WL1-WL8) 및 파이프 게이트(PG)를 포함한다. 채널층(SC)은 U자형의 3차원 구조로 이루어질 수 있으며, 5가 불순물이 도핑된 폴리실리콘층으로 형성될 수 있다.

U자형 채널층(SC)은 행 방향에서 볼 때 U자형으로 형성된다. U자형 채널층(SC)은 반도체 기판(Ba)에 대해 실질적으로 수직방향으로 연장하는 한 쌍의 주상부들(columnar portions) 및 주상부들(CLa, CLb)의 하단부를 연결하도록 형성된 연결부(JP)를 포함한다. 주상부(CLa, CLb)는 원통 기둥형이나 각주형일 수 있다. 또한, 주상부(CLa, CLb)는 기둥형일 수 있다. 여기서, 행 방향은 적층 방향에 직각 방향이고, 후술하는 열 방향은 적층 방향과 행 방향에 직각 방향이다.

U자형 채널층(SC)은 한쌍의 주상부들(CLa, CLb)의 중심축들을 연결하는 선이 열 방향에 평행이도록 배치된다. 또한, U자형 채널층(SC)은 행 방향과 열 방향으로 형성되는 평면에 매트릭스를 형성하도록 배치된다.

각 층의 워드 라인들(WL1~WL8)은 행 방향에 평행으로 연장하는 형태를 갖는다. 각 층의 워드 라인(WL1~WL8)은 서로 절연되고 분리되고 열 방향으로 소정 피치를 갖는 선들로 반복적으로 형성된다. 워드 라인(WL1)은 워드 라인(WL8)과 동일 층에 형성된다. 마찬가지로, 워드 라인(WL2)은 워드 라인(WL7)과 동일 층에, 워드 라인(WL3)은 워드 라인(WL6)과 동일층에, 워드 라인(WL4)은 워드 라인(WL5)과 동일 층에 형성된다.

열 방향으로 동일 위치에 제공되고 행 방향으로 라인을 형성하는 메모리 셀들(C1~C8)의 게이트는 동일한 워드 라인들(WL1~WL8)에 각각 연결된다. 도시되지 않았지만, 각 워드 라인(WL1~WL8)의 행 방향의 단부는 계단형으로 형성된다. 각 워드라인(WL1-WL8)은 행 방향으로 일렬을 이루는 복수의 주상부를 둘러싸도록 형성된다.

워드 라인들(WL1~WL8)과 주상부(CLa, CLb) 사이에 ONO(Oxide-Nitride-Oxide)층(미도시)이 형성된다. ONO층은 주상부(CLa, CLb)에 인접한 터널 절연층, 터널 절연층에 인접한 전하 저장층 및 전하 저장층에 인접한 블록 절연층을 포함한다. 전하 저장층은 종래의 플로팅 게이트와 같이 전하를 축적하는 기능을 한다. 상기 구성을 달리 표현하면, 전하 저장층은 주상부(CLa, CLb) 및 연결부(JP)의 표면 전체를 둘러싸도록 형성되고, 각 워드 라인들(WL1~WL8)은 전하 저장층을 둘러싸도록 형성된다.

드레인 셀렉트 트랜지스터(DST)는 주상 채널층(CLa) 및 드레인 셀렉트 라인(DSL)을 포함한다. 주상 채널층(CLa)은 기판(Ba)에 대해 수직 방향으로 연장하도록 형성된다.

드레인 셀렉트 라인(DSL)은 워드 라인들 중 최상위의 워드 라인(WL8)의 위쪽으로 제공된다. 드레인 셀렉트 라인(DSL)은 행 방향에 평행하게 연장하는 형태를 갖는다. 드레인 셀렉트 라인(DSL)은 소스 셀렉트 라인(SSL)을 사이에 끼도록 열 방향으로 교대하는 소정 피치를 갖는 선들로 반복적으로 형성된다. 드레인 셀렉트 라인(DSL)은 갭이 개재되어 행 방향으로 일렬로 된 복수의 주상 채널층(CLa) 각각을 둘러싸도록 형성된다.

소스 셀렉트 트랜지스터(SST)는 주상 채널층(SLb) 및 소스 셀렉트 라인(SSL)을 포함한다. 소스 셀렉트 라인(SSL)은 워드 라인들 중 최상위 워드 라인(WL1)의 위쪽으로 제공된다. 소스 셀렉트 라인(SSL)은 행 방향에 평행하게 연장하는 형태를 갖는다. 소스 셀렉트 라인(SSL)은 드레인 셀렉트 라인(DSL)을 사이에 끼도록 하는 열 방향으로 소정 피치를 갖는 선들로 반복적으로 형성된다. 소스 셀렉트 라인(SSL)은 갭이 개재되어 행 방향으로 일렬로 된 복수의 주상 채널층(CLb) 각각을 둘러싸도록 형성된다.

파이프 게이트(PG)는 복수의 연결부(JP)의 하부를 덮도록 행 방향 및 열 방향으로 2차원적으로 연장하여 형성된다.

주상 채널층(CLb)은 열 방향으로 인접하여 형성된다. 한 쌍의 주상 재널층(CLb)의 상단부는 소스 라인(SL)과 연결된다. 소스 라인(SL)은 한 쌍의 주상 채널층들(CLb)에 공통으로 연결된다.

비트 라인들(BL)은 주상 채널층들(CLa)의 상단부에 형성되고 플러그(PL)를 통해 주상 채널층(CLa)들과 연결될 수 있다. 각 비트 라인(BL)은 소스 라인(SL) 위쪽으로 배치되도록 형성된다. 각 비트 라인(BL)은 열 방향으로 연장하고 행 방향으로 소정 간격을 갖는 선들로 반복적으로 형성된다.

2차원 구조의 메모리 스트링 구조에서는 소거 동작 시 P웰에 20V정도의 고전압을 인가하면 P웰과 플로팅 게이트 사이의 높은 전압차에 의해 메모리 셀들의 플로팅 게이트에 트랩됐던 전자들이 P웰로 방출되어 메모리 셀들이 소거됐다. 하지만, 3차원 구조의 메모리 스트링에서는 다른 방법으로 소거 동작이 실시된다.

도 3은 도 2에 도시된 메모리 스트링의 동작을 설명하기 위한 단면도이다.

도 3을 참조하면, 도 2에서 설명한 바와 같이, 워드 라인들(WL1~WL8)과 채널층(SC) 사이에 터널 절연층(Tox), 전하 저장층(CT) 및 블록 절연층(Box)을 포함하는 ONO층이 형성된다. 전하 저장층(CT)은 질화막으로 형성될 수 있다.

한편, 채널층(SC)에 충분한 전하가 존재하지 않아 높은 전위차를 발생시킬 수 없기 때문에, 전하 저장층(CT)에 트랩된 전자들이 방출시켜 메모리 셀들을 소거시키기가 어렵다. 충분한 시간이 경과하면 홀페어(Hole-pair)가 형성되어 전하 저장층(CT)의 전자들이 방출될 수 있지만 수 초 이상의 시간이 필요하므로 사용자가 요구하는 스펙을 벗어나게 된다.

이러한 문제점을 해결하고자 강제적으로 소스 라인(SL)과 소스 셀렉트 라인(SSL)에 인가되는 전압을 조절하여 GIDL(gate induced drain leakage) 현상을 발생시키면, 충분한 핫 홀(Hot Hole)이 유입되어 높은 전계를 형성할 수 있으며, 그 결과 전하 저장층(CT)의 전자들이 방출되어 메모리 셀들이 소거될 수 있다.

하지만, 도 2에서 설명한 바와 같이, 3차원 구조로 형성된 메모리 스트링의 경우 U자형 채널 구조에 메모리 셀들이 다층으로 형성되어 있기 때문에, 소거 동작 시 홀의 주입 상태는 여러 가지 변수에 따라 변화할 수 있다. 따라서, 소스 라인(SL)에서 비트라인(BL)까지 핫홀(h)이 채널층(SC) 전체에 분포되는 시점과 핫홀(h)이 채널층(SC)으로 유입되는 양에 따라 소거 동작이 시작되는 시점을 결정해야 소거 동작이 목표 시간 내에 소비 전류를 줄이면서 정상적으로 실시될 수 있다. 상기에서 핫홀(h)이 채널층(SC) 전체에 분포되는 시점은 핫홀(h)이 소스 라인(SL)으로부터 드레인 셀렉트 라인(DSL)으로 둘러싸인 채널층(SC)까지 도달하는 시점으로 판단할 수 있다. 또한, 핫홀(h)이 드레인 셀렉트 라인(DSL)으로 둘러싸인 채널층(SC)까지 도달하는 시점은 채널층(SC)과 연결된 비트라인(BL)의 전위를 측정하여 판단할 수 있다. 이를 보다 구체적으로 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도 4를 참조하면, 반도체 메모리 장치는 메모리 어레이(410), 동작 회로 그룹(420, 430, 440), 제어 회로(450) 및 소거 동작 결정 회로(460)를 포함한다.

메모리 어레이(410)는 다수의 메모리 블록을 포함하고, 각각의 메모리 블록은 비트라인들(BL1,...,BLk,...,BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링을 포함한다. 각각의 스트링은 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들, 파이프 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함한다. 이러한 메모리 블록의 구조는 도 2에서 설명된 메모리 블록의 구조와 동일하므로 구체적인 설명은 생략하기로 한다. 한편, 도 2에서 설명한 바와 같이, 워드라인들(WL1~WL8)이 8개인 경우를 예로써 설명하기로 한다. 하지만, 워드라인의 개수, 즉 적층되는 메모리 셀들의 개수는 설계에 따라 변경될 수 있다.

동작 회로 그룹은 선택된 메모리 블록에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된다. 전압 공급 회로(420), 센싱 회로 그룹(430) 및 열선택 회로(440)를 포함한다.

전압 공급 회로(420)는 제어 회로(450)의 내부 명령 신호(CMDi)와 로우 어드레스 신호(RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL1~WL8), 소스 셀렉트 라인(SSL) 및 소스 라인(SL)으로 공급한다. 이러한 전압 공급 회로(420)는 전압 발생 회로 및 로우 디코더를 포함할 수 있다. 전압 발생 회로는 제어 회로(450)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 발생시킨다. 로우 디코더는 제어 회로(450)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로에서 발생된 동작 전압들을 메모리 어레이(410)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL1~WL8, SSL)과 소스 라인(SL)으로 인가한다.

센싱 회로 그룹(430)은 비트라인들(BL1 내지 BLn)과 연결되는 센싱 회로들을 포함한다. 센싱 회로는 NAND 플래시 메모리 장치에서 사용되는 페이지 버퍼가 될 수 있다. 센싱 회로 그룹(430)은 메모리 셀들에 저장하기 위한 데이터를 임시로 저장하고, 프로그램 동작 시 데이터에 따라서 비트라인들의 전압 레벨을 조절하는 기능을 수행한다. 또한, 센싱 회로 그룹(430)은 리드 동작 시 비트라인들(BL1~BLn)을 통해 메모리 셀들의 문턱전압 레벨들을 센싱하고 센싱 결과에 대응하는 데이터를 임시로 저장한다.

열선택 회로(440)는 메모리 셀들에 저장하기 위하여 외부로부터 입력되는 데이터를 센싱 회로 그룹(430)의 센싱 회로들로 순차적으로 전달한다. 또한, 열선택 회로(440)는 메모리 셀들로부터 독출되어 센싱 회로 그룹(430)의 센싱 회로들에 저장된 데이터를 순차적으로 데이터 라인(DL)으로 출력하는 기능을 수행한다.

소거 동작 결정 회로(460)는 비트라인들(BL1, BLk, BLn)의 전위를 감지하고 메모리 블록에 포함된 메모리 스트링의 채널층(도 3의 SC)에 메모리 셀들을 소거하기 위한 핫홀들이 충분히 유입되었는지를 판단한다. 판단 결과에 따라, 소거 동작 결정 회로(460)는 블록 소거 인에이블 신호(BERASE_EN)를 출력한다. 제어 회로(450)는 블록 소거 인에이블 신호(BERASE_EN)에 응답하여 선택된 메모리 블록의 메모리 셀들을 소거하기 위해 동작 회로 그룹의 전압 공급 회로(430)를 제어한다. 전압 공급 회로(430)는 제어 회로(450)의 제어에 의해 메모리 셀들이 소거될 수 있도록 로컬 라인들(DSL, WL1~WLn, SSL) 및 소스 라인(SL)의 전압을 조절한다.

소거 동작 결정 회로(460)를 보다 구체적으로 설명하면 다음과 같다.

도 5는 도 4에 도시된 소거 동작 결정 회로를 설명하기 위한 블록도이다.

도 5를 참조하면, 소거 동작 결정 회로는 기준 전압 생성 회로(462), 핫홀 검출 회로(464) 및 블록 소거 결정 회로(466)를 포함한다.

기준 전압 생성 회로(462)는 소거 동작 모드에 진입하면 기준 전압(VREF)을 생성한다. 기준 전압(VREF)은 비트라인의 전압과 비교하기 위해 생성된다. 이러한 기준 전압(VREF)은 내부 신호에 따라 변경될 수 있다. 예를 들어, 소거 동작 모드의 진입을 알리는 신호(예, Erase LOGRST)와 함께 바이어스 세팅 신호들(예, Erase DLE, CTLBUS<2:0>)이 기준 전압 생성 회로(462) 내부의 디코더로 입력되면 디코더는 8비트의 출력 신호(예, SEV(7:0>)와 8비트의 반전 출력 신호(예, SEV N<7:0>)를 출력한다. 기준 전압 생성 회로(462) 내부의 기준 전압 출력부는 출력 신호 및 출력 반전 신호, 밴드갭 레퍼런스 전압 및 인에이블 신호(예, REF_DET_EN)에 따라 기준 전압(VREF)을 출력한다. 여기서, 바이어스 세팅 신호(예, CTLBUS<2:0>)에 따라 기준 전압(VREF)의 레벨을 0.6V부터 1.0V까지 500mV 단위로 조절할 수 있다.

핫홀 검출 회로(464)는 소거 동작의 시작 시점을 판단하기 위해 비트라인의 전압(또는 포텐셜)과 기준 전압(VREF)을 비교한다. 즉, 핫홀 검출 회로(464)는 핫홀의 공급량과 목표량을 비교하기 위해 비트라인의 전압과 기준 전압(VREF)을 비교한다. 비교를 위해, 핫홀 검출 회로(464)에는 밴드갭 레퍼런스 전압과 인에이블 신호(예, Erase_DET_EN)가 더 입력될 수 있다. 바람직하게, 핫홀 검출 회로(464)는 메모리 블록과 연결된 비트라인들 중 첫 번째 비트라인(BL1), 중간에 위치한 비트라인(BLk) 및 마지막 비트라인(BLn)의 전압들과 기준 전압(VREF)과 비교한다. 적어도 하나 이상의 비트라인들(BL1, BLk, BLn)과 기준 전압(VREF)을 비교하면, 메모리 블록 내의 채널층들(SC)에 핫홀이 고르게 유입되었는지를 확인할 수 있으며, 선택된 메모리 블록에 포함된 메모리 셀들의 소거 특성을 균일하게 제어할 수 있다.

핫홀 검출 회로(464)는 비트라인의 전압이 기준 전압보다 높은 것으로 검출되면, 즉 채널층에 핫홀이 충분히 유입되었다고 판단되면, 해당 비트라인과 대응하는 스트링 소거 인에이블 신호들(SERASE_EN1, SERASE_EN2, SERASE_EN3)을 출력한다.

블록 소거 결정 회로(466)는 스트링 소거 인에이블 신호들(SERASE_EN1, SERASE_EN2, SERASE_EN3)이 모두 활성화되면 블록 소거 인에이블 신호(BERASE_EN)을 제어 회로로 출력한다. 제어 회로는 블록 소거 인에이블 신호(BERASE_EN)에 응답하여 메모리 블록의 소거 동작이 실시될 수 있도록 동작 회로 그룹을 제어한다.

앞서 설명한 바와 같이, 기준 전압(VREF)의 레벨에 따라 소거 동작이 시작되는 시점이 변경될 수 있기 때문에, 기준 전압(VREF)의 레벨을 설정하는 것이 중요하다. 핫홀 검출 회로(464)가 센싱하는 비트라인의 포텐셜은 메모리 스트링의 채널층(도 3의 SC)으로 유입되는 핫홀(h)의 양에 따라 결정되는데, 핫홀의 양은 메모리 블록 내에 포함된 스트링들의 수, 메모리 어레이(또는 플레인)에 포함된 메모리 블록의 수, GIDL 현상의 발생 정도에 따라 결정된다.

반대로, 소거 동작을 정상적으로 실시하기 위해 필요한 핫홀의 최소 유입량을 알고 있다면, 핫홀의 유입량에 따른 비트라인의 전압도 예측이 가능하다. 따라서, 비트라인의 예측된 전압에 따라 기준 전압(VREF)의 레벨을 조절하면 소거 동작이 시작되는 시점을 정확하게 제어할 수 있다.

핫홀의 유입량은 다음과 같이 예측할 수 있다.

도 2에 도시된 3차원 구조의 메모리 어레이에서 유닛 셀 관점에서의 비트라인 커패시턴스를 구한 후 메모리 블록에 포함된 메모리 스트링 수와 메모리 어레이(또는 플레인)에 포함된 메모리 블록의 수를 곱한다. 그러면, 플레인당 비트라인 커패시턴스가 아래의 수학식 1과 같이 구해진다.

[수학식 1]

BL capacitance/Plane = [BL capacitance/unit Cell] X [String수/Block] X [Block수/Plane]

기준 전압(VREF)이 0.8V로 정해진 경우, GIDL 현상에 의해 비트라인 포텐셜이 0.8V보다 높을 경우 소거 동작을 실시한다.

한편, 소거 동작의 실시 시점을 예측하기 위한 비트라인의 전하량은 아래의 수학식 2에 따라 구해진다.

[수학식 2]

Required Charge Q = [BL capacitance/Plane] X [reference voltage level]

필요한 전체 GIDL 전류는 아래의 수학식 3에 따라 구해진다.

[수학식 3]

Required Total GIDL Current = [Required Charge Q]/[Charging Time]

메모리 스트링당 필요한 GIDL 전류는 아래의 수학식 4에 따라 구해진다.

[수학식 4]

Required Total GIDL Current per SSL = [Required Total GIDL Current] X [SSL/String]

여기서, GIDL 전류는 스트링에 포함된 소스 셀렉트 라인에서 공급해주기 때문, 소스 셀렉트 라인당 필요한 GIDL 전류라고 표기되었다.

GIDL 전류에 따라 채널층으로의 핫홀 주입량이 결정되므로, GIDL 전류에 따라 핫홀 주입량을 예측하고 기준 전압(VREF)의 레벨을 결정할 수 있다.

상기에서 설명한 방법은 본 발명의 이해를 돕기 위해 제시되는 하나의 실시예일 뿐이므로 상기의 방법에 의해서만 기준 전압(VREF)의 레벨을 정할 수 있는 것은 아니다. 즉, 상기의 수식들은 동작 전압, 셀 사이즈 등과 같은 설계 사항에 따라 변경될 수 있다. 따라서, 테스트를 통해 적절한 기준 전압(VREF)을 설정할 수도 있다.

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

도 3, 도 4 및 도 6을 참조하면, 구간(T1~T2)에서 핫홀 공급 동작이 실시된다. 전압 공급 회로(430)는 워드라인들(WL)을 플로팅 상태로 설정하고 소스 셀렉트 라인(SSL)에 접지 전압을 인가한다. 그리고, 소스 라인(SL)에 핫홀 공급 전압(V1)을 인가하면, GIDL 전류에 의해 핫홀들(h)이 채널층(SC)으로 공급된다. 핫홀들(h)에 의해 비트라인(BL)의 전위가 상승한다.

소거 동작 결정 회로(460)는 비트라인의 전위를 센싱하여 채널층(SC)으로 목표량의 핫홀들(h)이 공급되었는지를 판단한다. 센싱된 비트라인의 전위에 따라 목표량 이상의 핫홀들(h)이 채널층(SC)으로 주입되었다고 판단되면, 소거 동작 결정 회로(460)는 블록 소거 인에이블 신호(BERASE_EN)를 제어 회로(450)로 출력한다.

구간(T3~T5)에서 블록 소거 인에이블 신호(BERASE_EN)에 따라 제어 회로(450)는 소스 셀렉트 라인(SSL)이 플로팅 상태가 되고 소스 라인(SL)에 소거 전압(V2)이 인가되도록 전압 공급 회로(420)를 제어한다. 소거 전압(V2)이 인가되면 플로팅 상태의 소스 셀렉트 라인(SSL)과 워드라인들(WL1~WL8)의 전압이 커패시터 커플링 현상에 의해 상승한다.

이어서, 구간(T6) 동안 전압 공급 회로(420)가 워드라인들(WL1~WL8)에 접지 전압을 인가하면 워드라인들(WL1~WL8)과 채널층(SC) 사이의 전압차가 충분히 크게 증가하여, 전하 저장층(CT)에 트랩된 전자들이 채널층(SC)으로 방출된다. 이후, 구간(T7)에서 소거 전압(V1)의 공급을 중단하고, 소거 동작이 완료된다.

100 : 기판 102 : 파이프 게이트 절연막
104 : 파이프 게이트 도전층 112a~112d, 134, 140 : 도전층
130A, 130B : 수직 채널층 130C : 파이프 채널층

Claims

비트라인들과 소스 라인 사이에 연결는 채널층을 갖는 메모리 스트링들을 포함하는 메모리 블록;
상기 채널층들로 핫홀을 공급하고, 상기 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 수행하도록 구성된 동작 회로 그룹;
상기 채널층으로 상기 핫홀이 목표량 이상으로 공급되면 블록 소거 인에이블 신호를 출력하도록 구성된 소거 동작 결정 회로; 및
상기 블록 소거 인에이블 신호에 응답하여 상기 동작 회로 그룹이 상기 소거 동작을 수행하는 시점을 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 소거 동작 결정 회로는 적어도 두 개 이상의 메모리 스트링들의 채널층들로 상기 핫홀이 목표량 이상으로 각각 공급되면 상기 블록 소거 인에이블 신호를 출력하도록 구성된 반도체 메모리 장치.
제 1 항에 있어서,
상기 소거 동작 결정 회로는 상기 메모리 스트링들 중 첫 번째 메모리 스트링, 중간에 위치하는 메모리 스트링 및 마지막 메모리 스트링을 포함하는 3개의 메모리 스트링들의 채널층들에 상기 핫홀이 목표량 이상으로 각각 공급되면 상기 블록 소거 인에이블 신호를 출력하도록 구성된 반도체 메모리 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 소거 동작 결정 회로는 상기 핫홀이 상기 채널층으로 유입되는 양에 따라 변하는 비트라인의 전압을 센싱하여 상기 채널층으로 공급되는 상기 핫홀의 양을 판단하도록 구성된 반도체 메모리 장치.
제 1 항에 있어서, 상기 소거 동작 결정 회로는,
기준 전압을 생성하는 기준 전압 생성 회로;
상기 핫홀의 공급량에 따라 변하는 상기 비트라인의 전압을 상기 기준 전압과 비교하여 상기 채널층으로 공급되는 핫홀의 양을 검출하고, 검출 결과에 따라 스트링 소거 인에이블 신호는 출력하도록 구성된 핫홀 검출 회로; 및
상기 스트링 소거 인에이블 신호에 응답하여 상기 블록 소거 인에이블 신호를 출력하도록 구성된 블록 소거 결정 회로를 포함하는 반도체 메모리 장치.
제 3 항에 있어서, 상기 소거 동작 결정 회로는,
기준 전압을 생성하는 기준 전압 생성 회로;
상기 핫홀의 공급량에 따라 변하는 상기 3개의 메모리 스트링들의 비트라인 전압들과 상기 기준 전압을 비교하여 상기 3개의 메모리 스트링들의 상기 채널층들로 목표량 이상의 핫홀이 각각 공급된 것으로 검출되면 제1 내지 제3 스트링 소거 인에이블 신호들을 출력하도록 구성된 핫홀 검출 회로; 및
상기 제1 내지 제3 스트링 소거 인에이블 신호에 응답하여 상기 블록 소거 인에이블 신호를 출력하도록 구성된 블록 소거 결정 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 동작 회로 그룹은 상기 메모리 스트링에 포함된 메모리 셀들의 워드라인들을 플로팅시킨 상태에서 상기 핫홀이 상기 채널층으로 공급되도록 상기 소스 라인에 핫홀 공급 전압을 인가하도록 구성된 반도체 메모리 장치.
제 7 항에 있어서,
상기 핫홀이 상기 채널층으로 목표량 이상으로 공급되면, 상기 동작 회로 그룹은 상기 소스 라인에 소거 전압을 인가한 후 상기 워드라인들에 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
제 1 항에 있어서,
상기 채널층이 U자형의 3차원 구조로 이루어진 반도체 메모리 장치.
제 1 항 또는 제 9 항에 있어서,
상기 채널층이 5가 불순물이 도핑된 폴리실리콘층으로 이루어진 반도체 메모리 장치.
비트라인들과 소스 라인 사이에 연결된 메모리 스트링들의 채널층들로 핫홀을 공급하는 단계;
상기 채널층으로 공급되는 상기 핫홀의 양과 목표량을 비교하는 단계; 및
상기 채널층으로 상기 핫홀이 상기 목표량 이상으로 공급되면 상기 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 11 항에 있어서,
상기 핫홀이 공급됨에 따라 변하는 상기 비트라인의 전압을 기준 전압과 비교하여 상기 핫홀의 양과 목표량을 비교하는 반도체 메모리 장치의 동작 방법.
제 12 항에 있어서,
상기 비트라인의 전압이 상기 기준 전압보다 높으면 상기 소거 동작이 실시되는 반도체 메모리 장치의 동작 방법.
제 11 항에 있어서,
상기 메모리 스트링들 중 적어도 두 개 이상의 메모리 스트링들의 채널층들로 상기 핫홀이 목표량 이상으로 각각 공급되면 상기 상기 소거 동작이 실시되는 반도체 메모리 장치의 동작 방법.
제 11 항에 있어서,
상기 메모리 스트링들 중 첫 번째 메모리 스트링, 중간에 위치하는 메모리 스트링 및 마지막 메모리 스트링을 포함하는 3개의 메모리 스트링들의 채널층들로 상기 핫홀이 목표량 이상으로 각각 공급되면 상기 소거 동작이 실시되는 반도체 메모리 장치의 동작 방법.