CN1879175B - 基于非易失性存储器单元的行为的编程方法 - Google Patents

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Abstract

该用于编程一组存储器单元的处理是修改基于该等存储器单元的行为编程处理得以改进。例如，施加一组编程脉冲到一组快闪存储器单元的字线。对哪些存储器单元较易编程和哪些存储器单元较难编程作出判定。可基于哪些存储器单元较易编程和哪些存储器单元较难编程的所述判定来调整位线电压(或其它参数)。接着将藉由所述调整的位线电压(或其它参数)继续所述编程处理。

Description

基于非易失性存储器单元的行为的编程方法
技术领域
本发明一般涉及用于编程存储器装置的技术。
背景技术
半导体存储器装置在各种电子装置中的使用变得越来越普遍。例如，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是其中最普遍的非易失性半导体存储器。
典型EEPROM和快闪存储器利用一具有提供于半导体衬底中的沟道区域上方且与沟道区域相绝缘的浮动栅极的存储器单元。沟道区域位于源极区与漏极区之间的P阱中。一控制栅极提供于浮动栅极上方且与浮动栅极相绝缘。存储器的阈值电压由保持于浮动栅极上的电荷量来控制。即，浮动栅极上的电荷电平确定了在接通存储器单元之前必须施加到控制栅极以容许其源极与漏极之间传导的最小电压量。
某些EEPROM和快闪存储器装置具有用于存储两个范围内电荷的浮动栅极，且因此可在两状态之间编程/擦除存储器单元。当编程EEPROM或快闪存储器装置时，施加编程电压到控制栅极并将位线接地。将来自沟道的电子注入浮动栅极中。当电子在浮动栅极中聚集时，浮动栅极被负充电且存储器单元的阈值电压上升。
通常，将施加到控制栅极的编程电压作为一连串脉冲来施加。脉冲的量值随着每一连续脉冲而增加预定步距(step size)(如0.2V)。在脉冲之间的周期中进行校验操作。即，在每一编程脉冲之间读取正被并行编程的一组群组()单元中的每一单元的编程电平以判定其是否等于或大于校验电平，其中所述一组群组单元中的每一单元被编程到所述校验电平。校验编程的一种方法为在特定比较点处测试传导。例如，通过使位线电压自0上升到Vdd(如2.5伏)以停止那些单元的编程处理来锁定经校验以被充分编程的单元。在某些状况下，将限制脉冲的数目(如20个脉冲)，且如果给定存储器单元未由最后脉冲完全编程，那么产生错误。在某些实施中，在编程之前擦除(在区块或其它单元中)存储器单元。可在于2003年3月5日申请的题为“Self Boosting Technique”的美国专利申请案第10/379,068号，和于2003年7月29日申请的题为“Detecting OverProgrammed Memory”的美国专利申请案第10/629,068号中发现关于编程的更多信息，其中两个申请案的全文以引用的方式并入本文中。
图1展示了施加到快闪存储器单元的控制栅极的编程电压信号Vpgm。编程电压信号Vpgm包括量值随时间而增加的一连串脉冲。在编程脉冲的开始，将待编程的所有单元的位线(如连接到漏极的位线)接地，因此产生自栅极到沟道的Vpgm-0V的电压差异。一旦单元达到目标电压(通过编程校验)，个别位线电压就上升到Vdd，使得存储器单元处于编程禁止模式(如对所述单元的编程停止)中。明显地，与较慢编程的单元相比，较快编程的单元较早达到此条件。例如，图1展示了较快单元的位线电压在较慢单元的位线电压之前上升到Vdd。
通过在装置内识别多个、区别的阈值电压范围来实施多位或多状态快闪存储器单元。每一区别的阈值电压范围对应于数据字节的预定值。编程到存储器单元的数据与所述单元的阈值电压电平之间的特定关系取决于单元所采取的数据编码机制。例如，美国专利第6,222,762号和美国专利申请案第10/461,244号(于2003年6月13日申请，题为“Tracking Cells For A Memory System”)描述了用于多状态快闪存储器单元的各种数据编码机制，其两者的全文以引用的方式并入本文中。
为达到多状态单元的适当数据存储，多状态存储器单元的阈值电压电平的多个范围应彼此分离足够范围使得可以明确的方式编程或擦除存储器单元的电平。此外，我们建议紧密阈值电压分布。为达到紧密阈值电压分布，通常已使用较小编程步骤，因此更加缓慢地编程单元的阈值电压。
一组存储器单元的自然阈值电压分布为当存储器单元接收相同的一个或一个以上脉冲时所获得的阈值电压分布。图2描绘了自然阈值电压分布W(自然VTH)。自然阈值电压分布反映了较大数目的存储器单元的自然物理和电学变化。存在引起所述变化的许多因素，诸如活性层(单元宽度)大小、沟道长度、穿隧氧化物厚度、穿隧氧化物局部变薄、浮动栅极的形状、内多晶硅ONO的厚度，和源极漏极重叠区域等等。使实体上越来越小且数目上越来越大的这些单元相互等同为一挑战。随着装置变得越来越小且更多状态用于多状态单元中，自然阈值分布变宽且对更紧密阈值分布的需要增加。随着自然阈值电压分布变宽，需要更多编程步骤来获得所需的紧密阈值电压分布。当使用更多编程步骤时，需要更多时间用于编程。从消费者观点来看，其意味着使用此存储器存储的数码相机或其它装置运作更慢。因此，存在增加编程速度的需要。
发明内容
粗略地描述的本发明是关于用于编程存储器装置的技术。通过基于所述存储器单元的行为而调适编程处理来改进用于编程存储器装置的处理。
本发明的一实施例包括基于非易失性存储元件的行为将一组非易失性存储元件分类为三个群组或个三群组以上，且包括为每一群组使用不同编程条件来编程所述非易失性存储元件。
本发明的另一实施例包括对非易失性存储元件施加初始编程到至少一非易失性存储元件达到目标阈值为止。随后基于未达到目标阈值的至少一子组非易失性存储元件的行为来调整编程。
一实例实施例包括一组非易失性存储元件、一组与非易失性存储元件连通的控制线和一与控制线连通的控制电路。控制电路导致了上述步骤的性能。
在一变化中，非易失性存储元件的基于行为的分类包括施加一个或一个以上非零源极电压到所述组非易失性存储元件。当施加非零源极电压时，所述组非易失性存储元件的阈值电压的特征在于：施加一个或一个以上正电压到非易失性存储元件的控制栅极并判定非易失性存储元件是否处于接通状态。判定非易失性存储元件是否处于接通状态提供了非易失性存储元件是否具有大于负电压比较点的阈值电压的指示。
在另一变化中，非易失性存储元件的基于行为的分类包括对非易失性存储元件的位线充电、施加控制栅极信号和让位线放电。非易失性存储元件的随后编程包括基于位线的一子组如何放电来调整所述位线电压。
将从以下描述中更清晰地看出本发明的这些和其它目标和优点，其中已结合附图在以下描述中陈述了本发明的优选实施例。
附图说明
图1描绘了在示范性编程处理期间一字线和多个位线上的信号。
图2描绘了样本存储器单元的自然电压分布的实例。
图3为NAND串的俯视图。
图4为NAND串的等效电路图。
图5为NAND串的横截面图。
图6为一非易失性存储器系统的一实施例的方框图，其中本发明的各种方面实施于所述非易失性存储器系统中。
图7说明存储器阵列的组织的实例。
图8描绘了列控制电路的一部分。
图9描绘了多状态存储器单元的存储器单元阈值分布。
图10为一流程图，其描述了用于基于一个或一个以上存储器单元的行为来调适编程操作的处理的一实施例。
图11描绘了在示范性编程处理期间字线和位线上的信号。
图11A描绘了在第二示范性编程处理期间字线和位线上的信号。
图12描绘了在擦除之后和在一个或一个以上编程脉冲之后的电压分布的实例。
图13为一流程图，其描述了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的一实施例。
图14描绘了在擦除之后和在一个或一个以上编程脉冲之后的电压分布的实例。
图15为一流程图，其描述了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的一实施例。
图16描绘了在擦除之后和在一个或一个以上编程脉冲之后的电压分布的实例。
图17描绘了NAND串。
图18为一流程图，其描述了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的一实施例。
图19为说明位线电压(Vbl)对时间的图表。
图20为一流程图，其描述了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的一实施例。
图21描绘了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的另一实施例。
图22和23为流程图，其描述了可用于图21的实施例的编程处理的一实例。
图24描绘了与图21-23相关的各种实施例的值的实例。
具体实施方式
适于实施本发明的快闪存储器系统的一实例使用「与非」(NAND)结构，其包括在两个选择栅极之间串联排列多个晶体管。串联的晶体管和选择栅极称为NAND串。图3为展示一NAND串的俯视图。图4为其等效电路。图3和4中所描述的NAND串包括串联且夹于第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过施加适当电压到控制栅极120CG来控制选择栅极120。通过施加适当电压到控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中的每一个均具有一控制栅极和一浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包括控制栅极102CG和浮动栅极102FG。晶体管104包括控制栅极104CG和浮动栅极104FG。晶体管106包括控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。
图5提供上述NAND串的横截面图。如图5中所描绘，NAND串的晶体管(也称为单元或存储器单元)形成于P阱区域140中。每一晶体管包括一由控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成的堆叠栅极结构。浮动栅极形成于氧化膜的顶部上的P阱的表面上。控制栅极位于浮动栅极上方，其中一内多晶硅(inter-polysilicon)介电层将控制栅极与浮动栅极分离开。注意，图5似乎描绘了晶体管120和122的控制栅极和浮动栅极。然而，对于晶体管120和122而言，控制栅极和浮动栅极连接在一起。存储器单元(100、102、104、106)的控制栅极形成字线。N+扩散层130、132、134、136和138在邻近单元之间是共享的，藉此使所述单元彼此串联连接以形成NAND串。这些N+扩散层形成每一单元的源极和漏极。例如，N+扩散层130充当晶体管122的漏极和晶体管106的源极，N+扩散层132充当晶体管106的漏极和晶体管104的源极，N+扩散区域134充当晶体管104的漏极和晶体管102的源极，N+扩散区域136充当晶体管102的漏极和晶体管100的源极，且N+扩散层138充当晶体管100的漏极和晶体管120的源极。N+扩散层126连接到NAND串的位线，同时N+扩散层128连接到多个NAND串的共同源极线。
注意，尽管图3-5展示了NAND串中的四个存储器单元，但仅将使用四个晶体管提供作为一实例。一NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，某些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元等等。本文的讨论并不限制NAND串中的存储器单元的任何特定数目。
每一存储器单元可存储以模拟或数字形式所表示的数据。当存储一位数字数据时，将存储器单元的可能阈值电压的范围划分为被分配为逻辑数据″1″和″0″的两个范围。在NAND型快闪存储器的一实例中，在擦除存储器单元之后电压阈值为负且将其界定为逻辑″1″。在编程操作之后的阈值电压为正且将其界定为逻辑″0″。当阈值电压为负并试图进行读取时，存储器单元将接通以指示正在存储逻辑一。当阈值电压为正并试图进行读取操作时，存储器单元将不接通，其指示存储了逻辑零。存储器单元也可存储多电平的信息，例如，因此存储多位的数字数据。在存储多电平数据的状况下，将可能阈值电压范围划分为存储电平的数目。例如，如果存储四个电平的信息，那么将存在分配给数据值″11″、″10″、″01″和″00″的四个阈值电压范围。在NAND型存储器的一实例中，在擦除操作之后的阈值电压为负且将其界定为″11″。正阈值电压用于状态″10″、″01″和″00″。
NAND型快闪存储器和其操作的相关实例提供于以下美国专利/专利申请案中(所有案的全文均以引用的方式并入本文中)：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号和美国专利申请案第09/893,277号(出版号US2003/0002348)。其它类型的快闪存储器装置也可用于本发明。例如，以下专利描述了「或非」(NOR)型快闪存储器且其全文以引用的方式并入本文中：美国专利第5,095,344号；第5,172,338号；第5,890,192号和第6,151,248号。快闪存储器类型的另一实例见于美国专利第6,151,248号中，所述案的全文以引用的方式并入本文中。
图6为可用于实施本发明的快闪存储器系统的一实施例的方框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310，和P阱控制电路308来控制。列控制电路304连接到存储器单元阵列302的位线以用于读取存储于存储器单元中的数据，用于在编程操作期间判定存储器单元的状态，且用于控制位线的电位电平以促使编程或禁止编程。行控制电路306连接到字线以选择字线中的一个来施加读取电压、施加编程电压且施加擦除电压。C源极控制电路310控制连接到存储器单元的共同源极线(在图7中标记为″C源极″)。P阱控制电路308控制P阱电压。
存储于存储器单元中的数据由列控制电路304读出并经由数据输入/输出缓冲器312而输出到外部I/O线。待存储于存储器单元中的编程数据经由外部I/O线而输入到数据输入/输出缓冲器312并被传送到列控制电路304。外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据输入到控制器318。命令数据告知快闪存储器要求何种操作。输入命令传送到状态机316，其控制列控制电路304、行控制电路306、c源极控制电路310、P阱控制电路308和数据输入/输出缓冲器312。状态机316也可输出快闪存储器的诸如就绪(READY)/繁忙(BUSY)或通过(PASS)/故障(FAIL)的状态数据。
控制器318连接到或可连接到诸如个人计算机、数码相机、个人数字助理等主机系统。控制器318与主机连通以接收来自主机的命令、接收来自主机的数据、提供数据到主机和提供状态信息到主机。控制器318将来自主机的命令转换成可由与状态机316连通的命令电路314理解并执行的命令信号。控制器318通常含有用于被写入存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。
一示范性存储器系统包含一包括控制器318的集成电路和一个或一个以上集成电路芯片，每一集成电路芯片含有一存储器阵列和相关联的控制、输入/输出和状态机电路。趋势为将系统的存储器阵列和控制器电路共同集成于一个或一个以上集成电路芯片上。可将存储器系统具体化为主机系统的部分或可将其包括于可移除地插入主机系统的存储卡(或其它封装)中。此可移除卡可包括整个存储器系统(如包括控制器)或仅包括一(多个)存储器阵列和相关联的外围电路(其中控制器嵌入主机中)。因此，控制器可嵌入主机中或包括于可移除存储器系统中。
参看图7，其描述了存储器单元阵列302的实例结构。作为一实例，其描述了分割为1024个区块的NAND快闪EEPROM。同时擦除存储于每一区块中的数据。在一实施例中，区块为同时被擦除的单元的最小单位。在此实例的每一区块中，存在划分为偶数列和奇数列的8,512个列。位线也划分为偶数位线(BLe)和奇数位线(BLo)。图7展示了串联连接以形成NAND串的四个存储器单元。尽管展示在每一NAND串中包括四个单元，但可使用多于或少于四个存储器单元。NAND串的一端子经由第一选择晶体管SGD而连接到相应位线，且另一端子经由第二选择晶体管SGS而连接到c源极。
在读取和编程操作期间，同时选择4,256个存储器单元。所选的存储器单元具有相同字线和同类位线(如偶数位线或奇数位线)。因此，可同时读取或编程532个字节的数据。数据的这些同时读取或编程的532个字节形成一逻辑页。因此，一个区块可存储至少八个逻辑页(四个字线，各自具有奇数和偶数页)。当每一存储器单元存储两位数据(如多电平单元)时，一个区块存储16个逻辑页。其它大小的区块和页也可用于本发明。此外，不同于图6和图7的结构的结构也可用于实施本发明。
通过使P阱上升到擦除电压(如20伏)并将所选区块的字线接地来擦除存储器单元。源极和位线是浮动的。可在整个存储器阵列、单独区块或另一单元单位上执行擦除。电子从浮动栅极传送到P阱区域且阈值电压变为负的。
在读取和校验操作中，将选择栅极(SGD和SGS)和未选的字线(如WL0、WL1和WL3)上升到读取通过电压(如4.5伏)以使晶体管作为通过栅极而运作。所选字线(如WL2)连接到一电压，为每一读取和校验操作指定所述电压的电平以判定所涉及的存储器单元的阈值电压是否已达到此电平。例如，在对两个电平存储器单元的读取操作中，可将所选字线WL2接地使得检测阈值电压是否大于0V。在对两个电平存储器单元的校验操作中，所选字线WL2连接到2.4V，例如，使得校验阈值电压是否已达到至少2.4V。源极和P阱处于零伏。将所选位线(BLe)预充电到如0.7V的电平。如果阈值电压高于字线上的读取或校验电平，那么所涉及的位线(BLe)的电位电平由于非导电存储器单元而维持高电平。另一方面，如果阈值电压低于读取或校验电平，那么所涉及的位线(BLe)的电位电平由于导电存储器单元(M)而降到如小于0.5V的低电平。因此，由一连接到位线的读出放大器(sense amplifier)来检测存储器单元的状态。
根据此项技术领域中的已知的技术来执行上述擦除、读取和校验操作。因此可由所属领域的技术人员来改变所解释的许多细节。
图8为图6中列控制电路304的部分的示意性方框图。在列控制电路304中，每两个位线配置一数据存储电路440，其包括一偶数字位线BLe和一奇数字位线BLo。在列控制电路304中，也可为数据存储电路440配置一读出放大器以将数据写入存储器单元和从存储器单元读取数据。
参看图8，连接一n沟道MOS晶体管442以用于数据存储电路440与偶数字位线BLe之间的列选择。连接另一n沟道MOS晶体管444以用于数据存储电路440与奇数字位线BLo之间的列选择。
选择偶数字位线BLe或奇数字位线BLo以控制写入数据或读取数据的操作。更具体而言，当信号evenBL为逻辑电平1且信号oddBL为逻辑电平0时，且使得MOS晶体管442导电以选择偶数字位线BLe，其随后连接到数据存储电路440。另一方面，当信号evenBL为逻辑电平0且oddBL为逻辑电平1时，使得晶体管444导电以选择奇数字位线BLo，其随后连接到数据存储电路440。注意，将信号evenBL施加到通过偶数字位线连接的用于列选择的所有n沟道MOS晶体管，而将信号oddBL施加到连接到奇数字位线的用于列选择的n沟道MOS晶体管。
每一数据存储电路440包括三个二进制数据存储区DS1、DS2和DS3。存储区DS1经由内部数据输入/输出线而连接到数据输入/输出312并存储一待写入的外部输入数据或一待外部输出的读出数据。数据存储区DS2存储一用于在写入操作之后确认-存储器单元的阈值的写入校验操作的检测结果。数据存储区DS3在写入或读取存储器单元的数据时暂时存储一存储器单元的数据。在其它实施例中，数据存储区也可具有其它功能。在各种实施例中，DS1、DS2、DS3可为存储器单元、一个或一个以上寄存器，或其它任何可存储信息的装置的部分。在一实施例中，DS1、DS2和DS3各自均为一位。在其它实施例中，一个或一个以上DS1、DS2和DS3可存储多个位。
注意，图8展示了偶数/奇数位线配置。然而，本发明可用于许多不同位线配置，诸如其中每一位线具有其自身的读出放大器和/或数据存储的配置。在某些适于实施本发明的配置中，所有位线编程于一通路(pass)中，而非于奇数或偶数通路中。例如，见2002年9月24日申请的题为“Highly Compact Non-Volatile Memory and Method Thereof”的美国专利申请案第10/254,483号，所述案的全文以引用的方式并入本文中。
图9说明存储两位数据(例如四个数据状态)的存储器单元的阈值电压分布。在一实施例中，分布460表示处于擦除状态(如存储″11″)的具有负阈值电压电平的单元的阈值电压分布。分布462表示存储″10″的单元的阈值电压分布。分布464表示存储″00″的存储器单元的阈值电压分布。分布466表示存储″01″的单元的阈值电压分布。在其它实施例中，每一分布可对应于不同于上述的数据状态。此外，本发明可用于存储两个以上位的存储器单元。
在一实施例中，可将处于擦除状态(分布460)的存储器单元编程到任何编程状态(分布462、464或466)。在另一实施例中，根据两步骤方法(two-step methodology)来编程处于擦除状态的存储器单元。在此两步骤方法中，存储于一数据状态中的每一位对应于不同逻辑页。即，存储于存储器单元中的每一位具有不同逻辑页地址，其关于下逻辑页和上逻辑页。例如，在状态″10″中，″1″存储用于下逻辑页且″0″存储用于上逻辑页。在第一编程步骤中，根据待编程到下逻辑页的位来设定单元的阈值电压电平。如果所述位为逻辑″1″，那么由于其因较早擦除而处于适当状态中而不改变阈值电压。然而，如果所述位待编程到逻辑″0″，那么单元的阈值电平增加到阈值电压分布462中。在第二编程步骤中，根据待编程到上逻辑页的位来设定单元的阈值电压电平。如果上逻辑页位将为逻辑″1″，那么由于单元处于对应于阈值电压分布460或462(两者均载有上页位″1″)的状态的一者而不发生进一步编程。如果上逻辑页位将为逻辑″0″且第一步骤导致单元仍处于对应于阈值460的擦除状态，那么编程处理的第二步骤包括使阈值电压上升到阈值分布466中。如果上逻辑页位将为逻辑″0″且由于第一编程步骤而已将单元编程到对应于阈值分布462的状态，那么编程处理的第二步骤包括使阈值电压上升到阈值分布464中。两步骤处理仅为用于编程多状态存储器的方法的一实例。可使用包括一步骤处理或两个以上步骤的很多其它方法。尽管图8展示了四个状态(两位)，但本发明也可用于其它多状态结构，包括所述包括八个状态、十六个状态、三十二个状态和其它的多状态结构。
图10为一流程图，其描述了用于基于一个或一个以上存储器单元的行为来调适编程处理的处理的一实施例。在一实施例中，用于调适编程处理的行为是关于可编程性，例如，可如何快或如何慢地编程存储器单元，如何难或如何容易地编程存储器单元，或可编程性的其它方面。此外，也可使用其它行为方面。
在步骤500中执行初始编程。例如，如果如上所述使用编程脉冲，那么施加一或小数目的编程脉冲到字线(如控制栅极)。在步骤502中检测正被编程的各种存储器单元的行为。可查询许多不同类型的行为数据。在步骤504中，基于所检测的存储器单元行为来调整编程处理。在步骤506中，使用关于步骤504所描述的调整来完成存储器处理。
本发明可使用各种类型的行为数据来调整编程。可使用的行为数据的一实例为速度，其中存储器单元可调整其阈值电压(编程速度)。在其它实施例中，也可使用其它行为数据。如果已知哪个单元编程快和哪个单元编程慢，那么在编程处理期间可施加不同位线电压到快和慢的单元。因此，在一实施例中，可使快和慢的编程单元以稍稍类似的速度进行编程。此可有效地将自然阈值电压分布切断二分之一。如果存储器单元划分为两个群组(如快和慢两种程度)以上，那么可使阈值电压分布甚至更窄。
关于图11描绘了一实例实施例。起初施加一组一个或一个以上编程脉冲550到字线。图11展示了两个初始脉冲；然而，也可使用一个或两个以上的脉冲。在初始脉冲之后，如下所述，在时间552进行存储器单元速度检测处理。系统判定哪个存储器单元快和哪个存储器单元慢。对于慢存储器单元而言，位线电压维持在零伏。对于编程快的存储器单元而言，位线电压上升到中间电平，其标记为Vbn。Vbn的一实例为1.2伏。编程禁止电压Vdd的一实例为2.6伏。在编程处理期间使位线电压上升具有减慢编程处理的效应。即，由于使控制栅极与漏极之间的电压差值更小，所以减慢了编程处理。
在有条件地调整位线之后，于编程脉冲之后立即使用更高阶跃(higher step)来取代使Vpgm升高0.2V。更高阶跃电压的一实例为1.4伏。在另一实施例中，使所升高的电压等于自然阈值电压分布的宽度除以二。图11展示了脉冲554。脉冲554的第一脉冲从脉冲550中的最末脉冲增加了此更大的升高电压，如1.4伏。随后的脉冲阶跃了0.2V或其它合适量。注意，在脉冲550与554之间的时间552后，快单元的位线在随后编程脉冲554期间从0伏上升到Vbn。由于施加Vbn到位线，编程期间的沟道电压接近Vbn，所以其减慢了编程处理以补偿Vpgm中的大跳跃，从而允许较快存储器单元群组大约同时完成编程，正如用于当施加零伏到位线且Vpgm阶跃为0.2V时的标准方法的状况。然而，归因于Vpgm的跳跃，慢存储器单元将比标准方法更快地编程并大约与快群组同时完成。因此，图11展示了完成编程处理并相对而言同时被禁止的快与慢单元，如由使位线上升到Vdd所描绘的。由于使用了较大编程脉冲，所以需要较少脉冲来编程较慢存储器单元。由于使用了较少编程脉冲，所以达到了较快整体编程速度。
与图11和图10相关的，通过图11中的脉冲550来描绘步骤500的初始编程。在图11的时间周期552期间执行步骤502中的行为检测。通过使快单元的位线电压从0伏上升到Vbn来在图11中描绘编程调整。通过图11中的脉冲554来描绘步骤506中的编程的完成。
图11A提供编程处理的第二实例。在此第二实例中，一(多个)初始编程脉冲560具有高于图11中的量值电压的量值电压。其它实施例可使用更大或更小的初始脉冲。关键在于提供足够编程以能够从慢单元区分快单元或区分其它行为。
图12-24为用于检测行为和基于所检测的行为来调整编程的各种实施例提供更多细节。例如，图12和13为检测存储器单元是否位于快群组或慢群组中的-实施例提供更多细节。图12描述在擦除之后的电压分布600和在第一组一个或一个以上编程脉冲之后的电压分布602。可将此分布一分为二。例如，电压V_ck将所述分布一分为二。在某些实施例中，划分点不必一定为精确的中间点。认为具有在分布602中并小于V_ck的阈值电压的存储器单元为慢存储器单元。认为具有在分布602中并大于或等于V_ck的阈值电压的存储器单元为快存储器单元。如上所述，被判定为快存储器单元的那些存储器单元的位线上升。
可由装置特征化、模拟或实验来确定V_ck。也可使用其它确定V_ck的方法。也可将装置特征化用于确定使用多少脉冲550来使较快编程单元具有大于V_ck的阈值电压和使较慢编程单元具有低于V_ck的阈值电压。在一实施例中，可越过V_ck来检测最快编程单元，且假定良好行为的分布，可对需要多少额外脉冲以使得较快编程单元具有大于V_ck的阈值电压且较慢编程单元具有低于V_ck的阈值电压作出评估。也可将所属领域的技术人员所已知的其它方法用于确定施加多少脉冲550。
图13为一流程图，其描述了用于检测存储器单元是否快或慢和相应地调整位线的处理的一实施例。在步骤630中，通过施加V_ck于控制栅极来读取存储器单元。如果存储器单元接通(步骤632)，那么存储器单元的阈值电压小于V_ck且存储器单元为慢单元。在所述状况下，在步骤634中，由于行为将不调整位线电压。如果在步骤630中存储器单元未接通，那么所述单元的阈值电压在V_ck之上且所述存储器单元为快单元。对于快存储器单元而言，在步骤636中将位线调整为Vbn。
注意，图12和13的实施例判定存储器单元是否快或慢，因此将存储器单元分类为两个群组中的一个。所述群组的一者为快存储器单元且另一群组为慢存储器单元。在其它实施例中，可将存储器单元分类为两个群组以上。例如，图14描述了在擦除之后的存储器单元阈值电压分布600。图14也展示了在一个或一个以上初始脉冲之后的自然阈值分布670。阈值分布670划分为i群组。例如，第一群组包括具有小于V_ck_0的阈值电压的那些存储器单元，第二群组包括具有大于V_ck_0并小于V_ck_1的阈值电压的那些存储器单元，等等。图15为描述用于检测行为的处理的流程图，包括对一特定存储器单元属于哪一群组进行特征化并接着根据所述特定群组调整位线。在步骤680中，在每一检查点(如V_ck_0、V_ck_1、…V_ck_i)读取存储器单元。基于单元何时接通和何时不接通，在步骤682中判定一特定存储器单元属于哪一群组。注意，所述处理也可使用电流感应机制或其它用于读取/校验存储器单元状态的方法来取代电压感应校验机制。在步骤684中，基于将特定存储器单元的位线分类为哪一群组来调整所述特定存储器单元位线。即，在一实施例中，每一群组将对应于不同位线电压调整。例如，第一群组将具有第一位线电压，第二群组将具有第二位线电压，等等。在判定一存储器单元属于哪一群组之后，所述存储器单元接着将使其位线电压等于所述群组的位线电压。在一实施例中，最低群组(阈值电压小于V_ck_0)将具有零位线电压，第二群组(阈值电压大于V_ck_0并小于V_ck_1)将具有W/i的位线电压，第三群组将具有2W/i的位线电压，第四群组将具有3W/i的位线电压，等等。W为自然阈值电压分布的宽度。
分布被切得越细，群组就越多且最终阈值电压分布越紧密。然而，如果使用更多群组，那么将需要更多时间来进行读取操作。此外，系统将需要更多缓冲器来存储相关速度和群组信息。
在某些实施例中，在第一一个或一个以上初始脉冲之后许多自然阈值电压分布可能低于零伏。即，许多存储器单元将具有小于零伏的阈值电压。在此环境中由于检查点可低于零伏，所以难以判定哪个阈值电压为慢的和哪个为快的。即，如果V_ck小于零，那么难以施加负电压到存储器单元的控制栅极以判定哪个存储器单元低于和高于V_ck。例如，图16展示了在擦除操作之后的阈值电压分布600和在初始编程之后的阈值电压分布700。注意，分布700的许多部分低于零且V_ck低于零。
检测行为并调整编程的另一实施例通过使用体效应解决了与具有低于零的阈值电压相关联的问题。因为在晶体管的源极与晶体管的本体(衬底)之间存在偏压，所以体效应包括在正方向的阈值电压的变换。因此，通过施加一电压到源极可使阈值电压上升。施加到源极的电压越大，阈值电压中的明显变换越大。因此，可通过施加一电压到源极以有效地使阈值电压上升到大于零的电平并接着施加一正电压到字线来完成检测负阈值电压。例如，图17展示了具有连接到十六个字线(WL0…WL15)的每一者的十六个存储器单元的NAND串。正被编程的字线WLn将接收0.5伏的电压，同时其它字线将接收5伏。通常为零伏的源极线接收等于Vdd(如2.6伏)的电压。也可使用其它源极线电压。在源极线上施加电压的想法将使存储器单元的阈值电压明显上升，使得在0.5伏测试将判定存储器单元是否低于或高于V_ck(如慢或快)。即，阈值电压为图16的V_ck的存储器单元归因于施加到源极的电压将使其有效阈值电压上升到0.5伏。认为上升到大于或等于0.5伏的电平的存储器单元为快的且认为其它低于0.5伏的存储器单元为慢的。
图18描绘了一流程图，其描述了利用体效应来判定行为的处理的一实施例。在步骤740中，施加电压到源极，例如，如上所述施加Vdd。在某些实施例中，所有存储器单元可接收相同或类似源极电压。在其它实施例中，源极电压可变化。在步骤742中，通过在字线上施加一测试电压来读取所关注的特定单元。图17展示施加了0.5伏。如果单元接通，那么认为所述存储器单元为慢单元且在步骤746中不调整位线。如果单元未接通(步骤744)，那么认为其为快存储器单元且在步骤748中将位线调整到Vbn。注意，可使用关于图14和15所描述的技术来调适图18的处理以将存储器单元分类为多个群组。注意，用于读取正被编程的存储器单元的0.5伏字线电压是基于装置特征化加以选择且在某些状况下可为沟道掺杂的函数。也可使用其它值。
可结合本文所揭示的其它实施例对利用体效应来判定行为的此概念加以应用。例如，在将存储器单元分类为多个群组的实施例中，所述分类可基于利用体效应来判定行为。
关于图19和20提供了用于检测行为和调整编程的另一实施例。图19和20的实施例试图独立分析每一单元并为每一单元提供定制位线电压。在一个或一个以上初始编程脉冲之后，分布将如图12中所示。仍可通过施加V_ck到字线来进行感应。然而，所述处理将在给定感应时间传回模拟值来取代为慢和快位传回二进制″1″或″0″。接着每一位可视存储器单元的阈值电压而定具有不同位电压。例如，经更强擦除的存储器单元将更快地对预充电位线电压放电并具有较小位线电压，而经更强编程的存储器单元将不放电或放电较少。感应此经放电的位线电压电平提供了存储器单元编程如何快或如何慢的直接测量。基于读取操作期间的所感应的位线电压可在以下编程步骤期间确定一待施加到位线的新电压。
例如，图19用图表示了在编程脉冲的初始组之后于校验/读取操作期间的位线电压Vbl对时间。校验/读取处理将包括对位线预充电并接着施加V_ck到字线。接着将让位线放电持续t0的时间周期。在时间t0，将读取位线电压并将其用于在以下编程步骤期间确定一待施加到位线的电压。图19展示了六条曲线，其表示以六个不同速度编程的六个不同单元，其中曲线760表示最慢编程单元且曲线762表示最快单元。
图20为一流程图，其描述了用于检测速度和使用于位线上所感应的模拟电压来相应地调整位线的处理。图20的处理执行于图11的时间552时。在步骤780中，对位线进行预充电。在步骤782中施加一电压到一(多个)单元的字线。例如，可施加V_ck到字线。在步骤784中让位线放电持续预定时间量(如直到t0为止)。在步骤786中，读取位线以确定模拟电压值。在步骤788中，将基于步骤786中所读取的位线电压来确定Vbn(在编程期间施加到位线的信号)。在一实施例中，Vbn将等于在步骤786中所读取的位线电压。在另一实施例中，Vbn将为在步骤786中所读取的位线电压的函数。可基于通过特征化装置或模拟装置而公式化的等式来计算Vbn。在步骤790中，基于所确定的值Vbn来调整位线。
可结合本文所揭示的其它实施例对基于存储器单元在位线上如何放电来特征化所述存储器单元的此概念加以应用。例如，在将存储器单元分类为多个群组的实施例中，分类可基于对位线放电的上述概念。
关于图21到24提供了用于检测行为和调整编程的另一实施例。在图21到24的实施例中，照常编程存储器单元直到第一存储器单元(或其它较小组)达到目标阈值电压范围为止。那时，将未达到目标阈值电压范围的所有其它存储器单元特征化为快编程单元或慢编程单元。认为是快编程单元的那些单元的位线电压将上升。认为是慢编程单元的那些单元的位线电压将不上升。在此实施例中，所有单元将使位于字线上的相同编程电压信号增加以使得慢单元的编程加快。
图21描绘了被结合成一个图以解释同时发生的行为的三个图表。例如，图21展示了施加到存储器单元的控制栅极的编程电压信号Vpgm 800。此编程电压信号800包括量值随时间而增加的一连串脉冲。信号800分割为两组脉冲：Vpgm1和Vpgm2。在脉冲Vpgm1组中，量值从前一脉冲增加0.2V。Vpgm1中最末脉冲的量值与Vpgm2中第一脉冲的量值之间的量值差为0.6V。在组Vpgm2中的脉冲中，脉冲量值与先前脉冲的差值为0.2V。所有快闪存储器单元将继续从Vpgm1接收脉冲直到所述单元中的一者达到目标阈值范围为止。那时，控制栅极处的电压将升高0.6伏且脉冲将如Vpgm2中一般继续。
在编程电压信号800下方为描绘位线电压Vbl对时间的图表。在位线电压Vbl对时间的图表下方为阈值电压对时间的图表。阈值电压对时间的图表描绘了三条曲线802、804和806。这三条曲线是关于三存储器单元在各种时间的阈值电压的数据。与曲线802相关联的存储器单元为较快编程存储器单元。与曲线806相关联的存储器单元为较慢编程存储器单元。与曲线804相关联的存储器单元为编程慢于曲线802的存储器单元且快于曲线806的存储器单元的存储器单元。注意，曲线802是使用空心方格来描绘，曲线804是使用实心圆来描绘，且曲线806是使用实心方格来描绘。曲线802、804和806展示了三个存储器单元的阈值电压如何回应编程电压信号800而随时间变化。三个存储器单元的阈值电压随着来自编程电压信号800的每一新脉冲而增加。
在Vpgm1期间，每一存储器单元的阈值电压与图表中指示为“第二步骤校验电平”的目标电压相比较。当第一存储器单元达到第二步骤校验电平时，那么Vpgm1结束。例如，图21展示了与曲线802相关联的存储器单元恰好在时间t1之前达到其目标第二步骤校验电平。因此，在时间t1时，编程电压信号升高0.6V。此外，测试未达到第二步骤校验电平的存储器单元中的每一者以判定其是否为快编程存储器单元或较慢编程存储器单元。在一实施例中，以类似于如何相比于V_ck来测试图12的存储器单元的方式来测试存储器单元。在一实施例中，将所测试的那些存储器单元的阈值电压与在图21中描绘为“第一步骤校验电平”的电平相比较，所述“第一步骤校验电平”在一实施例中比第二步骤校验电平小0.6V。认为具有低于第一步骤校验电平的阈值电压的每一存储器单元是较慢编程存储器单元。认为具有等于或大于第一步骤校验电平的阈值电压的每一存储器单元是较快编程存储器单元。或者，可基于装置特征化、其它实验和/或模拟来确定不同的第一步骤校验电平。
在时间t1时，已达到目标阈值电压范围(如相比于第二步骤校验电平来校验)的存储器单元(或多个存储器单元)的位线电压上升到Vdd。这些可见于位线电压Vbl对时间的图表中，其中具有空心方格的曲线(与曲线802相关联)展示了上升到Vdd的位线电压。对于那些未达到其目标阈值电压且被测试为较快编程存储器单元的单元而言，其位线电压上升到中间电压(如Vbn)。例如，位线电压Vbl对时间的图表展示了与曲线804(具有实心圆)相关联的存储器单元，其位线电压上升到0.6伏。如由方格盒的曲线(对应于曲线806)所描绘的，那些测试为较慢编程存储器单元的存储器单元的位线电压仍为0伏(或另一值)。编程将接着随Vpgm2继续。当任何存储器单元达到第二步骤校验电平时，其位线将上升到Vdd。
图22为一流程图，其描述了当写入下逻辑页数据到存储器单元中时快闪存储器系统的一实施例的控制演算法。图22的特定方法适用于以上关于图9所描述的两步骤编程方法，其中存储器单元存储两个逻辑页(下页和上页)的数据，分布460表示11状态，分布462表示10状态，分布464表示00状态，且分布466表示01状态。具有更多位、更多页、不同状态分配等等的其它实施例也位于本发明的范畴内。可对图22的方法作出各种修改以容纳关于阈值状态分配和编程方法的其它变化。此外，可将图21的概念实施于不使用两步骤编程方法的系统中。
在步骤850中，控制操作以接收来自主机的数据输入命令并将所述数据输入命令放置于状态机中开始。在步骤852中，操作进而接收来自主机的地址数据且将所述地址数据放置于状态机中以选择待用于写入操作的页。在步骤854中，操作进而接收待写入到适当页的数据并将所述数据存储于DS1中。在步骤856中，操作进而接收从主机发出的写入命令并将所述写入命令放置于状态机中。在一实施例中，由于将写入命令放置于状态机中，所以随后步骤的操作由状态机自动开始。在步骤858中，将来自DS1的数据复制到DS2。在步骤860中，设定编程电压Vpgm的初始值(如12伏，然而可使用其它值)。此外，将程序计数器(PC)设定为0且也将P2寄存器初始化为0。在一实施例中，P2寄存器位于状态机中。在其它实施例中，P2寄存器可位于列控制电路或系统的其它组件中。
在步骤862中，判定DS1是否等于0和DS2是否等于0。如果为此状况，那么将单元的位线设定为0伏。如果DS1设定为0且DS2设定为1，那么将位线设定为0.6伏。如果DS1设定为1，那么将位线设定为VDD以禁止单元使其免于编程。在步骤864中，执行编程步骤。即，施加一来自编程电压信号800的脉冲。在步骤868中，对于状态10执行第二步骤校验操作。即，相比于第二步骤校验电平来校验被编程的单元，其在大多数实施例中为目标校验检查。如果存储器单元通过第二步骤校验，那么将DS1设定为1。注意，如果DS1已为1，那么其仍为1。在步骤870中，判定P2寄存器是否设定为0。如果P2寄存器设定为0，那么在步骤872中判定DS1是否设定为1和DS2是否设定为0。此为当存储器单元通过第二步骤编程校验的状况。如果为此状况，那么P2寄存器设定为1；否则，寄存器P2不改变。在步骤874中，判定P2是否仍为0。如果为此状况(此为当存储器单元仍未达到第二步骤校验的状况)，那么在步骤876中编程电压信号上升0.2伏。在步骤878中，编程计数器增加1。在步骤880中，判定正被编程的所有存储器的DS1寄存器是否设定为1。如果为此状况，那么其意味着已将所有单元适当地编程，编程处理完成且编程处理为成功的。如果所有DS1寄存器均未设定为1，那么在步骤882中判定程序计数器是否小于20。如果为此状况，那么处理在步骤862继续。如果编程计数器大于或等于20，那么编程处理出现故障。
当第一存储器单元通过第二步骤校验时，那么所述存储器单元将设定其DS1寄存器为1。因此，在步骤872中，将使P2寄存器设定为1，因此(在步骤874中)导致图22的处理执行步骤894。在步骤894中，执行对于状态10的第一步骤编程校验。如果存储器单元通过，那么DS2设定为1。步骤894为判定存储器单元是否为快编程单元或慢编程单元的测试。即，如果存储器单元的阈值电压大于第一步骤校验电平，那么存储器单元为快编程存储器单元。如果DS2已为1，那么其仍为1。如果第一步骤编程校验未通过，那么DS2不改变。在步骤894之后，编程电压在步骤896中上升0.6伏。此对应于图21中在时间t1时阶跃大小的增加，使得编程电压从Vpgm1转变为Vpgm2。在步骤878中，编程计数器增加1。在步骤880中，判定是否已将所有存储器单元适当地编程，由于其所有DS1寄存器均设定为1加以证明。如果为此状况，那么处理完成。否则，判定编程计数器是否小于20。如果编程计数器大于或等于20，那么处理出现故障。如果编程计数器小于20，那么执行步骤862。如果存储器单元已通过第一步骤编程，那么由于其为较快编程单元所以其DS2寄存器设定为1且其位线上升到0.6伏。如果单元未通过步骤894的第一步骤编程校验处理，那么根据适当实施例，其DS1寄存器和DS2寄存器仍然均为0且其位线仍为0伏或某些其它较低值。
图22的处理用于从状态11到状态10的存储器单元的编程。图23的处理用于从状态11到状态01或从状态10到状态00的存储器单元的编程。即，图22为描述写入上页数据到存储器单元的一实施例的控制演算法的流程图。
在步骤920中，控制操作由从主机接收数据输入命令且将所述数据输入命令放置于状态机中开始。在步骤922中，操作进而从主机接收地址数据且将所述地址放置于状态机中。在步骤924中，接收待写入的数据并将其存储于DS1中。在步骤926中，从主机接收写入命令并将其放置于状态机中，所述状态机(在某些实施例中)自动触发随后处理的开始。在步骤928中，将编程数据从DS1复制到DS2。在步骤930中，执行状态10读取操作。即，使用一处于状态11与10之间的读取比较点来执行读取操作以判定存储器单元是否处于状态11或10。如果判定存储器单元处于状态10，那么所述存储器单元的DS3寄存器设定为1；否则DS3寄存器设定为0。在步骤932中，将电压编程信号Vpgm初始设定为13伏；然而，也可使用其它初始电压。此外，将编程计数器初始设定为0且P2寄存器初始设定为0。
在步骤940中，判定DS1寄存器和DS2寄存器是否均设定为0。如果为此状况，那么位线也设定为0。如果DS1寄存器设定为0且DS2寄存器设定为1，那么位线设定为0.6伏。如果DS1寄存器等于1，那么位线设定为Vdd，其使禁止存储器单元使其免于编程。在步骤942中，执行编程步骤。即，提供一脉冲到存储器单元的控制栅极。在步骤944中，执行状态00第二步骤校验。即，对于状态00而言，将存储器单元的阈值电压与目标校验点相比较。如果校验处理通过且DS3寄存器设定为1，那么DS1寄存器也设定为1。在步骤946中，执行状态01的编程校验以判定存储器单元是否已达到状态01。如果校验处理通过且DS3设定为0，那么DS1寄存器设定为1。在步骤948中判定P2寄存器是否设定为0。如果为此状况，那么在步骤950中处理继续。在步骤950中，判定DS1寄存器是否设定为1且DS2寄存器是否设定为0。如果为此状况，那么P2寄存器设定为1。在步骤952中判定P2寄存器是否设定为0。如果为此状况，那么在步骤954中处理继续，其中编程电压信号增加0.2伏(下一步骤)。在步骤956中编程计数器增加1。在步骤958中，判定是否所有被编程的存储器单元的DS1寄存器均设定为1。如果为此状况，那么编程处理完成且为成功的(状态等于通过)。如果并非如此，那么在步骤960中判定编程计数器是否已达到20。如果编程计数器已达到20，那么处理出现故障。如果编程计数器未达到20，那么处理随步骤940继续。
当第一单元达到其目标阈值电压范围时，那么如上所解释的，在步骤950中，P2寄存器将设定为1。在所述状况下，在步骤952中，处理将确定P2不等于0且因此，在步骤974中图23的方法将继续。在步骤974中，执行对于状态10的第一步骤编程校验测试。即，对于状态10的而言，相比于第一步骤编程校验电平来测试存储器单元的阈值电压。如果第一步骤编程校验处理通过，那么将DS2设定为1。如果DS2已为1，那么其仍为1。在步骤974之后，编程电压在步骤976中增加0.6伏。步骤976类似于在图21的时间t1时Vpgm1与Vpgm2之间的阶跃大小的增加。在步骤976中的编程电压的阶跃增加之后，在步骤956中编程计数器增加1且在步骤958中处理继续。
图24描述了与图21-23相关联的某些实施例的值的实例。图21-24的实施例也可使用上述概念，并可与上述概念结合使用，包括将存储器单元分类为多个群组，使用体效应，和对位线放电以提供对行为的更多的定制确定和/或对编程处理的更多的定制调整。
注意，可由状态机316或以状态机316的方向(见图6)来执行图10、13、15、18、20、22和23的处理。然而，在其它实施例中，可由控制器318、其它专用电路或快闪存储器系统的其它组件来执行这些处理的所有部分。例如，在一实施例中，由专用电路执行图20的步骤786、788和790。
上述概念的另一可能用途为避免过度编程位。即，编程脉冲Vpgm可保持为如图1中所描绘的；然而，快编程存储器单元将接收较高位线电压以将其减慢。此不会减少编程时间但可用于防止快编程存储器单元过度编程。处理过度编程位的先前方法使用更多ECC或降低编程电压。更多ECC和降低编程电压均降低了编程处理的速度。此外，更多ECC可要求更多芯片上硬件(on-chip hardware)。
以上实例关于NAND型快闪存储器而提供。然而，本发明的原理可应用于其它类型快闪存储器和其它类型非易失性存储器，包括当前存在的那些类型和涵盖用于使用正在开发的新技术的那些类型。
提出以上对本发明的详细描述以用于说明和描述的目的。其并非用以表示以上描述为详尽的或用以将本发明限于所揭示的精确形式。根据以上教示，可能作出许多修改和变化。选择所述实施例以最好地解释本发明的原理和其实际应用，以因此使其它所属领域的技术人员能够最大限度地将本发明用于各种实施例中并对其作出各种修改以使其适合于所涵盖的特定用途。希望所附的权利要求界定本发明的范畴。

Claims (57)

1.一种用于编程非易失性存储器的方法，包含：
将在所述组非易失性存储元件中的每一非易失性存储元件分类为三个不同群组或三个以上不同群组的一者中，所述分类包括检测每个非易失性存储元件的可编程性，其中每一非易失性存储元件基于其经检测的可编程性而被分类到所述不同群组的一者中；和
为所述不同群组的每一者使用一不同编程条件来编程所述非易失性存储元件；
其中一非易失性存储元件的所述可编程性至少由可多快或多慢地编程所述非易失性存储元件来定义。
2.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述编程步骤包括为所述不同群组施加不同位线电压。
3.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述编程步骤包括经由一共同字线而施加一编程信号到所述非易失性存储元件并为所述不同群组施加不同位线电压。
4.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述分类步骤包括判定所述非易失性存储元件的相对编程速度，所述不同群组的每一者包括具有类似相对编程速度的非易失性存储元件。
5.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述分类步骤包括基于可多快或多慢地编程所述非易失性存储元件，来判定所述非易失性存储元件相对于彼此的可编程性，所述不同群组的每一者包括具有类似可编程性的非易失性存储元件。
6.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述分类步骤包括施加一个或一个以上非零源极电压到所述非易失性存储元件，和当施加所述一个或一个以上非零源极电压时，通过施加一个或一个以上正电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来确定所述非易失性存储元件的阈值电压，所述判定操作用以判定所述非易失性存储元件是否具有一大于一负电压比较点的阈值电压。
7.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述分类步骤包括对所述组非易失性存储元件的位线充电、和施加一控制栅极信号和让所述位线放电；和
所述编程步骤包括基于所述位线如何放电来调整一子组位线电压。
8.根据权利要求1所述的用于编程非易失性存储器的方法，进一步包含：
在使用一不同编程条件来编程所述非易失性存储元件的所述步骤之前，在一初始时间期间内对所述非易失性存储元件施加初始编程，所述分类步骤发生在所述初始时间期间内。
9.根据权利要求8所述的用于编程非易失性存储器的方法，其中：
使用一共同编程信号来执行所述初始编程和所述编程步骤，其中所述编程步骤使用一不同编程条件来编程所述非易失性存储元件。
10.根据权利要求9所述的用于编程非易失性存储器的方法，其中：
经由一共同字线施加所述共同编程信号；和
所述分类步骤包括判定所述非易失性存储元件中哪一个编程慢，判定所述非易失性存储元件中哪一个编程快，并使所述判定为编程快的所述非易失性存储元件的位线上的一电压上升。
11.根据权利要求8所述的用于编程非易失性存储器的方法，其中：
执行所述施加初始编程步骤直到至少一非易失性存储元件达到一目标阈值为止；和
为仍未达到所述目标阈值的非易失性存储元件执行所述分类步骤。
12.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述非易失性存储元件为多状态存储元件。
13.根据权利要求1所述的用于编程非易失性存储器的方法，其中：
所述非易失性存储元件为多状态NAND快闪存储器元件。
14.一种用于编程非易失性存储器的系统，包含：
一组非易失性存储元件；
一组控制线，其与所述组非易失性存储元件相连通；和
一控制电路，其与所述控制线相连通，所述控制电路导致所述组非易失性存储元件中的每个非易失性存储元件被分类为三个或三个以上不同群组的一者中，所述分类包括检测每个非易失性存储元件的可编程性，其中每个非易失性存储元件基于其经检测的可编程性而被分类为所述不同群组的一者中，并导致为所述不同群组的每一者使用一不同编程条件来编程所述非易失性存储元件；
其中一非易失性存储元件的所述可编程性至少由可多快或多慢地编程所述非易失性存储元件来定义。
15.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述控制线包括一组位线和一共同字线；
所述控制电路导致在所述共同字线上施加一编程信号；和
用于每一不同群组的所述不同编程条件包括不同位线电压。
16.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述分类包括判定所述非易失性存储元件的编程速度信息，所述不同群组的每一者包括具有类似编程速度信息的非易失性存储元件。
17.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述分类包括判定所述非易失性存储元件相对于彼此的编程速度，所述不同群组的每一者包括具有类似编程速度的非易失性存储元件。
18.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述分类步骤包括施加一个或一个以上非零源极电压到所述非易失性存储元件，和当施加所述一个或一个以上非零源极电压时，通过施加一个或一个以上正电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来确定所述非易失性存储元件的阈值电压，所述判定操作用以判定所述非易失性存储元件是否具有一大于一比较点的阈值电压。
19.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述分类包括对所述组非易失性存储元件的位线充电，施加一共同控制栅极信号并让所述位线放电；和
为每一群组使用一不同编程条件的所述非易失性存储元件的所述编程包括基于所述位线如何放电来调整一子组位线电压。
20.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述控制电路导致在所述使用一不同编程条件来编程所述非易失性存储元件之前，在一初始时间期间内对所述非易失性存储元件进行初始编程，所述分类发生在所述初始时间期间内。
21.根据权利要求20所述的用于编程非易失性存储器的系统，其中：
执行所述初始编程步骤直到至少一非易失性存储元件达到一目标阈值为止；和
为仍未达到所述目标阈值的非易失性存储元件执行所述分类。
22.根据权利要求20所述的用于编程非易失性存储器的系统，其中：
使用一共同字线信号来执行所述初始编程。
23.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述非易失性存储元件为多状态存储元件。
24.根据权利要求14所述的用于编程非易失性存储器的系统，其中：
所述非易失性存储元件为多状态NAND快闪存储器元件。
25.一种用于编程非易失性存储器的方法，包含：
在一初始时间期间内对非易失性存储元件施加初始编程，直到至少一非易失性存储元件达到一目标阈值为止；和
响应于所述至少一非易失性存储元件达到所述目标阈值，基于未达到所述目标阈值的至少一子组非易失性存储元件的可编程性来调整未达到所述目标阈值的所述非易失性存储元件的编程；
其中一非易失性存储元件的所述可编程性至少由可多快或多慢地编程所述非易失性存储元件来定义。
26.根据权利要求25所述的用于编程非易失性存储器的方法，进一步包含：
确定可多快或多慢地编程未达到所述目标阈值的所述非易失性存储元件，所述调整步骤基于所述确定步骤。
27.根据权利要求26所述的用于编程非易失性存储器的方法，其中：
所述确定步骤包括将一预定阈值电压与未达到所述目标阈值的所述非易失性存储元件的阈值电压进行比较。
28.根据权利要求27所述的用于编程非易失性存储器的方法，其中：
所述调整步骤包括使具有大于所述预定阈值电压的阈值电压的非易失性存储元件的位线电压上升。
29.根据权利要求25所述的用于编程非易失性存储器的方法，进一步包含：
所述对非易失性存储元件施加初始编程的步骤包括施加一共同编程电压信号到所述非易失性存储元件，所述共同编程电压信号以一第一速率增加；和
所述调整步骤包括在所述第一速率以上增加所述共同编程电压信号的增加速率。
30.根据权利要求25所述的用于编程非易失性存储器的方法，进一步包含：
所述对非易失性存储元件施加初始编程的步骤和所述调整步骤包括施加一共同编程电压信号到所述非易失性存储元件。
31.根据权利要求25所述的用于编程非易失性存储器的方法，进一步包含：
所述对非易失性存储元件施加初始编程的步骤和所述调整步骤包括施加一共同编程电压信号到所述非易失性存储元件的控制栅极。
32.根据权利要求25所述的用于编程非易失性存储器的方法，其中：
所述调整步骤包括施加一非零源极电压到所述非易失性存储元件的至少一子组，和当施加所述非零源极电压时将所述子组非易失性存储元件的阈值电压与一预定正控制栅极值进行比较，以判定所述子组非易失性存储元件的可编程性。
33.根据权利要求25所述的用于编程非易失性存储器的方法，其中：
所述调整步骤包括对所述非易失性存储元件的至少一子组的位线充电，施加一控制栅极信号到所述非易失性存储元件的所述子组和让所述位线放电；和
所述调整步骤进一步包括基于所述位线如何放电来调整一子组位线电压以用于编程。
34.根据权利要求25所述的用于编程非易失性存储器的方法，其中：
所述非易失性存储元件为多状态存储元件。
35.根据权利要求25所述的用于编程非易失性存储器的方法，其中：
所述非易失性存储元件为多状态NAND快闪存储器元件。
36.一种用于编程非易失性存储器的系统，包含：
一组非易失性存储元件；
控制线，其与所述组非易失性存储元件相连通；和
一控制电路，其与所述控制线相连通，所述控制电路导致对所述非易失性存储元件进行初始编程直到至少一非易失性存储元件达到一目标阈值为止，且响应于所述至少一非易失性存储元件达到所述目标阈值，所述控制电路导致基于未达到所述目标阈值的至少一子组非易失性存储元件的可编程性来调整未达到所述目标阈值的所述非易失性存储元件的编程；
其中一非易失性存储元件的所述可编程性至少由可多快或多慢地编程所述非易失性存储元件来定义。
37.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述控制电路作出可多快或多慢地编程未达到所述目标阈值的所述非易失性存储元件的确定，对编程的所述调整基于所述确定。
38.根据权利要求37所述的用于编程非易失性存储器的系统，其中：
通过将一预定阈值电压与未达到所述目标阈值的所述非易失性存储元件的阈值电压进行比较来作出所述确定，所述预定阈值电压低于所述目标阈值。
39.根据权利要求38所述的用于编程非易失性存储器的系统，其中：
所述对编程的调整包括使具有大于所述预定阈值电压的阈值电压的非易失性存储元件的位线电压上升。
40.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述初始编程包括施加一共同编程电压信号到所述非易失性存储元件，所述共同编程电压信号以一第一速率增加；且
所述对编程的调整包括在所述第一速率以上增加所述共同编程电压信号的增加速率。
41.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述初始编程包括施加一共同编程电压信号到所述非易失性存储元件。
42.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述对编程的调整包括施加一非零源极电压到所述非易失性存储元件的至少一子组，和当施加所述非零源极电压时，将所述子组非易失性存储元件的阈值电压与一预定正控制栅极值进行比较，以判定所述子组非易失性存储元件的可编程性。
43.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述对编程的调整包括对所述非易失性存储元件的至少一子组的位线充电、施加一控制栅极信号到所述非易失性存储元件的所述子组和让所述位线放电；和
所述对编程的调整进一步包括基于所述位线如何放电来调整一子组位线电压以用于编程。
44.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述非易失性存储元件为多状态存储元件。
45.根据权利要求36所述的用于编程非易失性存储器的系统，其中：
所述非易失性存储元件为多状态NAND快闪存储器元件。
46.一种用于编程非易失性存储器的方法，包含：
施加一初始编程信号到一组非易失性存储元件；
在开始所述初始编程信号之后施加一个或一个以上非零源极电压到所述组非易失性存储元件的源极；
当施加所述一个或一个以上非零源极电压时，通过施加一个或一个以上正电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来确定所述非易失性存储元件的阈值电压，其中所述判定操作用以判定所述非易失性存储元件是否具有一大于一比较点的阈值电压；和
基于所述判定步骤来调整所述非易失性存储元件的至少一子组的一编程参数。
47.根据权利要求46所述的用于编程非易失性存储器的方法，其中：
所述比较点为一负电压。
48.根据权利要求46所述的用于编程非易失性存储器的方法，其中：
经由一共同字线施加所述初始编程信号；和
所述调整所述编程参数包括使所述非易失性存储元件的一个或一个以上位线上的一电压上升。
49.一种用于编程非易失性存储器的系统，包含：
一组非易失性存储元件；
控制线，其与所述组非易失性存储元件相连通；和
一控制电路，其与所述控制线相连通，所述控制电路导致：
施加一初始编程信号到所述组非易失性存储元件，
当施加一个或一个以上非零源极电压到所述组非易失性存储元件的源极时，通过施加一电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来确定所述非易失性存储元件的阈值电压，其中所述判定操作用以判定所述非易失性存储元件是否具有一大于一比较点的阈值电压；和
基于所述判定步骤来调整所述非易失性存储元件的至少一子组的控制线电压。
50.根据权利要求49所述的用于编程非易失性存储器的系统，其中：
所述控制线包括一组位线和一共同字线；
经由所述共同字线而施加所述初始编程信号；和
对所述控制线电压的所述调整包括使一个或一个以上位线电压上升。
51.一种用于编程非易失性存储器的方法，包含：
施加一初始编程信号到一非易失性存储元件；
在开始所述初始编程信号的所述施加之后施加一校验信号到所述非易失性存储元件的一控制栅极；
在开始所述初始编程信号的所述施加之后对所述非易失性存储元件的一位线充电；
让所述位线放电；
感应所述经放电位线的电压电平来作为所述非易失性存储元件正多快或多慢的被编程的测量；和基于所述感应来调整所述非易失性存储元件的一编程参数。
52.根据权利要求51所述的用于编程非易失性存储器的方法，其中：
经由一共同字线而施加所述初始编程信号；和
所述编程参数的所述调整包括使所述非易失性存储元件的一位线电压上升以用于随后的编程。
53.根据权利要求51所述的用于编程非易失性存储器的方法，其中：
所述非易失性存储元件为一快闪存储器装置。
54.一种用于编程非易失性存储器的系统，包含：
一组非易失性存储元件；
一字线，其与所述组非易失性存储元件相连通；
一组位线，其与所述组非易失性存储元件相连通；和
一控制电路，其与所述字线、所述控制线和所述非易失性存储元件相连通，所述控制电路导致：
施加一初始编程信号到所述非易失性存储元件，
在开始所述初始编程信号之后于所述非易失性存储元件的一字线上施加一校验信号，
在开始所述初始编程信号之后对所述非易失性存储元件的位线充电，
让所述位线放电，
感应所述经放电位线的电压电平来作为所述非易失性存储元件正多快或多慢的被编程的测量；
基于所述经感应的电压电平来调整所述非易失性存储元件的至少一子组的一编程参数，和
使用所述经调整的编程参数来完成对所述非易失性存储元件的编程。
55.根据权利要求54所述的用于编程非易失性存储器的系统，其中：
经由所述字线施加所述初始编程信号，对于所有所述非易失性存储元件而言，所述字线为共同的；和
所述编程参数的所述调整包括使一个或一个以上所述位线上升。
56.根据权利要求54所述的用于编程非易失性存储器的系统，其中：
对于不同非易失性存储元件而言不同地调整所述编程参数。
57.根据权利要求54所述的用于编程非易失性存储器的系统，其中：
所述非易失性存储元件为快闪存储器装置。
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