CN102422362B - 存储器装置中的多电平编程检验 - Google Patents

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Abstract

本发明揭示用于多电平编程检验的方法、存储器装置及存储器系统。在此一种方法中，将一系列编程脉冲施加到待编程的存储器单元。在每一编程脉冲之后将处于初始编程检验电压的编程检验脉冲施加到所述存储器单元。所述初始编程检验电压为已增加快速电荷损失电压的检验电压。在编程脉冲已达到某一参考电压或编程脉冲的数量已达到脉冲计数阈值之后从所述初始编程检验电压中减去所述快速电荷损失电压。

Description

存储器装置中的多电平编程检验
技术领域
本发明大体来说涉及存储器，且在一特定实施例中本发明涉及非易失性存储器。
背景技术
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包括个人计算机、快闪驱动器、数码相机及蜂窝式电话。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪存储器装置中以供在个人计算机系统中使用。
图1展示典型的现有技术编程及检验操作的VWL对时间的绘图。所述图展示正施加到目标存储器单元作为字线电压VWL的递增增加的编程脉冲101系列。所述编程脉冲增加所述目标存储器单元的浮动栅极上的电荷电平，借此增加所述单元的阈值电压Vt。在每一编程脉冲101之后，检验脉冲102以Vvfy电平发生，以确定所述单元的阈值电压是否已增加到目标已编程电平。
在编程之后，所述存储器单元可经历多种形式的电荷损失。这些电荷损失形式包括单个位电荷损失、固有电荷损失及快速电荷损失。
单个位电荷损失是从浮动栅极经过隧道氧化物到作用区展现电子泄漏的有缺陷存储器单元的结果。此泄漏通常归因于氧化物缺陷或陷阱辅助的穿隧且导致低劣的长期数据保持。
固有电荷损失是隧道氧化物界面附近的电子陷阱向外到沟道区的退陷阱化(detrapping)。固有电荷损失可因高温应力而加速且发生长的时间周期。所陷获电荷初始致使单元Vt显现为高于被编程的浮动栅极。在编程之后较长时间这些电子的退陷阱化接着导致阈值电压的一次性移位。
快速电荷损失是隧道氧化物界面附近的电子陷阱向外到沟道区的退陷阱化且在编程脉冲之后导致立即Vt移位。当单元通过检验操作时，已编程阈值电压由于隧道氧化物中的所陷获电荷而显现为较高。当在已完成编程操作之后读取所述单元时，由于隧道氧化物中的电荷泄漏出到沟道区，所述单元具有低于在编程检验操作期间获得的Vt的Vt。此可需要Vt分布的扩大以便适应给定状态的所有可能阈值电压。
图2展示正在编程的目标单元的所得Vt。顶部Vt绘图212、216为最大阈值电压且下部Vt绘图211、214为最小阈值电压，如图3中所图解说明。当将图1的编程脉冲101施加到目标单元控制栅极时，Vt 211、212增加到大约Vt_vfy电平。一旦处于此电平，则目标单元经检验且被禁止进一步编程。图中展示理想Vt 213、215将电平停留在Vt处。然而，目标单元的实际Vt 214、216在最后编程脉冲之后几乎立即开始减小。
图3图解说明以图1中所示的方式编程到目标已编程状态的存储器单元的典型的现有技术Vt分布。在图3中，虚线300表示理想分布，而实线301表示实际分布。理想分布300的下部端305对应于具有根据图2的绘图213的Vt的存储器单元且理想分布300的上部端310对应于具有根据绘图215的Vt的存储器单元。类似地，实际分布301的下部端306对应于具有根据绘图214的Vt的存储器单元且实际分布301的上部端307对应于具有根据绘图216的Vt的存储器单元。
以Vpgm_vfy电压检验理想分布300的下部端处的单元。在这些单元的编程操作及随后禁止之后，分布沿负方向移位等于VQCL的量且在下部Vt 306处结束。分布的此移位将使扩大的分布成为必需，所述扩大的分布在实际下部Vt 306处开始且扩展到理想上部Vt 310。
在单电平单元(SLC)存储器装置中，Vt分布扩大通常不影响已编程存储器单元的读取。然而，在多电平单元(MLC)存储器装置中，状态分布通常更紧密地间隔，以便适合低供电电压范围内的所有状态。在MLC装置中扩大Vt分布因此可减少编程到所述装置中的状态的数目。另外，扩大的Vt分布可重叠且导致读取不同状态时的错误。
出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读及理解本说明书之后将明了的其它原因，此项技术中需要减小存储器装置中的电荷损失的效应。
发明内容
附图说明
图1展示典型的现有技术编程操作的VWL对时间的绘图。
图2展示在图1的典型的现有技术编程操作期间目标单元的实际及理想Vt的绘图。
图3展示已受快速电荷损失影响的根据图2的典型的现有技术Vt分布。
图4展示存储器阵列的一部分的一个实施例的示意图。
图5展示根据图4的存储器阵列的Vt分布的一个实施例。
图6展示用于编程及并入有多电平检验的编程检验的方法的一个实施例的流程图。
图7展示根据图6的方法的编程及检验脉冲的VWL对时间的绘图。
图8展示用于编程及并入有多电平检验的编程检验的方法的替代实施例的流程图。
图9展示存储器系统的一个实施例的框图。
具体实施方式
在本发明的以下详细说明中，参照形成本发明的一部分且其中以图解说明的方式展示可实践本发明的特定实施例的附图。在图式中，贯穿数个视图以相同编号描述大致类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不背离本发明范围的情况下，可利用其它实施例且可做出结构、逻辑及电方面的改变。因此，不应以限定意义考虑以下详细说明，且本发明的范围仅由所附权利要求书及其等效物界定。
图4图解说明NAND架构存储器阵列401的一部分的示意图，NAND架构存储器阵列401包含可对其操作用于电荷损失补偿的方法的一个实施例的非易失性存储器单元的串联串。虽然随后论述是参照NAND存储器装置，但本发明实施例并不限于此架构而是也可用于其它存储器装置架构中。
所述阵列由布置成列(例如，串联串404、405)的非易失性存储器单元401的阵列组成。单元401中的每一者在每一串联串404、405漏极到源极耦合。横越多个串联串404、405的存取线(例如，字线)WL0到WL31连接到一行中的每一存储器单元的控制栅极，以便给所述行中的所述存储器单元的所述控制栅极施偏压。数据线(例如，位线BL1、BL2)耦合到所述串且最终连接到读出放大器(未展示)，所述读出放大器通过感测特定位线上的电流或电压来检测每一单元的状态。
存储器单元的每一串联串404、405通过源极选择栅极416、417耦合到源极线406且通过漏极选择栅极412、413耦合到个别位线BL1、BL2。源极选择栅极416、417由耦合到其控制栅极的源极选择栅极控制线SG(S)418控制。漏极选择栅极412、413由漏极选择栅极控制线SG(D)414控制。
每一存储器单元可作为单电平单元(SLC)或多电平单元(MLC)而进行编程。每一单元的阈值电压(Vt)指示存储于所述单元中的数据。举例来说，在SLC中，0.5V的Vt可指示已编程单元，而-0.5V的Vt可指示已擦除单元。MLC使用多个Vt范围，每一范围各自指示不同状态。多电平单元可通过给存储于所述单元上的特定电压范围指派位模式来利用传统快闪单元的模拟性质。取决于指派给所述单元的电压范围的数量，此技术准许每单元存储两个或两个以上位。
图5图解说明可将阵列的存储器单元编程到的四个可能状态(例如，00、01、10及11)的Vt分布的一个实施例。此图展示存储器单元的Vt对处于每一已编程或已擦除状态的单元的数目。
图5的此图示展示逻辑11状态501为最负状态且通常称作已擦除状态。逻辑10状态502为最正状态。逻辑01状态503及逻辑00状态504位于最负状态501与最正状态502之间。图5的状态是仅出于图解说明的目的，因为本发明实施例可给每一阈值电压分布指派不同逻辑状态。
在编程存储器单元时，存储器单元的阈值电压从一个状态501到504移动到另一状态。举例来说，通常从已擦除状态501来编程快闪存储器单元。通过一系列递增增加的编程脉冲到单元控制栅极的施加来增加所述单元的阈值电压，所述系列递增增加的编程脉冲在初始高电压(例如，大约16V)处开始且增加一步进电压(例如，1.0V)直到将所述单元编程到表示所要的数据的目标Vt或所述编程算法结束为止。
图5的分布在状态502到504之间通过限度510、511分离。可看到，如果分布加宽以补偿快速电荷损失，如图2中所描述，那么一个状态可与另一状态重叠且因此导致读取错误。
图5的两位MLC状态是仅出于图解说明的目的。可对由任何数目个位表示的任何数目个状态使用用于编程及编程检验的所揭示实施例。
随后论述的编程检验方法使用动态多检验电平，而非现有技术中所使用的固定检验电平。编程操作的初始编程检验是去往较高电压，以计及由于隧道氧化物层中所陷获的电子而产生的初始较高存储器单元阈值电压。在同一编程操作期间的随后检验是去往较低编程检验电压。
图6图解说明用于选定存储器单元的编程及编程检验(具有多电平检验)(例如，以减小快速电荷损失的效应)的方法的一个实施例的流程图。将编程检验电压初始设定为Vverify_QCL601。此电压界定为Vverify+VQCL，其中Vverify为通常将用以检验编程操作的检验电压且VQCL为在编程脉冲已发生之后由于QCL而产生的存储器单元的Vt降。
在一个实施例中，通过经验性实验来确定VQCL。举例来说，可针对某一数目个存储器装置确定对每一已编程电压的平均快速电荷损失响应。Vverify及VQCL两者对于不同已编程电压而不同，因此Vverify_QCL将对于不同已编程电压而不同。
接着将初始编程脉冲施加到待编程的选定存储器单元的控制栅极603。如前文所论述，此脉冲处于初始编程电压(例如，16V)且增加所述特定存储器单元的Vt。接着对所述存储器单元执行编程检验操作605以确定其Vt是否已达到Vverify_QCL电平。
如果所述单元检验通过(例如，Vt大于或等于Vverify_QCL)607，那么已将所述存储器单元编程到至少目标阈值电压且禁止进一步编程609。在一个实施例中，可通过用供电电压(例如，VCC)给选定存储器单元所耦合到的位线施偏压来完成所述编程禁止。此增加所述存储器单元的沟道电压且防止所述单元的Vt的进一步增加。
如果所述单元的Vt小于Vverify_QCL 607，那么所述存储器单元尚未通过初始编程检验操作且尚未编程到目标阈值电压。在此情况下，确定编程电压是否小于参考电压Vpgm_QCL 611。通过存储器装置的技术的实验及特性化来确定所述参考电压Vpgm_QCL。Vpgm_QCL经挑选以减小编程干扰、快速电荷损失及其它有害快闪存储器特性。
如果编程电压小于Vpgm_QCL，那么将所述编程电压递增一步进电压613且所述方法从初始步骤(其中将编程检验电压设定为Vverify_QCL)重复。因此再次对照初始Vverify_QCL电压检验正在编程的存储器单元。在一个实施例中，将所述编程电压增加1V的步进电压。替代实施例可使用其它步进电压。
如果编程电压大于或等于Vpgm_QCL 611，那么将编程检验电压设定为Vverify。Vverify电压实质等于Vverify_QCL减去QCL电压(VQCL)且实质与在典型的检验操作期间使用的标称检验电压相同。在一个实施例中，Vverify为4.0V且VQCL为0.2V，从而产生4.2V的Vverify_QCL。替代实施例可使用不同电压。
将编程电压增加一步进电压(例如，1.0V)617且从将新编程脉冲施加到选定存储器单元的控制栅极603重复所述方法。所述方法现在使用Vverify作为新编程检验电压。
图7图解说明从图6的方法产生的编程及编程检验脉冲的绘图。图中展示编程脉冲701到706从初始脉冲701到最后脉冲706在振幅上增加递增电压Vstep。初始，编程检验脉冲710到713处于Vverify_QCL电平，如前文所描述。一旦编程脉冲705具有大于参考电压(例如，Vpgm_QCL)的振幅，则编程检验电压减小到Vverify，使得当前编程操作的剩余编程检验脉冲720、721处于Vverify电平。此继续，直到选定存储器单元通过编程检验操作或所述编程算法结束为止。
图8图解说明用于选定存储器单元的编程及编程检验(具有多电平检验)(以减小快速电荷损失的效应)的方法的替代实施例的流程图。在此实施例中，Vverify的改变由若干个编程脉冲触发，而非图6的实施例的编程电压。
将编程检验电压初始设定为Vverify_QCL 801。此电压界定为Vverify+VQCL，其中Vverify为通常将用以检验编程操作的检验电压且VQCL为在编程脉冲已发生之后由于QCL而产生的存储器单元的Vt降。
接着将初始编程脉冲施加到待编程的选定存储器单元的控制栅极(例如，给字线施偏压)803。如前文所论述，此脉冲处于初始编程电压(例如，16V)且增加所述特定存储器单元的Vt。接着对所述存储器单元执行编程检验操作805以确定其Vt是否已达到Vverify_QCL电平。
如果所述单元检验通过(例如，Vt大于或等于Vverify_QCL)807，那么已将所述存储器单元编程到至少目标阈值电压且禁止进一步编程809。在一个实施例中，可通过用供电电压(例如，VCC)给选定存储器单元所耦合到的位线施偏压来完成所述编程禁止。此增加所述存储器单元的沟道电压且防止所述单元的Vt的进一步增加。
如果所述单元的Vt小于Vverify_QCL 807，那么所述存储器单元尚未通过初始编程检验操作且尚未编程到目标阈值电压。在此情况下，确定编程脉冲的数目是否已达到特定脉冲计数(例如，Npgm_QCL)811。通过存储器装置的技术的实验及特性化来确定参考脉冲计数Npgm_QCL。Npgm_QCL经挑选以减小编程干扰、快速电荷损失及其它有害快闪存储器特性。
如果脉冲计数小于Npgm_QCL，那么将所述编程电压递增一步进电压813且所述方法从初始步骤(其中将编程检验电压设定为Vverify_QCL)重复。因此再次对照初始Vverify_QCL电压检验正在编程的存储器单元。在一个实施例中，将所述编程电压增加1V的步进电压。替代实施例可使用其它步进电压。
如果脉冲计数大于或等于Npgm_QCL 811，那么将编程检验电压设定为Vverify 815。Vverify电压实质等于Vverify_QCL减去QCL电压(VQCL)且实质与在正常检验操作期间所使用的典型的检验电压相同。在一个实施例中，Vverify为4.0V且VQCL为0.2V，从而产生4.2V的Vverify_QCL。替代实施例可使用不同电压。
将编程电压增加一步进电压(例如，1.0V)817且从将新编程脉冲施加到选定存储器单元的控制栅极803重复所述方法。所述方法现在使用Vverify作为新编程检验电压。
图9图解说明存储器装置900的功能性框图。存储器装置900耦合到外部处理器910。处理器910可为微处理器或某一其它类型的控制器。存储器装置900及处理器910形成存储器系统920的部分。存储器装置900已经简化以聚焦于有助于理解本发明的存储器特征上。
存储器装置900包括非易失性存储器单元的阵列930，例如前文在图3中所图解说明的阵列。存储器阵列930布置成字线行与位线列的库。在一个实施例中，存储器阵列930的列由存储器单元的串联串组成。如此项技术中众所周知，单元至位线的连接确定所述阵列为NAND架构、AND架构还是NOR架构。
地址缓冲器电路940经提供以锁存经由I/O电路960提供的地址信号。地址信号由行解码器944及列解码器946接收及解码以存取存储器阵列930。所属领域的技术人员将了解，受益于本说明，地址输入连接的数目取决于存储器阵列930的密度及架构。也就是说，地址的数目随增加的存储器单元计数及增加的库及块计数两者而增加。
存储器装置900通过使用读出放大器电路950感测存储器阵列各列中的电压或电流改变来读取存储器阵列930中的数据。在一个实施例中，读出放大器电路950经耦合以读取及锁存来自存储器阵列930的一行数据。包括数据输入与输出缓冲器电路960以用于通过多个数据连接962与控制器910进行双向数据通信以及地址通信。写入电路955经提供以将数据写入到存储器阵列。
存储器控制电路970解码在控制连接972上提供的来自处理器910的信号。这些信号用以控制存储器阵列930上的操作，包括数据读取、数据写入(编程)及擦除操作。存储器控制器电路970可为产生所述存储器控制信号的状态机、定序器或某一其它类型的控制器。在一个实施例中，存储器控制电路970经配置以执行本发明实施例的编程及多电平编程检验方法以便减小存储器装置中的快速电荷损失的效应。
图9中所图解说明的快闪存储器装置已经简化以促进对存储器的特征的基本理解。所属领域的技术人员已知快闪存储器的内部电路及功能的更详细的理解。
结论
总之，一个或一个以上实施例可在编程操作期间减小存储器装置中的快速电荷损失的效应。在一个此种实施例中，在选定存储器单元的编程检验期间使用动态多电平编程检验电压。初始增加所述编程检验电压，以便补偿在编程之后经历的电荷损失。在相关联编程脉冲的编程电压达到参考电压电平或编程脉冲的数目已达到某一脉冲计数阈值之后，将所述编程检验电压设定为较低编程检验电压。
尽管本文已图解说明及描述特定实施例，但所属领域的技术人员将了解，任何旨在实现相同目的的布置均可替代所示的特定实施例。所属领域的技术人员将明了本发明的许多修改。因此，此申请案打算涵盖本发明的任何修改或变化形式。明确的打算是本发明仅由以上权利要求书及其等效物限定。

Claims (11)

1.一种用于存储器装置中的多电平编程检验的方法，所述方法包含：
将一系列编程脉冲施加到选定存储器单元的控制栅极，所述一系列编程脉冲中的每一编程脉冲比所述一系列编程脉冲中的前一编程脉冲增加一步进电压；
在每一编程脉冲之后执行编程检验，至少第一编程验证包括第一电压；
在编程脉冲至少等于参考编程电压之后针对每一随后编程检验将所述第一电压减小到第二电压；及
当将所述选定存储器单元被编程到至少等于通过所述编程验证的目标电压的阈值电压时，禁止对所述选定存储器单元的编程。
2.根据权利要求1所述的方法，其中减小所述第一电压包含从所述第一电压中减去快速电荷损失电压。
3.根据权利要求1所述的方法，其中将所述第一电压减小到所述第二电压在所述编程脉冲等于或大于所述参考编程电压时发生。
4.根据权利要求1所述的方法，其中每一编程检验包含处于所述第一电压或所述第二电压中的一者的电压脉冲。
5.根据权利要求1所述的方法，其中禁止进一步编程包含用禁止电压来偏置耦合到待禁止的所述选定存储器单元的数据线。
6.一种存储器装置，其包含：
存储器阵列，其包含多个存储器单元；及
控制电路，其耦合到所述存储器阵列以用于控制所述存储器阵列的操作，其中所述控制电路经配置以控制动态编程检验电压的产生，所述动态编程检验电压是响应于编程电压至少等于参考电压而调整，其中，所述参考电压是响应于所述存储器装置的快速电荷损失特性而确定的，所述控制电路进一步经配置以控制一系列增加的编程电压的产生，每一编程电压后面是一编程检验电压，其中所述控制电路经配置以禁止对具有至少等于目标电压的阈值电压的存储器单元的编程，以及控制第二编程检验电压在所述编程脉冲等于或超过所述参考电压时的产生，所述第二编程检验电压小于初始编程检验电压。
7.根据权利要求6所述的存储器装置，其中所述存储器阵列组织成NAND架构。
8.根据权利要求6所述的存储器装置，其中所述控制电路进一步经配置以控制响应于所述编程电压等于或大于所述参考电压而减小所述编程检验电压及增加所述编程电压。
9.一种存储器系统，其包含：
控制器，其经配置以控制所述存储器系统的操作；及
存储器装置，其耦合到所述控制器，所述装置包含：
存储器阵列，其包含多个存储器单元；及
存储器控制电路，其耦合到所述存储器阵列且经配置以控制所述存储器阵列的操作，所述存储器控制电路经配置以控制包含一系列递增增加的编程脉冲的编程操作，所述系列递增增加的编程脉冲在每一编程脉冲之后具有一编程检验脉冲，其中所述控制电路经配置以确定编程脉冲何时至少等于参考电压且从初始编程检验电压减小随后编程检验脉冲的电压。
10.根据权利要求9所述的系统，其中所述存储器控制电路进一步经配置以在所述编程脉冲小于所述参考电压时增加所述编程脉冲且不减小随后编程检验脉冲的所述电压。
11.根据权利要求9所述的系统，其中所述存储器控制电路进一步经配置以仅在正在编程的存储器单元的阈值电压小于所述初始编程检验电压的情况下确定所述编程脉冲何时至少等于所述参考电压。
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