CN101335048A - 多阶存储单元非易失性存储器的双重编程方法 - Google Patents

多阶存储单元非易失性存储器的双重编程方法 Download PDF

Info

Publication number
CN101335048A
CN101335048A CNA2007101934649A CN200710193464A CN101335048A CN 101335048 A CN101335048 A CN 101335048A CN A2007101934649 A CNA2007101934649 A CN A2007101934649A CN 200710193464 A CN200710193464 A CN 200710193464A CN 101335048 A CN101335048 A CN 101335048A
Authority
CN
China
Prior art keywords
level
programming
program verification
charge capturing
program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101934649A
Other languages
English (en)
Other versions
CN101335048B (zh
Inventor
洪俊雄
何文乔
张坤龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101335048A publication Critical patent/CN101335048A/zh
Application granted granted Critical
Publication of CN101335048B publication Critical patent/CN101335048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法。电荷捕捉存储器包括多个电荷捕捉存储单元。此双重编程方法以两阶段进行，一预先编程阶段及一后编程阶段，并且适用于电荷捕捉存储器的一字线(一字线中的一区段(segment)、一字线中的一页、一编程单元或一存储单元)。编程单元可通过不同种类或不同范围的输入数据加以定义，例如一个编程单元可定义为单一字线中的一部分(如一页、一群组或一区段)。其中每一个群组均选择用来与其它同一字线中的群组依序或平行地进行预先编程(pre－program)或预先编程验证(pre－program－verify)。

Description

多阶存储单元非易失性存储器的双重编程方法
技术领域
本发明涉及一种电子数据储存装置，且特别是有关于一种非易失性半导体存储装置以及编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法。
背景技术
电子可擦除可编程的非易失性存储器技术广泛地应用于各样现代化的应用中，其是以电荷储存结构为基础，常见的种类为电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only-Memory，EEPROM)以及闪存(flash memory)。闪存中包括有以阵列方式设置的多个存储单元，各个存储单元可单独地进行编程或擦除。闪存中具有放大传感器(sense amplifier)，用以决定储存于一非易失性存储器中的一个或多个数据值。在一典型的感测策略中，利用一电流感应放大器将通过进行感测中的存储单元的电流与一参考电流进行比较。
EEPROM以及闪存中应用一些不同的存储单元结构，其中以电荷捕捉介电层(charge trapping dielectric layer)为基础的存储单元结构，由于具有制作工艺尺寸等级的弹性以及制作工艺的简易性，因此当集成电路的尺寸逐渐缩小的同时，更可凸显出此种存储单元结构的优点。举例来说，以电荷捕捉介电层为基础的存储单元结构包括业界一般称为SONOS及PHINES的结构，此种类型的存储单元利用例如是氮化硅(silicon nitride)的一电荷捕捉介电层来捕捉电荷，藉以储存数据。当带负电的电荷陷入电荷捕捉介电层时，存储单元的阈值电压随之增加；而当电荷自电荷捕捉介电层移去时，存储单元的阈值电压则随之降低。
为了避免电荷损失，电荷捕捉存储装置一般具有相对较厚的底氧化层(bottom oxide)，例如大于3纳米，典型的厚度大约介于5至9纳米之间。存储单元的擦除动作可利用带对带隧穿引发热空穴注入(Band-To-BandTunneling induced Hot Hole injection，BTBTHH)取代直接隧穿法(directtunneling)来进行。然而，热空穴注入会导致氧化层损伤，造成高临界存储单元(high threshold cell)中电荷损失(charge loss)而低临界存储单元(low threshold cell)中电荷增益(charge gain)的现象。此外，更由于电荷捕捉结构中电荷擦除难度的累积(hard-to-erase accumulation)，存储单元的擦除时间会随着编程及擦除操作循环次数增加而增加。此种累积现象起因于空穴注入点以及电荷注入点并非完全相互符合，经过擦除脉冲(erase impulse)的后仍有部分电荷残留所致。再者，由于制作工艺中的变异因素(如沟道长度变异)，使得电荷捕捉式快闪存储装置进行区段擦除时，每个存储单元的擦除速率均不相同。此种擦除速率的差异会导致擦除状态的阈值电压(Vt)的分布范围增加，使得一部分的存储单元变得难以擦除，而另一部分的存储单元反而受到过度擦除。如此一来，经过多次编程及擦除操作循环后，目标阈值电压窗即闭合，使得存储装置呈现出较差的耐受性。随着技术进步使得尺寸等级不断缩小，更凸显出前述现象的严重性。
传统上，浮置栅极装置(floating gate device)是储存一位(bit)的电荷于一导电浮置栅极中，而电荷捕捉存储单元的出现，提供快闪存储单元储存两位数据于氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)介电层中的能力。在一典型的电荷捕捉存储单元结构中，一氮化物层设置于一上氧化物层及一下氧化物层之间，用以作为捕捉材料。在包含一氮化物层的ONO结构中，电荷可储存于电荷捕捉存储单元的左侧或右侧。然左侧与右侧位间的交互影响，亦即第二位效应(second bit effect)，限制了编程状态及擦除状态之间的阈值电压窗值。第二位效应因此影响了操作窗(operation window)的大小，甚至可能进一步阻止了电荷捕捉存储单元中储存位数的提升。
有鉴于此，目前存在一种有关于编程多阶存储单元(multi-level cell)的方法的需求，此方法可降低或消除一存储器阵列的一或多个存储单元在较低阈值电压时的高边界偏移(boundary shift)现象。
发明内容
有鉴于此，本发明的主要目的在于提供一种用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法。此电荷捕捉存储器包括多个电荷捕捉存储单元。此双重编程方法是以两阶段进行，一预先编程阶段及一后编程阶段，并且应用于电荷捕捉存储器的一字线(一字线中的一区段、一字线中的一页、一编程单元或一存储单元)。编程单元可通过不同种类或不同范围的输入数据加以定义，例如一编程单元可定义为单一字线中的一部分(如一页、一群组或一区段)。其中每一个群组均选择用来与其它同一字线中的群组依序或平行地进行预先编程(pre-program)或预先编程验证(pre-program-verify)。
在预先编程阶段期间，预先编程操作及预先编程验证操作应用于一选定长度，如一字线或一页单元(page unit)。其中页单元是编程至一低预先编程电平，并具有一低预先编程验证电平。预先编程操作以及预先编程验证操作在一电荷捕捉存储器中相邻的电荷捕捉点之间产生一位状态。电荷捕捉存储器中每一电荷捕捉存储单元具有用以储存一个或多个位的一第一电荷捕捉点以及一第二电荷捕捉点。
在后编程阶段期间，后编程操作及后编程验证操作是应用于字线或页单元，使得编程单元被编程至一最终(一预定)后编程电平以及一最终(或一预定)后编程验证电平。在后编程阶段期间，通过相邻位状态的确认，可有效地抑制不良的互补位效应(complementary bit effect)及阵列效应。
根据本发明的第一实施例，预先编程操作及预先编程验证操作是以一连续方式应用于一完整的字线。在一多位存储单元电荷捕捉存储器的多阶存储单元中，一电荷捕捉存储单元例如是包括四个位或四个电压电平，如一零编程电压电平、一第一临界电平、一第二电压临界电平以及一第三电压临界电平。一第一电平预先编程以及一第一电平预先编程验证是应用于此选定的字线，紧接着将一第二电平预先编程及一第二电平预先编程验证应用于此选定的字线，而后将一第三电平预先编程及一第三电平预先编程验证应用于此选定的字线。后编程及后编程验证也以类似的连续方式应用于一完整的字线。
根据本发明的第二实施例，预先编程操作及预先编程验证操作是以一连续方式应用于一页单元。此页单元的长度少于一完整的字线。当完成一轮预先编程操作及预先编程验证操作之后，核对与此页单元关联的一字线，以判断整条字线是否已接受预先编程操作及预先编程验证操作。若该选定的字线中仍余留额外的电荷捕捉存储单元，则此方法是重复进行额外的预先编程及预先编程验证循环。
根据本发明的第三实施例，预先编程操作及预先编程确认操作是依照由一第一编程电压至一第二编程电压再到一第三编程电压的反向进行。此操作不依照由一低电压电平编程至一高电压电平的顺序进行，取而代之的由一高电压电平进行至一低电压电平，即由一第三预先编程电压至一第二预先编程电压再到一第一预先编程电压。
根据本发明的第四实施例，预先编程操作及预先编程验证操作是同步(或平行地)应用于一完整的字线，或一字线中的多个页单元。其中，此方法包含一第一电平编程、一第二电平编程及一第三电平编程的平行应用。此三个预先编程电平的同步编程需要三种偏压状况，每一偏压状况对应于一种特定的预先编程电压电平。在编程验证操作期间，此三种编程验证电平同时被读取。
整体而言，本发明提出一种用以双重编程一电荷捕捉存储器的多位存储单元中多阶存储单元的方法。电荷捕捉存储器具有一电荷捕捉存储单元阵列，此阵列连接于多条字线，各条字线连接于多个电荷捕捉存储单元，各电荷捕捉存储单元具有一第一电荷捕捉点及一第二电荷捕捉点。此方法包括：接收一数据模式，此数据模式包括一连串的多个编程电平；在一第一编程阶段期间，沿一条字线并对应数据模式的一连串的编程电平对此些电荷捕捉存储单元进行一第一编程操作以及一第一编程验证操作，以将此些电荷捕捉存储单元操作至一低数据模式，第一编程操作是沿着字线编程此些电荷捕捉存储单元至一第一电压编程电平，此第一电压编程电平小于一预定编程电压电平，而此第一编程验证操作是沿着字线验证此些电荷捕捉存储单元中的电荷捕捉存储单元至一第一电压验证电平，此第一电压验证电平小于一预定编程验证电平；以及，在一第二编程阶段期间，沿着字线进行此些电荷捕捉存储单元的一第二编程操作及一第二编程验证操作，第二编程操作是沿着字线编程此些电荷捕捉存储单元至一第二电压编程电平，此第二电压编程电平大约(或实质上)相等于预定编程电压电平，第二编程验证操作沿着字线验证此些电荷捕捉存储单元至一第二电压验证电平，此第二电压验证电平大约相等于(或不少于)预定编程验证电平。
依照本发明较佳实施例的方法，有利地提供了多位存储单元电荷捕捉存储器中多阶存储单元的编程及编程验证技术，其可减低或抑制第二位效应及阵列效应。
本发明的结构及方法特举详细的描述揭露于下。此处所述的内容并非用以限定本发明，本发明的保护范围当以权利要求书所界定的范围为准。为让本发明的上述内容、特征、方面及优点能更明显易懂，下文特举较佳的实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示依照本发明一实施例的一电荷捕捉存储器的一电荷捕捉存储单元中一多位存储单元的制作工艺示意图；
图2绘示依照本发明一实施例的第一电荷捕捉点及第二电荷捕捉点之间一互补位干扰或一第二位效应的示意图；
图3绘示依照本发明一实施例的一虚地阵列存储器结构中电荷捕捉存储单元的一阵列效应或一侧漏效应的等效电路图；
图4绘示依照本发明一实施例的藉由分离阈值电压电平的电性范围分配以将总位数由两位增加至四位的一多位存储单元的一多阶存储单元的示意图；
图5绘示依照本发明一实施例的具有一预先编程阶段及一后编程阶段的双重编程的方法的流程图；
图6绘示依照本发明第一实施例的用以进行依照本发明一实施例的电荷捕捉存储单元的编程及编程验证操作的预先编程阶段的流程图；
图7绘示依照本发明第二实施例的用以进行依照本发明一实施例的电荷捕捉存储单元的编程及编程验证操作的预先编程阶段的流程图；
图8绘示依照本发明第三实施例的平行进行依照本发明一实施例的电荷捕捉存储单元的预先编程及预先编程验证操作的流程图；
图9绘示依照本发明一实施例的包括多个电荷捕捉存储单元及多个字线的一存储阵列的等效电路图；
图10绘示依照本发明一实施例的具有预先编程及后编程操作的双重编程方法的波形图；
图11A～11D绘示依照本发明一实施例的预先编程及后编程阶段以及产生一低使用者模式的示例波形图；以及
图12A～12B绘示依照本发明一实施例的预先编程验证电压电平与后编程验证电压电平相互关系的示例波形图。
【主要元件符号说明】
10：电荷捕捉存储单元
11：第一介电层
12：电荷捕捉层
13：第二介电层
14：第一电荷捕捉点
15：第二电荷捕捉点
16、17：位线n+掺杂区
19：沟道
20：多晶栅极
21：低阈值电压区域
22：高阈值电压区域
23：低临界区域
24：阈值电压变化
25：存储结构
26：存储单元A
27：存储单元B
28：存储单元电流
29：感应电流
30：漏电流
31：第一编程电平
32：第二编程电平
33：第三编程电平
34：第四编程电平
69：存储阵列
70：字线
71：零电平
72：第一电压临界电平
73：第二电压临界电平
74：第三电压临界电平
75：第一编程验证电平
76：第二编程验证电平
77：第三编程验证电平
78：第一最终编程验证电平
79：第二最终编程验证电平
80：第三最终编程验证电平
84、85、86、87、88、89：线条
90、92：波形分配
91、93：较高的一侧
94：第一预先编程验证电压电平
95：第一后编程验证电压电平
97：位A
98：位C
99：位D
具体实施方式
以下提出了依照本发的结构以及方法的较佳实施例，辅以图1～图10做详细说明如下。此处所提出的特定实施例并非用以限制本发明，在不脱离本发明的精神和范围的前提下，本发明亦可应用其它特征、元件、方法及实施态样作为实施方式。此外，不同实施例中相同的元件是沿用相同的元件标号。
图1绘示一电荷捕捉存储器的一电荷捕捉存储单元10中一多位存储单元的制作工艺示意图。电荷捕捉存储单元10包括一第一介电层11、一电荷捕捉层12以及一第二介电层13的一多阶电荷捕捉结构。可应用于第一及第二介电层11及13的材料例如是一氧化物材料。电荷捕捉层12的材料例如是氮化硅(silicon nitride)。在本实施例中，电荷捕捉存储单元10包括两电荷捕捉点14及15，其中第一电荷捕捉点14提供一第一位置用以储存一第一位，第二电荷捕捉点15提供一第二位置用以储存一第二位。
电荷捕捉存储单元10中多位存储单元的选用引发两种效应，并且可应用于一虚地阵列(virtual ground array)中。电荷捕捉存储单元10提供储存一第一位于第一电荷捕捉点14以及储存一第二位于第二电荷捕捉点15的能力。第一种效应为一第二位效应(second bit effect)或一互补效应(complementary effect)。由于针对一电荷捕捉点的位的编程操作会影响到另一电荷捕捉点的另一位，因此当此些电荷捕捉点14及15的一者经过编程后，位于另一电荷捕捉点的位(即未被编程的位)便会受到影响。举例来说，若选择以位于第一电荷捕捉点14的第一位进行编程，此编程操作会影响位于第二电荷捕捉点15的第二位的一电压，使其微幅上升。若选择以位于第二电荷捕捉点15的第二位进行编程，则第一位会受到第二位的编程操作影响，而升高其电压。
作用于电荷捕捉存储单元10的第二种效应，则为一阵列效应(arrayeffect)或一侧漏效应(side leakage effect)。关于阵列效应的原理，将辅以图3详细说明于后。
电荷捕捉存储单元结构10具有位于p型基板上的一位线n+掺杂区16以及一位线n+掺杂区17。一沟道19由位线n+掺杂区16的右侧边缘延伸至位线n+掺杂区17的左侧边缘。一硅化钨(tungsten silicide，WSi2)及多晶栅极(poly gate)20覆盖于第一介电层11上。一位线氧化物9设置于位线n+掺杂区17及硅化钨及多晶栅极20之间。
图2绘示电荷捕捉存储单元10的第一电荷捕捉点14及第二电荷捕捉点15之间一互补位干扰或一第二位效应的示意图。由于受到电荷捕捉存储单元10中两位(也就是位于第一电荷捕捉点14中的第一位以及位于第二电荷捕捉点15中的第二位)交互作用的影响，未编程的捕捉点的阈值电压会受到互补位效应的影响。电荷捕捉存储单元10的一阈值电压窗具有一低阈值电压区域21以及一高阈值电压区域22。起初，第一电荷捕捉点14的第一位及第二电荷捕捉点15的第二位具有位于低阈值电压区域21的一电压值，如区域L1所示。当第二电荷捕捉点15的第二位编程至一高电压临界电平(如高电压临界区域22所示)时，第一电荷捕捉点14的第一位亦微幅提升至另一低临界区域23，如区域L2所示。虽然此处第一电荷捕捉点14的第一位未经过编程，但当编程第二电荷捕捉点15的第二位时，第一位遭受到第二位效应(或常称之为互补位干扰)的影响，使其阈值电压升高。第一电荷捕捉点14的第一位由L1区域21至L2区域23的阈值电压变化dVt 24，即为所谓的互补位干扰或一第二位效应。第二位效应的结果相似于一互补低电压临界(或擦除Vt)位的编程作用。
图3绘示于一虚地阵列(virtual ground array)存储结构25中的电荷捕捉存储单元的一阵列效应或一侧漏效应的等效电路图。阵列效应起因于一环境差异(environment differential)，并且导致阈值电压的偏移。此环境差异系发生于一编程验证阶段及一读取阶段期间。在这个例子中，假设一第一电荷捕捉点(或一存储单元A26)已经过编程，而后执行一编程验证操，用以判断存储单元A26中第一电荷捕捉点的编程电压是否够高。欲执行一编程验证操作时，必须进行一读取操作。在电荷捕捉存储单元的读取操作(亦称之为编程验证操作)期间，由于漏电流30(I_leak)流向一第二电荷捕捉点27(或一存储单元B)，使得一存储单元电流28(I_cell)的大小可能与一感应电流29(I_sense)不同。感应电流29作为一参数，用以指出有多大的电流提供予电荷捕捉存储单元。感应电流29很有可能为一个小于存储单元电流28的值。I_cell 28、I_sense 29及I_leak 30的关系可以一数学式表示如下：
I_sense＝I_cell+I_leak
由于朝向存储单元B 27的电流泄漏，存储单元A 26的电压值可以相当于一高电压的状态进行读取。接下来提供一程序脉冲(program pulse)予存储单元A26，使得存储单元A26具有够高的阈值电压以通过一编程验证操作。
当存储单元B 27进行一编程操作时，存储单元A26的读数显示出I_cell 28具有低于存储单元A26在编程验证阶段时的电流。当存储单元B27经过编程之后，存储单元A26具有一低电压临界值。存储单元B27的编程导致漏电流(I_leak)30受到抑制，使得感应电流29相等于存储单元电流28，即I_sense＝I_cell。
图4绘示一多位存储单元(亦称为N-Bit)的多阶存储单元中，利用分散阈值电压电平的方式改变电性范围配置，将总位数由两个位增加至四个位，以此方式增加存储单元区域范围中电荷捕捉存储装置10的存储密度。在一MLC的实际应用中，一第一编程电平(level0)31、一第二编程电平(level1)32、一第三编程电平(level2)33及一第四编程电平(level3)34中的多个编程电平(或阈值电压电平)，分别表示二位格式的11、01、10及00。在另一MLC的实际应用中，此些编程电压电平分别表示二位格式的11、01、00及10。在又一MLC的实际应用中，此些编程电压电平分别表示二位格式的11、10、00及01。在本发明所属技术领域中具有通常知识者可了解，此些阈值电压的定义并非仅限于上述三个应用例，其余不脱离此处示例性实施方式的定义均可应用于此。
电荷捕捉存储单元中10每一电荷捕捉点14或15包括两阈值电压Vt电平，使得电荷捕捉存储单元10可有效地包含四位的信息，以在一多位存储单元的电荷捕捉存储单元中建立一多阶存储单元。其中两位位于第一电荷捕捉点14，另外两位则位于第二电荷捕捉点15，例如第一电荷捕捉点14储存一第一位及一第三位，第二电荷捕捉点15储存一第二位及一第四位。在本发明所属技术领域中具有通常知识者应可了解，电荷捕捉存储单元10中每一电荷捕捉点14或15可应用更多的阈值电压Vt电平以产生更多数目的位，例如8个位、16个位或更多的位数。
当处理一互补位效应或一阵列效应时，需要更紧密的电压临界值分布以将电压电平扩张至四个电压电平，其系描述于相关于图5的方法中。图5绘示利用一预先编程阶段36及一后编程阶段37进行双重编程的一方法35程序的流程图。在预先编程阶段36期间，电荷捕捉存储单元10经过一模式的一编程操作38以及一编程验证操作39，并且操作至多个低编程验证电平，例如一第一电平编程验证PV1A、一第二电平编程验证PV2A及一第三电平编程验证PV3A。此处代号A表示在预先编程阶段期间进行的编程验证操作。在步骤40中，电荷捕捉存储单元10系进行测试以判断一编程位是否通过一预定阈值电压电平。若电荷捕捉存储单元10未通过编程验证电平，则接着于步骤41中判断是否达到一脉冲限制，此脉冲限制为一数字，表示最大重试次数。若判断未达到此脉冲限制，则方法35回到步骤38以便进行另一预先编程操作。若于步骤42中达到脉冲限制，电荷捕捉存储单元10则判断为未通过编程验证电平。
当电荷捕捉存储单元10通过预先编程验证操作之后，接着进行一第二编程操作，称之为一后编程阶段37。在后编程操作37期间，电荷捕捉存储单元10经过一模式的一编程操作43及一编程验证操作44，此模式适用于多个最终编程验证电平，例如一第一电平编程验证PV1B、一第二电平编程验证PV2B及一第三电平编程验证PV3B。此处代号B表示在一后编程阶段期间所进行的设定至最终电平的编程验证操作。在步骤45中，在一页或一字线中的电荷捕捉存储单元进行测试以判断一编程位是否通过一预定阈值电压电平。若电荷捕捉存储单元10未通过编程验证电平，则接着在步骤46中判断是否达到一脉冲限制，此脉冲限制为一数字，表示最大重试次数。若判断未达到此脉冲限制，则方法35回到步骤38以便进行另一预先编程操作。若在步骤42中已经达到脉冲限制，电荷捕捉存储单元10则判断为未通过编程验证电平。
图6绘示依照本发明第一实施例中用以进行电荷捕捉存储单元10的编程的预先编程阶段36的流程图。在本实施例中具有三种不同的编程验证电平，一第一编程及编程验证电平47、一第二编程及编程验证电平48以及一第三编程及编程验证电平49。虽然在本实施例中是以一连续的编程过程进行说明，本实施例的方法亦可延伸至一平行的编程过程。在步骤50中，使用者数据被输入，以设定特定的电荷捕捉存储单元，或是由一页单元或一整条字线所定义的一范围的电荷捕捉存储单元。虽然一字线中的一页单元可选用来作为进行编程及编程验证操作的范围，以下是以一字线来进行说明，以简化叙述。此数据可能需要由此电荷捕捉存储单元中所选用字线中的一第一电平编程、一第二电平编程或一第三电平编程的一些组合而形成，例如一字线的数据典型地包括大约16页，其中每一页需要两千个字节的数据。程序流由第一编程及第一编程验证电平47开始，接着至第二编程及编程验证电平48，然后是第三编程及编程验证电平49。在本实施例中，第二编程及编程验证电平高于第一编程及编程验证电平，第三编程及编程验证电平高于第二编程及编程验证电平。
在预先编程阶段36的第一电平编程及编程验证电平47期间，电荷捕捉存储单元中选用的字线在步骤51中施以一第一电平编程电平(first levelprogram level)(LV1)。在步骤52中，选用字线中的电荷捕捉存储单元经过一第一电平编程验证操作(first level program-verify operation)(PV1A)。第一电平编程验证操作产生的信息，是在步骤53中储存至并更新至一存储集成电路中，如一静态随机存取存储器(SRAM)。此信息是指出哪些单一或多个电荷捕捉存储单元已通过第一电平编程验证操作，而哪些单一或多个电荷捕捉存储单元未通过。位于选用的字线中的电荷捕捉存储单元接着在步骤54中进行测试，以判断电荷捕捉存储单元的编程是否通过第一电平编程验证电平。当位于选用的字线的电荷捕捉存储单元通过第一编程及编程验证电平47后，位于此字线的电荷捕捉存储单元接着通过第二编程及编程验证电平48。
在预先编程阶段36的第二电平编程及编程验证电平48期间，选用的字线中的电荷捕捉存储单元是在步骤55中施以一第二电平编程电平(second level program level)(LV2)。在步骤56中，选用字线中的电荷捕捉存储单元经过一第二电平编程及编程验证电平(PV2A)。第二电平编程验证产生的信息是在步骤57中，在存储集成电路中进行更新。在此字线中的电荷捕捉存储单元接着于步骤58中进行测试，以判断电荷捕捉存储单元的编程是否通过第二编程验证电平。当此字线中的电荷捕捉存储单元通过第二编程及编程验证电平48后，位于此字线的电荷捕捉存储单元接着通过第三编程及编程验证电平49。在预先编程阶段36的第三电平编程及编程验证电平49期间，选用的字线中的电荷捕捉存储单元是在步骤59中施以一第三电平编程电平(third level program level)(LV3)。在步骤60中，选用字线中的电荷捕捉存储单元经过一第三电平编程及编程验证电平(PV3A)。第三电平编程验证产生的信息是在步骤61中，在存储集成电路中进行更新。此字线中的电荷捕捉存储单元接着于步骤62中进行测试，以判断电荷捕捉存储单元的编程是否通过第三编程验证电平。
图7绘示依照本发明第二实施例的用以编程电荷捕捉存储单元的预先编程阶段36的流程图。在本实施例中，如步骤50所示，使用者输入少于整个字线范围的一个值，例如一次一页，或称之为一页单元。由于一字线中具有多个页单元，因此经过第三编程及编程验证电平59之后，包括多个存储捕捉存储单元的存储器系进行核对，以判断整条字线是否已被编程，并且判断是否已于步骤63中进行编程验证。若于选用的字线中仍余留额外的电荷捕捉存储单元，则进行额外的编程及编程验证循环。举例来说，假若一条字线储存一万六千字节的信息，且一个缓冲储存器(buffer)或一SRAM的大小仅为两千字节，此时编程程序一次仅可处理两千字节，总共需要进行此程序八次，以于两千字节的容量内处理完总共一万八千字节的信息。
此编程程序是以由低电平(一第一电平)进行至高电平(一第二及第三电平)的方式来描述。然而在部分实施例中，此编程程序并不由低电平进行至高电平，其可由高电平(一第三电平)进行至低电平(一第二及第一电平)。在其它实施例中，第一电平编程及编程验证电平系可关联于选用的一字线中的一第一群组的电荷捕捉存储单元，第二电平编程及编程验证电平系可关联于选用的一字线中的一第二群组的电荷捕捉存储单元，而第三电平编程及编程验证电平系可关联于选用的一字线中的一第三群组的电荷捕捉存储单元。
图8绘示依照一第三实施例的以平行方式执行多个电荷捕捉存储单元的预先编程及编程验证操作的流程图。此些电荷捕捉存储单元系位于同一条选用的字线，或位于此选用的字线中的一页单元中。在步骤64中，使用者数据系输入以设定特定的电荷捕捉存储单元，或是一范围的多个电荷捕捉存储单元，例如一字线范围的多个电荷捕捉存储单元。此数据可能需要由电荷捕捉存储单元10中的一第一电平编程、一第二电平编程或一第三电平编程的一些组合而形成。于步骤65中，一平行的预先编程操作系应用至电荷捕捉存储单元，以进行一第一电平编程(LV1)、一第二电平编程(LV2)及一第三电平编程(LV3)的编程。此三预先编程电平的同步编程可能需要三种不同的偏压状况，每一偏压状况对应于一特定的预先编程电平。例如，一第一偏压状况应用于一第一电平编程、一第二偏压状况应用于一第二电平编程及一第三偏压状况应用于一第三电平编程。一编程验证操作亦在步骤66中平行执行。在预先编程验证操作期间，此三编程验证电平系同时被读取。例如二位值“01”、“01”或“10”被读取，并且与一第一编程验证电平(PV1A)、一第二编程验证电平(PV2A)及一第三编程验证电平(PV3A)进行比较。由于三个编程验证电平均同步被存取，因此于某些实施例中感应放大器的的数值会成为三倍。进行编程验证操作66之后，此编程验证操作产生的信息系如步骤67所示，在一SRAM中进行更新，以指出哪些单一或多个位已通过编程验证操作。在步骤68中，若电荷捕捉存储单元10未通过编程验证操作，则步骤65系重复执行，以再一次进行平行编程及编程验证操作。此外，紧接着一预先编程阶段，电性连接于一选用的字线的多个电荷捕捉存储单元系被编程至第一编程验证电平、第二编程验证电平及第三编程验证电平。
后编程阶段37期间的后编程及后编程验证操作中，除了编程验证电平是以多个最终编程验证电平来定义之外，其系以相似于预先编程阶段36的方式进行。此些最终编程验证电平系以一第一最终编程验证电平(PV1B)、一第二最终编程验证电平(PV2B)及一第三最终编程验证电平(PV3B)来表示。关于预先编程阶段36的操作步骤系已根据图6、图7及图8做详细说明如上。将图6、图7及图8中第一编程验证电平(PV1A)取代为第一最终编程验证电平(PV1B)、将第二编程验证电平(PV2A)取代为第二最终编程验证电平(PV2B)并且将第三编程验证电平(PV3A)取代为第三最终编程验证电平(PV3B)的后，系可将图6、图7及图8应用于后编程验证阶段37。
图9绘示依照本发明一实施例的包括多个电荷捕捉存储单元及多个字线的一存储阵列69的等效电路图。在本实施例中，系选用字线(WL0)70来进行编程及编程验证操作。此字线70系电性连接于多个电荷捕捉存储单元，例如一万六千或三万两千字节。于一示例中，一字线范围的多个电荷捕捉存储单元系为三万两仟字节。
图10绘示具有预先编程及后编程操作的双重编程方法的代表波形图。电荷捕捉存储单元10具有四个电压电平，包括电荷捕捉存储单元10被重设或被擦除时的一零电平(level0)71、一第一电压临界电平(level1)72、一第二电压临界电平(level2)73及一第三电压临界电平(level3)74。电荷捕捉存储单元10具有三个变动的高电压临界Vt电平，包括第一电压临界电平72、第二电压临界电平73及第三电压临界电平74。于本实施例中，第二电压临界电平73高于第一电压临界电平72，第三电压临界电平74高于第二电压临界电平73。
预先编程阶段36期间系具有三个编程验证电平，分别是一第一编程验证电平(PV1A)75、一第二编程验证电平(PV2A)76及一第三编程验证电平(PV3A)77。第一编程验证电平75系关联于第一电压电平72，第二编程验证电平76系关联于第二电压电平73，第三编程验证电平77系关联于第三电压电平74。此三编程验证电平75、76及77均设定至低于最终电压电平的一电压电平。最终电压电平亦指一第一最终编程验证电平(PV1B)78、一第二最终编程验证电平(PV2B)79及一第三最终编程验证电平(PV3B)80。预先编程阶段36的目的之一为沿着一字线方向产生一初步模式(preliminary pattern)，其系提供互补位效应或一阵列效应的指针。此两效应系起因于一编程阶段及一读取阶段期间(特别是沿着一字线方向)环境上的差异。于某些实施例中，预先编程阶段36或后编程阶段37期间的一编程单元系为整个字线或字线整体(entire word line or wholeword line)。于其它实施例中，预先编程阶段36或后编程阶段37期间的一编程单元系小于一条字线或字线整体(whole word line)。在最终环境能够充分形成的条件下，亦即编程一相邻位的状态时，后编程阶段37期间的不良效应可被显著地抑制。
图11A～11D绘示代表预先编程及后编程阶段以及产生一低使用者模式(lower-user-pattern)的范例波形图。在预先编程阶段36期间，一连串的预先编程电压标值(pre-program voltage target)系由以后述的标号表示：第一预先编程验证电平PV1A 75、第二预先编程验证电平PV2A 76及第三预先编程验证电平PV3A 77。在后编程阶段37期间，一连串的后编程电压标值(post-program voltage target)系由后述的标号表示：第一后编程验证电平PV1B 78、第二后编程验证电平PV2B 79及第三后编程验证电平PV3B 80。第一后编程验证电平PV1B 78表示一最终第一后编程验证电平(如一线条84所示)，其系高于第一预先编程验证电平PV1A 75(如一线条85所示)。相似地是，第二后编程验证电平PV2B 79表示一最终第二后编程验证电平(如一线条87所示)，其系高于第二后编程验证电平PV2A 76(如一线条86所示)。第三后编程验证电平PV3B 80表示一最终第三后编程验证电平(如一线条89所示)，其系高于第三预先编程验证电平PV3A 77(如一线条88所示)。
一模式的数据系由一来源提供，以编程一电荷捕捉存储器。此来源例如是一使用者或一计算机。以下系提供一实例作为范例说明。使用者系提供以下模式的数据：“电平1、电平3、电平2、电平2、电平3...”。在一字线(或一字线的区段)上的相邻电荷捕捉存储单元的典型位状态，可藉由沿一字线方向编程电荷捕捉存储单元至低编程验证电平所形成的状态来表示。其系产生如图11D所示的低使用者模式，此低使用者模式包括一连串的相应低编程电压电平：“电平1’、电平3’、电平2’、电平2’、电平3’...”，藉由低使用者模式可减缓对于电荷捕捉存储器的阵列效应及第二位效应。举例来说，在预先编程阶段36之后，字线模式系由第一预先编程验证电平PV1A 75、第二预先编程验证电平PV2A 76及第三预先编程验证电平PV3A 77形成。此例中的一低使用者模式例如第11D图中所采用者。例如于后编程阶段37期间，经由感应电流I_sense 29来读取位A97。值得注意的是，此处电荷捕捉存储器中的读取操作系以一反向读取操作(reverse read operation)来进行。由于位C98及位D99系已被编程一高阈值电压Vt(即电平2’)，此时漏电流I_leak 30系可受到抑制。电荷捕捉存储器中漏电流受到抑制，代表着阵列效应受到了抑制。此外，位A97系由电平1’编程至电平1的最终目标电压，而非必须由一启始低阈值电压编程至电平1的最终阈值电压，因此阈值电压偏移降低，使得第二位效应亦受到抑制，导致相邻存储单元的阈值电压值变化减小。
图12A～12B绘示一预先编程验证电压电平与一后编程验证电压电平的相互关系的示例波形图。第一预先编程验证电压电平PV1A 75及第一后编程验证电压电平PV1B 78的差异系可依照一集成电路中硅材质的特性来选定。预先编程阶段36之后，第一预先编程验证电压电平PV1A 75表示一波形分配(WD1)90的较低的一侧，而标号H1 91表示其较高的一侧，如图12A所示。在后编程阶段37的后，第一后编程验证电压电平PV1B78表示一波形分配(WD2)92的较低的一侧，而标号H2 93表示其较高的一侧，如图12A所示。在部分实施例中，第一预先编程验证电压电平PV1A 75相较于第一后编程验证电压电平PV1B 78具有够低的电压，使得较高的一侧H1 91不会等于、实质上相等于或高于标号H2 93表示的较高的一侧。如图12B所示，若一第一预先编程验证电压电平PV1A 94系接近于(不够低于)一第一后编程验证电压电平PV1B 95的电压值，其结果为H1 91所表示的较高的一侧会实质上相等于、相等于或大于H2 93所表示的较高的一侧。
虽然上述是以编程一多位存储单元中的一多阶存储单元为例做说明，然而本发明还可应用页编程(page programming)或存储阵列的MBC的MLC中其它型式的一区块(block)、一区段(sector)或一次区块(sub-block)的编程方法。本发明的方法亦可应用于非MBC存储器中，或者每一存储单元非为多位的存储器。在某些实施例中，可增加预先编程阶段36期间的一偏压状态，以减少编程所需的时间。然而，预先编程阶段36期间较大的偏压状态典型地会产生一较宽的波形分配。
综上所述，虽然本发明已以较佳的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以权利要求书所界定的范围为准。

Claims (12)

1、一种用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，该电荷捕捉存储器具有一电荷捕捉存储单元阵列，该阵列连接于多条字线，各该多条字线连接于多个电荷捕捉存储单元，各该多个电荷捕捉存储单元具有一第一电荷捕捉点及一第二电荷捕捉点，其特征在于，该方法包括：
接收一数据；
在一第一编程阶段期间，沿一条字线并对应该数据的该多个电荷捕捉存储单元进行一第一编程操作以及一第一编程验证操作，该第一编程操作是沿该字线编程该多个电荷捕捉存储单元至一第一电压编程电平，该第一电压编程电平小于一预定编程电压电平，该第一编程验证操作是沿该字线验证该多个电荷捕捉存储单元中的电荷捕捉存储单元至一第一电压验证电平，该第一电压验证电平小于一预定编程验证电平；以及
在一第二编程阶段期间，沿该字线进行该多个电荷捕捉存储单元的一第二编程操作以及一第二编程验证操作，该第二编程操作是沿该字线编程该多个电荷捕捉存储单元至一第二电压编程电平，该第二电压编程电平与该预定编程电压电平相等，该第二编程验证操作沿该字线验证该多个电荷捕捉存储单元至一第二电压验证电平，该第二电压验证电平与该预定编程验证电平相等。
2、根据权利要求1所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，在该第一编程阶段期间的该第一编程及该第一编程验证操作或在该第二编程阶段期间的该第二编程及该第二编程验证操作是依照一连续顺序进行的，包括：
沿该字线编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第一编程电平；
沿该字线验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第一编程验证电平；
沿该字线编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第二编程电平；
沿该字线验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第二编程验证电平；
沿该字线编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第三编程电平；及
沿该字线验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第三编程验证电平。
3、根据权利要求1所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，在该第一编程阶段期间的该第一编程操作及该第一编程验证操作或在该第二编程阶段期间的该第二编程及该第二编程验证操作是平行进行的，包括：
同时沿该字线编程该多个电荷捕捉存储单元至一第一编程电平、一第二编程电平及一第三编程电平；及
同时沿该字线验证该多个电荷捕捉存储单元至一第一编程验证电平、一第二编程验证电平及一第三编程验证电平。
4、根据权利要求2或3所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，该第一编程验证电平低于该第二编程验证电平，且该第二编程验证电平低于该第三编程验证电平。
5、根据权利要求2或3所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，该第一编程验证电平高于该第二编程验证电平，且该第二编程验证电平高于该第三编程验证电平。
6.一种用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，该电荷捕捉存储器具有一电荷捕捉存储单元阵列，该阵列连接于多条字线，各该字线包括多个区段，各该电荷捕捉存储单元具有一第一电荷捕捉点及一第二电荷捕捉点，其特征在于，该方法包括：
接收一数据；以及
在一条字线的一第一区段中对应该数据编程多个电荷捕捉存储单元，包括：
在一预先编程阶段期间，在该字线的该第一区段中进行该多个电荷捕捉存储单元的一预先编程操作及一预先编程验证操作，该预先编程验证操作是验证该多个电荷捕捉存储单元至一第一编程验证电平；及
在一后编程阶段期间，在该字线的该第一区段中进行该多个电荷捕捉存储单元的一后编程操作及一后编程验证操作，该后编程验证操作是验证该多个电荷捕捉存储单元至一预定编程验证电平；
其中，该第一编程验证电平低于该预定编程验证电平。
7、根据权利要求6所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，在该预先编程阶段期间的该预先编程操作及该预先编程验证操作或该后编程阶段期间的该后编程操作及该后编程验证操作包括：
在该字线的该第一区段中编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第一编程电平；
在该字线的该第一区段中验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第一编程验证电平；
在该字线的该第一区段中编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第二编程电平；
在该字线的该第一区段中验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第二编程验证电平；
在该字线的该第一区段中编程该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第三编程电平；及
在该字线的该第一区段中验证该多个电荷捕捉存储单元中的至少一个电荷捕捉存储单元至一第三编程验证电平。
8、根据权利要求6所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，在该第一编程阶段期间的该第一编程及操作该第一编程验证操作或该后编程阶段期间的该后编程操作及该后编程验证操作是平行进行的，包括：
同时在该字线的该第一区段中编程该些电荷捕捉存储单元至一第一编程电平、一第二编程电平及一第三编程电平；及
同时在该字线的该第一区段中验证该些电荷捕捉存储单元至一第一编程验证电平、一第二编程验证电平及一第三编程验证电平。
9、根据权利要求7或8所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，该第一编程验证电平低于该第二编程验证电平，且该第二编程验证电平低于该第三编程验证电平。
10、根据权利要求7或8所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，该第一编程验证电平高于该第二编程验证电平，且该第二编程验证电平高于该第三编程验证电平。
11、根据权利要求6所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，该方法更包括：
在该字线的一第二区段中编程多个电荷捕捉存储单元。
12、根据权利要求11所述的用以双重编程电荷捕捉存储器的多位存储单元中多阶存储单元的方法，其特征在于，在该字线的该第二区段中的该多个电荷捕捉存储单元的编程包括：
在该预先编程阶段期间，在该字线的该第二区段中进行该多个电荷捕捉存储单元的该预先编程操作及该预先编程验证操作，该预先编程验证操作是验证该多个电荷捕捉存储单元至该第一编程验证电平；及
在该后编程阶段期间，在该字线的该第二区段中进行该多个电荷捕捉存储单元的该后编程操作及该后编程验证操作，该后编程验证操作是验证该多个电荷捕捉存储单元至该预定编程验证电平；
其中，该第一编程验证电平低于该预定编程验证电平。
CN2007101934649A 2007-06-29 2007-11-27 多阶存储单元非易失性存储器的双重编程方法 Active CN101335048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/771,310 US7548462B2 (en) 2007-06-29 2007-06-29 Double programming methods of a multi-level-cell nonvolatile memory
US11/771,310 2007-06-29

Publications (2)

Publication Number Publication Date
CN101335048A true CN101335048A (zh) 2008-12-31
CN101335048B CN101335048B (zh) 2010-09-22

Family

ID=40160217

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101934649A Active CN101335048B (zh) 2007-06-29 2007-11-27 多阶存储单元非易失性存储器的双重编程方法

Country Status (2)

Country Link
US (2) US7548462B2 (zh)
CN (1) CN101335048B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101727983A (zh) * 2008-10-28 2010-06-09 三星电子株式会社 存储设备及其编程方法
CN102034527A (zh) * 2009-09-24 2011-04-27 旺宏电子股份有限公司 程序化一多阶存储器的装置与方法
CN102314396A (zh) * 2010-07-06 2012-01-11 旺宏电子股份有限公司 区块为基础闪存的字节存取的方法与装置
CN102422362A (zh) * 2009-05-07 2012-04-18 美光科技公司 存储器装置中的多电平编程检验
CN104916323A (zh) * 2014-03-13 2015-09-16 旺宏电子股份有限公司 编程多个存储单元及存储器的方法及该存储器
CN105529048A (zh) * 2014-09-28 2016-04-27 华邦电子股份有限公司 快闪存储器装置及快闪存储器的写入方法
CN106158027A (zh) * 2015-04-09 2016-11-23 硅存储技术公司 用于对分离栅式非易失性存储器单元编程的系统和方法
CN106373614A (zh) * 2015-07-23 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN110036446A (zh) * 2019-02-20 2019-07-19 长江存储科技有限责任公司 用于对存储器系统编程的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7813188B2 (en) * 2007-09-10 2010-10-12 Hynix Semiconductor Inc. Non-volatile memory device and a method of programming a multi level cell in the same
JP2010135023A (ja) * 2008-12-05 2010-06-17 Toshiba Corp 半導体記憶装置
JP5438980B2 (ja) * 2009-01-23 2014-03-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20120311262A1 (en) 2011-06-01 2012-12-06 International Business Machines Corporation Memory cell presetting for improved memory performance
US8670273B2 (en) 2011-08-05 2014-03-11 Micron Technology, Inc. Methods for program verifying a memory cell and memory devices configured to perform the same
US9147487B2 (en) * 2012-11-29 2015-09-29 Macronix International Co., Ltd. Memory device and method for programming memory cell of memory device
US20140198576A1 (en) * 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
JP6179206B2 (ja) * 2013-06-11 2017-08-16 株式会社リコー メモリ制御装置
US9058881B1 (en) * 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331951B1 (en) * 2000-11-21 2001-12-18 Advanced Micro Devices, Inc. Method and system for embedded chip erase verification
US6714457B1 (en) 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6778442B1 (en) * 2003-04-24 2004-08-17 Advanced Micro Devices, Inc. Method of dual cell memory device operation for improved end-of-life read margin
US6768673B1 (en) 2003-04-24 2004-07-27 Advanced Micro Devices, Inc. Method of programming and reading a dual cell memory device
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
US7301817B2 (en) * 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US20070140019A1 (en) * 2005-12-21 2007-06-21 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7656709B2 (en) * 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101727983B (zh) * 2008-10-28 2016-06-01 三星电子株式会社 存储设备及其编程方法
CN101727983A (zh) * 2008-10-28 2010-06-09 三星电子株式会社 存储设备及其编程方法
CN102422362A (zh) * 2009-05-07 2012-04-18 美光科技公司 存储器装置中的多电平编程检验
CN102422362B (zh) * 2009-05-07 2015-03-18 美光科技公司 存储器装置中的多电平编程检验
CN102034527A (zh) * 2009-09-24 2011-04-27 旺宏电子股份有限公司 程序化一多阶存储器的装置与方法
CN102034527B (zh) * 2009-09-24 2013-07-24 旺宏电子股份有限公司 程序化一多阶存储器的装置与方法
CN102314396A (zh) * 2010-07-06 2012-01-11 旺宏电子股份有限公司 区块为基础闪存的字节存取的方法与装置
CN102314396B (zh) * 2010-07-06 2014-01-29 旺宏电子股份有限公司 区块为基础闪存的字节存取的方法与装置
CN104916323B (zh) * 2014-03-13 2019-03-15 旺宏电子股份有限公司 编程多个存储单元及存储器的方法及该存储器
CN104916323A (zh) * 2014-03-13 2015-09-16 旺宏电子股份有限公司 编程多个存储单元及存储器的方法及该存储器
CN105529048A (zh) * 2014-09-28 2016-04-27 华邦电子股份有限公司 快闪存储器装置及快闪存储器的写入方法
CN105529048B (zh) * 2014-09-28 2019-11-26 华邦电子股份有限公司 快闪存储器装置及快闪存储器的写入方法
CN106158027A (zh) * 2015-04-09 2016-11-23 硅存储技术公司 用于对分离栅式非易失性存储器单元编程的系统和方法
CN106158027B (zh) * 2015-04-09 2020-02-07 硅存储技术公司 用于对分离栅式非易失性存储器单元编程的系统和方法
CN106373614A (zh) * 2015-07-23 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN110036446A (zh) * 2019-02-20 2019-07-19 长江存储科技有限责任公司 用于对存储器系统编程的方法
US11037642B2 (en) 2019-02-20 2021-06-15 Yangtze Memory Technologies Co., Ltd. Method for programming a memory system
US11386970B2 (en) 2019-02-20 2022-07-12 Yangtze Memory Technologies Co., Ltd. Method for programming a memory system

Also Published As

Publication number Publication date
US20090003054A1 (en) 2009-01-01
US7548462B2 (en) 2009-06-16
CN101335048B (zh) 2010-09-22
US20090219759A1 (en) 2009-09-03
US7885120B2 (en) 2011-02-08

Similar Documents

Publication Publication Date Title
CN101335048B (zh) 多阶存储单元非易失性存储器的双重编程方法
US8305813B2 (en) Nonvolatile memory device and method of operating the same
US8339864B2 (en) Method of programming nonvolatile memory device
KR100819102B1 (ko) 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
US7643348B2 (en) Predictive programming in non-volatile memory
KR100851853B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 및 프로그램 검증방법
US8472257B2 (en) Nonvolatile memory and method for improved programming with reduced verify
US8730725B2 (en) Method of programming/reading a non-volatile memory with a sequence
US7551483B2 (en) Non-volatile memory with predictive programming
US20090135656A1 (en) Non-volatile semiconductor memory device with dummy cells and method of programming the same
US9025388B2 (en) Method for kink compensation in a memory
CN102005244A (zh) 非易失性存储的可变编程
WO2008082824A2 (en) Multi-level operation in dual element cells using a supplemental programming level
JP3961759B2 (ja) 不揮発性半導体記憶装置
TW200903498A (en) Double programming methods of multi-level-cell nonvolatile memory
KR20090048102A (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법과 검증/독출방법
US7907454B2 (en) Method of verifying programming operation of flash memory device
KR20070057716A (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
US8279676B2 (en) Method of operating nonvolatile memory device
KR100600951B1 (ko) 플래시 메모리 소자 및 그 포스트 프로그램 방법
US8379443B2 (en) Charge retention for flash memory by manipulating the program data methodology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant