JP2010135023A - 半導体記憶装置 - Google Patents
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Abstract
【課題】隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ1は、ワード線、及びビット線に接続され、1つのメモリセルに、n値(nは4以上の自然数)のうちの1値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。制御回路8,9は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルにデータを書き込む。制御回路8,9は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、n値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行う。
【選択図】 図1
【解決手段】メモリセルアレイ1は、ワード線、及びビット線に接続され、1つのメモリセルに、n値(nは4以上の自然数)のうちの1値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。制御回路8,9は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルにデータを書き込む。制御回路8,9は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、n値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行う。
【選択図】 図1
Description
本発明は、例えばNAND型フラッシュメモリに係わり、多値データを記憶することが可能な半導体記憶装置に関する。
NAND型フラッシュメモリは、ロウ方向に並んだ複数のセルに対して一括して書き込み、又は読み出し動作が行なわれる。近時、1つのメモリセルに複数ビットのデータを記憶する多値メモリが開発されている。例えば、4つの閾値(電圧)レベルを設けた場合、1セルに2ビットのデータを記憶でき、8つの閾値レベルを設けた場合、1セルに3ビットのデータを記憶できる。さらに、16個の閾値レベルを設けた場合、1セルに4ビットのデータを記憶することが可能である。
一方、素子の微細化に伴い、隣接セル間の容量結合が増大する傾向にある。このため、先に書き込んだセルの閾値レベルが、隣接セルの書き込みに伴い変動してしまうという問題がある。NAND型フラッシュメモリは、ソース線側のメモリセルからデータが書き込まれるため、ビット線側のメモリセルが書き込まれることにより、先に書き込まれたメモリセルの閾値電圧がシフトしてしまう。このため、容量結合による閾値電圧のシフトを抑制する書き込み方法が開発されている(例えば、特許文献1参照)。
また、隣接セルとの容量結合による閾値電圧の変動は、1つのワード線に接続された複数のメモリセルの相互間においても発生する。すなわち、多値データを書き込む場合、閾値電圧の低いメモリセルから書き込みが完了する。このため、低い閾値電圧に書き込まれたメモリセルと隣接するメモリセルに高い閾値電圧を書き込む場合、高い閾値電圧に書き込まれるメモリセルとの容量結合により、先に書き込まれた低い閾値電圧のメモリセルの閾値電圧が、高いほうにシフトしてしまう。このため、低い閾値電圧の分布幅が広がり、高い閾値電圧との電位差が狭まることとなる。このように、閾値電圧分布間の電位差が狭まった場合、読み出しマージンが低下し、読み出しエラーが発生する可能性が高まる。
特開2004−192789号公報
本発明は、隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供しようとするものである。
本発明の半導体記憶装置の態様は、ワード線、及びビット線に接続され、1つのメモリセルに、n値(nは4以上の自然数)のうちの1値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、前記制御回路は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、n値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行うことを特徴とする。
本発明によれば、隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
図1は、本発明の実施形態に係る半導体記憶装置の概略構成を示している。
図1において、メモリセルアレイ1は、1つのメモリセルに例えば2ビットのデータを記憶することが可能なNAND型フラッシュメモリにより構成されている。すなわち、メモリセルアレイ1は、後述するように、複数のビット線と複数のワード線と共通ソース線、及び電気的にデータを書き換え可能でロウ方向、カラム方向に配置された例えばEEPROMセルからなる複数のメモリセルを含んでいる。ロウデコーダとしてのワード線制御回路2は、メモリセルアレイ1のワード線に接続され、ワード線の選択及び駆動を行う。センスアンプ回路3は、メモリセルアレイ1のビット線に接続され、後述するように、データの読み出し、書き込み機能、及び書き込みデータを残りの書き込み回数に変換する機能を有している。カラムデコーダ4は、アドレスデコーダ7の出力信号に応じて、メモリセルアレイ1のビット線を選択するカラム選択信号を出力する。
入出力制御回路5は、外部から供給される各種コマンド、アドレス信号、及び書き込みデータを受ける。データ書き込み時、書き込みデータは、入出力制御回路5からデータ入出力バッファ6を介してセンスアンプ回路3に供給される。データ読み出し時、センスアンプ回路3に読み出されたデータは、データ入出力バッファ6を介して、入出力制御回路5に供給され、入出力制御回路5から外部に出力される。
入出力制御回路5からデータ入出力バッファ6に供給されたアドレス信号は、アドレスデコーダ7に供給される。このアドレスデコーダ7によりデコードされた信号は、ワード線制御回路2、及びカラムデコーダ4に供給される。
また、入出力制御回路5からデータ入出力バッファ6に供給されたコマンドは、制御信号発生回路8に供給される。制御信号発生回路8には、外部からチップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号が供給される。制御信号発生回路8は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路9、アドレスデコーダ7に供給される。
制御電圧生成回路9は、制御信号生成回路8から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイやセンスアンプ回路3、カラムデコーダ4の各種動作に必要な電圧を生成する。
パラメータ記憶部10は、入出力制御回路5、制御信号発生回路8に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。
図2は、図1に示すメモリセルアレイ1とセンスアンプ回路3の構成例を示している。メモリセルアレイ1は、破線で示すように複数のブロックBLKを含んでいる。これらブロックは消去単位を構成する。各ブロックBLKには複数のNANDセルが配置されている。1つのNANDセルは、直列接続された例えば32個のEEPROMからなるメモリセルMCと、選択ゲートトランジスタS1、S2とにより構成されている。選択ゲートトランジスタS1はビット線BL0に接続され、選択ゲートトランジスタS2はソース線SRCに接続されている。各ロウに配置されたメモリセルMCの制御ゲートはワード線WL0、WL1、WL2〜WL31に共通接続されている。また、選択ゲートトランジスタS1はセレクト線SGDに共通接続され、選択ゲートトランジスタS2はセレクト線SGSに共通接続されている。
センスアンプ回路3は、複数のセンスアンプユニット(SAU)3aと、複数のデータ制御ユニット(DCU)3bを有している。各センスアンプユニット3aは、ビット線BL0、BL1、BL2〜BLnに接続されている。各データ制御ユニット3bは各センスアンプユニット3aに接続されている。各センスアンプユニット3aは、データの読み出し時、メモリセルからビット線に読み出されたデータを検知し、保持する。各データ制御ユニット3bは、カラム選択信号SEL0〜SELnに従って動作するトランジスタを介してデータ入出力バッファに接続されている。
書き込み動作(プログラム動作とも呼ぶ)、読み出し動作、及びプログラムベリファイ動作(ベリファイ動作とも呼ぶ)において、センスアンプユニット3aに接続されているビット線が選択されるとともに、1本のワード線が選択される。この選択されたワード線に接続されている全てのメモリセルに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。
また、データ制御ユニット3bは、外部から供給された書き込みデータを保持するとともに、センスアンプユニット3aから読み出されたデータを保持する。さらに、データの書き込み時、書き込みデータを、データ状態に応じて変換する操作を行う。
尚、図2において、センスアンプユニット3aは、各ビット線に接続されているが、これに限定されるものではなく、例えば2つのビット線に1つ設けてもよい。また、データ制御回路3bは、各センスアンプユニット3aに接続されているが、これに限定されるものではなく、例えば8つのセンスアンプに対して1つのデータ制御回路3bを設け、このデータ制御回路3bをセンスアンプユニット3aに選択的に接続するような構成とすることも可能である。
図3は、センスアンプユニット(SAU)3aの一例を示している。センスアンプユニット3aは、複数のPチャネルMOSトランジスタ(以下、PMOSと称す)20、21、22、23と、複数のNチャネルMOSトランジスタ(以下、NMOSと称す)31、32、33、34、35、36、37と、例えばクロックドインバータ回路により構成されラッチ回路LAT1とにより構成されている。
PMOS20のソースは電源Vddが供給されるノードに接続され、ドレインはPMOS21、NMOS31、32を介してデータ制御ユニット(DCU)3bに接続される。PMOS20のゲートは、後述するラッチ回路LAT1のノードINVに接続されている。PMOS21のゲートには信号BLC1が供給され、NMOS31、32のゲートには信号BLC2、BLC3がそれぞれ供給されている。NMOS31とNMOS32の接続ノードは、ビット線BLに接続されるとともに、NMOS33、34を介して接地されている。NMOS33のゲートは、ラッチ回路LAT1のノードINVに接続され、NMOS33は、ラッチ回路LAT1に保持されたデータにより制御される。さらに、NMOS34のゲートには、信号DISが供給されている。
また、PMOS22のソースは電源Vddが供給されるノードに接続され、ドレインはPMOS23、NMOS36、NMOS37を介してデータ制御ユニット3bに接続される。PMOS22のゲートには信号BLC4が供給され、PMOS23のゲートはNMOS35を介してPMOS21とNMOS31の接続ノードに接続されている。NMOS35のゲートには信号XXLが供給され、NMOS36のゲートにはリセット信号RSTが供給されている。NMOS37のゲートには信号BLC5が供給されている。ラッチ回路LAT1は、NMOS36に並列接続されている。
上記センスアンプユニットの動作について概略的に説明する。
(書き込み動作)
メモリセルにデータを書き込む場合、先ず、リセット信号RSTが一旦ハイレベル(以下、Hレベルと記す)とされ、ラッチ回路LAT1がリセットされる。すなわち、ラッチ回路LAT1のノードINVがLレベルに設定される。この後、信号BLC1、BLC4、DISがLレベル(以下、Lレベルと記す)とされる。
メモリセルにデータを書き込む場合、先ず、リセット信号RSTが一旦ハイレベル(以下、Hレベルと記す)とされ、ラッチ回路LAT1がリセットされる。すなわち、ラッチ回路LAT1のノードINVがLレベルに設定される。この後、信号BLC1、BLC4、DISがLレベル(以下、Lレベルと記す)とされる。
この後、信号BLC2、BLC3、XXLがHレベルとされ、信号BLC4がLレベルとされて、データ制御ユニット3bからデータが取り込まれる。このデータが書き込みを示すLレベル“0”である場合、PMOS23のゲートがLレベルとなり、PMOS23はオン状態となる。このため、ラッチ回路LAT1にはHレベル“1”がセットされる。また、データが非書き込みを示すHレベル“1”である場合、PMOS23がオフ状態となる。このため、ラッチ回路LAT1にはLレベル“0”がセットされる。すなわち、データを書き込む場合、ラッチ回路LAT1のノードINVはHレベルに設定され、非書き込みの場合、ノードINVはLレベルに設定される。
次いで、信号BLC1、BLC3、DIS、XXLがLレベル、信号BLC2がHレベルとされ、ビット線BLがHレベルに充電される。この後、信号DISがHレベルに設定される。すると、ラッチ回路LAT1のノードINVが書き込みを示すHレベルの場合、NMOS33がオンし、NMOS33、34を介してビット線の電荷が放電される。また、ラッチ回路LAT1のノードINVが非書き込みを示すLレベルの場合、NMOS33がオフするため、ビット線の電位はHレベルに保持される。この後、図2に示すビット線とNANDセルとを接続する選択ゲートトランジスタS1のセレクト線SGDがHレベルとされると、ビット線の電位がメモリセルのチャネルに転送される。これと同時に選択されたメモリセルのワード線に書き込み電圧Vpgmを印加される。このため、書き込みセルの場合、チャネルがLレベル(Vss)、ワード線が書き込み電圧Vpgmとなり、書き込みが行われる。また、非書き込みセルの場合、チャネルがHレベル(Vdd−Vth:Vthは選択ゲートトランジスタの閾値電圧)、ワード線がVpgmとなるため、書き込みが行われない。
(読み出し動作)
メモリセルからデータを読み出す場合、先ず、リセット信号RSTが一旦Hレベルとされ、ラッチ回路LAT1がリセットされる。この後、信号BLC1、BLC3、DIS、XXLがLレベル、信号BLC2がHレベルとされ、ビット線がHレベルに充電される。この後、信号BLC2をLレベルとして選択ワード線に読み出しレベルが供給される。メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はHレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線の電荷が放電される。このため、ビット線はLレベルとなる。次いで、信号BLC3がHレベルとされ、ビット線の電位がデータ制御ユニット3bに読み出される。
メモリセルからデータを読み出す場合、先ず、リセット信号RSTが一旦Hレベルとされ、ラッチ回路LAT1がリセットされる。この後、信号BLC1、BLC3、DIS、XXLがLレベル、信号BLC2がHレベルとされ、ビット線がHレベルに充電される。この後、信号BLC2をLレベルとして選択ワード線に読み出しレベルが供給される。メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はHレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線の電荷が放電される。このため、ビット線はLレベルとなる。次いで、信号BLC3がHレベルとされ、ビット線の電位がデータ制御ユニット3bに読み出される。
(プログラムベリファイ動作)
書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、読み出し動作とほぼ同様である。この場合、ビット線をHレベルに充電した後、選択ワード線に所定のベリファイ電圧が供給される。メモリセルの閾値電圧がベリファイ電圧に達している場合、メモリセルはオフ状態となる。このため、ビット線の電位はHレベルに保持される。また、メモリセルの閾値電圧がベリファイ電圧に達していない場合、メモリセルはオン状態となる。このため、ビット線の電位はLレベルとなる。
書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、読み出し動作とほぼ同様である。この場合、ビット線をHレベルに充電した後、選択ワード線に所定のベリファイ電圧が供給される。メモリセルの閾値電圧がベリファイ電圧に達している場合、メモリセルはオフ状態となる。このため、ビット線の電位はHレベルに保持される。また、メモリセルの閾値電圧がベリファイ電圧に達していない場合、メモリセルはオン状態となる。このため、ビット線の電位はLレベルとなる。
この状態において、信号BLC1、BLC2、XXLがHレベル、信号BLC4、BLC3、DIS、RSTがLレベルとされ、ビット線BLの電位がラッチ回路LAT1に保持される。すなわち、メモリセルの閾値電圧がベリファイ電圧に達しており、ビット線BLの電位がHレベルの場合、PMOS23がオフ状態となる。このため、ラッチ回路LAT1にはLレベルが保持される。また、メモリセルの閾値電圧がベリファイ電圧に達しておらず、ビット線BLの電位がLレベルの場合、PMOS23がオン状態となる。このため、ラッチ回路LAT1にはHレベルが保持される。すなわち、ベリファイをパスした場合、ラッチ回路LAT1のノードINVの電位はLレベルとなり、ベリファイをパスしない場合、ノードINVの電位はHレベルとなる。
また、ラッチ回路LAT1の反転ノードINVnのデータは、信号BLC5をHレベルとして、NMOS37をオンした状態において、データ制御ユニット3bに転送される。
図4は、データ制御ユニット(DCU)3bの一例を示している。このデータ制御ユニット3bは、データキャッシュとしての例えば3個のデータラッチ回路0DL、1DL、2DLと、バス41と、データ形成回路42を含んでいる。
バス41の一端部は、センスアンプユニット3aに接続され、他端部はデータ入出力バッファに接続されている。
データラッチ回路0DLは、ラッチ回路LAT2と、トランスファーゲート43により構成されている。ラッチ回路LAT2は、トランスファーゲート43を介してバス41に接続される。トランスファーゲート43は信号φ及びその反転信号φnにより制御される。データラッチ回路1DL、2DLは、データラッチ回路0DLと同一構成であり、トランスファーゲートに供給される信号がそれぞれ相違している。したがって、各データラッチ回路0DL、1DL、2DLは、選択的にバス41に接続可能とされている。
データ形成回路42は、ラッチ回路LAT3、PMOS52〜56、NMOS61〜70、及びインバータ回路71により構成されている。PMOS51のソースは電源Vddが供給されるノードに接続されている。このPMOS51のゲートにはセット信号SET1が供給され、ドレインはラッチ回路LAT3に接続されている。さらに、PMOS51のドレインはNMOS61を介して接地されるとともに、NMOS62、63を介して接地されている。NMOS61のゲートにはリセット信号RST2が供給され、NMOS62のゲートには、信号LATHが供給されている。NMOS63のゲートは、入力端がバス41に接続されたインバータ回路71の出力端に接続されている。さらに、PMOS51のドレインは、NMOS64、65を介して接地されている。NMOS64のゲートには信号LATLが供給され、NMOS65のゲートは、バス41に接続されている。
電源Vddが供給されるノードとバス41との間には、PMOS52、53の直列回路と、PMOS54、55の直列回路と、PMOS56が接続されている。
PMOS52のゲートには、信号BUSH2が供給され、PMOS53のゲートはLAT3のノードLATnに接続されている。PMOS52、53は、信号BUSH2とLAT3のノードLATnの電位に応じてバス41をHレベルに充電する回路である。
PMOS54のゲートには、信号BUSL2が供給され、PMOS55のゲートはLAT3のノードLATに接続されている。PMOS54、55は、信号BUSL2とLAT3のノードLATの電位に応じてバス41をHレベルに充電する回路である。
PMOS56のゲートには、セット信号SET2が供給されている。PMOS56は、セット信号SET2に応じてバス41をHレベルに充電する回路である。
バス41と接地間には、NMOS66、67の直列回路と、NMOS68、69の直列回路と、NMOS70が接続されている。
NMOS66のゲートには、信号BUSH1が供給され、NMOS67のゲートはLAT3のノードLATnに接続されている。NMOS66、67は、信号BUSH1とLAT3のノードLATnの電位に応じてバス41をLレベルに放電する回路である。
NMOS68のゲートには、信号BUSL1が供給され、NMOS69のゲートはLAT3のノードLATに接続されている。NMOS68、69は、信号BUSL1とLAT3のノードLATの電位に応じてバス41をLレベルに放電する回路である。
NMOS70のゲートには、リセット信号RST2が供給されている。NMOS70は、リセット信号RST2に応じてバス41をLレベルに放電する回路である。
データ制御ユニット3bは、データラッチ回路0DL、1DL、2DLにデータを保持するとともに、保持したデータを加工することが可能とされている。つまり、データ制御ユニット3bは、後述するように、保持したデータの例えば論理積“AND”、“NAND”、論理和“OR”、反転に相当する動作が可能とされている。
(データ制御ユニットの基本動作)
上記データ制御ユニットの基本動作について説明する。データ入出力バッファ6から供給された2ビットの書き込みデータは、データラッチ回路1DL、2DLに1ビットずつラッチされる。ここで、データラッチ回路1DL、2DLは、例えばロワーページ、アッパーページのデータをそれぞれ保持する。データラッチ回路0DLは、ベリファイがパスしたことを示すフラグデータを保持するために用いられる。データラッチ回路0DL、1DL、2DLのデータは、トランスファーゲート43を介してバス41に転送可能とされている。
上記データ制御ユニットの基本動作について説明する。データ入出力バッファ6から供給された2ビットの書き込みデータは、データラッチ回路1DL、2DLに1ビットずつラッチされる。ここで、データラッチ回路1DL、2DLは、例えばロワーページ、アッパーページのデータをそれぞれ保持する。データラッチ回路0DLは、ベリファイがパスしたことを示すフラグデータを保持するために用いられる。データラッチ回路0DL、1DL、2DLのデータは、トランスファーゲート43を介してバス41に転送可能とされている。
バス41のデータをLAT3に取り込む場合、リセット信号RST2をHレベルとしてNMOS61、70をオンさせ、バス41、及びラッチ回路LAT3をLレベルにリセットする。
次いで、セット信号SET1をLレベルとしてPMOS51をオンさせ、ラッチ回路LAT3をHレベルにセットする。ラッチ回路LAT3にデータを取り込む場合、ラッチ回路LAT3は、先ず、Hレベルにセットされる。この後、例えばデータラッチ回路0DL〜2DLの何れかより、バス41にデータを転送する。この状態において、信号LATHをHレベルとする。バス41のデータがHレベルの場合、インバータ回路71の出力信号がローレベルとなり、NMOS63はオフ状態のままである。このため、ラッチ回路LAT3はHレベルのままである。
また、バス41がLレベルの場合、インバータ回路71の出力信号がHレベルとなり、NMOS63がオンとなる。このため、ラッチ回路LAT3は、NMOS62、63を介して放電され、Lレベルとなる。
次に、バス41のデータを反転してラッチ回路LAT3に取り込む場合の動作について説明する。上記のようにして、ラッチ回路LAT3をHレベルにセットした状態において、バス41にデータを転送する。この後、信号LATLをHレベルとする。バス41のデータがHレベルの場合、NMOS65はオンとなる。このため、ラッチ回路LAT3は、NMOS64、65を介して放電され、Lレベルとなる。
また、バス41がLレベルの場合、NMOS65はオフ状態のままである。このため、ラッチ回路LAT3はHレベルのままである。
このようにして、ラッチ回路LAT3に保持されたデータを、データラッチ回路0DL〜2DLに転送することにより、データラッチ回路0DL〜2DLのデータを操作することができる。
(データラッチ回路に記憶されたデータの反転動作)
データラッチ回路0DL〜2DLのデータを反転させる反転動作について説明する。先ず、前述した動作によりバス41を充電し、データラッチ回路0DL〜2DLのいずれかのトランスファーゲート43が開けられる。例えばデータラッチ回路0DLのトランスファーゲート43が開けられた場合において、データラッチ回路0DLのノードDTがHレベルである場合、データラッチ回路0DLのクロックドインバータ回路を介してバス41が放電され、ノードDTの反転データがバス41へ転送されたこととなる。
データラッチ回路0DL〜2DLのデータを反転させる反転動作について説明する。先ず、前述した動作によりバス41を充電し、データラッチ回路0DL〜2DLのいずれかのトランスファーゲート43が開けられる。例えばデータラッチ回路0DLのトランスファーゲート43が開けられた場合において、データラッチ回路0DLのノードDTがHレベルである場合、データラッチ回路0DLのクロックドインバータ回路を介してバス41が放電され、ノードDTの反転データがバス41へ転送されたこととなる。
次に、上記のようにして、LAT3リセットした後、信号SET1をLレベルとしてLAT3のノードLATをHレベルとする。
次に、信号LATLをHレベルとすると、バス41がデータラッチ回路のデータによって放電されている場合、ノードLATはHレベルを維持し、バス41が充電状態を維持したままの場合、NMOS65がオンするため、ノードLATはLレベルに放電される。
次に、上述したようにバス41を充電し、信号BUSH1をHレベルにすると、ノードLATがHレベル(ノードLATnがLレベル)の場合、バス41はHレベルを維持し、ノードLATがLレベル(ノードLATnがHレベル)の場合、バス41はLレベルとなる。
最後に、データラッチ回路0DLのラッチ回路LAT2をリセットした後、トランスファーゲート43を開けることにより、バス41のデータがトランスファーゲート43を介してラッチ回路LAT2に取り込まれる。この結果、バス41のデータがHレベルの場合、ノードDTはLレベルとなり、バス41のデータがLレベルの場合、ノードDTはHレベルとなる。
上記一連の動作を纏めると、ラッチ回路LTA2のノードDTの反転データがバス41へ転送され、その反転データがラッチ回路LTA1へ転送される。ラッチ回路LAT1のデータがバス41に転送され、バス41の反転データがラッチ回路LTA2に保持される。このようにして、データラッチ回路0DL〜2DLのノードDTが反転される。
尚、データ制御ユニット3bの基本動作は、これに限定されるものではなく、他の動作によっても可能である。この動作を基本としてデータの“AND”、“NAND”、“OR”動作を行うことが可能である。
(書き込み動作)
図5は、第1の実施形態に係る書き込み動作を示し、図6は、図5に示す書き込み動作によって得られる閾値電圧分布の例を示している。図5、図6を参照してデータの書き込み動作について説明する。
図5は、第1の実施形態に係る書き込み動作を示し、図6は、図5に示す書き込み動作によって得られる閾値電圧分布の例を示している。図5、図6を参照してデータの書き込み動作について説明する。
第1の実施形態は、例えば4値、2ビットのデータを書き込む場合を示している。図6に示すように、書き込みデータを“Er”、“A”、“B”、“C”とした場合、これら書き込みデータに対応する閾値電圧の関係は、“Er”<“A”<“B”<“C”に設定されているものとする。消去後のメモリセルの閾値電圧は、データ“Er”、例えば負に設定され、データ“A”、“B”、“C”に従って閾値電圧が正に設定される。入力された書き込みデータは、例えばデータラッチ回路0DL、1DLに保持される。データ“Er”、“A”、“B”、“C”は、データラッチ回路0DL、1DLに次のように保持されるものとする。
データ“Er”:(0DL,1DL)=(1,1)
データ“A”:(0DL,1DL)=(1,0)
データ“B”:(0DL,1DL)=(0,1)
データ“C”:(0DL,1DL)=(0,0)
(書き込み動作)
図5に示す書き込み動作において、先ず、Lpで示す期間において、データ制御ユニット3bにより、非書き込みデータ“Er”に対して、非書き込み状態が作られる。この場合、データラッチ回路0DLと1DLのデータがANDされ、この結果が、センスアンプユニット3aのラッチ回路LAT1に転送される。AND動作は、例えばデータラッチ回路0DLと1DLのデータをバス41に同時に読み出すことにより実行することができる。この結果、非書き込みデータ“Er”の場合のみ、バス41がHレベルに保持され、その他の書き込みデータの場合、バス41はLレベルとなる。このバス41のレベルがセンスアンプユニット3aのラッチ回路LAT1に保持される。この結果、非書き込みデータ“Er”の場合、ノードINVが“0”、その他の書き込みデータの場合ノードINVが“1”に設定される。
データ“A”:(0DL,1DL)=(1,0)
データ“B”:(0DL,1DL)=(0,1)
データ“C”:(0DL,1DL)=(0,0)
(書き込み動作)
図5に示す書き込み動作において、先ず、Lpで示す期間において、データ制御ユニット3bにより、非書き込みデータ“Er”に対して、非書き込み状態が作られる。この場合、データラッチ回路0DLと1DLのデータがANDされ、この結果が、センスアンプユニット3aのラッチ回路LAT1に転送される。AND動作は、例えばデータラッチ回路0DLと1DLのデータをバス41に同時に読み出すことにより実行することができる。この結果、非書き込みデータ“Er”の場合のみ、バス41がHレベルに保持され、その他の書き込みデータの場合、バス41はLレベルとなる。このバス41のレベルがセンスアンプユニット3aのラッチ回路LAT1に保持される。この結果、非書き込みデータ“Er”の場合、ノードINVが“0”、その他の書き込みデータの場合ノードINVが“1”に設定される。
この後、図5に示すプログラム(Program)Aにおいて、1つのワード線が選択され、この選択ワード線(WL)に第1の書き込み電圧V1が印加される。すなわち、データ“A”、“B”、“C”を書き込むメモリセルに対して、第1の書き込み電圧V1が印加され、書き込み動作が実行される。第1の書き込み電圧V1は、例えばデータ“A”の書き込みが完了する程度の電圧である。
次に、図5に示すLaの期間において、データ制御ユニット3bにより、非書き込みデータ“Er”とデータ“A”が非書き込み状態に設定される。この場合、非書き込みデータ“Er”とデータ“A”を非書き込み状態にしたいので、データラッチ回路0DLのデータがバス41に読み出され、このレベルがそのままラッチ回路LAT1に転送される。この結果、非書き込みデータ“Er”とデータ“A”の場合、ノードINVが“0”となり、データ“B”とデータ“C”のノードINVが“1”という状態を作ることができる。
この後、図5に示すプログラムBの期間において、選択ワード線に第2の書き込み電圧V2が印加される。すなわち、データ“B”とデータ“C”が書き込まれるメモリセルに対して第2の書き込み電圧V2が印加され、書き込み動作が実行される。第2の書き込み電圧V2は、第1の書き込み電圧V2より少し高めの電圧であり、データ“B”の書き込み完了する程度の電圧である。
次に、図5に示すLabの期間において、データ制御ユニット3bにより、非書き込みデータ“Er”と書き込みデータ“A”“B”が非書き込み状態に設定される。この場合、データラッチ回路0DLと1DLのデータがORされ、この結果がセンスアンプユニット3aのラッチ回路LAT1に設定される。
この後、図5に示すプログラムBの期間において、選択ワード線に第3の書き込み電圧V3が印加される。すなわち、データ“C”が書き込まれるメモリセルのみに対して第3の書き込み電圧V3が印加され、書き込み動作が実行される。第3の書き込み電圧V3は、第2の書き込み電圧V2より、高めの電圧であり、データ“C”の書き込みが完了する程度の電圧である。
このように、データ“A”“B”“C”に対応する書き込みが行われた後、データ“A”、データ“B”、データ“C”に対してベリファイ動作が行われる。このベリファイ動作は、前述した読み出し動作と同様であり、ワード線に供給されるベリファイレベルとしての電圧が相違する。データの読み出しレベルは、各データ“A”“B”“C”にそれぞれ対応する閾値電圧分布の間の電圧“AR”“BR”“CR”であるが、ベリファイレベルは、この電圧より若干高い電圧“AV”“BV”“CV”である。このベリファイレベル“AV”“BV”“CV”が順次選択ワード線に供給され、メモリセルの閾値電圧がベリファイされる。
先ず、選択ワード線にベリファイレベル“AV”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図5に示すAの期間において、このメモリセルの書き込みデータ“A”に対応するデータラッチ回路0DL、1DLが“11”に設定される。
次に、選択ワード線にベリファイレベル“BV”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図5に示すBの期間において、このメモリセルの書き込みデータ“B”に対応するデータラッチ回路0DL、1DLが“11”に設定される。
さらに、選択ワード線にベリファイレベル“CV”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図5に示すCの期間において、このメモリセルの書き込みデータ“C”に対応するデータラッチ回路0DL、1DLが“11”に設定される。
一方、書き込みが不十分でベリファイが完了しない場合、前記第1、第2、第3の書き込み電圧が僅かにステップアップされて、上記書き込み動作が繰り返される。図5において、Vstはステップアップ電圧を示している。このようにして、データ“A”“B”“C”の全ての書き込みが完了するまで、第1、第2、第3の書き込み電圧がステップアップされて書き込み動作が繰り返される。
上記第1の実施形態によれば、データ“A”“B”“C”に対応する書き込み動作を行った後、これらのベリファイ動作を行っている。このため、データ“C”に対して閾値電圧の低いデータ“A”“B”の閾値電圧は、隣接セルによる容量結合の影響を受けた後、ベリファイされている。したがって、隣接セルに高い閾値電圧が書き込まれる場合においても、先に書き込みが完了したメモリセルの閾値電圧をターゲットとしての閾値電圧に設定することができる。このため、各データに対応する閾値電圧分布の電位差を適正に設定できるため、読み出しマージンを十分確保でき、誤読み出しを防止できる。
また、データ“C”のような高い閾値電圧を持つデータもプログラムAやプログラムBにおいて書き込みが行われている。このため、プログラムCにおいて、初めて書き込みを開始する場合に比べて閾値電圧のシフトがスムーズとなり、ターゲットの閾値電圧に確実に収束させることができる。
(第2の実施形態)
図7は、第2の実施形態を示すものであり、図5と同一部分には同一符号を付している。図5に示す例の場合、データ“A”“B”“C”に対応して第1、第2、第3の書き込み電圧を印加して書き込み動作を行った。しかし、データ“A”とデータ“B”の閾値電圧分布の間隔は、かなり近いと考えることができる。このため、図5に示す書き込み動作において、書き込み電圧をステップアップして書き込みを繰り返した場合、ステップアップされたデータ“A”用の第1の書き込み電圧が、最終的にデータ“B”用の第2の書き込み電圧の初期値を越えることがあり、書き込み効率が良くない。
図7は、第2の実施形態を示すものであり、図5と同一部分には同一符号を付している。図5に示す例の場合、データ“A”“B”“C”に対応して第1、第2、第3の書き込み電圧を印加して書き込み動作を行った。しかし、データ“A”とデータ“B”の閾値電圧分布の間隔は、かなり近いと考えることができる。このため、図5に示す書き込み動作において、書き込み電圧をステップアップして書き込みを繰り返した場合、ステップアップされたデータ“A”用の第1の書き込み電圧が、最終的にデータ“B”用の第2の書き込み電圧の初期値を越えることがあり、書き込み効率が良くない。
そこで、第2の実施形態は、図7に示すように、データ“A”とデータ“B”の書き込み動作を同時に行い、この後、データ“C”の書き込み動作を行っている。この場合、先ず、Lpの期間において、非書き込みデータ“Er”が非書き込み状態に設定される。この後、プログラムA,Bにおいて、選択ワード線に例えば第1の書き込み電圧が供給され、データ“A”、データ“B”の書き込みが同時に行われる。
次に、Labの期間において、データ“Er”とデータ“A”“B”が非書き込み状態に設定される。この後、プログラムCにおいて、選択ワード線に第3の書き込み電圧が印加され、データ“C”の書き込み動作が実行される。
次いで、ベリファイレベルAV,BV,CVを用いて、データ“A”“B”“C”のベリファイ動作が行われる。この結果、ベリファイが完了しない場合、第1、第3の書き込み電圧がステップアップされる。この後、ベリファイが完了するまで、書き込み動作、ベリファイ動作が繰り返される。
図8は、第2の実施形態の書き込み方法により書き込みを行った際の閾値電圧分布を示している。この場合、データ“A”が書き込まれるメモリセルと隣接するメモリセルにデータ“B”が書き込まれる場合、データ“A”に対応する閾値電圧が破線で示すように若干シフトする。しかし、データ“C”の書き込みの影響は第1の実施形態と同様に除去されている。
上記第2の実施形態によれば、データ“A”とデータ“B”の書き込み動作を同時に行っている。このため、書き込みスピードの低下を防止できるとともに、隣接セルの容量結合の影響を除去して各データの閾値電圧分布を正確に設定することができる。
(第3の実施形態)
図9は、第3の実施形態を示しており、第1、第2の実施形態と同一部分には同一符号を付している。第1、第2の実施形態において、ベリファイレベル“AV”“BV”“CV”は、一定としていた。これに対して、第3の実施形態は、ベリファイレベルをステップアップしている。
図9は、第3の実施形態を示しており、第1、第2の実施形態と同一部分には同一符号を付している。第1、第2の実施形態において、ベリファイレベル“AV”“BV”“CV”は、一定としていた。これに対して、第3の実施形態は、ベリファイレベルをステップアップしている。
例えば書き込みの初期の段階でベリファイをパスしたメモリセルは、非書き込み状態に設定される。しかし、非書き込み状態なった場合においても、以後の書き込み電圧の印加動作の影響を受ける。このため、書き込みの初期は、ベリファイレベル“AV”“BV”“CV”を用いて低めの閾値電圧に書き込み、その後の書き込みベリファイにおいて、ベリファイレベル“AV”“BV”“CV”がステップアップされる。図9において、Vstvは、ステップアップ電圧を示している。
上記第3の実施形態によれば、ベリファイレベルをベリファイ動作毎にステップアップしている。このため、書き込み電圧の印加動作により、メモリセルの閾値電圧が上昇する過程において、隣接するメモリセルの容量結合の影響や誤書き込みの影響を受けて閾値電圧が上がったとしてもその影響を付加してベリファイできる。したがって、各データに対応した閾値電圧分布の相互間隔を適切に設定することができ、データの読み出しマージンを向上できる。
(第4の実施形態)
図10は、第4の実施形態を示している。上記各実施形態は4値、2ビットの書き込み動作について説明した。これに対して、図10に示す第4の実施形態は、1つのメモリセルに8値、3ビットのデータを書き込む場合を示している。この場合、3ビットのデータは、図4に示すデータラッチ回路0DL,1DL,2DLにロードされる。3ビットのデータは、データラッチ回路0DL,1DL,2DLに、例えば次のように割り付けられる。
図10は、第4の実施形態を示している。上記各実施形態は4値、2ビットの書き込み動作について説明した。これに対して、図10に示す第4の実施形態は、1つのメモリセルに8値、3ビットのデータを書き込む場合を示している。この場合、3ビットのデータは、図4に示すデータラッチ回路0DL,1DL,2DLにロードされる。3ビットのデータは、データラッチ回路0DL,1DL,2DLに、例えば次のように割り付けられる。
データ“Er”:(0DL,1DL,2DL)=(1,1,1)
データ“A”:(0DL,1DL,2DL)=(1,1,0)
データ“B”:(0DL,1DL,2DL)=(1,0,1)
データ“C”:(0DL,1DL,2DL)=(1,0,0)
データ“D”:(0DL,1DL,2DL)=(0,1,1)
データ“E”:(0DL,1DL,2DL)=(0,1,0)
データ“F”:(0DL,1DL,2DL)=(0,0,1)
データ“G”:(0DL,1DL,2DL)=(0,0,0)
ここで、データ“Er”〜“G”の関係は、“Er”<“A”<“B”<“C”<“D”<“E”<“F”<“G”である。
データ“A”:(0DL,1DL,2DL)=(1,1,0)
データ“B”:(0DL,1DL,2DL)=(1,0,1)
データ“C”:(0DL,1DL,2DL)=(1,0,0)
データ“D”:(0DL,1DL,2DL)=(0,1,1)
データ“E”:(0DL,1DL,2DL)=(0,1,0)
データ“F”:(0DL,1DL,2DL)=(0,0,1)
データ“G”:(0DL,1DL,2DL)=(0,0,0)
ここで、データ“Er”〜“G”の関係は、“Er”<“A”<“B”<“C”<“D”<“E”<“F”<“G”である。
書き込み動作は次のように実行される。先ず、図10に示すLpの期間において、データラッチ回路0DL、1DL、2DLのデータがANDされ、このデータが図3に示すセンスアンプユニット3aのラッチ回路LAT1にセットされる。この結果、非書き込みの場合ノードINVが“0”に設定され、書き込みの場合ノードINVが“1”に設定される。
この後、図10に示す期間プログラムA〜Eにおいて、選択ワード線に第1の書き込み電圧V1が供給される。この第1の書き込み電圧V1は、例えばデータ“A”の書き込みが完了する程度の電圧である。
次に、図10に示す期間La−eにおいて、データラッチ回路0DL、1DLのデータがORされ、センスアンプユニット3aのラッチ回路LAT1にセットされる。この結果、データ“F”と“G”を書き込むメモリセルに対応するラッチ回路LAT1のノードINVのみが書き込みを示す“1”となる。
この後、選択ワード線に第2の書き込み電圧V2が供給され、書き込み動作が実行される。第2の書き込み電圧は、例えば第1の書き込み電圧より高く、データ“F”が書き込まれる程度の電圧である。
この後、図10に示すように、ベリファイレベル“AV”〜“GV”が選択ワード線に順次供給され、データ“A”〜データ“G”がベリファイされる。各ベリファイの結果、ベリファイが完了している場合、期間A〜Gにおいて、データ“A”〜データ“G”に対応するデータラッチ回路0DL、1DL、2DLが(“1”“1”“1”)に設定され、非書き込みデータとされる。
一方、書き込みが完了していないメモリセルについては、上記と同様にセンスアンプユニット3aのラッチ回路LAT1にデータが設定される。この状態において、第1、第2の書き込み電圧がステップアップされ、書き込み動作が実行される。
この後、ステップアップ電圧Vstvが付加されたベリファイレベル“AV”〜“GV”により、ベリファイ動作が実行される。
上記書き込み動作、ベリファイ動作が、ベリファイ完了まで繰り返される。
上記第4の実施形態によれば、8値、3ビットのデータを書き込むことができ、第1乃至第3の実施形態と同様の効果を得ることができる。
(変形例)
図11は、第4の実施形態の変形例を示すものであり、図10と同一部分には同一符号を付している。
図11は、第4の実施形態の変形例を示すものであり、図10と同一部分には同一符号を付している。
第4の実施形態において、書き込み動作は、先ず、第1の書き込み電圧V1を選択ワード線に供給してデータ“A”〜“E”を書き込み、この後、第2の書き込み電圧V2を選択ワード線に供給してデータ“F”“G”を書き込んだ。
これに対して、図11に示す変形例は、先ず、第2の書き込み電圧V2を選択ワード線に供給してデータ“F”と“G”の書き込み、次に、第1の書き込み電圧V1を選択ワード線に供給してデータ“A”〜“E”を書き込んでいる。この場合、データ“F”と“G”を書き込む際、データ“A”〜“E”が書き込まれるメモリセルは、非書き込み状態に設定される。また、Lpで示す期間において、データ“F”“G”が非書き込み状態に設定され、データ“A”〜“E”が書き込まれるとき、データ“F”“G”が書き込まれないように制御されている。
上記変形例によれば、先に閾値電圧の高いデータ“F”“G”をメモリセルに書き込み、この後、これより閾値電圧の低いデータ“A”〜“E”を書き込んでいる。このため、先に書き込まれたデータ“F”“G”の閾値電圧が、後の書き込みによる容量結合の影響が殆どない。したがって、各データに対応する閾値電圧分布の相互間隔を適正に設定することができ、十分な読み出しマージンを設定することができる。
図22は、上記第1の実施形態の変形例を示している。
データ“A”が書き込まれるメモリセルと隣接するメモリセルに、データ“B”又はデータ“C”を書き込む場合、データ“A”のベリファイが完了した後、データ“B”やデータ“C”ベリファイが完了する。このため、先に書き込みが完了したデータ“A”は隣接セルの容量結合の影響を受ける。
そこで、図22に示すように、最初にデータ“B”又はデータ“C”が書き込まれるメモリセルに対して、ベリファイが完了しない程度の電圧を印加して書き込み動作を行い、閾値電圧をある程度上昇させておく。この後、データ“A”“B”“C”の書き込み動作、ベリファイ電圧“AV”“BV”“CB”によるベリファイ動作が繰り返される。このように、容量結合の影響を予め受けさせておくことにより、各データに対応する閾値電圧分布の相互間隔を適正に設定することができ、十分な読み出しマージンを設定することができる。
(アプリケーションの例)
次に、上記半導体記憶装置が適用されるアプリケーションについて説明する。
次に、上記半導体記憶装置が適用されるアプリケーションについて説明する。
図12は、半導体記憶装置が適用されるメモリカードの例を示している。図12において、メモリカード900は、上記実施形態で説明したNAND型フラッシュメモリを含む半導体記憶装置901を有している半導体記憶装置901は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
すなわち、メモリカード900に搭載された半導体記憶装置901は、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、信号線DATにコマンドが転送されている事を示すコマンドラインイネーブル信号線(CLE)、信号線DATにアドレスが転送されている事を示すアドレスラインイネーブル信号線(ALE)、及び、フラッシュメモリ10が動作可能か否かを示すレディービジー信号線(R/B)が接続される。
図13は、別のメモリカードの例を示している。このメモリカードは、図12に示したメモリカードと異なり、フラッシュメモリ3を制御し、図示せぬ外部装置と信号を授受するコントローラ910を有している。
コントローラ910は、例えば図示せぬ外部装置から信号を入力し、若しくは、外部装置へ信号を出力するインターフェース部(I/F)911と、NAND型フラッシュメモリを含む半導体記憶装置901と信号を授受するインターフェース部912と、外部装置から入力された論理アドレスを物理アドレスに変換するなどの計算を行うマイクロプロセッサ(MPU)913と、データを一時的に記憶するバッファとしてのRAM914と、誤り訂正符合を生成する誤り訂正部(ECC)915を有している。また、メモリカード900のインターフェース部911には、コマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続されている。
尚、上記メモリカードにおいて、各種信号線の数、信号線のビット幅、及びコントローラの構成は変形可能である。また、この構成を適用してハードディスクに変わるSSD(Solid State Drive)を構成することも可能である。
図14は、別のアプリケーションを示している。図14に示すように、前述したメモリカード900は、カードホルダー920に挿入され、図示せぬ電子機器に接続される。カードホルダー920は、コントローラ910の機能の一部を有していても良い。
図15は、別のアプリケーションを示している。メモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920は、接続装置1000に挿入される。接続装置1000は接続配線1100、及びインターフェース回路1200を介してボード1300に接続される。ボード1300にはCPU1400やバス1500が搭載される。
図16は、別のアプリケーションを示している。メモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100を介して、パーソナルコンピュータ2000に接続されている。
図17、図18は、別のアプリケーションを示している。図17、図18に示すように、ICカード2100は、MCU2200を搭載している。MCU2200は、上記実施形態に従ったNAND型フラッシュメモリを含む半導体記憶装置901と、例えばROM2300、RAM2400、及びCPU2500を備えている。ICカード2100は、図17に示すように、その一表面に露出されたプレーンターミナル(plane terminal)2600を有し、プレーンターミナル2600はMCU2200に接続されている。CPU2500は、演算部2510と、フラッシュメモリ3、ROM2300及びRAM2400に接続された制御部2520を備えている。
図19は、他のアプリケーションを示すものであり、例えば携帯音楽記録再生装置3000の例を示している。この携帯音楽記録再生装置3000は、例えば本体内に上記実施形態に従ったNAND型フラッシュメモリを含む半導体記憶装置901を内蔵している。さらに、上記NAND型フラッシュメモリを含むメモリカード900が装着可能とされている。
図20は、他のアプリケーションを示すものであり、例えば携帯電話等の携帯端末装置4000を示している。携帯端末装置4000は、例えば本体内に上記実施形態に従ったNAND型フラッシュメモリを含む半導体記憶装置901を内蔵している。さらに、上記NAND型フラッシュメモリを含むメモリカード900が装着可能とされている。
図21は、他のアプリケーションを示すものであり、例えばUSBメモリ5000を示している。USBメモリ5000は、例えば本体内に上記実施形態に従ったNAND型フラッシュメモリを含む半導体記憶装置901を内蔵している。
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
1…メモリセルアレイ、2…ワード線制御回路、3…センスアンプ回路、3a…センスアンプユニット、3b…データ制御ユニット、0DL〜2DL…データラッチ回路、8…制御信号発生回路、9…制御電圧発生回路。
Claims (5)
- ワード線、及びビット線に接続され、1つのメモリセルに、n値(nは4以上の自然数)のうちの1値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、n値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行うことを特徴とする半導体記憶装置。 - 前記制御回路は、k値(kは2以上(n−1)以下の自然数)のデータを同時に書き込み、
残りの(n−k)値を個別に書き込むことを特徴とする請求項1記載の半導体記憶装置。 - 前記制御回路は、n値を同時に書き込み、次に(n−k)値を個別に書き込むことを特徴とする請求項1記載の半導体記憶装置。
- 前記制御回路は、初期の書き込み電圧印加動作後のベリファイ動作時のベリファイ電圧に比べて、その後の書き込み電圧印加動作の回数に応じて、ベリファイ動作時のベリファイ電圧をステップアップすることを特徴とする請求項1記載の半導体記憶装置。
- 前記制御回路は、初期の書き込み動作時の書き込み電圧より、その後の書き込み動作時の書き込み電圧を低く設定することを特徴とする請求項1記載の半導体記憶装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012119019A (ja) * | 2010-11-30 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8913446B2 (en) | 2011-09-30 | 2014-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2018041523A (ja) * | 2016-09-07 | 2018-03-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011181156A (ja) | 2010-03-03 | 2011-09-15 | Toshiba Corp | 半導体記憶装置 |
US20210296155A1 (en) * | 2010-11-18 | 2021-09-23 | Monolithic 3D Inc. | 3d semiconductor device and structure |
JP5542737B2 (ja) * | 2011-05-12 | 2014-07-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US10157093B2 (en) * | 2015-05-27 | 2018-12-18 | Nxp Usa, Inc. | Data integrity check within a data processing system |
US9564226B1 (en) | 2015-10-30 | 2017-02-07 | Sandisk Technologies Llc | Smart verify for programming non-volatile memory |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001067884A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
JP2005063516A (ja) * | 2003-08-08 | 2005-03-10 | Sharp Corp | 不揮発性半導体記憶装置の書き込み方法 |
US20080205139A1 (en) * | 2007-01-11 | 2008-08-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2009205793A (ja) * | 2008-02-26 | 2009-09-10 | Samsung Electronics Co Ltd | 不揮発性メモリ装置のプログラム方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3935139B2 (ja) | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
US7548462B2 (en) * | 2007-06-29 | 2009-06-16 | Macronix International Co., Ltd. | Double programming methods of a multi-level-cell nonvolatile memory |
KR101296289B1 (ko) * | 2007-08-20 | 2013-08-14 | 삼성전자주식회사 | 비휘발성 메모리 장치의 프로그래밍 방법 |
US7821840B2 (en) * | 2008-11-24 | 2010-10-26 | Spansion Llc | Multi-phase programming of multi-level memory |
-
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2012
- 2012-03-30 US US13/434,951 patent/US20120182800A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001067884A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
JP2005063516A (ja) * | 2003-08-08 | 2005-03-10 | Sharp Corp | 不揮発性半導体記憶装置の書き込み方法 |
US20080205139A1 (en) * | 2007-01-11 | 2008-08-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2009205793A (ja) * | 2008-02-26 | 2009-09-10 | Samsung Electronics Co Ltd | 不揮発性メモリ装置のプログラム方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012119019A (ja) * | 2010-11-30 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8913446B2 (en) | 2011-09-30 | 2014-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9208896B2 (en) | 2011-09-30 | 2015-12-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2018041523A (ja) * | 2016-09-07 | 2018-03-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
US10796764B2 (en) | 2016-09-07 | 2020-10-06 | Toshiba Memory Corporation | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US20120182800A1 (en) | 2012-07-19 |
US20100142271A1 (en) | 2010-06-10 |
US8174883B2 (en) | 2012-05-08 |
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