KR20100011198A

KR20100011198A - 불휘발성 메모리 장치의 프로그램 방법

Info

Publication number: KR20100011198A
Application number: KR1020080072317A
Authority: KR
Inventors: 백종남; 황상원
Original assignee: 삼성전자주식회사
Priority date: 2008-07-24
Filing date: 2008-07-24
Publication date: 2010-02-03
Also published as: KR101468099B1; US8203878B2; DE102009035340A1; US20100020602A1; CN101635172A; CN101635172B

Abstract

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, (a) 복수의 제 1 메모리 셀들을 제 1 검증 전압에 따라 제 1 프로그램 상태로 프로그램하는 단계; 그리고 (b) 복수의 제 2 메모리 셀들을 제 2 프로그램 상태로 프로그램하면서 상기 복수의 제 1 메모리 셀들을 상기 제 1 검증 전압보다 높은 제 2 검증 전압에 따라 상기 제 1 프로그램 상태로 프로그램하는 단계를 포함한다.

상술한 프로그램 방법에 따르면, 타깃 상태로 프로그램되기 위하여 메모리 셀에 제공되는 프로그램 시간의 확보가 용이하여 문턱 전압 산포의 확장을 줄임으로써 저장되는 데이터의 신뢰성을 높일 수 있다.

Description

불휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD FOR NON-VOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 플래시 메모리 장치의 문턱 전압 산포를 줄일 수 있는 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) 메모리는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.

플래시 메모리 장치는 원하는 시점에 정보를 저장 또는 독출할 수 있는 집적 회로이다. 플래시 메모리 장치는 재기입이 가능한 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들에 대응하는 프로그램 상태들을 갖는다. 즉, 메모리 셀은 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압을 갖도록 프로그램된다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 셀(MLC)은 더 많은 프로그램 상태를 갖는다. 즉, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압으로 프로그램된다. 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 분포들 중 어느 하나에 포함되는 문턱 전압으로 프로그램된다. 최근에는, 하나의 메모리 셀에 4-비트 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.

상술한 방식에 따라 저장된 데이터는 메모리 셀들의 문턱 전압의 크기를 감지하여 독출된다. 독출시 발생하는 에러를 줄이고 신뢰성을 높이기 위해 프로그램 동작시 문턱 전압의 산포를 협소하게 관리하는 것이 중요하다. 특히, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 셀(MLC) 플래시 메모리 장치에 있어서, 읽기 마진(Read margine)을 확보하기 위한 기술들이 더욱 절실한 실정이다.

본 발명은 플래시 메모리 장치의 프로그램 방법에 관한 기술로 성능의 저하없이 읽기 마진을 제공할 수 있는 프로그램 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 프로그램 방법에 있어서: (a) 복수의 제 1 메모리 셀들을 제 1 검증 전압에 따라 제 1 프로그램 상태로 프로그램하는 단계; 그리고 (b) 복수의 제 2 메모리 셀들을 제 2 프로그램 상태로 프로그램하면서 상기 복수의 제 1 메모리 셀들을 상기 제 1 검증 전압보다 높은 제 2 검증 전압에 따라 상기 제 1 프로그램 상태로 프로그램하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 소거 상태인 제 1 상태와 프로그램 상태인 제 2 상태 내지 제 4 상태를 갖는 멀티 레벨 셀 플래시 메모리 장치의 프로그램 방법은, (a) 상기 제 3 상태와 상기 제 3 상태보다 높은 문턱 전압을 갖는 제 4 상태를 타깃 상태로 하는 메모리 셀들을 제 1 프로그램 전압으로 프로그램하는 단계; (b) 상기 제 3 상태와 상기 제 3 상태보다 낮은 문턱 전압을 갖는 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 1 프로그램 전 압의 시작 전압보다 낮은 시작 전압을 갖는 제 2 프로그램 전압으로 프로그램하는 단계; 그리고 (c) 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 2 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 3 프로그램 전압으로 프로그램하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 소거 상태인 제 1 상태와 프로그램 상태인 제 2 상태 내지 제 4 상태를 갖는 멀티 레벨 셀 플래시 메모리 장치의 MSB 페이지의 프로그램 방법은, (a) 상기 제 3 상태와, 상기 제 3 상태보다 높은 문턱 전압을 갖는 제 4 상태를 타깃 상태로 하는 메모리 셀들을 제 1 프로그램 전압으로 프로그램하는 단계; (b) 상기 제 4 상태와, 상기 제 3 상태보다 낮은 문턱 전압을 갖는 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 1 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 2 프로그램 전압으로 프로그램하는 단계; 그리고 (c) 상기 제 2 상태와 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 2 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 3 프로그램 전압으로 프로그램하는 단계를 포함한다.

이상과 같이 본 발명에 따른 프로그램 방법에 따르면, 성능의 저하없이 프로그램 대상이 되는 메모리 셀들 각각에 대한 프로그램 시간을 증가시킬 수 있다. 증가된 프로그램 시간에 따라 프로그램 상태의 문턱 전압을 협소하게 형성할 수 있어 고신뢰성의 플래시 메모리 장치 또는 메모리 시스템을 제공할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 본 발명의 특징 및 기능을 설명하기 위하여 낸드 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 비트 라인 포싱(Bit line forcing)을 통해서 문턱 전압의 과도한 상승을 억제하는 프로그램 방식을 보여주는 회로도이다. 도 1을 참조하면, 짝수 페이지(Even page)의 프로그램을 위한 바이어스 조건들이 도시되어 있다. 즉, 홀수 페이지(Odd page)에 대응하는 비트 라인들(BL0o, BL1o)은 전원 전압(Vcc)을 제공받아 프로그램 금지(Program inhibit)로 설정된다. 선택 트랜지스터들(SST1, SST3)의 게이트-소스 전압(Vgs)은 문턱 전압(Vth)에 도달하지 못해 선택 트랜지스터들(SST1, SST3)은 차단(Off)된다. 결국, 프로그램 금지(Inhibit)된 스트링들의 채널은 플로팅된다. 프로그램 동작시, 플로팅된 프로그램 금지(Inhibit)된 스트링들의 채널 전 위는 커플링 효과에 의해서 상승하며, 따라서 메모리 셀들(MC1, MC3)의 게이트와 채널간의 F-N 터널링은 차단된다. 반면에, 선택된 짝수 페이지(Even page)에 대응하는 비트 라인(BL0e, BL1e)에는 F-N 터널링을 유발할 수 있는 전압이 제공되고, 선택 트랜지스터들(SST0, SST2)은 턴-온 되어야 한다. 비트 라인(BL0e)에는 0V가 공급됨으로써 메모리 셀(MC0)은 프로그램된다. 그러나, 프로그램을 위해서 선택된 비트 라인들 중에는 과도한 문턱 전압의 상승을 억제해야 하는 경우가 발생한다. 멀티 레벨 셀(MLC)의 문턱 전압 산포를 조밀하게 관리하기 위한 프로그램의 동작이 이에 해당한다. 도면에서, 비트 라인(BL1e)이 이에 해당한다. 따라서, 비트 라인(BL1e)에 0V가 아닌 1V를 제공하여 프로그램되는 메모리 셀의 채널과 게이트 간의 전위차를 제공한다. 이러한 프로그램되는 비트 라인의 제어를 비트 라인 포싱(Bit line forcing)이라고도 한다. 비트 라인 포싱(Bit line forcing)에 의하여 메모리 셀(MC2)에서 발생하는 필요 이상의 F-N 터널링 효과를 억제할 수 있다. 이러한 효과에 의해 프로그램 이후 조밀한 문턱 전압 산포의 형성이 가능하다.

그러나, 저전력화 또는 저전압화를 지향하는 모바일 트랜드(Mobile trend)에 대처하기 위한 기술이 플래시 메모리 장치에서도 활발히 적용되고 있다. 따라서, 비트 라인(Bit line)과 선택 라인(SSL)에 제공되는 전원 전압(Vcc)은 점차 낮아지는 추세이다. 만일, 전원 전압(Vcc)이 1.5V, 선택 트랜지스터(SST)의 문턱 전압이 0.5V인 경우에는 비트 라인 포싱 기술은 적합하지 못하다. 왜냐하면, 이러한 바이어스 조건에서는 선택 트랜지스터(SST2)는 완전히 차단되고, 비트 라인(BL1e)에 연결되는 프로그램되어야 할 메모리 셀(MC2)은 프로그램 금지된다. 즉, 이러한 경우 에는 선택 트랜지스터(SST2)의 게이트-소스 전압(Vgs)은 선택 트랜지스터의 문턱 전압(0.5V)을 넘지 못하는 결과를 가져온다. 따라서, 저전압 환경에서는 비트 라인 포싱(Bit line forcing)에 의한 문턱 전압 산포의 제어는 바람직하지 못하다.

도 2는 본 발명의 플래시 메모리 장치(100)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 플래시 메모리 장치(100)는 선택된 페이지의 메모리 셀들을 2개의 서로 다른 타깃 상태(Target state)로 프로그램할 수 있다. 즉, 선택된 페이지의 메모리 셀들 중 일부를 제 1 타깃 상태로 프로그램하면서, 또 다른 일부의 메모리 셀들은 제 2 타깃 상태로 프로그램할 수 있다. 좀더 자세히 설명하면 다음과 같다.

셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 메모리 셀들을 포함한다. 특히, 멀티 레벨 셀(MLC)은 하나의 셀에 복수 비트의 데이터를 저장한다. 이를 위하여 멀티 레벨 셀(MLC)은 멀티 비트 데이터 각각에 대응하는 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다. 멀티 레벨 셀(MLC)은 제한된 문턱 전압 윈도우 내에 저장되는 비트 수(k)에 대응하는 프로그램 상태 수(2^k)를 수용하기 위하여 조밀하게 프로그램되어야 한다. 따라서, 멀티 레벨 셀(MLC)에서는 문턱 전압 분포들 간의 읽기 마진이 줄어들 수밖에 없다. 프로그램 이후, 메모리 셀들의 문턱 전압은 프로그램 디스터브(Program disturb), 차지 로스(Charge loss), 온도의 변화와 같은 다양한 요인들에 의하여 시프트될 수 있다. 이러한 특성을 고려할 때, 조밀한 문턱 전압 분포를 형성하기 위한 프로그램 동작은 독출 데이터의 신뢰성을 제공하기 위하여 반드시 선행되어야 할 조건이다.

행 디코더(120)는 일반적으로 행 어드레스(X-Add)에 응답하여 워드 라인을 선택한다. 행 디코더(120)는 전압 발생기(170)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 프로그램 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)으로 프로그램 전압(Vpgm; 약 15~20V)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)으로 패스 전압(Vpass)을 전달한다.

페이지 버퍼단(130)은 동작 모드에 따라 기입 드라이버로써 또는 감지 증폭기로써 동작한다. 예를 들면, 페이지 버퍼단(130)은 읽기 동작 모드에서 감지 증폭기로써 그리고 프로그램 동작 모드에서 기입 드라이버로써 동작한다. 하나의 페이지 데이터를 프로그램하기 위하여 페이지 버퍼단(130)은 복수의 페이지 버퍼들(131, 132, 133)을 포함한다. 각각의 페이지 버퍼들(131, 132, 133)은 제 1 래치(Latch1)와 제 2 래치(Latch2)를 포함하여 선택된 메모리 셀에 대한 프로그램 및 프로그램 검증을 실시한다. 멀티 비트 데이터의 MSB 페이지 데이터를 프로그램하는 경우, 제 2 래치(Latch2)에는 초기 읽기(Initial read)를 통해서 센싱된 LSB 페이지 데이터가 래치되고 제 1 래지(Latch1)에는 MSB 페이지 데이터가 저장된다. 각각의 래치들에 저장된 데이터는 제 3 상태(ST3)와 제 4 상태(ST4)로 프로그램될 때 이용된다. 제 3 상태(ST3)와 제 4 상태(ST4)로의 프로그램 동작이 끝나면, 제 2 상태(ST2)로 프로그램될 셀들을 프로그램하기 위하여 제 2 래치(Latch2)의 값을 제 1 래치(Latch1)로 덤프한다. 덤프 이후에, 제 2 상태(ST2)로 선택된 메모리 셀들을 프로그램함으로써 MSB 페이지 데이터의 프로그램이 완료된다.

열 디코더 및 입출력 버퍼(140)는 열 어드레스(Y-Add)에 응답하여 선택되는 열들을 일정 단위(예를 들면, I/O 단위)로 선택한다. 열 게이트 및 입출력 버퍼(140)는 열 어드레스(Y-Add)에 응답하여, 페이지 버퍼들(131, 132, 133)을 선택한다. 프로그램 동작시, 선택된 페이지 버퍼에는 입출력 버퍼(190)를 통해서 제공되는 프로그램 데이터 비트들이 저장된다. 읽기 동작시, 선택된 페이지 버퍼의 데이터 비트들이 열 디코더 및 입출력 버퍼(140)를 통해 외부로 출력된다. 특히, 프로그램 검증 동작시, 열 디코더 및 입출력 버퍼(140)는 센싱된 데이터를 패스/페일 검출기(150)로 전달한다.

패스/페일 검출기(150)는 프로그램 동작시 검증 읽기에 의해서 센싱된 데이터를 참조하여 선택된 메모리 셀들이 타깃 문턱 전압으로 프로그램되었는지를 검출한다. 선택된 메모리 셀들이 모두 타깃 문턱 전압 이상의 문턱 전압을 갖는 것으로 감지되면, 패스/페일 검출기(150)는 패스(Pass) 신호를 제어 로직(160)으로 전달한다. 반면에, 선택된 메모리 셀들 중 어느 하나라도 타깃 상태보다 낮은 문턱 전압을 갖는 것으로 감지되면, 패스/페일 검출기(150)는 페일(Fail) 신호를 제어 로직(160)으로 전달한다.

제어 로직(160)은 명령어(CMD)에 응답하여, 입력되는 데이터를 셀 어레이(110)에 프로그램하기 위한 제반 프로그램 동작을 실행한다. 제어 로직(160)은 본 발명의 프로그램 방법에 따라 선택된 메모리 셀들에 대해서 정상 프로그램(Normal program) 동작과 미세 프로그램(Fine program) 동작을 실시하도록 페이지 버퍼단(130) 및 전압 발생기(170)를 제어한다. 제어 로직(160)의 제어에 따라 선택된 페이지의 메모리 셀들에 대해 정상 프로그램(Normal program) 동작과 미세 프로그램(Fine program) 동작이 동시에 실시될 수 있다.

전압 발생기(170)는 제어 로직(160)의 제어에 따라 프로그램 전압(Vpgm), 검증 전압(Vvfy), 패스 전압(Vpass) 등을 프로그램 동작 중에 생성한다. 제어 로직(170)은 명령어(CMD)에 응답하여, 멀티 비트 데이터를 프로그램하기 위한 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을 선택된 워드 라인으로 제공한다.

이상의 도 2에서 설명된 본 발명의 플래시 메모리 장치(100)에 따르면, 본 발명의 플래시 메모리 장치(100)는 서로 다른 타깃 상태를 갖는 메모리 셀들을 프로그램할 수 있다. 특히, 하나의 타깃 상태에 대응하는 메모리 셀들은 정상 프로그램(Normal program) 동작에 따라, 그리고 다른 하나의 타깃 상태에 대응하는 메모리 셀들은 미세 프로그램(Fine program) 동작에 따라 프로그램될 수 있다.

도 3은 본 발명의 프로그램 방법의 제 1 실시예를 보여주는 도면이다. 도 3을 참조하면, 프로그램 동작에 따라 메모리 셀들은 소거 상태에 해당하는 제 1 상태(ST1)로부터 프로그램 상태에 해당하는 제 2 상태 내지 제 4 상태(ST2~ST4)에 대응하는 문턱 전압을 갖도록 프로그램된다. 특히, 제 3 상태(ST3)로의 프로그램 동작과 제 2 상태(ST2)로의 프로그램 동작은 동일한 프로그램 구간에서 이루어진다. 좀더 자세히 설명하면 다음과 같다.

먼저, (a) 단계에서는 소거 상태인 제 1 상태(ST1, 210)로부터 제 3 상태(ST3′, 230)로 선택된 메모리 셀들이 프로그램된다. LSB 페이지의 프로그램을 위한 검증 동작시, 선택된 메모리 셀들의 워드 라인으로는 검증 전압(Vfy3′)이 제 공될 것이다. 여기서, 제 3 상태(ST3′, 230)는 LSB 페이지의 프로그램에 따라서 임시로 형성되는 문턱 전압 분포이다. 이러한 프로그램 방식을 셰도 프로그램(Shadow program)이라 부르기도 한다. 하지만, 본 발명의 LSB 페이지 프로그램은 비단 셰도 프로그램 방식에만 국한되지는 않는다.

(b) 단계에서, 선택된 메모리 셀들은 MSB 페이지를 프로그램하기 위하여 임시로 형성된 제 3 상태(ST3′, 230)로부터 제 3 상태(ST3, 231) 및 제 4 상태(ST4, 240)로 프로그램된다. 이러한 프로그램 방법은 화살표 ①로 도시되어 있다. LSB 페이지의 프로그램에 의해서 임시로 형성된 제 3 상태(ST3′, 230)로부터 제 3 상태(231) 및 제 4 상태(240)로의 프로그램 동작은 동시에 실시될 수 있다. 이러한 2개의 상태로의 프로그램을 위해서, 하나의 프로그램 루프는 1회의 프로그램 전압 펄스와 뒤따르는 2회의 검증 전압 펄스들의 인가로 이루어진다. 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm) 펄스가 제공되면, 이후 제 3 상태(231) 및 제 4 상태(240)에 대응하는 검증 전압이 연속적으로 선택된 메모리 셀들에 제공될 것이다. 제 3 상태(231)로 프로그램되는 메모리 셀들의 검증을 위하여 검증 전압(P_Vfy3)이 제공된다. 제 4 상태(240)로 프로그램되는 메모리 셀들의 검증을 위해서 검증 전압(Vfy4)이 제공된다. 여기서, 제 3 상태(231)에 대응하는 검증 전압(P_Vfy3)은 타깃 문턱 전압 분포에 비하여 낮은 레벨로 제공된다. 즉, 이후의 (c) 단계에서 제공되는 검증 전압(Vfy3)에 비하여 다소 낮은 레벨의 검증 전압(P_Vfy3)이 제공될 것이다.

(c) 단계에서는, 제 3 상태(232)로의 미세 프로그램(Fine program)과 제 2 상태(220)로의 정상 프로그램(Normal program)이 동일한 프로그램 전압하에서 이루어진다. 이러한 프로그램 동작에 따라서 시프트(Shift)되는 문턱 전압이 화살표 ②로 도시되어 있다. 제 3 상태(232)로의 미세 프로그램(Fine program)과 제 2 상태(220)로의 정상 프로그램(Normal program)을 위하여 프로그램 시작 전압(V1)보다 낮은 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 그리고, 제 2 상태(220)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(P_Vfy2)과 제 3 상태(232)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(Vfy3)이 연속적으로 제공될 것이다. 제 3 상태(232)에 대한 미세 프로그램(Fine program) 동작은 이전 (b) 단계에서 프로그램된 문턱 전압 분포에서 검증 전압(Vfy3)보다 낮은 문턱 전압을 갖는 메모리 셀들에 대한 선택적 프로그램 동작이다. 즉, 제 3 상태(ST3)를 타깃 상태로 하는 메모리 셀들 중 검증 전압(Vfy3)보다 낮은 문턱 전압을 갖는 메모리 셀들을 (b) 단계의 프로그램 시작 전압(V1)보다 낮은 프로그램 시작 전압(V2)을 갖는 프로그램 전압(Vpgm)에 의해서 프로그램된다. 따라서, 선택된 메모리 셀들의 플로팅 게이트에 주입되는 전하의 양이 (b) 단계에 비하여 상대적으로 적기 때문에 제 3 상태(232)로의 미세 프로그램(Fine program)이 가능하다. 게다가, 제 2 상태(220)로 프로그램되는 메모리 셀들은 프로그램 시작 전압 (V2)의 프로그램 전압(Vpgm)과 검증 전압(P_Vfy2)에 의하여 정상 프로그램(Normal program)된다.

(d) 단계에서는, 정상 프로그램(Normal program)에 의해서 제 2 상태(220)로 프로그램된 메모리 셀들에 대한 미세 프로그램(Fine program)이 실시된다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ③로 도시되어 있다. 제 2 상 태(ST2)를 타깃 상태로 하는 메모리 셀들 중 문턱 전압이 검증 전압(Vfy2)보다 낮은 메모리 셀들이 선택적으로 프로그램된다. 여기서, 프로그램 전압(Vpgm)은 (c) 단계에서 제공된 프로그램 시작 전압(V2)보다 낮은 프로그램 시작 전압(V3)을 갖는다. (d) 단계가 완료되면, MSB 페이지에 대한 프로그램 동작은 종료되며, 각각의 상태들 간의 읽기 마진은 도시된 바와 같이 형성된다. 제 3 상태(232)에 대응하는 메모리 셀들에 대한 정상 프로그램(Normal program)과 미세 프로그램(Fine program)에 의해서 읽기 마진(RM2)이 확보될 수 있다. 그리고 제 2 상태(221)에 대응하는 메모리 셀들에 대한 정상 프로그램(Normal program)과 미세 프로그램(Fine program)에 의해서 읽기 마진(RM1)의 확보가 가능하다. 게다가, 제 3 상태(232)에 대응하는 메모리 셀들에 대한 미세 프로그램(Fine program)에 의해 제 3 상태(232)의 상측으로의 문턱 전압 확장이 억제되는 효과를 기대할 수 있다. 따라서, 읽기 마진(RM3)의 확보가 추가적으로 가능하다.

이상의 도 3을 통해서 설명된 본 발명의 제 1 실시예에 따르면, 제 3 상태(ST3)에 대한 미세 프로그램(Fine program)은 제 2 상태(ST2)로 프로그램되는 메모리 셀들의 정상 프로그램(Normal program) 동작과 함께 이루어진다. 따라서, 퍼포먼스의 저하를 초래하지 않으면서 읽기 마진을 추가적으로 확보할 수 있는 프로그램(Fine program) 동작이 가능하다. 여기서, 정상 프로그램(Normal program)과 미세 프로그램(Fine program)은 선택된 메모리 셀들에 적용되는 2회의 프로그램 단계를 구분하기 위한 용어일 뿐, 이러한 용어가 본 발명의 기술적 특징을 한정하지는 않는다.

도 4는 본 발명의 제 1 실시예에 따른 프로그램 방법을 보여주는 흐름도이다. 도 4를 참조하면, 제 3 상태(ST3)에 대한 정상 프로그램(Normal program) 및 미세 프로그램(Fine program) 동작이 이전에 설명된 도 3에 의거하여 설명될 것이다. 또한, 동일한 프로그램 동작에서 서로 다른 타깃 상태를 갖는 메모리 셀들에 대한 정상 프로그램(Normal program) 및 미세 프로그램(Fine program)이 동시에 실시되는 프로그램 방식을 이하에서는 오버랩 프로그램(Overlap program)이라 칭하기로 한다.

멀티 비트 데이터에 대한 프로그램 동작이 시작되면, 선택된 메모리 셀들에 대한 LSB 페이지 프로그램 동작이 실시된다. LSB 페이지 프로그램 동작에 따라, 선택된 메모리 셀들의 문턱 전압은 임시로 형성되는 제 3 상태(230)와 소거 상태(210) 중 어느 하나에 포함될 것이다(S10). 이어서, 임시로 형성된 제 3 상태(230)에 대응하는 메모리 셀들은 제 3 상태(231) 및 제 4 상태(240)로 프로그램된다. 여기서, 프로그램 전압(Vpgm)의 프로그램 시작 전압은 (V1)이다. 선택된 메모리 셀들을 제 3 상태(231)로 프로그램하기 위한 검증 전압(P_Vfy3)과 제 4 상태(240)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(Vfy4)이 연속적으로 제공된다. 여기서, 검증 전압들(P_Vfy3, Vfy4)의 제공 순서는 설명된 시퀀스에만 국한되지는 않는다(S20). 이어서, 제 3 상태(ST3)로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)과 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 정상 프로그램(Normal program)이 실시된다. 여기서, 프로그램 전압(Vpgm)의 프로그램 시작 전압(V2)은 이전의 프로그램 동작시에 제공되는 프로그 램 전압(Vpgm)의 프로그램 시작 전압(V1)에 비하여 낮다. 각각의 프로그램 전압 펄스에 뒤따라, 제 2 상태(ST2)로의 정상 프로그램을 위한 검증 전압(P_Vfy2)과 제 3 상태(ST3)로의 미세 프로그램을 위한 검증 전압(Vfy3)이 연속적으로 제공된다(S30). 마지막으로, 제 2 상태(ST2)로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)이 실시된다. 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 미세 프로그램(Fine program)을 위하여 프로그램 시작 전압(V3)의 프로그램 전압(Vpgm)이 제공된다. 그리고 검증 전압(Vfy2)에 따라서 선택된 메모리 셀들이 검증될 것이다. 여기서, 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 미세 프로그램(Fine program) 동작은 프로그램 동작의 퍼포먼스 향상을 위해서 선택적으로 실시될 수 있다(S40). 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 미세 프로그램(Fine program)이 완료되면, MSB 페이지에 대한 프로그램 동작은 종료된다.

이상의 프로그램 방법에 따라, 퍼포먼스에 큰 영향을 주지 않으면서 조밀한 문턱 전압의 분포를 형성할 수 있는 플래시 메모리 장치의 프로그램이 가능하다.

도 5는 본 발명의 제 1 실시예에 따른 프로그램 절차를 보여주는 타이밍도이다. 도 5를 참조하면, 제 3 상태(ST3)로 프로그램되는 메모리 셀들에 대한 미세 프로그램(Fine program)은 제 2 상태(ST2)에 대한 정상 프로그램(Normal program)과 동일한 프로그램 동작 구간에서 이루어진다.

우선, 시간 구간(t0~t1)은 LSB 페이지의 프로그램 구간에 대응한다. 도 2의 단계 (a)에 해당된다. 그리고 이어지는 시간 구간(t1~t2) 동안, 선택된 메모리 셀 들은 제 3 상태(ST3)와 제 4 상태(ST4)로 프로그램된다. 제 3 상태(ST3)로 선택된 메모리 셀들을 프로그램하기 위하여, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 워드 라인으로 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 3 상태(231)로 프로그램하기 위한 검증 전압(P_Vfy3)이 제공되며, 제 4 상태(240)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(Vfy4)이 제공된다.

이어서, 제 3 상태(ST3)로의 미세 프로그램(Fine program)과 제 2 상태(ST2)로의 정상 프로그램(Normal program)이 동일한 시간 구간(t2~t3)에서 실시된다. 제 3 상태(ST3)로의 미세 프로그램(Fine program) 및 제 2 상태(ST2)로의 정상 프로그램(Normal program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 3 상태(ST3)로 프로그램하기 위한 검증 전압(Vfy3)이 제공되며, 제 2 상태(240)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(P_Vfy2)이 제공된다.

마지막으로 제 2 상태(ST2)로의 미세 프로그램(Fine program) 동작이 시간 구간 (t3~t4)에서 실시된다. 제 2 상태(ST2)로의 미세 프로그램(Fine program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V3)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 2 상태(ST2)로 프로그램하기 위한 검증 전압(Vfy2)이 제공될 것이다.

상술한 타이밍도에서 도시된 바와 같이 본 발명의 프로그램 방법에 따르면, 각 단계들에서 제공되는 프로그램 전압의 프로그램 시작 전압(Vst)이 점차 감소하 는 경향을 특징으로 한다. 이러한 조건은 미세 프로그램(Fine program)을 위해서 선택된 메모리 셀들의 문턱 전압이 과도하게 상승하는 것을 억제하는 효과를 제공한다. 즉, 각각의 프로그램 단계들에서 제공되는 프로그램 시작 전압(Vst)은 (V1 > V2 > V3)의 레벨 관계를 갖는다.

도 6은 본 발명의 제 2 실시예를 보여주는 도면이다. 도 6을 참조하면, 프로그램 동작에 따라 메모리 셀들은 제 1 상태(ST1)에 대응하는 문턱 전압으로부터 제 2 내지 제 4 상태(ST2~ST4)에 대응하는 문턱 전압을 갖도록 프로그램된다. 특히, 제 4 상태(ST4)를 타깃 상태(Target state)로 하는 메모리 셀들에 대한 미세 프로그램(Fine program)과 제 2 상태(ST2)를 타깃 상태로하는 메모리 셀들의 정상 프로그램(Normal program) 동작이 함께 실시된다.

먼저, (a) 단계에서는 소거 상태인 제 1 상태(ST1, 310)로부터 제 3 상태(ST3′, 330)로 선택된 메모리 셀들이 프로그램된다. LSB 페이지의 프로그램을 위해서 프로그램 검증 동작시 선택된 메모리 셀들의 워드 라인에는 검증 전압(Vfy3′)이 제공될 것이다. 여기서, 제 3 상태(ST3′, 330)는 LSB 페이지의 프로그램에 따라서 임시로 형성되는 문턱 전압 분포이다.

(b) 단계에서부터 MSB 페이지의 프로그램 동작이 시작된다. 선택된 메모리 셀들은 MSB 페이지를 프로그램하기 위하여 임시로 형성된 제 3 상태(ST3′, 330)로부터 제 3 상태(ST3, 331) 및 제 4 상태(ST4, 340)로 프로그램된다. 이러한 프로그램 방법은 화살표 ①로 도시되어 있다. LSB 페이지의 프로그램에 의해서 임시로 형성된 제 3 상태(ST3′, 330)로부터 제 3 상태(331) 및 제 4 상태(340)로의 프로그 램 동작은 동시에 실시될 수 있다. 이러한 2개의 상태로의 프로그램을 위해서, 1회의 프로그램 전압의 인가에 뒤따라 2회의 검증 동작이 이어진다. 이때, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 제공된다. 프로그램 전압의 펄스의 인가에 뒤따라, 제 3 상태(331) 및 제 4 상태(340)에 대응하는 검증 전압(P_Vfy3, P_Vfy4)이 연속적으로 선택된 메모리 셀들로 제공될 것이다. 여기서, 검증 전압들(P_Vfy3, P_Vfy4)은 최종 타깃 상태에 대응하는 문턱 전압 분포에 비하여 낮은 레벨로 제공된다.

(c) 단계에서는, 제 4 상태(341)로의 미세 프로그램(Fine program)과 제 2 상태(320)로의 정상 프로그램(Normal program)이 동일한 프로그램 전압 조건에서 동시에 이루어진다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ②로 도시되어 있다. 제 4 상태(341)로의 미세 프로그램(Fine program)과 제 2 상태(320)로의 정상 프로그램(Normal program)을 위하여 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 그리고, 제 2 상태(320)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(P_Vfy2)과 제 4 상태(341)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(Vfy4)이 연속적으로 제공될 것이다. 제 4 상태(341)에 대한 미세 프로그램(Fine program) 동작에 따라, 이전 (b) 단계에서 형성된 문턱 전압의 분포에서 검증 전압(Vfy4)보다 낮은 문턱 전압을 갖는 메모리 셀들이 선택적 프로그램된다. 즉, 검증 전압(Vfy4)보다 낮은 문턱 전압을 갖는 메모리 셀들을 (b) 단계의 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)에 의해서 프로그램된다. 따라서, 선택된 메모리 셀들의 플로팅 게이트에 주입되는 전하의 양이 (b) 단계에 비하여 상대적으로 적기 때문에 제 4 상태(341)로의 미세 프로그램(Fine program)이 가능하다. 게다가, 제 2 상태(320)로 프로그램되는 메모리 셀들은 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)과 검증 전압(P_Vfy2)에 의하여 정상 프로그램(Normal program)된다.

(d) 단계에서는, 정상 프로그램(Normal program)에 의해서 형성된 제 2 상태(320)와 제 3 상태(331)의 문턱 전압 분포를 갖는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)이 실시된다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ③로 도시되어 있다. (b) 단계의 정상 프로그램(Normal program) 동작에 따라 형성된 제 3 상태(331)에 대응하는 메모리 셀들 중 문턱 전압이 검증 전압(Vfy3)보다 낮은 메모리 셀들에 대한 선택적 프로그램이 실시된다. 그리고 (c) 단계의 정상 프로그램(Normal program) 동작에 따라 형성된 제 2 상태(320)에 대응하는 메모리 셀들 중 문턱 전압이 검증 전압(Vfy2)보다 낮은 메모리 셀들에 대한 선택적 프로그램이 실시된다. 즉, 제 2 상태(320)와 제 3 상태(331)로의 미세 프로그램(Fine program)이 동시에 실시된다. 여기서, 프로그램 시작 전압(V3)의 프로그램 전압(Vpgm)이 제공된다. (d) 단계가 완료되면, MSB 페이지에 대한 프로그램 동작은 종료되며, 각각의 상태들 간의 읽기 마진(RM1, RM2, RM3)은 도시된 바와 같이 형성된다. 특히, 제 2 실시예에 따르면, 제 3 상태(332)와 제 4 상태(341) 간의 읽기 마진은 제 1 실시예에 비하여 넓게 확보할 수 있다. 게다가, 제 4 상태(341)에 대응하는 메모리 셀들에 대한 미세 프로그램(Fine program)에 의해 제 4 상태(341)의 상측으로의 문턱 전압 확장이 억제되는 효과를 기대할 수 있다. 따라서, 읽기 디스터브(Read disturb)에 의해서 발생하는 에러에 대한 읽기 마진을 추가적으로 제공할 수 있다.

이상의 도 6을 통해서 설명된 본 발명의 제 2 실시예에 따르면, 제 2 상태(ST2), 제 3 상태(ST3) 및 제 4 상태(ST4)들 각각에 대한 미세 프로그램(Fine program)이 가능하다. 따라서, 제 2 실시예에 따른 프로그램 방법은 멀티 레벨 셀들의 읽기 마진을 제공할 수 있다.

도 7은 본 발명의 제 2 실시예에 따른 프로그램 방법을 보여주는 흐름도이다. 도 7을 참조하면, 정상 프로그램(Normal program)과 미세 프로그램(Fine program)이 동시에 실시되는 오버랩 프로그램(Overlap program) 동작이 2회 실시되는 프로그램 방법이 제공될 것이다.

LSB 페이지에 대한 프로그램이 먼저 실시된다. LSB 페이지 프로그램 동작에 따라, 선택된 메모리 셀들의 문턱 전압은 임시로 형성되는 제 3 상태(330)와 소거 상태인 제 1 상태(310) 중 어느 하나에 포함될 것이다(S110). 이어서, 임시로 형성된 제 3 상태(330)에 대응하는 메모리 셀들을 제 3 상태(331) 및 제 4 상태(340)로 프로그램된다. 여기서, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 제공된다. 선택된 메모리 셀들을 제 3 상태(331)로 프로그램하기 위한 검증 전압(P_Vfy3)이, 또 다른 선택된 메모리 셀들을 제 4 상태(340)로 프로그램하기 위한 검증 전압(P_Vfy4)이 각각 제공된다. 여기서, 검증 전압들(P_Vfy3, P_Vfy4)의 제공 순서는 설명된 시퀀스에만 국한되지는 않는다(S120). 이어서, 제 4 상태(ST4)로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)과 제 2 상태(ST2) 로 프로그램되는 메모리 셀들에 대한 정상 프로그램(Normal program)이 동일한 프로그램 구간에서 실시된다. 여기서, 프로그램 시작 전압(Vst)은 이전의 프로그램 동작시에 제공되는 레벨 (V1)에 비하여 낮은 레벨 (V2)이다. 프로그램 전압 펄스들 각각에 뒤따라, 제 2 상태(ST2)로의 정상 프로그램(Normal program)을 위한 검증 전압(P_Vfy2)과 제 4 상태(ST4)로의 미세 프로그램을 위한 검증 전압(Vfy4)이 연속적으로 제공된다(S130). 이어서, 제 2 상태(ST2)와 제 3 상태(ST3) 각각으로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)이 동시에 실시된다. 두 개의 상태들(ST2, ST3) 각각에 대한 미세 프로그램(Normal program)을 위하여 제공되는 프로그램 전압(Vpgm)은 프로그램 시작 전압(V3)을 갖는다. 그리고 프로그램 전압 펄스에 뒤따라 검증 전압들(Vfy2, Vfy3)에 의해서 선택된 메모리 셀들이 미세 프로그램될 것이다(S140). 제 2 상태(ST2)와 제 3 상태(ST3)를 타깃 상태로 하는 메모리 셀들에 대한 미세 프로그램(Fine program)이 완료되면, MSB 페이지에 대한 제반 프로그램 동작은 종료된다.

이상의 프로그램 방법에 따라, 메모리 셀들은 정상 프로그램(Normal program)과 미세 프로그램(Fine program)에 따라 퍼포먼스의 저하없이 프로그램 시간을 증가시킬 수 있다. 이것은 프로그램된 메모리 셀들의 문턱 전압 산포를 협소하게 관리할 수 있음을 의미한다.

도 8은 본 발명의 제 2 실시예에 따른 프로그램 절차를 보여주는 타이밍도이다. 도 8을 참조하면, (c) 단계와 (d) 단계에서 각 상태들에 대응하는 메모리 셀들이 미세 프로그램(Fine program)됨으로써 조밀한 문턱 전압 산포의 형성이 가능하 다.

우선, 도 6의 (a) 단계에 대응하는 시간 구간(t0~t1) 동안 LSB 페이지 데이터의 프로그램이 이루어진다. 그리고 이어지는 (b) 단계에 대응하는 시간 구간(t1~t2) 동안, 선택된 메모리 셀들은 제 3 상태(ST3)와 제 4 상태(ST4)로 프로그램된다. 제 3 상태(ST3)로 선택된 메모리 셀들을 프로그램하기 위하여, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 워드 라인으로 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 3 상태(331)로 프로그램하기 위한 검증 전압(P_Vfy3)이 제공되며, 제 4 상태(340)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(P_Vfy4)이 제공된다.

이어서, 제 4 상태(ST4)로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program)과 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 정상 프로그램(Normal program)이 시간 구간(t2~t3)에서 실시된다. 제 4 상태(ST3)로의 미세 프로그램(Fine program) 및 제 2 상태(ST2)로의 정상 프로그램(Normal program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 4 상태(ST4)로 프로그램하기 위한 검증 전압(Vfy4)이 제공되며, 제 2 상태(ST2)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(P_Vfy2)이 제공된다.

마지막으로 제 2 상태(ST2) 및 제 3 상태(ST3)로 프로그램되는 메모리 셀들 중 일부에 대한 미세 프로그램(Fine program) 동작이 (d) 단계에 대응하는 시간 구간 (t3~t4)에서 실시된다. 제 2 상태(ST2) 및 제 3 상태(ST3)로의 미세 프로그 램(Fine program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V3)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 2 상태(ST2)로 프로그램하기 위한 검증 전압(Vfy2)이, 제 3 상태(ST3)로의 프로그램을 위한 검증 전압(Vfy3)이 제공될 것이다.

상술한 타이밍도에서 도시된 바와 같이 본 발명의 프로그램 방법에 따르면 프로그램 시작 전압이 점차 감소한다. 즉, 각각의 프로그램 단계들에서 제공되는 프로그램 시작 전압(Vst)은 (V1 > V2 > V3)의 관계를 갖는다.

도 9는 본 발명의 제 3 실시예를 보여주는 도면이다. 도 9를 참조하면, 프로그램 동작에 따라 메모리 셀들은 제 1 상태(ST1)에 대응하는 문턱 전압으로부터 제 2 내지 제 4 상태(ST2~ST4)에 대응하는 문턱 전압을 갖도록 프로그램된다. 특히, 제 4 상태(ST4)를 타깃 상태(Target state)로 하는 메모리 셀들에 대한 정상 프로그램(Normal program)과 제 2 상태(ST2)로 프로그램되는 메모리 셀들에 대한 미세 프로그램(Fine program) 동작은 각각 단독적으로 실시된다. 그리고, 제 4 상태(ST4)를 타깃 상태로 하는 메모리 셀들에 대한 미세 프로그램(Fine program)과 제 3 상태(ST3)를 타깃 상태로 하는 메모리 셀들에 대한 정상 프로그램(Normal program) 동작이 함께 실시된다. 또한, 제 3 상태(ST3)를 타깃 상태로 하는 메모리 셀들에 대한 미세 프로그램(Fine program)과 제 2 상태(ST3)를 타깃 상태로 하는 메모리 셀들에 대한 정상 프로그램(Normal program) 동작이 함께 실시된다.

먼저, (a) 단계에서는 소거 상태인 제 1 상태(ST1, 410)로부터 제 3 상태(ST3′, 430)로 선택된 메모리 셀들이 프로그램된다. LSB 페이지의 프로그램을 위해서 프로그램 검증 동작시 선택된 메모리 셀들의 워드 라인에는 검증 전압(Vfy3′)이 제공될 것이다.

(b) 단계에서부터 MSB 페이지의 프로그램 동작이 시작된다. 프로그램 동작에 따라 선택된 메모리 셀들의 문턱 전압은 임시로 형성된 제 3 상태(ST3′, 430)로부터 제 4 상태(ST4, 440)로 이동한다. 이러한 프로그램 방법은 화살표 ①로 도시되어 있다. 이때, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 제공된다. 제 4 상태(440)로 프로그램되는 메모리 셀들의 검증을 위해서 검증 전압(P_Vfy4)이 제공된다.

(c) 단계에서는, 제 4 상태(441)로의 미세 프로그램(Fine program)과 제 3 상태(431)로의 정상 프로그램(Normal program)이 동일한 프로그램 전압 조건에서 이루어진다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ②로 도시되어 있다. 제 4 상태(441)로의 미세 프로그램(Fine program)과 제 3 상태(431)로의 정상 프로그램(Normal program)을 위하여 프로그램 시작 전압(V1)보다 낮은 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 그리고, 제 3 상태(431)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(P_Vfy3)과 제 4 상태(441)로 프로그램되는 메모리 셀들의 검증을 위한 검증 전압(Vfy4)이 연속적으로 제공될 것이다. 제 4 상태(441)에 대한 미세 프로그램(Fine program) 동작에 따라, 이전 (b) 단계에서 형성된 문턱 전압의 분포(440)에서 검증 전압(Vfy4)보다 낮은 문턱 전압을 갖는 메모리 셀들이 선택적 프로그램된다. 즉, 검증 전압(Vfy4)보다 낮은 문턱 전압을 갖는 메모리 셀들은 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)에 의해 서 프로그램된다. 따라서, 선택된 메모리 셀들의 플로팅 게이트에 주입되는 전하의 양이 (b) 단계에 비하여 상대적으로 적기 때문에 제 4 상태(441)로의 미세 프로그램(Fine program)이 가능하다. 게다가, 제 3 상태(431)로 프로그램되는 메모리 셀들은 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)과 검증 전압(P_Vfy3)에 의하여 정상 프로그램(Normal program)된다.

(d) 단계에서는, 제 3 상태(432)로의 미세 프로그램(Fine program)과 제 2 상태(420)로의 정상 프로그램(Normal program)이 실시된다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ③으로 도시되어 있다. (c) 단계의 정상 프로그램(Normal program) 동작에 따라 형성된 제 3 상태(431)에 대응하는 메모리 셀들 중 문턱 전압이 검증 전압(Vfy3)보다 낮은 메모리 셀들에 대한 선택적 프로그램이 실시된다. 제 2 상태(420)로 프로그램될 메모리 셀들의 문턱 전압은 프로그램 동작에 따라 소거 상태인 제 1 상태(410)로부터 제 2 상태(420)로 이동한다. 제 2 상태(420)로 프로그램되는 메모리 셀들은 검증 전압(P_Vfy2)에 의하여 정상 프로그램(Normal program)된다. 여기서, 프로그램 전압(Vpgm)은 (c) 단계에서 제공된 프로그램 시작 전압(V2)보다 낮은 프로그램 시작 전압(V3)을 갖는다.

(d) 단계가 완료되면, MSB 페이지에 대한 마지막 프로그램 동작으로 제 2 상태(ST2)로의 미세 프로그램(Fine program)에 해당하는 (e) 단계가 실시된다. 이러한 프로그램 동작에 따른 문턱 전압의 이동은 화살표 ④로 도시되어 있다. 제 2 상태(ST2)로의 미세 프로그램(Fine program)을 위해, 프로그램 시작 전압 (V3)보다 낮은 프로그램 시작 전압 (V4)의 프로그램 전압(Vpgm)과 검증 전압(Vfy2)이 제공될 것이다.

이상에서 설명된 제 3 실시예에 따른 프로그램 동작이 종료되며, 각각의 상태들 간의 읽기 마진(RM1, RM2, RM3)은 도시된 바와 같이 형성된다. 이상의 도 9를 통해서 설명된 본 발명의 제 3 실시예에 따르면, 제 2 상태(ST2), 제 3 상태(ST3) 및 제 4 상태(ST4)들 각각에 대한 미세 프로그램(Fine program)이 가능하다.

도 10은 본 발명의 제 3 실시예에 따른 프로그램 방법을 보여주는 흐름도이다. 도 10을 참조하면, 정상 프로그램(Normal program)과 미세 프로그램(Fine program)이 동시에 실시되는 오버랩 프로그램(Overlap program) 동작이 2회, 그리고 정상 프로그램 또는 미세 프로그램 중 어느 하나만 실시되는 프로그램 동작이 2회 실시되는 프로그램 방법이 제공될 것이다.

LSB 페이지에 대한 프로그램이 먼저 실시된다. LSB 페이지 프로그램 동작에 따라, 선택된 메모리 셀들의 문턱 전압은 임시로 형성되는 제 3 상태(430)와 소거 상태인 제 1 상태(410) 중 어느 하나에 포함될 것이다(S210). 이어서, 임시로 형성된 제 3 상태(430)에 대응하는 메모리 셀들 중 일부가 제 4 상태(440)로 프로그램된다. 여기서, 프로그램 시작 전압(V1)의 프로그램 전압(Vpgm)이 제공된다. 선택된 메모리 셀들을 제 4 상태(440)로 프로그램하기 위한 검증 전압(P_Vfy4)이 제공된다(S220). 이어서, 제 4 상태(ST4)로의 미세 프로그램(Fine program)과 제 3 상태(ST3)로의 정상 프로그램(Normal program)이 동일한 프로그램 구간에서 실시된다. 여기서, 프로그램 전압(Vpgm)의 프로그램 시작 전압(Vst)은 이전의 프로그램 동작시에 제공되는 레벨 (V1)에 비하여 낮은 레벨 (V2)이다. 프로그램 전압 펄스들 각각에 뒤따라, 제 3 상태(ST3)로의 정상 프로그램(Normal program)을 위한 검증 전압(P_Vfy3)과 제 4 상태(ST4)로의 미세 프로그램을 위한 검증 전압(Vfy4)이 연속적으로 제공된다(S230). 이어서, 제 2 상태(ST2)로의 정상 프로그램(Normal program)과 제 3 상태(ST3)로의 미세 프로그램(Fine program)이 동시에 실시된다. 두 개의 상태들(ST2, ST3) 각각을 타깃 상태로 하는 메모리 셀들의 프로그램을 위해 프로그램 시작 전압 (V3)의 프로그램 전압(Vpgm)이 제공된다. 그리고 프로그램 전압 펄스에 뒤따라 검증 전압들(P_Vfy2, Vfy3)에 의해서 선택된 메모리 셀들이 정상 프로그램(Normal program) 및 미세 프로그램(Fine program)될 것이다(S240). 제 2 상태(ST2)로의 미세 프로그램(Fine program)을 위해, 프로그램 시작 전압 (V3)보다 낮은 프로그램 시작 전압(V4)의 프로그램 전압(Vpgm) 및 검증 전압(Vfy2)이 제공될 것이다.

이상의 프로그램 방법에 따라, 문턱 전압 상태들 각각을 식별하기 위한 읽기 마진의 확보가 가능하다.

도 11은 본 발명의 제 3실시예에 따른 프로그램 절차를 보여주는 타이밍도이다. 도 11을 참조하면, (c) 단계와 (d) 단계에서는 2개의 상태들로의 미세 프로그램(Fine program)과 정상 프로그램(Normal program)이 동시에 실시된다.

우선, 시간 구간(t0~t1) 동안 LSB 페이지의 프로그램이 이루어진다. 그리고 이어지는 (b) 단계에 대응하는 시간 구간(t1~t2) 동안, 정상 프로그램(Normal program) 동작에 따라 선택된 메모리 셀들은 제 4 상태(ST4)로 프로그램된다. 제 4 상태(ST4)로 선택된 메모리 셀들을 프로그램하기 위하여, 프로그램 시작 전압 (V1) 의 프로그램 전압(Vpgm)이 워드 라인으로 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 4 상태(440)로 프로그램하기 위한 검증 전압(P_Vfy4)이 프로그램 펄스에 뒤따라 제공된다.

이어서, 제 4 상태(ST4)로의 미세 프로그램(Fine program)과 제 3 상태(ST3)로의 정상 프로그램(Normal program)이 (c) 단계에 대응하는 시간 구간(t2~t3)에서 실시된다. 제 4 상태(ST4)로의 미세 프로그램(Fine program) 및 제 3 상태(ST3)로의 정상 프로그램(Normal program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V2)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 4 상태(ST4)로 프로그램하기 위한 검증 전압(Vfy4)이 제공되며, 제 3 상태(ST3)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압(P_Vfy3)이 제공된다.

뒤이어, 제 3 상태(ST3)로의 미세 프로그램(Fine program)과 제 2 상태(ST2)로의 정상 프로그램(Normal program)이 (d) 단계에 대응하는 시간 구간(t3~t4)에서 실시된다. 제 3 상태(ST3)로의 미세 프로그램(Fine program) 및 제 2 상태(ST2)로의 정상 프로그램(Normal program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V3)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 3 상태(ST3)로 프로그램하기 위한 검증 전압(Vfy3)이 제공되며, 제 2 상태(ST2)로 선택된 메모리 셀들을 프로그램하기 위한 검증 전압 (P_Vfy2)이 제공된다.

마지막으로 제 2 상태(ST2)로의 미세 프로그램(Fine program) 동작이 (e) 단 계에 대응하는 시간 구간 (t4~t5)에서 실시된다. 제 2 상태(ST2)로의 미세 프로그램(Fine program)을 위하여 선택된 메모리 셀들의 워드 라인으로는 프로그램 시작 전압(V4)의 프로그램 전압(Vpgm)이 제공된다. 도시되지는 않았지만, 선택된 메모리 셀들을 제 2 상태(ST2)로 프로그램하기 위한 검증 전압(Vfy2)이 제공될 것이다.

상술한 타이밍도에서 도시된 바와 같이 본 발명의 프로그램 방법에 따르면 프로그램 시작 전압이 점차 감소한다. 즉, 각각의 프로그램 단계들에서 제공되는 프로그램 시작 전압(Vst)들은 (V1 > V2 > V3 > V4)의 관계를 갖는다.

도 12는 본 발명에 따른 프로그램 동작을 수행하는 플래시 메모리 장치(520)를 포함하는 메모리 시스템(500)을 보여주는 블록도이다. 도 12를 참조하면, 본 발명에 따른 메모리 시스템(500)은 플래시 메모리 장치(520)와 메모리 컨트롤러(510)를 포함할 것이다. 플래시 메모리 장치(520)는 앞서 설명된 도 2에 도시된 플래시 메모리 장치(100)와 실질적으로 동일하며, 따라서 그것에 대한 상세한 설명은 생략될 것이다. 메모리 컨트롤러(510)는 플래시 메모리 장치(520)를 제어하도록 구성될 것이다. 플래시 메모리 장치(520)와 메모리 컨트롤러(510)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다.

SRAM(511)은 프로세싱 유닛(512)의 동작 메모리로써 사용된다. 호스트 인터페이스(513)는 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(514)은 플래시 메모리 장치(520)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(514)는 본 발명의 플래시 메모리 장치(520)와 인터페이싱 한다. 프로세싱 유닛(512)은 메모리 컨트롤러(510) 의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리 장치(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.

이상의 본 발명의 메모리 시스템(500)에 따르면, 성능 저하없이 메모리 셀의 프로그램 시간을 추가적으로 제공할 수 있다. 따라서, 본 발명의 메모리 시스템(500)은 고용량, 고신뢰성을 갖는 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케이션에 사용될 수 있다.

도 13에는 본 발명에 따른 플래시 메모리 장치(612)를 포함한 컴퓨팅 시스 템(600)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 마이크로프로세서(620), 램(630), 사용자 인터페이스(640), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(650) 및 메모리 시스템(610)을 포함한다. 메모리 시스템(610)은 메모리 컨트롤러(611), 그리고 플래시 메모리 장치(612)를 포함한다. 플래시 메모리 장치(612)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(612)에는 마이크로프로세서(620)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(611)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(611)와 플래시 메모리 장치(612)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 비트 라인 포싱을 설명하기 위한 회로도;

도 2는 본 발명의 플래시 메모리 장치를 보여주는 블록도;

도 3은 본 발명의 제 1 실시예에 따라 발생하는 문턱 전압의 분포의 이동을 보여주는 도면;

도 4는 본 발명의 제 1 실시예에 따른 프로그램 방법을 보여주는 흐름도;

도 5는 본 발명의 제 1 실시예에 따른 프로그램 전압의 파형을 보여주는 타이밍도;

도 6은 본 발명의 제 2 실시예에 따라 발생하는 문턱 전압의 분포의 이동을 보여주는 도면;

도 7은 본 발명의 제 2 실시예에 따른 프로그램 방법을 보여주는 흐름도;

도 8은 본 발명의 제 2 실시예에 따른 프로그램 전압의 파형을 보여주는 타이밍도;

도 9는 본 발명의 제 3 실시예에 따라 발생하는 문턱 전압의 분포의 이동을 보여주는 도면;

도 10은 본 발명의 제 3 실시예에 따른 프로그램 방법을 보여주는 흐름도;

도 11은 본 발명의 제 3 실시예에 따른 프로그램 전압의 파형을 보여주는 타이밍도;

도 12는 본 발명의 메모리 시스템을 보여주는 블록도; 및

도 13은 본 발명에 따른 컴퓨팅 시스템을 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

110 : 셀 어레이 120 : 행 디코더

130 : 페이지 버퍼단 140 : 열 게이트 및 입출력 버퍼

150 : 패스/페일 검출기 160 : 제어 로직

170 : 전압 발생기 510 : 메모리 컨트롤러

511 : 에스램 512 : 마이크로프로세서

513 : 호스트 인터페이스 514 : 에러 정정 블록

515 : 메모리 인터페이스 520 : 플래시 메모리 장치

610 : 메모리 카드 611 : 플래시 컨트롤러

612 : 플래시 메모리 620 : 마이크로프로세서

630 : 램 640 : 유저 인터페이스

650 : 모뎀 660 : 시스템 버스

Claims

불휘발성 메모리 장치의 프로그램 방법에 있어서:

(a) 복수의 제 1 메모리 셀들을 제 1 검증 전압에 따라 제 1 프로그램 상태로 프로그램하는 단계; 그리고

(b) 복수의 제 2 메모리 셀들을 제 2 프로그램 상태로 프로그램하면서 상기 복수의 제 1 메모리 셀들을 상기 제 1 검증 전압보다 높은 제 2 검증 전압에 따라 상기 제 1 프로그램 상태로 프로그램하는 단계를 포함하는 프로그램 방법.
제 1 항에 있어서,

상기 복수의 제 1 메모리 셀들과 상기 복수의 제 2 메모리 셀들은 동일한 워드 라인에 연결되는 프로그램 방법.
제 2 항에 있어서,

상기 제 1 프로그램 상태는 상기 제 2 프로그램 상태보다 높은 문턱 전압 분포를 갖는 프로그램 방법.
제 2 항에 있어서,

상기 (b) 단계에서 상기 워드 라인으로 제공되는 프로그램 전압은 상기 (a) 단계에서 상기 워드 라인으로 제공되는 프로그램 전압과 서로 다른 레벨의 시작 전 압을 갖는 프로그램 방법.
제 4 항에 있어서,

상기 (b) 단계에서 상기 워드 라인에 제공되는 프로그램 전압의 시작 전압은 상기 (a) 단계에서 상기 워드 라인에 제공되는 프로그램 전압의 시작 전압보다 낮은 것을 특징으로 하는 프로그램 방법.
소거 상태인 제 1 상태와 프로그램 상태인 제 2 상태 내지 제 4 상태를 갖는 멀티 레벨 셀 플래시 메모리 장치의 프로그램 방법에 있어서:

(a) 상기 제 3 상태와 상기 제 3 상태보다 높은 문턱 전압을 갖는 제 4 상태를 타깃 상태로 하는 메모리 셀들을 제 1 프로그램 전압으로 프로그램하는 단계;

(b) 상기 제 3 상태와 상기 제 3 상태보다 낮은 문턱 전압을 갖는 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 1 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 2 프로그램 전압으로 프로그램하는 단계; 그리고

(c) 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 2 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 3 프로그램 전압으로 프로그램하는 단계를 포함하는 프로그램 방법.
제 6 항에 있어서,

상기 (b) 단계에서 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들로 제공 되는 검증 전압은, 상기 (a) 단계에서 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 6 항에 있어서,

상기 (c) 단계에서 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압은, 상기 (b) 단계에서 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 6 항에 있어서,

상기 (a) 단계의 이전에는 상기 제 3 상태보다 넓은 문턱 전압 분포를 갖는 임시 프로그램 상태로 상기 제 3 상태 및 상기 제 4 상태를 타깃 상태로 하는 메모리 셀들을 프로그램하는 LSB 페이지의 프로그램 단계를 더 포함하는 프로그램 방법.
제 9 항에 있어서,

상기 (a) 단계 내지 상기 (c) 단계는 MSB 페이지의 프로그램 절차에 대응하는 것을 특징으로 하는 프로그램 방법.
제 6 항에 있어서,

상기 제 2 상태 내지 제 4 상태를 타깃 상태로 프로그램되는 메모리 셀들은 낸드 플래시 메모리 셀들인 것을 특징으로 하는 프로그램 방법.
소거 상태인 제 1 상태와 프로그램 상태인 제 2 상태 내지 제 4 상태를 갖는 멀티 레벨 셀 플래시 메모리 장치의 MSB 페이지의 프로그램 방법에 있어서:

(a) 상기 제 3 상태와, 상기 제 3 상태보다 높은 문턱 전압을 갖는 제 4 상태를 타깃 상태로 하는 메모리 셀들을 제 1 프로그램 전압으로 프로그램하는 단계;

(b) 상기 제 4 상태와, 상기 제 3 상태보다 낮은 문턱 전압을 갖는 제 2 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 1 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 2 프로그램 전압으로 프로그램하는 단계; 그리고

(c) 상기 제 2 상태와 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들을 상기 제 2 프로그램 전압의 시작 전압보다 낮은 시작 전압을 갖는 제 3 프로그램 전압으로 프로그램하는 단계를 포함하는 프로그램 방법.
제 12 항에 있어서,

상기 (b) 단계에서 상기 제 4 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압은, 상기 (a) 단계에서 상기 제 4 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 13 항에 있어서,

상기 (c) 단계에서 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들로 제공 되는 검증 전압은, 상기 (c) 단계에서 상기 제 2 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 14 항에 있어서,

상기 (c) 단계에서 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압은, 상기 (a) 단계에서 상기 제 3 상태를 타깃 상태로 하는 메모리 셀들로 제공되는 검증 전압보다 높은 것을 특징으로 하는 프로그램 방법.