JP5825749B2 - マルチ−ビットフラッシュメモリー装置とそのプログラム方法 - Google Patents

マルチ−ビットフラッシュメモリー装置とそのプログラム方法 Download PDF

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Description

本発明は、一般的にフラッシュメモリー装置に関し、より具体的には、マルチ-ビットフラッシュメモリー装置とそのプログラム方法に関する。
電気的に再記録可能な不揮発性半導体メモリーとしてナンドフラッシュメモリーが提案された。ナンドフラッシュメモリーでは、複数のメモリーセルの複数のソース及びドレーンが直列に連結され、複数のメモリーセルの直列連結は、一つの単位としてビットラインに連結される。また、行方向に配列された全部又は半分のセルは、同時にプログラムされたり、読み出される。最近、ナンドフラッシュメモリーの一つのセルに複数のデータを記憶することができる多値メモリー（ｍｕｌｔｉ―ｖａｌｕｅｄ ｍｅｍｏｒｙ）が開発された。
従来の多値メモリーは、例えば、３個のメモリーセル又は状態(“０”、”１”、”２”、”３”）を含む。メモリーセルが消去されると、メモリーセルのデータは、状態“０”値を有する。記録動作は、メモリーセルのスレッショルド電圧を高める。一つのメモリーセルに２-ビットデータが記憶される時、２-ビットデータは、第１及び第２ページデータに分かれる。第１ページデータと第２ページデータは、アドレスを使用することによって変換される。
データがメモリーセルに記録される時、第１ページデータが記録され、その次に第２ページデータが記録される。第１ページ又は第２ページデータを構成するデータが“１”である時、メモリーセルのスレッショルド電圧は、記録動作によって変わらず維持される。言い換えれば、データは、記録されない。第１ページ又は第２ページデータを構成するデータが“０”である時、メモリーセルのスレッショルド電圧は、記録動作によって変わる。結果的に、メモリーセルのデータは、変わる。
一般的に消去された状態のメモリーセルのデータは、状態“０”であることと仮定する。言い換えれば、第１ページが“１”であり、第２ページが“１”であれば、”１１”になる。まず、第１ページデータがメモリーセルに記録される。記録データが“１”である時、メモリーセルのデータは、状態“０”を維持する。記録データが“０”である時、メモリーセルのデータは、状態“１”に変わる。
次に、第２ページデータが記録される。この時、第１ページ記録動作の結果、状態“１”になったデータを有するメモリーセルに外部から記録データ“０”が印加にされると、メモリーセルのデータは、状態“３”又は“００”に変わる。その上、第１ページ記録動作の結果、状態“０”であるデータを有するメモリーセルに外部から記録データ“０”が印加されると、メモリーセルのデータは、状態“２”又は“０１”に変わる。
また、第１ページ記録動作の結果、状態“１”であるデータを有するメモリーセルに外部から記録データ“１”が印加されると、メモリーセルのデータは、状態“１”又は“１０”に維持される。そして、第１ページ記録動作の結果状態“０”であるデータを有するメモリーセルに外部から記録データ“１”が印加されると、メモリーセルのデータは、状態“０”又は“１１”に維持される。
読み出し動作の間、第２ページデータがまず読み出され、その次に第１ページデータが読み出される。したがって、第２ページデータが読み出される時、もしメモリーセルのデータが状態“０”又は状態“１”であれば、読み出しデータは、”１”である。また、第２ページデータが読み出される時、もしメモリーセルのデータが状態“２”又は状態“３であれば、読み出しデータは、”０”である。この理由としては、第２ページデータが読み出される時、メモリーセルのデータが状態“１”又はその以下又は状態“２”又はその以上であるか否かただ一度の判断動作で決定されるからである。
反面、第１ページデータが読み出される時、もしメモリーセルのデータが状態“０”又は状態“２であれば、読み出しデータは、”１”である。もしメモリーセルのデータが状態“１”又は状態“３であれば、読み出しデータは、”０”である。結果的に、第１ページは、次の決定のために全て３回の読み出し動作が要求される。メモリーセルのデータが状態“０”又は状態“１”又はそれ以上であるか否かの決定、メモリーセルのデータが状態“１”又はそれ以下又は状態“２”又はそれ以上であるか否かの決定、メモリーセルのデータが状態“２”はそれ以下又は状態“３”であるか否かの決定が要求される。
したがって、一般的なメモリー装置は、メモリーセルのデータ状態を決定するために少なくとも３回の読み出し動作が要求される。一般的な動作の読み出し回数を言及するマルチ-ビットデータプログラム/読み出し方法が特許文献１と特許文献２に記載されている。しかし、メモリーセルにマルチ-ビットデータをプログラムする方法を向上させる必要は、続いている。
米国特許第６２８８９３５号明細書 米国特許第６５２２５８０号明細書
本発明は、上述の課題を解決するためのものであって、その目的は、単なる２回の読み出し動作のみによってマルチ-ビットデータを読み出すことができる不揮発性メモリー装置のプログラム方法を提供することである。
本発明の他の目的は、単なる２回の読み出し動作のみによってマルチ-ビットデータを読み出すことができる不揮発性メモリー装置を提供することである。
上記の目的を達成するために本発明の一実施形態によれば、マルチ-ビット不揮発性メモリー装置をプログラムする方法において、マルチ-ビット不揮発性メモリー装置は、複数のメモリーセルを含むメモリーセルアレイとメモリーセルアレイに電気的に連結した記憶ユニットとを含み、プログラム方法は、記憶ユニットからのマルチ-ビットデータの第１ビットＦＢをメモリーセルアレイ内の複数のメモリーセルの中、１つのセルにプログラムする段階と、記憶ユニットからのマルチ-ビットデータの第２ビットＳＢをデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中の１つのセルにプログラムする段階とを含む方法を提供する。
本発明の望ましい実施形態においては、マルチ-ビットデータの第２ビットをプログラムする段階は、データ反転を利用して第１ＳＢプログラムを実行する段階と、第２ＳＢプログラムを実行する段階と、マルチ-ビットデータのプログラムされた第２ビットを提供するために第３ＳＢプログラムを実行する段階とを含む。
本発明の望ましい実施形態においては、データ反転を利用して第１ＳＢプログラムを実行する段階は、第１ＳＢプログラム動作後にＳＢ状態“１０”になる第１ＳＢプログラム動作前にＦＢ状態“１０”を有するメモリーセル中の一つのデータを持ってくる段階を含む。
本発明の望ましい実施形態においては、記憶ユニットのデータは、反転され、第１ＳＢプログラムを実行する段階は、反転されたデータを利用して第１ＳＢプログラムを実行する段階を含む。
本発明の望ましい実施形態においては、データ反転後、データ“０”は、禁止され、データ“１”は、プログラムされる。
本発明の望ましい実施形態においては、第２ＳＢプログラムを実行する段階は、第２ＳＢプログラム動作後に状態“００”になる第２ＳＢプログラム前に、ＦＢ状態“１０”（ＬＳＢプログラムされた）を有するメモリーセルの中に一つのデータを持ってくる段階を含む。
本発明の望ましい実施形態においては、第３ＳＢプログラムを実行する段階は、マルチ-ビットデータのプログラムされた第２ビット提供するための第３ＳＢプログラム動作後に、状態“０１”になる第３ＳＢプログラム動作前に、状態“１１”を有するメモリーセルの中に一つのデータを持ってくる段階を含む。
本発明の望ましい実施形態においては、データ反転を利用してプログラムする段階は、２回の読み出し動作を通じてメモリーセルにマルチ-ビットデータの第２ビットをプログラムする。
本発明の望ましい実施形態においては、２回の読み出し動作を通じたマルチ-ビットデータの第２ビットの読み出し方法は、第１読み出し電圧をメモリーセルの中に１つに印加する段階と、メモリーセルの中に一つのマルチ-ビットデータの第２ビットを読み出すためにメモリーセルの中の一つのセルに第２読み出し電圧を印加する段階とをさらに含む。
本発明の望ましい実施形態においては、マルチ-ビットデータの第１ビットを読み出すためにメモリーセルの中の一つのセルに読み出し電圧を印加する方法によって、マルチ-ビットデータの第１ビットを読み出す段階をさらに含む。
本発明の望ましい実施形態においては、マルチ-ビットデータの第１ビットは、マルチ-ビットデータの最下位ビットに対応し、マルチ-ビットデータの第２ビットは、マルチ-ビットデータの最上位ビットに対応する。
本発明の望ましい実施形態においては、マルチ-ビットデータは、状態“０”、状態“１”、状態“２”、状態“３”の中に一つの状態を持ち、各々の状態は、相違なるスレッショルド電圧を持ち、状態“０”の最上位ビットは、１であり、状態“０”の最下位ビットは、１であり、状態“１”の最上位ビットは、０であり、状態“１”の最下位ビットは、１であり、状態“２”の最上位ビットは、０であり、状態“２”の最下位ビットは、０であり、状態“３”の最上位ビットは、１であり、状態“３”の最下位ビットは、０である。
本発明の望ましい実施形態においては、マルチ-ビットデータの第２ビットをプログラムする段階は、記憶ユニットから反転されたデータをロードする段階と、マルチ-ビットデータの第２ビットをロードされた反転データに基づいて複数のメモリーセルの中に一つのセルにプログラムする段階とを含み、マルチ-ビットデータの第２ビットは、最大２回の読み出し動作によってプログラムが実行される。
本発明の望ましい実施形態においては、記憶ユニットからマルチ-ビットデータの第１ビットをプログラムする段階は、マルチ-ビットデータをロードする段階と、複数のメモリーセルの中に一つのセルにマルチ-ビットデータの第１ビットをプログラムする段階と、マルチ-ビットデータの第１ビットが正しくプログラムされたか否かを判断する段階と、マルチ-ビットデータの第１ビットが正しくプログラムされなかった場合には、マルチ-ビットデータの第１ビットが正しくプログラムされるか、または最大検証回数を超過する時まで、プログラムされたマルチ-ビットデータの第１ビットのレベルを段階的に変化させる段階を含む。
本発明の望ましい実施形態においては、マルチ-ビットデータをロードすることは、記憶ユニットをリセットすることによって実行される。
本発明の望ましい実施形態においては、記憶ユニットは、単一ラッチページバッファーとバッファーＲＡＭの組合、単一ラッチページバッファーに記憶されたマルチ-ビットデータの第１ビット、バッファーＲＡＭに記憶されたマルチ-ビットデータの第２ビットを含む。
本発明の望ましい実施形態においては、事前にプログラムされたデータは、単一ラッチページバッファーにさらに記憶される。
本発明の望ましい実施形態においては、記憶ユニットは、第１及び第２ページバッファーを含み、マルチ-ビットデータの第１ビットは、第１ページバッファーに記憶され、マルチ-ビットデータの第２ビットは、第２ページバッファーに記憶される。
本発明の望ましい実施形態においては、第１ページバッファーは、上部ページバッファーであり、第２ページバッファーは、下部ページバッファーである。
本発明の望ましい実施形態においては、記憶ユニットは、第１及び第２ラッチを含む二重ラッチページバッファー等と、二重ラッチページバッファーの第１ラッチに記憶されたマルチ-ビットデータの第１ビットと、二重ラッチページバッファーの第２ラッチに記憶されたマルチ-ビットデータの第２ビットとを含む。
本発明の望ましい実施形態においては、記憶ユニットは、第１及び第２ラッチを含む二重ラッチページバッファーと、二重ラッチページバッファーの第１ラッチに記憶されたマルチ-ビットデータの第１ビットと、二重ラッチページバッファーの第２ラッチに記憶されたマルチ-ビットデータの第２ビットとを含む。
本発明の他の実施形態によれば、マルチ-ビット不揮発性メモリー装置をプログラムする方法において、マルチ-ビット不揮発性メモリー装置は、複数のメモリーセルを含むメモリーセルアレイとメモリーセルアレイに電気的に連結した記憶ユニットを含み、方法は、記憶ユニットからのマルチ-ビットデータの第１ビットメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムする段階と、記憶ユニットからのマルチ-ビットデータの第２ビットデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムする段階とを含み、データ反転を利用してマルチ-ビットデータの第２ビットをプログラムする段階は、マルチ-ビットデータの第２ビット反転させる段階と、反転されたマルチ-ビットデータの第２ビットのプログラムを実行する段階とを含む方法を提供する。
本発明の他の実施形態によれば、マルチ-ビット不揮発性メモリー装置において、
複数のメモリーセルを含むメモリーセルアレイと、メモリーセルアレイに電気的に連結した記憶ユニットとを含み、メモリー装置は、記憶ユニットからのマルチ-ビットデータの第１ビットをメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムし、記憶ユニットからのマルチ-ビットデータの第２ビットをデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムする装置を提供する。
本発明の望ましい実施形態においては、記憶ユニットは、単一ラッチページバッファーとバッファーＲＡＭとの組合、単一ラッチページバッファーに記憶されたマルチ-ビットデータの第１ビットと、バッファーＲＡＭに記憶されたマルチ-ビットデータの第２ビットとを含む。
本発明の望ましい実施形態においては、事前にプログラムされたデータは、単一ラッチページバッファーに記憶される。
本発明の望ましい実施形態においては、記憶ユニットは、第１及び第２ページバッファーを含み、マルチ-ビットデータの第１ビットは、第１ページバッファーに記憶され、マルチ-ビットデータの第２ビットは、第２ページバッファーに記憶される。
本発明の望ましい実施形態においては、第１ページバッファーは、上部ページバッファーであり、第２ページバッファーは、下部ページバッファーである。
本発明の望ましい実施形態においては、記憶ユニットは、第１及び第２ラッチを含む二重ラッチページバッファーと、二重ラッチページバッファーの第１ラッチに記憶されたマルチ-ビットデータの第１ビットと、二重ラッチページバッファーの第２ラッチに記憶されたマルチ-ビットデータの第２ビットとを含む。
本発明の望ましい実施形態においては、データ反転を利用してプログラムする段階は、２回の読み出し動作を通じてメモリーセルにマルチ-ビットデータの第２ビットをプログラムする。
本発明の望ましい実施形態においては、メモリー装置は、データ反転を利用して第１ＳＢプログラムを実行する段階と、第２ＳＢプログラムを実行する段階と、マルチ-ビットデータの第２ビット提供するために第３ＳＢプログラムを実行する段階とをさらに実行するように構成される。
本発明によれば、マルチ-ビットデータの第２ビットをプログラムするためのデータ反転を使用することによって単なる２回の読み出し動作のみでマルチ-ビットデータを読み出すことが可能になる。
以下、図１乃至図２０を参照して説明されるように、本発明の一実施形態は、マルチ-ビットフラッシュメモリー装置とそれのプログラム方法を提供する。マルチ-ビット不揮発性メモリー装置は、複数のメモリーセルを含むメモリーセルアレイとメモリーセルアレイに電気的に連結した記憶ユニットとを含む。マルチ-ビットデータの第１ビットＦＢは、記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。マルチ-ビットデータの第２ビットＳＢは、記憶ユニットからデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。
本発明の一実施形態に従うマルチ-ビットデータの第２ビットをプログラムするためのデータ反転の使用は、単なる２回の読み出し動作のみでマルチ-ビットデータを読み出すことができるようにする。
まず、図１を参照して、本発明の実施形態に従うマルチ−レベルセルＭＣＬフラッシュメモリーを含むフラッシュメモリーシステム１００について説明する。図１に示したようにシステム１００は、外部ホスト装置１２０に連結したマルチ-ビットフラッシュメモリー装置（図１中に破線で囲んで示した）を含む。また、図１に示したようにフラッシュメモリー装置は、メモリー１１０、メモリーインターフェース１６０、バッファーＲＡＭ１８０、制御ロジック１７０、及びホストインターフェース１９０を含む。本発明の実施形態において、マルチ-ビットフラッシュメモリー装置１０５と外部ホスト装置１２０と間のホストインターフェース１９０は、ノアインターフェースでもよい。フラッシュメモリー装置は、ここで説明されたように動作できる任意のフラッシュメモリー装置である。例えば、本発明の実施形態において、フラッシュメモリー装置は、ナンド又はノアフラッシュメモリー装置でありうる。本発明の実施形態において、フラッシュメモリー装置は、ワンナンド（ｏｎｅＮＡＮＤ）フラッシュメモリー装置でもよい。ワンナンドフラッシュメモリー装置は、ナンドセルアレイとフラッシュメモリー装置とホスト１２０と間のノアインターフェースを含む。
また、図１に示したようにメモリー１１０は、本発明の実施形態にしたがうページバッファー１４０を含むことができる。図２を参照しながら、本発明のー実施形態に従う図１のＭＬＣフラッシュメモリーをより詳細に示すブロックダイアグラムについて説明する。図２に示したようにメモリー２１０は、メモリーセルアレイ２２５、行デコーダー２３０、及びページバッファー２４０を含む。示したようにメモリーセルアレイ２２５は、１つ以上のメモリーセルを含む。本発明の実施形態において、メモリーセルアレイ２２５は、ナンドフラッシュメモリーのストリングセルを含む。ページバッファー２４０は、メモリーセルアレイ２２５と図１のバッファーＲＡＭ１８０に電気的に連結する。本発明の実施形態において、ページバッファー２４０は、１つ以上の単一ラッチ２４５を含む。単一ラッチは、メモリーセルアレイ２２５の一つのメモリーセルに記録したり読み出したマルチ-ビットデータの第１ビットを記憶するように構成される。本発明の実施形態において、マルチ-ビットデータの第１ビットは、マルチ-ビットデータの最下位ビットＬＳＢになる。ページバッファー２４０は、後述するようにプログラム動作の中に中間（ｉｎｔｅｒｍｅｄｉａｔｅ）プログラムデータを記憶するように構成される。したがって、本発明の実施形態に従うページバッファー２４０は、記録動作の間にドライバーとして動作して読み出し動作の間に感知増幅器として動作する。
図１及び２を参照すれば、バッファーＲＡＭ１８０は、ページバッファー２４０に電気的に連結する。バッファーＲＡＭ１８０は、メモリーセルアレイ２２５の一つのメモリーセルに記録したり読み出したマルチ-ビットデータの第２ビットを記憶するように構成される。本発明に従う実施形態において、マルチ-ビットデータの第２ビットは、マルチ-ビットデータの最上位ビットＭＳＢである。本発明に従う実施形態において、プログラムデータは、後述するように、最上位ビット中間プログラムデータを含む。本発明に従う実施形態において、バッファーＲＡＭ１８０は、ＳＲＡＭ又はＤＲＡＭを含む。
本発明の実施形態に従う単一ラッチページバッファーとバッファーＲＡＭの組合使用は、２００７年０５月１１日に出願された米国特許出願番号１１/８０１、７９２に“ＭＵＬＴＩ−ＢＩＴ ＦＬＡＳＨ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＨＡＶＩＮＧ Ａ ＳＩＮＧＬＥ ＬＡＴＣＨ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＲＥＬＡＴＥＤ ＰＲＯＧＲＡＭＭＩＮＧ ＭＥＴＨＯＤＳ、ＳＹＳＴＥＭ ＡＮＤ ＭＥＭＯＲＹ ＣＡＲＤ”という名称で開示されている。上述した通り、バッファーＲＡＭは、ページバッファーのラッチより小さな面積を占める。したがって、二重ラッチの代わりに単一ラッチを有するページバッファー２４０のみを含むことによって本発明の実施形態は、より小さくて集積されたメモリー装置を提供できる。したがって、本発明の実施形態に従うメモリー装置は、移動端末機等のような小さな携帯用機器に適合する。
又、図１を参照すれば、制御ロジックブロック１７０は、プログラム動作及び／又は読み出し動作を始めたり、終わらせるように構成された制御信号を含む。例えば、バッファーＲＡＭ１８０）は、制御ロジックブロック１７０により生成された制御信号に応答してページバッファー１４０を通しメモリーセルアレイ２２５から一時的にデータを記憶するように構成される。制御ロジックブロックの動作は、本発明が属する技術分野で技術を持った者によく知られているので説明を簡単にするため、詳細な説明は省略する。
本発明の実施形態が記憶ユニットとしてバッファーＲＡＭ１８０とページバッファー１４０を含む図１及び図２で説明したことにもかかわらず、本発明の実施形態は、このような構成に制限されない。本発明の実施形態は、いかなる記憶ユニットを含むことができる。記憶ユニットは、メモリーセルアレイ２２５に電気的に連結してマルチ-ビットデータを記憶するように構成される。
例えば、本発明の実施形態において、上述した特許文献に開示されたように、記憶ユニットは、単一ラッチページバッファーとバッファーＲＡＭとの組合、単一ラッチページバッファーに記憶されたマルチ-ビットデータの第１ビットとバッファーＲＡＭに記憶されたマルチ-ビットデータの第２ビット含む。本発明のこのような実施形態において、事前にプログラムされた（ｐｒｅｐｒｏｇｒａｍｍｅｄ)データは、単一ラッチページバッファーに記憶される。
本発明の他の実施形態において、記憶ユニットは、図１６に示したように第１及び第２ページバッファーら１６９０、１６４３を含む。特に、図１６に示した本発明の実施形態において、マルチ-ビットデータの第１ビットは、ページバッファー１６９０、１６４３の一番目に記憶され、マルチ-ビットデータの第２ビットは、ページバッファー１６９０、１６４３の２番目に記憶される。本発明の実施形態において、第１及び第２ページバッファーは、図１６に示したように上部１６４３又は下部１６９０ページバッファーであろう。
本発明の他の実施形態において、記憶ユニットは、図１７に示したように第１及び第２ラッチを含む二重ラッチページバッファー１７５０を含むことができる。マルチ-ビットデータの第１ビットは、二重ラッチページバッファー１７５０の第１ラッチ１７５７に記憶され、マルチ-ビットデータの第２ビットは、二重ラッチページバッファー１７５０の第２ラッチ１７５３に記憶される。
本発明の実施形態において、最上位ビットと最下位ビットを有する二つのマルチ-ビットデータに関して説明したにもかかわらず、本発明の実施形態は、このような構成に限定されない。三個以上のマルチ-ビットデータが本発明の範囲を抜け出さないで記録されることができる。
図３を参照して本発明の実施形態に従うページバッファーのブロック図について説明する。図３に示したようにページバッファー３００は、ＰＭＯＳトランジスターＭ２を含む。第１乃至第７ＮＭＯＳトランジスターＭ１、Ｍ３乃至Ｍ８と、３個のインバータＩＮＶ１乃至ＩＮＶ３が図３のように連結する。本発明の実施形態に従う単一ラッチ構造３０７は、示したように連結した第１及び第２インバータＩＮＶ１、ＩＮＶ２を含む。図３は、単一ページバッファーセルを示すことである。 本発明の実施形態に従うメモリーディバイスは、図２のページバッファー２４５に示したように複数のこのようなセルを含む。ページバッファーは、プリチャージ信号ＰＲＥ、ビットラインＢＬ上のメモリーセルアレイ２２５（図２）から入力を受けたデータ、ビットライン選択信号ＢＬＳＬＴ、データ及び逆データ信号ＮＤｉ、Ｄｉ、ＤＩＯｐ、ＤＩＯｒとラッチ信号ＬＣＨに応答して動作する。ＤＩＯｐがハイである時、プログラム動作が実行され、ＤＩＯｒがハイである時、読み出し動作が実行される。図３のページバッファーのような回路は、本発明が属する技術分野で技術を持った者によく知られているので、詳細な説明は、省略する。
図４を参照して、本発明の実施形態に従うプログラム方法の動作を示す流れ図を説明する。本発明の実施形態に従うマルチ-ビット不揮発性メモリー装置のプログラム方法は、図１乃至図３と図１６及び図１７に開示したように複数のメモリーセルを含むメモリーセルアレイを含むマルチ-ビット不揮発性メモリー装置等とメモリーセルアレイに電気的に連結した記憶ユニット内で実行される。図４に示したような動作は、ブロック４００でマルチ-ビットデータの第１ビット記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に一つのセルにプログラムすることによって始まる。本発明の実施形態に従うマルチ-ビットデータの第１ビットは、最下位ビットＬＳＢになる。したがって、ブロック４００の動作は、後述するように最下位ビットプログラムを実行する。動作は、データ反転を使用してマルチ-ビットデータの第２ビット記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に一つのセルにプログラムすることによってブロック４２０で続く。本発明の実施形態に従うマルチ-ビットデータの第２ビットは、最上位ビットＭＳＢになる。したがって、ブロック４２０の動作は、データ反転を利用した最上位ビットＭＳＢプログラムを実行する。
本発明の実施形態に従う最下位ビットプログラム動作について図５及び７を参照して説明する。図５に示したようにブロック５０５の動作は、ページバッファーをリセットし、ブロック５１５でデータをロードすることによって始まる。ブロック５２５で最下位ビットプログラムが実行される。図７に示したようにセルスレッショルド電圧分布は、“１１”(消去状態)で始まる。ブロック５３５で検証読み出し乃至図７に示した読み出しワードライン電圧Ｖｖｒｆ１を利用して実行される。ブロック５４５で最下位ビットプログラムのための反復の最大回数に到達されたのか否かを決定する。ブロック５４５で反復の最大回数に到達されると、最下位ビットプログラムの動作は、終了される。反面に、ブロック５４５で反復の最大回数に到達出来ないと、図７の７０２、ブロック５５５でセルスレッショルド電圧分布が“１０”であるのか否かが決定される。ブロック５５５でセルスレッショルド電圧分布が“１０”であると、最下位ビットプログラムは、パスされて最下位ビットプログラムの動作は、終了される。反面に、ブロック５５５でセルスレッショルド電圧分布が“１０”でないと、ワードライン電圧は、ブロック５６５で増加され、ブロック５４５で最大反復回数に到達するか、またはブロック５５５でセルスレッショルド電圧分布が“１０”に到達する時まで、ブロック５２５乃至５５５の実行が反復される。本発明の実施形態において、増加プログラム（ｓｔｅｐ ｕｐ ｐｒｏｇｒａｍ）ブロック５６５は、増加型ステップパルスプログラムＩＳＰＰでありうる。しかし、本発明の実施形態は、このような構成に限定されない。
反面に、図７の最下位ビットプログラムを示すダイヤグラムに示したように最下位ビットプログラムは、セルスレッショルド分布電圧が“１１”７０１（消去状態）で始まってセルスレッショルド電圧分布が“１０”(７０２)である時に終了される。図５の流れ図に示したようにこのような転移（ｔｒａｎｓｉｔｉｏｎ）は、一つのプログラム段階で発生しない。最終状態である”１０”に到達するためには、複数のプログラム反復が必要である。
本発明の実施形態に従う最上位ビットプログラム動作について図６及び７を参照して説明する。まず、図６を参照して本発明の実施形態に従う最上位ビットプログラム動作を説明する流れ図に対して説明する。図６に示したようにブロック６０６で動作は、データ反転を通じて最上位ビット“１０”プログラムを実行することによって始まる。特に、図７に示したようにデータ反転７１０を通じた最上位ビット“１０”プログラムは、ＬＳＢ状態“１０”を有するメモリーセルのデータを持ってくることを含む。記憶ユニット内のデータは、反転され、最上位ビット“１０”プログラムは、反転されたデータを利用して実行される。したがって、本発明の実施形態によれば、データ反転後にデータ“０”は、禁止され、データ“１”は、プログラムされる。
データ反転を通じて最上位ビット“１０”プログラムが完了されると、ブロック６１７で最上位ビット“００”プログラムが実行される。図７に示したように最上位ビット“００”プログラム動作７２０は、ＬＳＢ状態“１０”７０６を有するメモリーセルのデータを持ってくることを含む。
最上位ビット“００”プログラムが完了されると、マルチ-ビットデータの第２ビットを提供する最上位ビット“０１”プログラムが実行される。図７に示したように最上位ビット“０１”プログラム動作７３０は、データ状態“１１”７０８を有するメモリーセルのデータを持ってくることを含む。
図５乃至７は、最下位ビットと最上位ビットを有する２ビットマルチ-ビットデータを有する実施形態に基づく。本発明の実施形態は、このような構成に限定されない。例えば、３個以上のマルチ-ビットデータが本発明の範囲を抜け出さないで記録されることができる。
したがって、本発明の実施形態によると、上述したデータ反転の使用は、２回の読み出し動作によってメモリーセルにマルチ-ビットデータの第２ビットプログラムできるようにする。これは、図８のプログラム状態分布表に示されている。特に、２回の読み出し動作を使用してマルチ-ビットデータの第２ビットを読み出すことは、セルの状態がオン又はオフなのかを決定するためにメモリーセルの中に一つのセルに第１読み出し電圧を供給することを含む。図８は、本発明の実施形態に従うマルチ-ビットデータの第１ビットＬＳＢを読み出すためにメモリーセルの中に一つのセルに読み出し電圧を供給することを示す。
上述した通り、マルチ-ビットデータは、状態“０”、状態“１”、状態“２”、状態“３”の中の一つの状態を有する。各状態は、相違なるスレッショルド電圧を有する。本発明の実施形態において、状態“０”の最上位ビットは、１であり、状態“０”の最下位ビットは、１であり、状態“１”の最上位ビットは、０であり、状態“１”の最下位ビットは、１であり、状態“２”の最上位ビットは、０であり、状態“２”の最下位ビットは、０であり、状態“３”の最上位ビットは、１であり、状態“３”の最下位ビットは、０である。
本発明の実施形態に従う動作が図９、１１、１３、１５のページバッファーと図１０、１２、１４の流れ図を参照して説明される。図９、１１、１３、１５に示したページバッファーは、図３に示したページバッファーと同一であり、後述するように、多様なプログラム段階によって追加的な情報を含むことができる。
まず、図９を参照しながら、本発明の実施形態に従う最下位ビットプログラムの間のページバッファーについて説明する。ページバッファー９００の動作は、図５の流れ図と共に説明する。図９に示したように経路１、１`は、ページバッファー９００のリセットに対応する。図９に示した部分回路９１０は、リセット動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３）の値を示す。 リセット動作は、図５のブロック５０５に対応する。
ページバッファー９００の経路２は、データ経路に対応する。部分回路９１５、９２０は、データロード動作との間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の値を示す。ＮＤｉは、常にロー“０”であり、Ｄｉは、プログラムデータが“１”であると、論理ローであり、プログラムデータが“０”であると、論理ハイである。データ“１”は、プログラムが禁止され、データ“０”は、プログラムが許容される。ページバッファーのデータロード動作は、図５の流れ図のブロック５１５に対応する。
ページバッファー９００の経路３は、メモリーセルアレイのメモリーセルをプログラムするプログラム経路に対応する。プログラムは、図５の流れ図のブロック５２５に対応する。
図１０の流れ図と図１１のページバッファーを参照して本発明の実施形態に従う最上位ビット“１０”プログラムの間にページバッファーの動作を説明する。図１１に示したように経路１、１'は、ページバッファー１１００のリセットと図１０の流れ図のブロック１００９に対応する。図１１の部分回路１１１０は、リセット動作の間の第１乃至第３インバータらＩＮＶ１乃至ＩＮＶ３の値を示す。
ページバッファー１１００の経路２は、データがロードされる前の、メモリーセルの事前データ読み出し動作に対応する。図１１の部分回路１１２０は、事前読み出し動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の代案値（ａｌｔｅｒｎａｔｉｖｅ ｖａｌｕｅｓ）を示す。事前読み出し動作は、図１０の流れ図のブロック１０１９に対応する。
ページバッファー１１００の経路３は、データ経路に対応する。部分回路１１３０、１１４０は、プログラム動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の値を示す。Ｄｉは、常にロー“０”であり、ＮＤｉは、プログラムデータが“０”であると、論理ハイであり、プログラムデータが“１”であると、論理ローである。上述した通り、最上位ビット“１０”動作の間にページバッファーに記憶されたデータは、反転される。したがって、本発明の実施形態に従う最上位ビット“１０”の動作後、データ“０”は、プログラムが禁止され、データ“１”は、プログラムが許容される。図１１のページバッファー１１００のデータロード動作は、図１０の流れ図のブロック１０２９に対応する。
最後に、ページバッファー１１００の経路４は、メモリーセルアレイのメモリーセルをプログラムする電流経路に対応して図１０の流れ図のブロック１０３９に対応する。
図１０の流れ図を参照すれば、図５で説明された通り、ブロック１０４９で最上位ビット“１０”プログラムのための最大反復回数到達可否が決定される。もし、ブロック１０４９で最大反復回数に到達した場合には、最上位ビット“１０”プログラムは、終了される。反面に、ブロック１０４９で最大反復回数に到達しない場合には、ワードライン電圧が増加されて最大反復回数に到達するか、または要求されるセルスレッショルド電圧分布に到達する時まで、動作が反復される。
図１２の流れ図と図１３のページバッファーを参照して本発明の実施形態に従う最上位ビット“００”プログラムの間にページバッファーの動作を説明する。図１３に示したように経路１は、ページバッファー１３００の第１事前データ読み出しに対応する。図１３の部分回路１３１０は、第１事前読み出し動作の間に第１乃至第３インバータ等の値を示す。第１事前読み出し動作は、図１２の流れ図のブロック１２０２に対応する。
ページバッファーの経路２は、メモリーセルの第２事前読み出しに対応する。図１３の部分回路は、第２事前読み出し動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の代替値を示す。第２事前データ読み出し動作は、図１２の流れ図のブロック１２１２に対応する。
最後に、ページバッファー１３００の経路３は、メモリーセルアレイのメモリーセルをプログラムする電流経路に対応する。ページバッファー１３００のプログラム動作は、図１２の流れ図のブロック１２２２に対応する。
図１２の流れ図を参照すれば、ブロック１２３２で最上位ビット“００”プログラムのための最大反復回数に到達可否が決定される。もし、最大反復回数に到達した場合には、ブロック１２３２で、最上位ビット“００”プログラムは、終了される。反面に、最大反復回数に到達しない場合には、ブロック１２３２で、ワードライン電圧が増加されて、最大反復回数に到達するか、または要求されるセルスレッショルド電圧分布に到達する時まで、動作が反復される。
図１４の流れ図と図１５のページバッファーを参照して本発明の実施形態に従う最上位ビット“０１”プログラムの間にページバッファーの動作を説明する。図１５に示したように経路３、３`は、ページバッファー１５００のリセットに対応する。図１５の部分回路１５１０は、リセット動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の値を示す。リセット動作は、図１４の流れ図のブロック１４０４に対応する。
経路１は、本発明の実施形態に従う事前データ読み出しを示す。図１５の部分回路１５２０は、事前データ読み出し動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の代替値を示す。データ事前読み出し動作は、図１４の流れ図のブロック１４１４に対応する。
ページバッファーの経路２は、メモリーセルのデータロードに対応する。図１５の部分回路１５３０、１５４０は、データロード動作の間に第１乃至第３インバータＩＮＶ１乃至ＩＮＶ３の代替値を示す。データロード動作は、図１４の流れ図のブロック１４２４に対応する。
最後に、ページバッファー１５００の経路４は、メモリーセルアレイのメモリーセルをプログラムする電流経路に対応する。プログラム動作は、図１４の流れ図のブロック１４３４に対応する。
図１４の流れ図を参照すれば、ブロック１４４４で最上位ビット“０１”プログラムのための最大反復回数に到達可否が決定される。もし、ブロック１４４４で最大反復回数に到達した場合には、最上位ビット“０１”プログラムは、終了される。反面に、ブロック１４４４で最大反復回数に到達しない場合には、ワードライン電圧が増加されて最大反復回数に到達するか、または要求されるセルスレッショルド電圧分布に到達する時まで、動作が反復される。
図１８を参照しながら、図１７に示した二重ラッチページバッファーを含む本発明の実施形態に従う動作を説明する流れ図を説明する。最下位ビットプログラムが実行されることによってブロック１８００の動作が始まる。最下位ビットプログラムの動作段階が図１９の流れ図に関連して説明される。最上位ビットプログラムは、データ反転を利用して実行され、最上位ビットデータは、二重ラッチページバッファーを通じて再ロード（ｒｅｒｏａｄ）される。最上位ビットプログラム動作が図２０に関連して説明される。
図１９を参照しながら、二重ラッチページバッファーを有する実施形態の最下位ビットプログラム動作を説明する流れ図について説明する。動作は、二重ラッチページバッファーの第１ラッチをリセットと、二重ラッチページバッファーの第１ラッチにデータをロードすることによってブロック１９０５で始まる。これと類似に、二重ラッチページバッファーの第２ラッチは、ブロック１９２５でリセットされ、二重ラッチページバッファーの第２ラッチは、ブロック１９３５でロードされる。ブロック１９４５で最下位ビットプログラムが実行される。図７に示したようにセルスレッショルド電圧分布は、“１１”で始まる７０１（消去状態）。図７に示したように検証読み出しが読み出しワードライン電圧Ｖｖｒｆ１を使用して実行される。ブロック１９６５で最下位ビットプログラムのための最大反復回数に到達可否が決定される。もし、ブロック１９６５で最大反復回数に到達した場合には、最下位ビットプログラムは、終了される。反面に、ブロック１９６５で最大反復回数に到達しない場合には、ブロック１９７５でセルスレッショルド電圧分布が“１０”(図７の６０２)であるのか否かが決定される。ブロック１９７５でセルスレッショルド電圧分布が“１０”であると、最下位ビットプログラムは、パスされて最下位ビットプログラム動作は、終了される。反面に、ブロック１９７５でセルスレッショルド電圧分布が“１０”でないと、ブロック１９８５でワードライン電圧が増加され、ブロック１９６５で最大反復回数に到達するか、またはブロック１９７５セルスレッショルド電圧分布“１０”に到達する時まで、ブロック１９４５乃至ブロック１９８５の動作が反復される。本発明の実施形態において、増加プログラムは、増加型ステップパルスプログラムでありうる。しかし、本発明の実施形態がこのような構成に限定されない。
二重ラッチページバッファーを有する本発明の実施形態に従う最上位ビットプログラム動作が図２０の流れ図に関連して説明される。ブロック２００７の動作は、二重ラッチページバッファーを通じてデータ反転をする方法として最上位ビット“１０”プログラムを実行することによって始まる。データ反転を通じて最上位ビット“１０”プログラムが完了されると、ブロック２０１７で二重ラッチを通じた最上位ビット“００”プログラムが実行される。最後に、最上位ビット“００”プログラムが完了すれば、ブロック２０２７でマルチ-ビットデータの第２ビット提供する二重ラッチを通じた最上位ビット“０１”プログラムが実行される。
本発明の実施形態に従うマルチ-レベルセルフラッシュメモリーを含むフラッシュメモリーシステムを示すブロック図である。 本発明の実施形態に従う図１のＭＬＣフラッシュメモリーをより詳細に示すブロック図である。 本発明の実施形態に従うページバッファーを示すブロック図である。 本発明の実施形態に従うマルチ-ビットフラッシュメモリーのマルチ-ビットプログラムの動作等を示す流れ図である。 本発明の実施形態に従う図４のＬＳＢプログラムの動作等を示す流れ図である。 本発明の実施形態に従う図４のＭＳＢプログラムの動作等を示す流れ図である。 図５乃至７に示した本発明の実施形態に従うフラッシュメモリー状態分布を示す図面である。 図５乃至７に示した本発明の実施形態に従うフラッシュメモリー状態分布を示す図面である。 本発明の実施形態に従う図５のＬＳＢプログラムする間にページバッファー動作を示すブロック図である。 本発明の実施形態に従う図６のＭＳＢ“１０”プログラムを示す流れ図である。 本発明の実施形態に従う図１０のＭＳＢ“１０”ページバッファー動作を示すブロック図である。 本発明の実施形態に従う図６のＭＳＢ“００”プログラムを示す流れ図である。 本発明の実施形態に従う図１２のＭＳＢ“００”ページバッファー動作を示すブロック図である。 本発明の実施形態に従う図６のＭＳＢ“０１”プログラムを示す流れ図である。 本発明の実施形態に従う図１４のＭＳＢ“０１”ページバッファー動作を示すブロック図である。 本発明の他の実施形態に従うフラッシュメモリー装置等を示すブロック図である。 本発明のその他の実施形態に従うフラッシュメモリー装置等を示すブロック図である。 本発明のその他の実施形態に従う図１７に示したフラッシュメモリー装置等の動作等を示す流れ図である。 本発明の実施形態に従う図１８のＬＳＢプログラムの動作等を示す流れ図である。 本発明の実施形態に従う図１８のＭＳＢプログラムの動作等を示す流れ図である。
符号の説明
１００ フラッシュメモリーシステム
１０５ マルチ-ビットフラッシュメモリー装置
１１０ メモリー
１２０ 外部ホスト装置
１４０ ページバッファー
１６０ メモリーインターフェース
１７０ 制御ロジック
１８０ バッファーＲＡＭ
１９０ ホストインターフェース
２１０ メモリー
２２５ メモリーセルアレイ
２３０ 行デコーダー
２４０ ページバッファー
２４５ 単一ラッチ

Claims (17)

  1. 複数のメモリーセルを含むメモリーセルアレイと、前記メモリーセルアレイに電気的に連結した記憶ユニットと、を含むマルチ-ビット不揮発性メモリー装置にプログラムする方法において、
    前記記憶ユニットからローディングしたマルチ-ビットデータの、データ”１”はプログラムが禁止され、データ”０”はプログラムされる第１ビットＦＢを前記メモリーセルアレイ内の前記複数のメモリーセルの中の１つのセルへプログラムする段階と、
    前記記憶ユニットからローディングしたマルチ-ビットデータの第２ビットＳＢを前記メモリーセルアレイ内の前記複数のメモリーセルの中の１つのセルへプログラムする段階とを含み、
    前記第２ビットＳＢをプログラムする段階は、
    データ反転を利用して、データ”０”はプログラムが禁止され、データ”１”はプログラムされる第１ＳＢプログラムを実行する段階と、
    ２回の事前読み出し動作を通じて第２ＳＢプログラムを実行する段階と、
    第３ＳＢプログラムを実行する段階とを含み、
    前記第１ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布は、前記第２ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布より高く、かつ前記第１ＳＢプログラムによる閾値分布は、前記第１ビットＦＢによりプログラムされた閾値分布からプログラムされ、
    前記第２ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布は、前記第３ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布より高く、かつ前記第２ＳＢプログラムによる閾値分布は、前記第１ビットＦＢによりプログラムされた閾値分布からプログラムされ、
    前記第３ＳＢプログラムによる閾値分布は、消去状態の閾値分布からプログラムされる
    ことを特徴とする方法。
  2. 前記第１ビットＦＢをプログラムする段階は、前記第１ビットＦＢの状態を“１０”とする段階を含み、
    前記データ反転を利用して第１ＳＢプログラムを実行する段階は、
    前記第１ＳＢプログラム動作前に前記第１ビットＦＢの状態が“１０”である前記メモリーセル中の一つのデータを持ってくることにより、ＳＢ状態を“１０”とする段階を含む
    ことを特徴とする請求項１に記載の方法。
  3. 前記第２ＳＢプログラムを実行する段階は、
    前記第２ＳＢプログラム動作前にＬＳＢプログラムされた前記第１ビットＦＢの状態が“１０”である前記メモリーセルの中の一つのデータを持ってくることにより、ＳＢ状態を“００”とする段階を含む
    ことを特徴とする請求項１に記載の方法。
  4. 前記第３ＳＢプログラムを実行する段階は、
    前記第３ＳＢプログラム動作前に状態“１１”を有する前記メモリーセルの中の一つのデータを持ってくることにより、ＳＢ状態を”０１”にする段階を含む
    ことを特徴とする請求項１に記載の方法。
  5. 前記第２ＳＢプログラムは、”００”プログラムである
    ことを特徴とする請求項１に記載の方法。
  6. マルチ-ビットデータの前記第１ビットＦＢを事前読み出すために前記メモリーセルの中の一つのセルに事前読み出し電圧を印加する段階をさらに含む
    ことを特徴とする請求項１に記載の方法。
  7. マルチ-ビットデータの前記第１ビットＦＢは、前記マルチ-ビットデータの最下位ビット（ＬＳＢ）に対応し、マルチ-ビットデータの前記第２ビットＳＢは、前記マルチ-ビットデータの最上位ビット（ＭＳＢ）に対応する
    ことを特徴とする請求項１に記載の方法。
  8. 前記マルチ-ビットデータは、状態“０”、状態“１”、状態“２”、状態“３”の中に一つの状態を持ち、前記各々の状態は、相違なるスレッショルド電圧を持ち、状態“０”の最上位ビットは、１であり、状態“０”の最下位ビットは、１であり、状態“１”の最上位ビットは、０であり、状態“１”の最下位ビットは、１であり、状態“２”の最上位ビットは、０であり、状態“２”の最下位ビットは、０であり、状態“３”の最上位ビットは、１であり、状態“３”の最下位ビットは、０である
    ことを特徴とする請求項７に記載の方法。
  9. 前記記憶ユニットからマルチ-ビットデータの第１ビットＦＢを前記１つのセルにプログラムする段階は、
    前記マルチ-ビットデータをロードする段階と、
    複数のメモリーセルの中の一つのセルに前記マルチ-ビットデータの前記第１ビットＦＢをプログラムする段階と、
    前記マルチ-ビットデータの前記第１ビットＦＢが正しくプログラムされたか否かを判断する段階と、
    マルチ-ビットデータの前記第１ビットＦＢが正しくプログラムされなかった場合には、マルチ-ビットデータの前記第１ビットＦＢが正しくプログラムされるか、または最大検証回数を超過する時まで、プログラムされたマルチ-ビットデータの前記第１ビットＦＢの電圧レベルを段階的に上昇させる段階を含む
    ことを特徴とする請求項１に記載の方法。
  10. 前記マルチ-ビットデータをロードする段階は、前記記憶ユニットをリセットした後に実行される
    ことを特徴とする請求項９に記載の方法。
  11. 前記記憶ユニットは、単一ラッチページバッファーとバッファーＲＡＭの組合を含み、
    前記第１ビットＦＢは、前記単一ラッチページバッファーに一時記憶され、
    前記第２ビットＳＢは、前記バッファーＲＡＭに一時記憶される
    ことを特徴とする請求項１に記載の方法。
  12. 前記記憶ユニットは、第１及び第２ページバッファーを含み、マルチ-ビットデータの前記第１ビットＦＢは、前記第１ページバッファーに一時記憶され、マルチ-ビットデータの前記第２ビットＳＢは、前記第２ページバッファーに一時記憶される
    ことを特徴とする請求項１に記載の方法。
  13. 前記記憶ユニットは、第１及び第２ラッチを含む二重ラッチページバッファーを含み、
    前記第１ビットＦＢは、前記二重ラッチページバッファーの前記第１ラッチに一時記憶され、前記第２ビットＳＢは、前記二重ラッチページバッファーの前記第２ラッチに一時記憶される
    ことを特徴とする請求項１に記載の方法。
  14. 複数のメモリーセルを含むメモリーセルアレイと、前記メモリーセルアレイに電気的に連結した記憶ユニットとを含むマルチ-ビット不揮発性メモリー装置において、
    前記不揮発性メモリー装置は、前記記憶ユニットから、マルチ-ビットデータの、データ”１”はプログラムが禁止され、データ”０”はプログラムされる第１ビットＦＢを前記メモリーセルアレイ内の複数のメモリーセルの中の１つにプログラムし、
    前記記憶ユニットから、前記マルチ-ビットデータの第２ビットＳＢを前記メモリーセルアレイ内の複数のメモリーセルの中の１つにプログラムし、
    前記第２ビットＳＢのプログラムでは、データ反転を利用して、データ”０”はプログラムが禁止され、データ”１”はプログラムされる第１ＳＢプログラムを実行し、２回の事前読み出し動作を通じて第２ＳＢプログラムを実行し、第３ＳＢプログラムを実行し、
    前記第１ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布は、前記第２ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布より高く、かつ前記第１ＳＢプログラムによる閾値分布は、前記第１ビットＦＢによりプログラムされた閾値分布からプログラムされ、
    前記第２ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布は、前記第３ＳＢプログラムによって前記メモリーセルにプログラムされる閾値分布より高く、かつ前記第２ＳＢプログラムによる閾値分布は、前記第１ビットＦＢによりプログラムされた閾値分布からプログラムされ、
    前記第３ＳＢプログラムによる閾値分布は、消去状態の閾値分布からプログラムされる
    ことを特徴とする装置。
  15. 前記記憶ユニットは、単一ラッチページバッファーとバッファーＲＡＭの組合を含み、
    前記第１ビットＦＢは、前記単一ラッチページバッファーに一時記憶され、
    前記第２ビットＳＢは、前記バッファーＲＡＭに一時記憶される
    ことを特徴とする請求項１４に記載の装置。
  16. 前記記憶ユニットは、第１及び第２ページバッファーを含み、
    マルチ-ビットデータの前記第１ビットＦＢは、前記第１ページバッファーに記憶され、マルチ-ビットデータの前記第２ビットＳＢは、前記第２ページバッファーに記憶される
    ことを特徴とする請求項１４に記載の装置。
  17. 前記記憶ユニットは、第１及び第２ラッチを含む二重ラッチページバッファーを含み、
    前記第１ビットＦＢは、前記二重ラッチページバッファーの前記第１ラッチに一時記憶され、前記第２ビットＳＢは、前記二重ラッチページバッファーの前記第２ラッチに一時記憶される
    ことを特徴とする請求項１４に記載の装置。
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