JP4744819B2 - マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 - Google Patents

マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 Download PDF

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Description

本発明はフラッシュメモリ装置に関するものであり、さらに詳細には、マルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ)を有するフラッシュメモリ装置とその読み出し方法及びプログラム方法に関するものである。
フラッシュメモリは、一般的にＮＡＮＤフラッシュメモリとＮＯＲフラッシュメモリで区分される。ＮＯＲフラッシュメモリはメモリセルが各々独立してビットラインとワードラインに連結される構造を有するので、ランダムアクセス時間の特性が優れている。一方、ＮＡＮＤフラッシュメモリは複数個のメモリセルが直列に連結されて、セルストリングあたり一つのコンタクトのみを要するので、集積度面で優れた特性を有する。したがって、高集積フラッシュメモリには主にＮＡＮＤ構造が使われている。
よく知られたＮＡＮＤフラッシュメモリ装置はメモリセルアレイ、行デコーダ、ページバッファを含む。メモリセルアレイは行に沿って伸びた複数個のワードラインと、列に沿って伸びた複数個のビットラインとビットラインに各々対応する複数個のセルストリングからなる。
セルストリングはビットラインに沿って順番にストリング選択トランジスタ、 メモリセル、接地選択トランジスタが直列に連結されている。セルストリングのストリング選択トランジスタの電流通路は対応するビットラインとメモリセルの電流通路と連結され、接地選択トランジスタの電流通路は共通ソースラインとメモリセルの電流通路との間に連結される。各ストリングのストリング選択トランジスタのゲート、メモリセルトランジスタの制御ゲート及び接地選択トランジスタのゲートには各々ストリング選択ライン、ワードライン及び共通ソースラインが連結される。
メモリセルは各々制御ゲート、フローティングゲート、ソース、及びドレインを有するセルトランジスタで構成される。よく知られたように、セルトランジスタはＦ−Ｎトンネリング方式を利用してプログラム動作を実行する。
一方、メモリセルアレイの一側には、ストリング選択ライン、ワードライン、共通ソースラインと連結される、よく知られた行デコーダーが位置する。またメモリセルアレイの別の一側には複数個のビットラインに連結されるページバッファが位置する。
最近には、このようなフラッシュメモリの集積度をさらに向上させるため、一つのメモリセルに複数個のデータを貯蔵することができるマルチビットセルに対する研究が活発に進行している。このような方式のメモリセルを通常マルチレベルセル(Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ)という。これと対比される単一ビットのメモリセルをシングルレベルセル(Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ)という。
マルチレベルセルＭＬＣは通常に二つの以上のスレッショルド電圧を有し、ここに対応される二つの以上のデータ貯蔵状態を有する。図１１Ａに示したように、２ビットのデータをプログラムすることができるマルチレベルセルＭＬＣは四つのデータ貯蔵状態、すなわち、[１１]、[１０]、[０１]、[００]を有する。これらの分布は各々マルチレベルセルＭＬＣのスレッショルド電圧分布に対応される。例えば、メモリセルのスレッショルド電圧分布が各々−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖと仮定すれば、前記[１１]は−２．７Ｖ以下、[１０]は０．３Ｖ〜０．５Ｖ、[０１]は１．３Ｖ〜１．７Ｖ、[００]は２．３Ｖ〜２．７Ｖに各々対応される。すなわち、マルチレベルセルＭＬＣのスレッショルド電圧が前記四つのスレッショルド電圧分布のうちの一つに該当すれば、[１１]、[１０]、[０１]、[００]のうち、それに該当する２ビットのデータ情報がメモリセルに貯蔵される。
マルチレベルセルを有するフラッシュメモリ装置の読み出し動作は一定の量のビットライン電流と階段波形のワードライン電圧に従って選択されたメモリセルを通じて流れるセル電流の差によってマルチレベルセルのデータが感知される。図１１Ｂを参照すると、従来の読み出し動作方法は選択されたワードラインには一定の時間の間隔を置いて３回のワードライン電圧を印加し、非選択ワードラインには読み出し動作の間に同一のワードライン電圧Ｖｒｅａｄが印加されることによって実行される。この時、選択されたワードラインに印加される電圧は高い電圧から順次に印加される。すなわち、[００]と[０１]との間にあるＶｒｄ３＝２Ｖを印加した後、[０１]と[１０] の間にあるＶｒｄ２＝１Ｖ印加し、最後に[１０]と[１１]との間にあるＶｒｄ＝０Ｖを印加する。一方、非選択されたワードラインには非選択されたメモリセルを導通することができる電圧(例えば、Ｖｒｅａｄ＝６Ｖ)が印加される。前記読み出し動作に対する詳細な説明は韓国登録公報(１０−０２０４８０３に詳細に説明している。
マルチレベルセルＭＬＣを有するフラッシュメモリ装置のプログラム動作はＦ−Ｎトンネリング(Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ)を利用して選択されたメモリセルのゲートに所定のプログラム電圧(例えば、１４Ｖ〜１９Ｖ)が印加されるようにし、ビットラインには接地電圧Ｖｓｓが印加されるようにする。プログラムを防止するためには、ビットラインに電源電圧Ｖｃｃを印加する。選択されたメモリセルのワードラインにプログラム電圧とビットラインに接地電圧Ｖｓｓが印加されれば、メモリセルのフローティングゲートとチャネルとの間には高い電界が印加される。このような電界によってチャネルの電子がフローティングゲートとチャネルとの間の酸化膜を通過してトンネリングが発生される。このように、フローティングゲートでの電子の蓄積によってプログラムされるメモリセルのスレッショルド電圧が上昇する。図１２は従来のプログラム動作方法を示した図面である。従来の方法によると、図１２に示したデータ貯蔵状態に到逹するためには、各々３回のプログラム動作工程を通さなければならない。例えば、[００]である場合には、段階１、段階２、段階３を経ってプログラムされ、[０１]の場合には段階１、段階２、プログラム防止を経ってプログラムされる。前記プログラム動作に対する詳細な説明は韓国登録１０−０２００４８０３号公報に詳細に説明されている。
韓国登録１０−０２００４８０３号公報
本発明の目的は、上述の従来の読み出し方法及びプログラム方法とは異なる方法を使用することによって、読み出し動作及びプログラム動作の効率性を向上させ、特に、プログラム動作の数を減少させるフラッシュメモリ装置及びそのプログラム方法を提供することにある。
上述の技術的課題を達成するための本発明によるフラッシュメモリ装置は、２ビットの下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムする。前記フラッシュメモリ装置は、前記メモリセルに連結されたワードライン及びビットラインと、前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧ＶＰＧＭ１を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧ＶＰＧＭ２を供給するワードライン電圧供給回路と、前記ビットラインと連結されたビットライン電圧供給回路とを含む。ここで、前記ビットライン電圧供給回路は、前記第１プログラム区間の間にはプログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して、下位データビットをプログラムし、前記第２プログラム区間の以前に前記プログラムされた下位データビットを読み出し、前記第２プログラム区間の間にはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して上位データビットをプログラムし、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、一つのデータビットをラッチする第１ラッチと、プログラム動作の前に前記第１ラッチを初期化する手段と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含む第１ラッチ回路と、
一つのデータビットをラッチする第２ラッチと、プログラム動作の前に前記第２ラッチを初期化する手段と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含む第２ラッチ回路と、を含み、前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とする。
この実施の形態において、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧Ｖｃｃであり、前記プログラムする下位データビットが‘０’である場合には接地電圧Ｖｓｓであり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧Ｖｓｓであり、前記プログラムされた下位データビットが‘０’である場合には可変電圧ＢＬＰＷＲである。ここで、前記可変電圧ＢＬＰＷＲは、前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧である。
本発明によるフラッシュメモリ装置の別の一面は、前記メモリセルに連結されたワードライン及びビットラインと、前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧ＶＰＧＭ１を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧ＶＰＧＭ２を供給するワードライン電圧供給回路と、前記ビットラインと連結されたページバッファとを含む。前記ページバッファは、前記第１及び第２プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第１ラッチ回路と、前記第１プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して、下位データビットをプログラムするビットライン電圧供給回路と、前記第２プログラム区間の以前に前記プログラムされた下位データビットを感知して、前記下位データビットをラッチする第２ラッチ回路と、前記第２プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含むことを特徴とする。この実施の形態において、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧Ｖｃｃであり、前記プログラムする下位データビットが‘０’である場合には接地電圧Ｖｓｓであり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧Ｖｓｓであり、前記プログラムされた下位データビットが‘０’である場合には可変電圧ＢＬＰＷＲであり、前記第１ラッチ回路は、一つのデータビットをラッチする第１ラッチと、プログラム動作の前に前記第１ラッチを初期化する手段と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含み、前記第２ラッチ回路は、一つのデータビットをラッチする第２ラッチと、プログラム動作の前に前記第２ラッチを初期化する手段と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含み、前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とする。
この実施の形態において、前記ページバッファは、前記ビットラインをプリチャージするプリチャージ回路をさらに具備することを特徴とする。
この実施の形態において、前記可変電圧ＢＬＰＷＲは、前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧であることを特徴とする。
この実施の形態において、前記第１または第２ラッチ回路は各々、一つのデータビットをラッチするラッチと、プログラム動作の前に前記ラッチの一つのノードを初期化する手段と、前記第１及び第２プログラム区間のうちに前記ラッチの別のノードをリセットするリセット回路とを含むことを特徴とする。
本発明によるフラッシュメモリ装置のまた別の一面は、前記メモリセルに連結されたワードライン及びビットラインと、前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧ＶＰＧＭ１を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧ＶＰＧＭ２を供給するワードライン電圧供給回路と、前記ビットラインと連結されたページバッファとを含む。ここで、前記ページバッファは、前記第１及び第２プログラム区間の以前に前記ビットラインをプリチャージするプリチャージ回路と、前記第１及び第２プログラム区間の以前にプログラムする各々の下位及び上位データビットをローディングする第３ラッチ回路と、前記第１及び第２プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第１ラッチ回路と、前記第１プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して下位データビットをプログラムするビットライン電圧供給回路と、前記第２プログラム区間の以前にプログラムされた下位データビットを感知して前記下位データビットをラッチする第２ラッチ回路と、前記第２プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含み、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、前記第１ラッチ回路は、一つのデータビットをラッチする第１ラッチと、プログラム動作の前に前記第１ラッチを初期化する手段と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含み、前記第２ラッチ回路は、一つのデータビットをラッチする第２ラッチと、プログラム動作の前に前記第２ラッチを初期化する手段と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含み、前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とする。
この実施の形態において、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧Ｖｃｃであり、前記プログラムする下位データビットが‘０’である場合には接地電圧Ｖｓｓであり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧Ｖｓｓであり、前記プログラムされた下位データビットが‘０’である場合には可変電圧ＢＬＰＷＲである。ここで、前記可変電圧ＢＬＰＷＲは前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧である。
この実施の形態において、前記第１乃至第３ラッチ回路は各々、一つのデータビットをラッチするラッチと、プログラム動作の前に前記ラッチの一つのノードを初期化する手段と、前記第１及び第２プログラム区間のうちに前記ラッチの別のノードをリセットするリセット回路とを含むことを特徴とする。
本発明による２ビットの下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムする方法は、前記第１プログラム区間の間にワードラインには第１ワードライン電圧を供給し、ビットラインにはプログラムする下位データビットに従って第１ビットライン電圧を供給して、下位データビットをプログラムする第１プログラム工程と、前記第２プログラム区間の以前に前記プログラムされた下位データビットを読み出す読み出し工程と、前記第２プログラム区間の間にワードラインには第２ワードライン電圧を供給し、ビットラインにはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする第２プログラム工程とを具備することを特徴とする。この実施の形態において、前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧Ｖｃｃであり、前記プログラムする下位データビットが‘０’である場合には接地電圧Ｖｓｓであり、前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧Ｖｓｓであり、前記プログラムされた下位データビットが‘０’である場合には可変電圧ＢＬＰＷＲであり、一つのデータビットをラッチする第１ラッチ工程と、プログラム動作の前に前記第１ラッチを初期化する工程と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット工程とを含む第１ラッチ回路工程と、一つのデータビットをラッチする第２ラッチ工程と、プログラム動作の前に前記第２ラッチを初期化する工程と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット工程とを含む第２ラッチ回路工程を含み、前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とする。
この実施の形態において、前記第１及び第２プログラム区間の以前に、前記ビットラインをプリチャージする工程と、前記プログラムする下位及び上位データビットをローディングする工程と、前記プログラムする下位及び上位データビットをラッチする工程をさらに具備することを特徴とする。
本発明によると、マルチレベルセルを有するプログラム動作時、２回のプログラム動作で四つの状態を有するデータを全部プログラムすることができるので、プログラム動作時間が短縮する。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。
１．フラッシュメモリ装置
図１は本発明によるメモリセルアレイを示す回路図である。図１を参照すると、メモリセルアレイは複数個のワードラインＷＬ０〜ＷＬｍと複数個のビットラインＢＬ０〜ＢＬｎと複数個のメモリセルＭ０〜Ｍｍからなる。メモリセルアレイ１００の一側には、ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｍ及び接地選択ラインＧＳＬと連結される、よく知られた行デコーダ３００が位置する。行デコーダ３００は与えられたアドレスに従って該当するメモリブロックを選択するデコーディングと選択されたストリング内で一つのワードラインを選択するデコーディングの組み合わせによってワードライン選択が行なわれる。
またメモリセルアレイ１００の別の一側には複数個のビットラインＢＬ０〜ＢＬｎに連結されるページバッファ２００が位置する。ページバッファ２００の両側には各々ページバッファ２００に制御信号、リセット信号、ロード信号などを供給するページバッファコントローラ２９０とページバッファ２００に可変電圧を供給する電圧発生回路２８０が位置する。
図２は本発明によるフラッシュメモリ装置のブロック図である。図２を参照して各ブロックの機能を説明すると、次の通りである。
メモリセルアレイ１００は少なくとも２ビットのデータビットを貯蔵する。データビットは各々下位データビットと上位データビットに区分される。ここで下位データビットを‘ＬＢＳ’と定義し、上位データビットを‘ＭＳＢ’と定義する。例えば、[上位データビット、下位データビット]＝[１０]の場合では、上位データビットに該当する‘１’がＭＳＢであり、下位データビットに該当する‘０’はＬＳＢである。データビットはメモリセルのスレッショルド電圧分布に従って区分される。本明細書ではデータビットに対応するスレッショルド電圧分布に対して、[１１]に対しては−２．７Ｖ以下、[１０]に対しては０．３Ｖ〜０．７Ｖ、[００]に対しては１．３Ｖ〜１．７Ｖ、[０１]に対しては２．３Ｖ〜２．７Ｖであるとする。
メモリセルアレイ１００の選択または非選択されたワードラインには読み出し動作及びプログラム動作時に、各々決められたワードライン電圧ＶＷＬが印加される。ワードライン電圧ＶＷＬはワードライン電圧供給回路２７０で供給される。ワードライン電圧レベルは後述の読み出し動作方法及びプログラム動作方法で詳細に説明する。
プリチャージ回路２５０は第１ロード信号ＰＬＯＡＤによって動作し、ビットラインまたはノードＥをプリチャージする。またプリチャージ回路２５０はノードＥによって第１ラッチ回路２１０と第２ラッチ回路２２０を制御する。
第１ラッチ回路２１０及び第２ラッチ回路２２０は各々第１及び第２ラッチ信号ＬＣＨ＿ＭＲ、ＬＣＨ＿ＭＳと第３ラッチ信号ＬＣＨ−Ｓによって制御され、ラッチされたデータビットをビットライン電圧供給回路２４０を利用してメモリセルアレイ１００のメモリセルにプログラムするか、プログラムされたデータビットを読み出す。第３ラッチ回路２３０は第２ロード信号ＰＣＬＯＡＤによって制御され、第１ラッチ２１０に貯蔵されたデータビットを取得して出力するか、入力されたデータを第１ラッチ回路２１０にダンピングする。
ビットライン電圧供給回路２４０は第１及び第２ラッチ回路２１０、２２０にラッチされたデータビットまたは第１及び第２制御信号ＶＢＬ１、ＶＢＬ２によって制御され、ビットラインに電源電圧Ｖｃｃ、接地電圧Ｖｓｓ及び可変電圧ＢＬＰＷＲのうちのいずれか一つを供給し、メモリセルをプログラムする。
電圧発生回路２８０は可変電圧ＢＬＰＷＲを発生する。可変電圧ＢＬＰＷＲはＭＳＢプログラム動作工程で使用され、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の値を有する。ページバッファコントローラ２９０はページバッファの各ブロックに制御信号などを供給する。
第１乃至第３ラッチ回路２１０、２２０、２３０、ビットライン電圧供給回路２４０、プリチャージ回路２５０の実施の形態による内部回路構造及び詳細な動作原理は後述の図３を参照して詳細に説明する。
図３は本発明の好適な実施の形態によるページバッファの回路図である。ページバッファ２００は、読み出し動作の間には対応するビットライン上の情報を感知し、増幅する手段として機能し、プログラム動作の間には外部から与えられたデータをラッチし、対応するビットラインにラッチした情報に該当する電圧を供給する手段として機能し、さらに、プログラミング検証動作の間にはプログラミングが適切に行なわれたかを判断するための検証手段として機能する。
図３を参照すると、ページバッファ２００は互いに異なる機能を実行する三つのラッチ回路２１０、２２０、２３０とビットライン上に所定の電圧を供給するビットライン電圧供給回路２４０を含んで構成される。ラッチ回路２１０、２２０、２３０は各々交差接続された二つのインバータで構成されるラッチＱ１、Ｑ２、Ｑ３を具備する。ラッチＱ１、Ｑ２、Ｑ３のノードＡ、Ｄ、Ｇには読み出し動作及びプログラム動作が実行される前にノードＡ、Ｄ、Ｇを初期化するための手段がそれぞれ具備されている。各ＮＭＯＳトランジスタＴ２、Ｔ１８、Ｔ２１のゲートは、リセット信号ＲＥＳＥＴ＿Ｍ、ＲＥＳＥＴ＿Ｓ、ＲＥＳＥＴ＿Ｃが‘Ｈ’になれば、初期化されて‘Ｌ’になる。一方、ラッチＱ１、Ｑ２、Ｑ３の別のノードＢ、Ｃ、Ｆにはこのノードを‘Ｌ’に変えるためのラッチリセット回路が構成されている。各々のラッチリセット回路に対する説明は後述する。
第１ラッチ回路２１０は第１ラッチＱ１と第１ラッチリセット回路とを含む。第１ラッチＱ１は二つのインバータで構成され、第１ラッチリセット回路はＮＭＯＳトランジスタＴ３〜Ｔ７で構成される。ＮＭＯＳトランジスタＴ３〜Ｔ７の電流通路Ｔ５−Ｔ６−Ｔ７またはＴ５−Ｔ３−Ｔ４は第１ラッチＱ１の一つのノードＣと接地ＧＮＤとの間に直列に連結される。ＮＭＯＳトランジスタＴ５のゲートはＥノードに連結される。トランジスタＴ３、Ｔ６のゲートは第２ラッチＱ２のノードＢ、Ａとそれぞれ連結され、第２ラッチＱ２の各ノードに従ってオン、オフが決められる。ＮＭＯＳトランジスタＴ４、Ｔ７のゲートには各々第１ラッチ信号ＬＣＨ＿ＭＲと第２ラッチ信号ＬＣＨ＿ＭＳが印加される。
第２ラッチ回路２２０は第２ラッチＱ２と第２ラッチリセット回路とを含む。第２ラッチＱ２は二つのインバータで構成され、第２ラッチリセット回路はＮＭＯＳトランジスタＴ１５〜Ｔ１７で構成される。ＮＭＯＳトランジスタＴ３〜Ｔ７の電流通路Ｔ１５−Ｔ１６−Ｔ１７は第２ラッチＱ２の一つのノードＢと接地ＧＮＤとの間に直列に連結される。ＮＭＯＳトランジスタＴ１５のゲートはＥノードに連結される。ＮＭＯＳトランジスタＴ１６、Ｔ１７のゲートには第３ラッチ信号ＬＣＨ＿Ｓが印加される。
第３ラッチ回路２３０は第３ラッチＱ３と第３ラッチリセット回路とを含む。第３ ラッチＱ３は二つのインバータで構成され、第３ラッチリセット回路はＮＭＯＳトランジスタＴ１９、Ｔ２０で構成される。ＮＭＯＳトランジスタＴ１９、Ｔ２０の電流通路は第３ラッチＱ３の一つのノードＦと接地ＧＮＤとの間に直列に連結される。ＮＭＯＳトランジスタＴ１９のゲートは第１ラッチ回路２１０の一つのノードＤに連結されているので、Ｄノードに従ってオン、オフが決められる。ＮＭＯＳトランジスタＴ２０のゲートには第２ロード信号ＰＣＬＯＡＤが印加される。Ｄノードが‘Ｈ’である状態で、第３ロード制御信号ＰＣＬＯＡＤを‘Ｈ’とすれば、Ｆノードは‘Ｌ’に変わる。第３ラッチ回路２３０はまたキャッシュ機能をサポートする。キャッシュ機能というのは、以前にローディングされたデータがプログラムされる間に、次にプログラムされるデータがページバッファにローディングされること、またはデータがセンシングされる間に、以前にセンシングされたデータが外部に出力されることをいう。
続いて、図３を参照すると、ビットライン電圧供給回路２４０はＥノードと電源電圧ＶＣＣとの間に電流通路Ｔ８−Ｔ９を形成することによって、プログラムを防止する第１電源供給ラインと、Ｅノードと接地電圧Ｖｓｓとの間に電流通路Ｔ１０−Ｔ１１−Ｔ１２を形成することによって、プログラム動作を実行する第２電源供給ラインと、Ｅノードと可変電圧ＢＬＰＷＲとの間に電流通路Ｔ１０−Ｔ１３−Ｔ１４を形成することによって、プログラム動作を実行する第３電源供給ラインで構成される。
第１電源供給ラインは二つのＰＭＯＳトランジスタＴ８、Ｔ９で構成される。ＰＭＯＳトランジスタＴ８はＣノードによって制御され、ＰＭＯＳトランジスタＴ９は第１制御信号ＶＢＬ１によって制御される。Ｃノードが‘Ｌ’である状態で、第１制御信号ＶＢＬ１が‘Ｌ’になれば、ビットラインに電源電圧Ｖｃｃが印加されて選択されたメモリセルへのプログラム動作が防止される。すなわちメモリセルのスレッショルド電圧は変わらない。
第２電源供給ラインは三つのＮＭＯＳトランジスタＴ１０、Ｔ１１、Ｔ１２で構成される。ＮＭＯＳトランジスタＴ１０はＣノード、ＮＭＯＳトランジスタＴ１１はＢノードに、ＮＭＯＳトランジスタＴ１２は第２制御信号ＶＢＬ２によって各々制御される。ＣノードとＢノードが全部‘Ｈ’である状態で、第２制御信号ＶＢＬ２が‘Ｈ’になれば、ビットラインに接地電圧Ｖｓｓが印加されて選択されたメモリセルにプログラム動作が実行される。すなわちメモリセルのスレッショルド電圧は上昇する。
第３電源供給ラインは三つのＮＭＯＳトランジスタＴ１０、Ｔ１３、Ｔ１４で構成される。ＮＭＯＳトランジスタＴ１０はＣノード、ＮＭＯＳトランジスタＴ１３はＡノード、ＮＭＯＳトランジスタＴ１４は第２制御信号ＶＢＬ２によって各々制御される。ＣノードとＡノードが全部‘Ｈ’である状態で、第２制御信号ＶＢＬ２が 'H'になれば、ビットラインに可変電圧ＢＬＰＷＲが印加されて選択されたメモリセルにプログラム動作が実行される。すなわちメモリセルのスレッショルド電圧が上昇する。ここで、可変電圧ＢＬＰＷＲは第３電源供給ラインを通じてビットラインに供給される電圧として、ＭＳＢプログラム動作時に[１０]から[００]レベルにセルをプログラムする場合に加えられる電圧である。
続いて、図３を参照すると、ビットラインまたはＥノードにプリチャージ電圧を供給するプリチャージ回路２５０が具備されている。プリチャージ回路２５０は一つのＰＭＯＳトランジスタＴ１で構成され、第１ロード信号ＰＬＯＡＤによって制御される。第１ロード信号ＰＬＯＡＤが‘Ｌ’になれば、Ｅノードに電源電圧Ｖｃｃが印加されて、第１ラッチリセット回路及び第２ラッチリセット回路にあるＮＭＯＳトランジスタＴ５、Ｔ１５はオンになる。
本発明の好適な実施の形態によるフラッシュメモリ装置の読み出し動作、プログラム動作に対する詳細な説明は添付の図面を参照して以下説明する。
２．マルチレベルセル読み出し動作（ＭＬＣ Ｒｅａｄｉｎｇ Ｏｐｅｒａｔｉｏｎ）
図４はメモリセルのスレッショルド電圧分布に対応するデータビットの状態を示す図面である。各々のデータビットは隣接するデータビットと１ビットだけ異なって変化する。したがって、最も低いスレッショルド電圧分布に対応するデータビットを[１１]とすれば、図４に示したように[１１]、[１０]、[００]、[０１] になる。
図５は選択または非選択されたワードラインに加えられる電圧レベルを示した図面である。ワードライン電圧はワードライン電圧供給回路２７０で供給される。例えば、読み出し動作時に選択されたワードラインにはＶｒｄ１＝０Ｖ、Ｖｒｄ２＝１Ｖ、Ｖｒｄ３＝２Ｖが供給され、非選択されたワードラインにはＶｒｅａｄ＝６Ｖが供給される。
読み出し動作時に選択されたワードラインに供給される電圧によってメモリセルがオンセル(Ｏｎ−Ｃｅｌｌ)であるか、オフセル(Ｏｆｆ−Ｃｅｌｌ)であるかが決められる。ワードライン電圧がスレッショルド電圧より高ければ、オフセルになってビットラインはプリチャージされ、ワードライン電圧がスレッショルド電圧より低ければ、オンセルになってビットラインはディスチャージされる。
図５を参照すると、読み出し動作はＬＳＢ読み出し動作とＭＳＢ読み出し動作で分けて進行される。ＬＳＢ動作の間には選択されたワードラインにＶｒｄ３(例えば、２Ｖ)電圧が印加された後、再びＶｒｄ１(例えば、０Ｖ)電圧が印加され、非選択されたワードラインにはＶｒｅａｄ(例えば、６Ｖ)が印加される。ＭＳＢ読み出し動作の間には選択されたワードラインにＶｒｄ２(例えば、１Ｖ)が印加され、非選択されたワードラインにはＶｒｅａｄ(例えば、６Ｖ)電圧が印加される。
図６と図７は本発明の好適な実施の形態による読み出し動作を説明するためのタイミング図である。読み出し動作はＬＳＢ読み出し動作とＭＳＢ読み出し動作の二つの区間で分けて進行される。ＬＳＢ読み出し動作はＬＳＢ１読み出し動作とＬＳＢ２読み出し動作の順序で進行され、ＬＳＢデータを外部に出力する。この時に、ＬＳＢ１読み出し動作の間には選択されたワードラインにワードライン電圧Ｖｒｄ３が印加され、ＬＳＢ２読み出し動作の間にはワードライン電圧Ｖｒｄ１が印加される。ＭＳＢ読み出し動作はＬＳＢ読み出し動作の次に実行される。ＭＳＢ読み出し動作の間にはワードライン電圧Ｖｒｄ２が印加され、ＭＳＢデータが外部に出力される。ＭＳＢ出力データとＬＳＢ出力データはメモリセルにプログラムされたデータビットである。
図６はＬＳＢ読み出し動作に対するタイミング図である。
図６を参照すると、ＬＳＢ読み出し動作は二つのラッチＱ１、Ｑ２をリセットさせることから始まる。すなわち、第１リセット信号ＲＥＳＥＴ＿Ｍと第２リセット信号ＲＥＳＥＴ＿Ｓが‘Ｈ’になってＮＭＯＳトランジスタＴ２、Ｔ１８をターンオンすれば、ＡノードとＤノードは‘Ｌ’になり、ＢノードとＣノードは‘Ｈ’になる。ＢノードとＣノードが‘Ｈ’であるので、ＮＭＯＳトランジスタＴ１０、Ｔ１１はターンオンされる。この時、第２制御信号ＶＢＬ２が‘Ｈ’になれば、ＮＭＯＳトランジスタＴ１２がターンオンされてビットラインはディスチャージされる。したがって、Ｅノードは‘Ｌ’になる。
再び図６を参照すると、第２制御信号ＶＢＬ２が‘Ｌ’になった状態で、第１ロード信号ＰＬＯＡＤが‘Ｌ’になれば、ＰＭＯＳトランジスタＴ１はターンオンされ、ＮＭＯＳトランジスタＴ１２はターンオフされて、ビットラインはプリチャージされる。この時、Ｅノードは‘Ｈ’に変わる。次に、ＬＳＢ１読み出し動作が実行される。選択されたワードラインにＶｒｄ３(例えば、２Ｖ)が印加され、非選択されたワードラインにＶｒｅａｄ(例えば、６Ｖ)が印加される。
選択されたメモリセルのデータが[０１]である場合、セルトランジスタのスレッショルド電圧分布が２．３Ｖ〜２．７Ｖであるので、セルトランジスタはターンオフされる。したがって、Ｅノードは‘Ｈ’状態を維持し、ＮＭＯＳトランジスタＴ１５をターンオンさせる。この時、第３ラッチ信号ＬＣＨ＿Ｓが‘Ｈ’になれば、ＮＭＯＳトランジスタＴ１６、Ｔ１７がターンオンされて、Ｂノードは‘Ｌ’状態に、Ａノードは‘Ｈ’状態に各々変わる。
選択されたメモリセルのデータが[００]である場合、セルトランジスタのスレッショルド電圧分布が１．３Ｖ〜１．７Ｖであるので、セルトランジスタはターンオンされる。したがって、Ｅノードは‘Ｌ’に変わる。この時、ＮＭＯＳトランジスタＴ１５がターンオフされて、第３ラッチ信号ＬＣＨ＿Ｓが‘Ｈ'になっても、Ｂノードは‘Ｈ'状態を、Ａノードは‘Ｌ'状態を維持する。選択されたメモリセルのデータが[１０]、[１１]である場合は[００]の場合と同様である。
ＬＳＢ１読み出し動作を整理すれば、選択されたワードラインにＶｒｄ３が印加され、データは第２ラッチＱ２に貯蔵される。選択されたメモリセルのデータが各々[１１]、[１０]、[００]、[０１]である場合、第２ラッチＱ２のＢノードは各々Ｈ、Ｈ、Ｈ、Ｌになる。
続いて、図６を参照すると、第１ロード信号ＰＬＯＡＤが再び‘Ｌ'になる。この時、ＰＭＯＳトランジスタＴ１はターンオンされて、ビットラインはプリチャージされる。Ｅノードは‘Ｈ'になってＮＭＯＳトランジスタＴ５、Ｔ１５がターンオンされる。
次に、ＬＳＢ２読み出し動作が実行される。選択されたワードラインにＶｒｄ１(例えば、０Ｖ)が印加され、非選択されたワードラインにＶｒｅａｄ(例えば、６Ｖ)が印加される。
選択されたメモリセルのデータが[０１]、[００]、[１０]である場合に、セルトランジスタのスレッショルド電圧分布が各々（２．３Ｖ〜２．７Ｖ）、(１．３Ｖ〜１．７Ｖ)、(０．３Ｖ〜０．７Ｖ)であるので、セルトランジスタはターンオフされる。したがって、Ｅノードは‘Ｈ'状態に維持されてＮＭＯＳトランジスタＴ５、Ｔ１５がターンオンされる。この時、第１ラッチ信号ＬＣＨ＿ＭＲが‘Ｈ'になれば、ＮＭＯＳトランジスタＴ４もターンオンされる。
一方、第３ラッチ信号ＬＣＨ＿Ｓは‘Ｌ'状態にあるので、ＮＭＯＳトランジスタＴ１６、Ｔ１７はターンオフされる。したがって、Ｂノードは以前の状態が維持される。すなわち、Ｂノードは[０１]である時、‘Ｌ'であり、[００]、[１０]である時、各々‘Ｈ'である。Ｂノードが‘Ｌ'である［０１］の場合、ＮＭＯＳトランジスタＴ３がターンオフされてＣノードは以前の状態‘Ｈ'を維持する。しかし、Ｂノードが‘Ｈ'である[００]、[１０]の場合にはＮＭＯＳトランジスタＴ３がターンオンされてＣノードは‘Ｌ'に変わる。
ＬＳＢ２読み出し動作を整理すれば、選択されたワードラインにＶｒｄ３が印加され、データは第１ラッチＱ１に貯蔵される。選択されたメモリセルのデータが各々[１１]、[１０]、[００]、[０１]である場合、第１ラッチＱ１のＣノードは各々Ｈ、Ｌ、Ｌ、Ｈになり、Ｄノードは各々Ｌ、Ｈ、Ｈ、Ｌになる。
続いて、図６を参照すると、ＬＳＢデータが出力される工程が実行される。先ず、第３リセット信号ＲＥＳＥＴ＿Ｃが‘Ｈ'になってＮＭＯＳトランジスタＴ２１をターンオンすれば、Ｇノードは‘Ｌ'になり、Ｆノードは‘Ｈ'になる。次に、第２ロード信号ＰＣＬＯＡＤを‘Ｈ'にすれば、ＮＭＯＳトランジスタＴ２０がターンオンされる。この時、第１ラッチＱ１のＤノードが‘Ｈ'である[１０]、[００]の場合には、ＮＭＯＳトランジスタＴ１９がターンオンされてＦノードは‘Ｌ'に、Ｇノードは‘Ｈ'に変わる。第１ラッチＱ１のＤノードが‘Ｌ'である[１１]、[０１]の場合には、ＮＭＯＳトランジスタＴ１９がターンオフされてＦノードは‘Ｈ'状態を、Ｇノードは‘Ｌ'状態を維持する。
したがって、選択されたメモリセルのデータが各々[１１]、[１０]、[００]、[０１]である場合、第３ラッチＱ３のＧノードは各々Ｌ、Ｈ、Ｈ、Ｌになる。この時、入出力制御信号ＤＩが‘Ｈ'になれば、ＧノードデータがデータラインＩＯを通じて出力される。外部ではＧノードデータの逆であるＨ、Ｌ、Ｌ、Ｈが各々読み出される。これらは選択されたメモリセルのＬＳＢデータである１、０、０、１すなわち、Ｈ、Ｌ、Ｌ、Ｈと同一である。
図７はＭＳＢ読み出し動作に対するタイミング図である。ＭＳＢ読み出し動作は上述のＬＳＢ読み出し動作と異なって第１ラッチＱ１だけを利用してデータを出力する。
図７を参照すると、ＭＳＢ読み出し動作は第１ラッチＱ１をリセットさせることから始まる。すなわち、第１リセット信号ＲＥＳＥＴ＿Ｍが‘Ｈ'になってＮＭＯＳトランジスタＴ２をターンオンすれば、Ｄノードは‘Ｌ'になり、Ｃノードは‘Ｈ'になる。Ｃノードが‘Ｈ'であるので、ＮＭＯＳトランジスタＴ１０はターンオンされる。この時、第２制御信号ＶＢＬ２が‘Ｈ'になれば、ＮＭＯＳトランジスタＴ１２、Ｔ１４がターンオンされる。一方、第２ラッチＱ２のノードＡ、Ｂは未知の状態にあるので、ＮＭＯＳトランジスタＴ１１、Ｔ１３のうちのいずれか一つがターンオンされる。したがって、ビットラインはディスチャージされて、Ｅノードは‘Ｌ'になる。
再び図７を参照すると、第１ロード信号ＰＬＯＡＤが‘Ｌ'になる。この時、ＰＭＯＳトランジスタＴ１がターンオンされてビットラインはプリチャージされる。Ｅノードは‘Ｈ'に変わる。次に、ＭＳＢ読み出し動作が実行される。選択されたワードラインにＶｒｄ２(例えば、１Ｖ)が印加され、非選択されたワードラインにＶｒｅａｄ(例えば、６Ｖ)が印加される。
選択されたメモリセルのデータが[０１]、[００]である場合、セルトランジスタのスレッショルド電圧分布が各々(２．３Ｖ〜２．７Ｖ)、(１．３Ｖ〜１．７Ｖ)であるので、セルトランジスタはターンオフされる。したがって、Ｅノードは‘Ｈ'状態を維持し、ＮＭＯＳトランジスタＴ５をターンオンさせる。この時、第１ラッチ信号ＬＣＨ＿ＭＲと第２ラッチ信号ＬＣＨ＿ＭＳが‘Ｈ'になれば、ＮＭＯＳトランジスタＴ４、Ｔ７がターンオンされる。一方、第２ラッチＱ２のノードＡ、Ｂは未知の状態にあるので、ＮＭＯＳトランジスタＴ３、Ｔ６のうちのいずれか一つがターンオンされる。したがって、Ｃノードは‘Ｌ'状態に、Ｄノードは‘Ｈ'状態に各々変わる。
選択されたメモリセルのデータが[１０]、[１１]である場合、セルトランジスタのスレッショルド電圧分布が(０．３Ｖ〜０．７Ｖ)、(−２．７Ｖ以下)であるので、セルトランジスタはターンオンされる。したがって、Ｅノードは‘Ｌ'に変わる。この時、ＮＭＯＳトランジスタＴ５がターンオフされて第１ラッチ信号ＬＣＨ＿ＭＲと第２ラッチ信号ＬＣＨ＿ＭＳが‘Ｈ'になっても、Ｃノードは‘Ｈ'状態を、Ｄノードは‘Ｌ'状態を維持する。
ＭＳＢ読み出し動作を整理すれば、選択されたワードラインにＶｒｄ２が印加され、データは第１ラッチＱ１に貯蔵される。選択されたメモリセルのデータが各々[１１]、[１０]、[００]、[０１]である場合、第１ラッチＱ１のＣノードは各々Ｈ、Ｈ、Ｌ、Ｌになり、Ｄノードは各々Ｌ、Ｌ、Ｈ、Ｈになる。
続いて、図７を参照すると、ＭＳＢデータが出力される工程が実行される。先ず、第３リセット信号ＲＥＳＥＴ＿Ｃが‘Ｈ'になってＮＭＯＳトランジスタＴ２１をターンオンすれば、Ｇノードは‘Ｌ'になり、Ｆノードは‘Ｈ'になる。次に、第２ロード信号ＰＣＬＯＡＤを‘Ｈ'にすれば、ＮＭＯＳトランジスタＴ２０がターンオンされる。この時、第１ラッチＱ１のＤノードが‘Ｈ'である[００]、[０１]の場合には、ＮＭＯＳトランジスタＴ１９がターンオンされてＦノードは‘Ｌ'に、Ｇノードは‘Ｈ'に変わる。第１ラッチＱ１のＤノードが‘Ｌ'である[１０]、[１１]の場合には、ＮＭＯＳトランジスタＴ１９がターンオフされてＦノードは‘Ｈ'状態を、Ｇノードは‘Ｌ'状態を維持する。
したがって、選択されたメモリセルのデータが各々[１１]、[１０]、[００]、[０１]である場合、第３ラッチＱ３のＧノードは各々Ｌ、Ｌ、Ｈ、Ｈになる。この時、入出力制御信号ＤＩが‘Ｈ'になれば、ＧノードデータがデータラインＩＯを通じて出力される。外部ではＧノードデータの逆であるＨ、Ｈ、Ｌ、ＬLが各々読み出される。これらは選択されたメモリセルのＭＳＢデータである１、１、０、０すなわち、Ｈ、Ｈ、Ｌ、Ｌと同一である。
結果として、マルチレベルセルＭＬＣ読み出し動作はＬＳＢデータ１、０、０、１に対する読み出し動作とＭＳＢデータ１、１、０、０に対する読み出し動作を順次に進行し、その結果を総合すると、マルチレベルセルに対するデータが分かる。
３．マルチレベルセルプログラム動作（ＭＬＣ Ｐｒｏｇｒａｍｍｉｎｇ Ｏｐｅｒａｔｉｏｎ）
プログラム動作は選択されたメモリセルトランジスタのフローティングゲートに電子を注入するプログラム工程とプログラムされたメモリセルトランジスタが所望のスレッショルド電圧に到逹したか否かを検証するプログラム検証工程からなる。プログラム動作はあらかじめ決められたプログラムの繰り返しの回数の範囲内で選択されたすべてのメモリセルの各々に対して所望のスレッショルド電圧レベルに到逹するまで繰り返して実行される。本明細書では、説明の便宜のために、繰り返しのプログラム動作の実行工程を省略し、１回のプログラム動作により所望のスレッショルド電圧レベルに到逹すると仮定する。
Ｆ−Ｎトンネリング(Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ)を利用して選択されたメモリセルをプログラムするためには、該当するセルのゲートに所定のプログラム電圧(例えば、１４Ｖ〜１９Ｖ)が各々印加されるようにし、該当するセルのチャネルには接地電圧Ｖｓｓ又は所定の電圧が印加されるようにする。したがって、プログラムされるセルのフローティングゲートとチャネルとの間には高い電界が形成される。このような電界によってチャネルの電子がフローティングゲートとチャネルとの間の酸化膜を通過するトンネリングが起こり、該当するセルのフローティングゲートに電子が蓄積され、このようなフローティングゲートでの電子の蓄積によりプログラムされるセルのスレッショルド電圧が上昇する。一方、プログラムを防止するためには、該当するメモリセルのチャネルに電源電圧Ｖｃｃが印加されるようにする。
図８Ａは本発明によるプログラム動作方法を示す概念図である。本発明によるプログラム動作はＬＳＢプログラム動作とＭＳＢプログラム動作の二つの区間で分けて進行される。先ず、ＬＳＢプログラム動作は[１１]でＬＳＢのみ変わるようにプログラムする工程であり、プログラムされれば、[１０]になる。ＭＳＢプログラム動作はＬＳＢプログラムの結果を感知した後、その結果によって、ＭＳＢプログラムをする工程である。もし‘１'が感知されたら、データ貯蔵状態は[１１]であるので、ＭＳＢを‘０'にプログラムして[０１]にする。もし‘０'が感知されたら、データ貯蔵状態は[１０]であるので、ＭＳＢを‘０'にプログラムして[００]になるようにする。本発明の好適な実施の形態によるプログラム方法によると、２回のプログラム動作だけですべてのデータビット状態をプログラムすることができる。
図８Ｂはプログラム動作時、選択または非選択されたワードラインに加えられる電圧レベルを示す図面である。ワードライン電圧はワードライン電圧供給回路２７０で供給される。プログラム動作はＬＳＢプログラム時、ワードラインに印加される電圧と、ＭＳＢプログラム時、ワードラインに印加される電圧を異にする。例えば、ＬＳＢプログラム動作時、ワードラインはＶｐｇｍ１＝１４Ｖから始まり、ＭＳＢプログラム動作時にはＶｐｇｍ２＝１６から始まる。非選択されたワードラインにはＶｐａｓｓ＝１０Ｖが印加される。
図９と図１０は本発明の好適な実施の形態によるプログラム動作を説明するためのタイミング図である。
プログラム動作はＬＳＢ及びＭＳＢプログラム動作区間で分けて進行される。ＬＳＢプログラム動作はプログラムするＬＳＢデータに従ってビットラインに第１ビットライン電圧(ＶｃｃまたはＶｓｓ)を供給してプログラムする工程である。ＭＳＢプログラム動作はプログラムされたＬＳＢデータを読み出し、プログラムするＭＳＢデータ及び読み出されたＬＳＢデータに従ってビットラインに第２ビットライン電圧(ＶｓｓまたはＢＬＰＷＲ)を供給してＭＳＢデータをプログラムする工程である。
本発明によるプログラム動作の最大の特徴はＭＳＢプログラム動作時ビットラインに可変電圧ＢＬＰＷＲが印加されて、ＬＳＢプログラム１回とＭＳＢプログラム１回だけでプログラム動作が完了することにある。ＬＳＢプログラム動作とＭＳＢプログラム動作に対する詳細な説明は後述の図９と図１０を通じて詳細に説明する。
図９はＬＳＢプログラム動作に対するタイミング図である。
ＬＳＢプログラム動作は第３ラッチＱ３をリセットさせることから始まる。第３リセット信号ＲＥＳＥＴ＿Ｃが‘Ｈ'になって、ＮＭＯＳトランジスタＴ２１をターンオンすれば、Ｇノードは‘Ｌ'になり、Ｆノードは‘Ｈ'になる。
次に、入出力制御信号ＤＩが‘Ｈ'になってＮＭＯＳトランジスタＴ２３をターンオンすれば、外部で入力されたデータがＧノードにローディングされる。例えば、選択されたメモリセルにプログラムしようとするデータが各々[１１]、[１０]、[００]、[０１]であれば、Ｇノードにローディングされたデータは各々[００]、[０１]、[１１]、[１０]になる。ここで、ＬＳＢは各々０、１、１、０であるので、Ｇノードは各々Ｌ、Ｈ、Ｈ、Ｌにローディングされる。この時、Ｆノードは各々Ｈ、Ｌ、Ｌ、Ｈになる。
次に、第１ロード信号ＰＬＯＡＤが‘Ｌ'になる。この時、ＰＭＯＳトランジスタＴ１がターンオンされてビットラインはプリチャージされる。Ｅノードは‘Ｈ'になってＮＭＯＳトランジスタＴ５をターンオンさせる。この時、第１ラッチ信号ＬＣＨ＿ＭＲと第２ラッチ信号ＬＣＨ＿ＭＳが‘Ｈ'になれば、ＮＭＯＳトランジスタＴ４、Ｔ７がターンオンされる。第２ラッチＱ２のノードＡ、Ｂは未知の状態にあるので、ＮＭＯＳトランジスタＴ３、Ｔ６のうちのいずれか一つがターンオンされる。したがって、Ｃノードは‘Ｌ'状態に、Ｄノードは‘Ｈ'状態になる。
次に、ＣノードにＧノードのデータをダンピングする動作が実行される。ダンプ制御信号ＰＤＵＭＰが‘Ｈ'になれば、ＮＭＯＳトランジスタＴ２５がターンオンされる。選択されたメモリセルにプログラムするデータが[００]、[１０]である場合、ＧノードにローディングされたＬＳＢデータは全部１すなわち‘Ｈ'であるので、ＮＭＯＳトランジスタＴ２４はターンオンされる。したがって、Ｄノードは‘Ｌ'状態に、Ｃノードは‘Ｈ'状態に変わる。一方、選択されたメモリセルにプログラムするデータが[０１]、[１１]である場合、ＧノードにローディングされたＬＳＢデータは全部０すなわち‘Ｌ'であるので、ＮＭＯＳトランジスタＴ２４はターンオフされる。したがって、Ｄノードは‘Ｈ'状態に、Ｃノードは‘Ｌ'状態に維持される。
ダンピング動作の結果を整理すると、選択されたメモリセルにプログラムするデータが各々[１１]、[１０]、[００]、[０１]である場合、ＣノードにダンピングされたＬＳＢデータは各々０、１、１、０になる。
図９を参照すると、ＬＳＢデータがプログラムされる工程が実行される。第１制御信号ＶＢＬ１が‘Ｌ'に、第２制御信号ＶＢＬ２が‘Ｈ'になれば、ＰＭＯＳトランジスタＴ９とＮＭＯＳトランジスタＴ１２、Ｔ１４がターンオンされる。第２ラッチＱ２のノードＡ、Ｂは未知の状態にあるので、ＮＭＯＳトランジスタＴ１１、Ｔ１３のうちのいずれか一つがターンオンされる。この時、Ｃノードが‘Ｈ'である場合には、ＮＭＯＳトランジスタＴ１０がターンオンされてＥノードは‘Ｌ'に変わる。しかし、Ｃノードが‘Ｌ'である場合には、ＮＭＯＳトランジスタＴ８がターンオンされてＥノードは‘Ｈ'状態に維持される。したがって、選択されたメモリセルにプログラムするデータが各々[１１]、[１０]、[００]、[０１]である場合、Ｅノードは各々Ｈ、Ｌ、Ｌ、Ｈになる。
Ｅノードが‘Ｈ'である場合にはビットラインが電源電圧にチャージされるので、メモリセルへのプログラム動作が防止され、Ｅノードが‘Ｌ'である場合、すなわち接地電圧である場合にだけ該当するメモリセルにプログラムされる。この時、ワードラインには約１４Ｖの電圧が加えられ、プログラム状態の検証結果に従って約０．２Ｖ〜０．３Ｖの電圧がワードラインに順次に増加しながら加えられる。したがって、プログラムするデータが[１０]、[００]である場合には、プログラムされてメモリセルのスレッショルド電圧が上昇する。例えば、メモリセルのスレッショルド電圧分布は０．３Ｖ〜０．７Ｖになる。しかし、[１１]、[０１]である場合には、プログラムが防止されて、スレッショルド電圧分布が消去された状態、例えば−２．７Ｖ以下の状態に維持される。
次に、プログラム検証動作が実行される。プログラム検証のための感知動作は前に説明した読み出し動作と同様であるが、読み出し動作の間選択されたワードラインの電圧とスレッショルド電圧との間のマージンを確保するために、選択されたワードラインには読み出し動作の間に印加される電圧より所定のレベル、例えば、０．２Ｖ〜０．３Ｖだけ高い電圧が印加される。
図１０はＭＳＢプログラム動作に対するタイミング図である。
ＭＳＢプログラム動作は第３ラッチＱ３をリセットさせることから始まる。第３リセット信号ＲＥＳＥＴ＿Ｃが‘Ｈ'になってＮＭＯＳトランジスタＴ２１をターンオンすれば、Ｇノードは‘Ｌ'になり、Ｆノードは‘Ｈ'になる。
次に、入出力制御信号ＤＩが‘Ｈ'になってＮＭＯＳトランジスタＴ２３をターンオンすれば、外部から入力されたデータがＧノードにローディングされる。例えば、選択されたメモリセルにプログラムしようとするデータが各々[１１]、[１０]、[００]、[０１]であれば、Ｇノードにローディングされたデータは各々[００]、[０１]、[１１]、[１０]になる。ここで、ＭＳＢは各々０、０、１、１であるので、Ｇノードは各々Ｌ、Ｌ、Ｈ、Ｈにローディングされる。この時、Ｆノードは各々Ｈ、Ｈ、Ｌ、Ｌになる。
次に、第１ロード信号ＰＬＯＡＤが‘Ｌ’になる。この時、ＰＭＯＳトランジスタＴ１がターンオンされてビットラインはプリチャージされる。Ｅノードは‘Ｈ’になってＮＭＯＳトランジスタＴ５をターンオンさせる。この時、第１ラッチ信号ＬＣＨ＿ＭＲと第２ラッチ信号ＬＣＨ＿ＭＳが‘Ｈ’になれば、ＮＭＯＳトランジスタＴ４、Ｔ７がターンオンされる。第２ラッチＱ２のノードＡ、Ｂは未知の状態にあるので、ＮＭＯＳトランジスタＴ３、Ｔ６のうちのいずれか一つがターンオンされる。したがって、Ｃノードは‘Ｌ’状態に、Ｄノードは‘Ｈ’状態になる。
次に、ＣノードにＧノードのデータをダンピングする動作が実行される。ダンプ制御信号ＰＤＵＭＰが‘Ｈ’になれば、ＮＭＯＳトランジスタＴ２５がターンオンされる。選択されたメモリセルにプログラムするデータが[０１]、[００]である場合、ＧノードにローディングされたＭＳＢデータは全部１すなわち‘Ｈ’であるので、ＮＭＯＳトランジスタＴ２４はターンオンされる。したがって、Ｄノードは‘Ｌ’状態に、Ｃノードは‘Ｈ’状態に変わる。一方、選択されたメモリセルにプログラムするデータが[１０]、[１１]である場合、ＧノードにローディングされたＭＳＢデータは全部０すなわち‘Ｌ’であるので、ＮＭＯＳトランジスタＴ２４はターンオフされる。したがって、Ｄノードは‘Ｈ’状態に、Ｃノードは‘Ｌ’状態が維持される。
ダンピング動作の結果を整理すると、選択されたメモリセルにプログラムするデータが各々[１１]、[１０]、[００]、[０１]である場合、ＣノードにダンピングされたＭＳＢデータは各々０、０、１、１になる。
続いて、図１０を参照すると、ＬＳＢプログラム動作工程を通じて貯蔵されたメモリセルのデータを読み出す工程が実行される。その結果は第２ラッチＱ２に貯蔵される。読み出し動作の前に、第２リセット信号ＲＥＳＥＴ＿Ｓを‘Ｈ’にしてＡノードは‘Ｌ’に、Ｂノードは‘Ｈ’になるようにする。ＬＳＢプログラムを通じてメモリセルがプログラム状態にあれば、Ｅノードは‘Ｈ’状態であり、消去状態にあれば、Ｅノードは‘Ｌ’状態になる。
第３ラッチ信号ＬＣＨ＿ＳをＨ‘にすれば、ＮＭＯＳトランジスタＴ１６、Ｔ１７がターンオンされる。この時、ＡノードとＢノードはＥノードの状態によって決められる。Ｅノードが’Ｈ‘であれば、ＮＭＯＳトランジスタＴ１５がターンオンされてＢノードは’Ｌ‘に変わり、Ｅノードが’Ｌ‘であれば、ＮＭＯＳトランジスタＴ１５がターンオフされてＢノードは’Ｈ‘状態を維持する。したがって、プログラムするデータが[１１]、[１０]、[００]、[０１]である場合に、ＢノードはＨ、Ｌ、Ｌ、Ｈになる。
次に、ＭＳＢプログラム動作が実行される。第１制御信号ＶＢＬ１が‘Ｌ’に、第２制御信号ＶＢＬ２が‘Ｈ’になれば、ＰＭＯＳトランジスタＴ９とＮＭＯＳトランジスタＴ１２、Ｔ１４がターンオンされる。
第一に、プログラムするデータが[０１]である場合、ＬＳＢプログラムの結果は、消去状態(例えば、スレッショルド電圧分布が−２．７Ｖ以下の状態)にある。 ＢノードとＣノードが‘Ｈ’であるので、ＮＭＯＳトランジスタＴ１０、Ｔ１１がターンオンされてＥノードは接地電圧Ｖｓｓになる。したがって、該当するメモリセルは十分にプログラムされてスレッショルド電圧分布が２．３Ｖ〜２．７Ｖになる。すなわちＭＳＢプログラムの結果は、[０１]状態になる。
第二に、プログラムするデータが[００]である場合、ＬＳＢプログラムの結果は、プログラム状態(例えば、スレッショルド電圧分布が０．３Ｖ〜０．７Ｖ状態)にある。Ｂノードが‘Ｌ’、Ａノードが‘Ｈ’であるので、ＮＭＯＳトランジスタＴ１３がターンオンされる。Ｃノードは‘Ｈ’であるので、ＮＭＯＳトランジスタＴ１０がターンオンされてＥノードは電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の所定の電圧ＢＬＰＷＲを有する。したがって、該当するメモリセルは弱くプログラムされて、スレッショルド電圧分布が１．３Ｖ〜１．７Ｖになる。すなわちＭＳＢプログラムの結果は、[００]状態になる。
第三に、プログラムするデータが[１０]である場合、ＬＳＢプログラムの結果は、プログラム状態(例えば、スレッショルド電圧分布が０．３Ｖ〜０．７Ｖ状態)にある。Ｃノードが‘Ｌ’であるので、ＰＭＯＳトランジスタＴ８はターンオンされ、ＮＭＯＳトランジスタＴ１０はターンオフされる。したがって、Ｅノードは電源電圧Ｖｃｃになって、該当するメモリセルへのプログラム動作が防止され、スレッショルド電圧分布は０．３Ｖ〜０．７Ｖの状態をそのまま維持する。すなわちＭＳＢプログラムの結果は、[１０]状態になる。
第四に、プログラムするデータが[１１]である場合、ＬＳＢプログラムの結果は、消去状態(例えば、スレッショルド電圧分布が−２．７Ｖ以下の状態)にある。Ｃノードが‘Ｌ’であるので、ＰＭＯＳトランジスタＴ８はターンオンされ、ＮＭＯＳトランジスタＴ１０はターンオフされる。したがって、Ｅノードは電源電圧Ｖｃｃになって、該当するメモリセルへのプログラム動作が防止され、スレッショルド電圧分布は−２．７Ｖの状態をそのまま維持する。すなわちＭＳＢプログラムの結果は、[１１]状態になる。
結果として、ＬＳＢプログラムとＭＳＢプログラムとを通じてスレッショルド電圧分布が、例えば、各々([１１] ；−２．７Ｖ以下)、([１０] ；０．３Ｖ〜０．７Ｖ)、([００]；１．３Ｖ〜１．７Ｖ)、([０１]；２．３Ｖ〜２．７Ｖ)の分布を有するマルチレベルセルＭＬＣになる。
本発明の好適な実施の形態によるＮＡＮＤフラッシュメモリ装置のメモリセルアレイを示したブロック図である。 本発明の好適な実施の形態によるマルチレベルセルを有するフラッシュメモリ装置のブロック図である。 本発明の好適な実施の形態によるマルチレベルセルを有するフラッシュメモリ装置の回路図である。 本発明の好適な実施の形態によるマルチレベルセルのデータの貯蔵状態を示した図面である。 本発明の好適な実施の形態による読み出し動作時ワードラインに印加される電圧を示した図面である。 本発明の好適な実施の形態によるフラッシュメモリ装置のＬＳＢ読み出し動作に対するタイミング図である。 本発明の好適な実施の形態によるフラッシュメモリ装置のＭＳＢ読み出し動作に対するタイミング図である。 本発明の好適な実施の形態によるプログラム動作方法を示した図面である。 本発明の好適な実施の形態によるプログラム動作時ワードラインに印加される電圧を示した図面である。 本発明の好適な実施の形態によるフラッシュメモリ装置のＬＳＢプログラム動作に対するタイミング図である。 本発明の好適な実施の形態によるフラッシュメモリ装置のＭＳＢプログラム動作に対するタイミング図である。 従来の発明によるマルチレベルセルのデータ貯蔵状態を示した図面である。 従来の発明によるマルチレベルセルの読み出し動作時ワードラインに印加される電圧を示した図面である。 従来の発明によるプログラム動作方法を示した図面である。
符号の説明
１００ メモリセルアレイ
１１０、１２０ セルストリング
２００ ページバッファ
２１０ 第１ラッチ回路
２２０ 第２ラッチ回路
２３０ 第３ラッチ回路
２４０ ビットライン電圧供給回路
２５０ プリチャージ回路
２６０ データ変換回路
２７０ ワードライン電圧供給回路
２８０ 電圧発生回路
２９０ ページバッファコントローラ
３００ 行デコーダ

Claims (9)

  1. 下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
    前記メモリセルに連結されたワードライン及びビットラインと、
    前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧を供給するワードライン電圧供給回路と、
    前記ビットラインと連結されたビットライン電圧供給回路とを含み、
    前記ビットライン電圧供給回路は、前記第１プログラム区間の間にはプログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して、下位データビットをプログラムし、前記第２プログラム区間の以前に前記プログラムされた下位データビットを読み出し、前記第２プログラム区間の間にはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して上位データビットをプログラムし、
    前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、
    前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、
    一つのデータビットをラッチする第１ラッチと、プログラム動作の前に前記第１ラッチを初期化する手段と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含む第１ラッチ回路と、
    一つのデータビットをラッチする第２ラッチと、プログラム動作の前に前記第２ラッチを初期化する手段と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含む第２ラッチ回路と、を含み、
    前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とするフラッシュメモリ装置。
  2. 前記可変電圧は、前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧であることを特徴とする請求項１に記載のフラッシュメモリ装置。
  3. 下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
    前記メモリセルに連結されたワードライン及びビットラインと、
    前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧を供給するワードライン電圧供給回路と、
    前記ビットラインと連結されたページバッファとを含み、
    前記ページバッファは、前記第１及び第２プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第１ラッチ回路と、
    前記第１プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して、下位データビットをプログラムするビットライン電圧供給回路と、
    前記第２プログラム区間の以前に前記プログラムされた下位データビットを感知して前記下位データビットをラッチする第２ラッチ回路と、
    前記第２プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含み、
    前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、
    前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、
    前記第１ラッチ回路は、一つのデータビットをラッチする第１ラッチと、
    プログラム動作の前に前記第１ラッチを初期化する手段と、
    前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含み、
    前記第２ラッチ回路は、一つのデータビットをラッチする第２ラッチと、
    プログラム動作の前に前記第２ラッチを初期化する手段と、
    前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含み、
    前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とするフラッシュメモリ装置。
  4. 前記ページバッファは、前記ビットラインをプリチャージするプリチャージ回路をさらに具備することを特徴とする請求項３に記載のフラッシュメモリ装置。
  5. 前記可変電圧は、前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧であることを特徴とする請求項３に記載のフラッシュメモリ装置。
  6. 下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
    前記メモリセルに連結されたワードライン及びビットラインと、
    前記ワードラインと連結され、前記第１プログラム区間の間には前記ワードラインに第１ワードライン電圧を供給し、前記第２プログラム区間の間には前記ワードラインに前記第１ワードライン電圧より高い第２ワードライン電圧を供給するワードライン電圧供給回路と、
    前記ビットラインと連結されたページバッファとを含み、
    前記ページバッファは、
    前記第１及び第２プログラム区間の以前に前記ビットラインをプリチャージするプリチャージ回路と、
    前記第１及び第２プログラム区間の以前にプログラムする各々の下位及び上位データビットをローディングする第３ラッチ回路と、
    前記第１及び第２プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第１ラッチ回路と、
    前記第１プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第１ビットライン電圧を供給して下位データビットをプログラムするビットライン電圧供給回路と、
    前記第２プログラム区間の以前にプログラムされた下位データビットを感知して前記下位データビットをラッチする第２ラッチ回路と、
    前記第２プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含み、
    前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、
    前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、
    前記第１ラッチ回路は、一つのデータビットをラッチする第１ラッチと、
    プログラム動作の前に前記第１ラッチを初期化する手段と、
    前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット回路とを含み、
    前記第２ラッチ回路は、一つのデータビットをラッチする第２ラッチと、
    プログラム動作の前に前記第２ラッチを初期化する手段と、
    前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット回路とを含み、
    前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とするフラッシュメモリ装置。
  7. 前記可変電圧は、前記第２プログラム区間で[上位データビット、下位データビット]＝[１０]の状態を[上位データビット、下位データビット]＝[００]の状態にプログラムするビットライン電圧であることを特徴とする請求項６に記載のフラッシュメモリ装置。
  8. ２ビットの下位及び上位データビットを各々第１及び第２プログラム区間でメモリセルにプログラムする方法において、
    前記第１プログラム区間の間にワードラインには第１ワードライン電圧を供給し、ビットラインにはプログラムする下位データビットに従って第１ビットライン電圧を供給して、下位データビットをプログラムする第１プログラム工程と、
    前記第２プログラム区間の以前に前記プログラムされた下位データビットを読み出す読み出し工程と、
    前記第２プログラム区間の間に、ワードラインに第２ワードライン電圧を供給し、ビットラインにはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第２ビットライン電圧を供給して、上位データビットをプログラムする第２プログラム工程とを具備し、
    前記第１ビットライン電圧は、前記プログラムする下位データビットが‘１’である場合には電源電圧であり、前記プログラムする下位データビットが‘０’である場合には接地電圧であり、
    前記第２ビットライン電圧は、前記プログラムされた下位データビットが‘１’である場合には接地電圧であり、前記プログラムされた下位データビットが‘０’である場合には可変電圧であり、
    一つのデータビットをラッチする第１ラッチ工程と、プログラム動作の前に前記第１ラッチを初期化する工程と、前記第１プログラム区間の前に前記ビットラインの信号、第１ラッチ信号、第２ラッチ信号および第２ラッチの２つのノードの信号によって、第１ラッチを前記第２ラッチの２つのノードの状態によらずにプリセットする第１ラッチリセット工程とを含む第１ラッチ回路工程と、
    一つのデータビットをラッチする第２ラッチ工程と、プログラム動作の前に前記第２ラッチを初期化する工程と、前記第２プログラム区間の前に前記ビットラインの信号および第３ラッチ信号によって、前記ビットラインの信号の反転信号を前記第２ラッチにプリセットする第２ラッチリセット工程とを含む第２ラッチ回路工程を含み、
    前記第１ラッチリセット回路のプリセットは前記第１プログラム区間及び前記第２プログラム区間のデータローディング後であってダンピング動作前に行い、前記第２ラッチリセット回路のプリセットは前記第２プログラム区間におけるダンピング動作後に行う下位データビットの読み出しデータに応じて行うことを特徴とするプログラム方法。
  9. 前記第１及び第２プログラム区間の以前に、前記ビットラインをプリチャージする工程と、
    前記プログラムする下位及び上位データビットをローディングする工程と、
    前記プログラムする下位及び上位データビットをラッチする工程とをさらに具備することを特徴とする請求項８に記載のプログラム方法。
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