JPH11144479A - 不揮発性半導体多値メモリ装置 - Google Patents
不揮発性半導体多値メモリ装置Info
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- JPH11144479A JPH11144479A JP30718397A JP30718397A JPH11144479A JP H11144479 A JPH11144479 A JP H11144479A JP 30718397 A JP30718397 A JP 30718397A JP 30718397 A JP30718397 A JP 30718397A JP H11144479 A JPH11144479 A JP H11144479A
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Abstract
(57)【要約】
【課題】 比較的少ないバッファメモリ数で多値情報を
高速に書き込み可能とする。 【解決手段】 入力データ１を複数（Ｍ個）同時に書き
込み可能なメモリブロック４１〜４Ｎごとに、各メモリ
ブロックへの書き込みデータを保持するバッファメモリ
２１Ａ〜２ＮＭを、それぞれ同時書き込み数分（Ｍ個ず
つ）設けるとともに、各メモリブロックの書き込み所要
時間内に到達する入力データを各バッファメモリで十分
保持できる数分だけメモリブロックを設けて、入力デー
タを各バッファメモリ２１Ａ〜２ＮＭへ順次格納すると
ともに、各メモリブロックに対応するＭ個のバッファメ
モリへの入力データの格納が終了した時点で、これらバ
ッファメモリに保持されている書き込みデータのメモリ
ブロックへの書き込みを順次開始する。
高速に書き込み可能とする。 【解決手段】 入力データ１を複数（Ｍ個）同時に書き
込み可能なメモリブロック４１〜４Ｎごとに、各メモリ
ブロックへの書き込みデータを保持するバッファメモリ
２１Ａ〜２ＮＭを、それぞれ同時書き込み数分（Ｍ個ず
つ）設けるとともに、各メモリブロックの書き込み所要
時間内に到達する入力データを各バッファメモリで十分
保持できる数分だけメモリブロックを設けて、入力デー
タを各バッファメモリ２１Ａ〜２ＮＭへ順次格納すると
ともに、各メモリブロックに対応するＭ個のバッファメ
モリへの入力データの格納が終了した時点で、これらバ
ッファメモリに保持されている書き込みデータのメモリ
ブロックへの書き込みを順次開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体多
値メモリ装置に関し、特に多値情報を高速で書き込む不
揮発性半導体多値メモリ装置に関するものである。
値メモリ装置に関し、特に多値情報を高速で書き込む不
揮発性半導体多値メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、任意の情報量を多段階で表現し
た多値情報を半導体メモリ装置に記憶させる場合、これ
ら多値情報を２値情報に変換（２値化）した後に記憶さ
せる方法が考えられる。なお、多値情報の表現に用いる
段階数を増加させ、例えば任意の情報量の分解能まで増
加させた場合には、その情報量を連続的に表現するアナ
ログ情報と同等となることから、本発明でいう多値情報
には、アナログ情報も含まれるものとする。
た多値情報を半導体メモリ装置に記憶させる場合、これ
ら多値情報を２値情報に変換（２値化）した後に記憶さ
せる方法が考えられる。なお、多値情報の表現に用いる
段階数を増加させ、例えば任意の情報量の分解能まで増
加させた場合には、その情報量を連続的に表現するアナ
ログ情報と同等となることから、本発明でいう多値情報
には、アナログ情報も含まれるものとする。
【０００３】このような多値情報を２値情報に変換した
場合には桁数（ビット数）が増大するため、従来のよう
に、１セル当たりで１ビットの情報を記憶するメモリで
は、膨大な記憶容量が必要となる。また、記憶密度を上
げるために、情報を間引き（圧縮）して記憶する方法も
考えられる。
場合には桁数（ビット数）が増大するため、従来のよう
に、１セル当たりで１ビットの情報を記憶するメモリで
は、膨大な記憶容量が必要となる。また、記憶密度を上
げるために、情報を間引き（圧縮）して記憶する方法も
考えられる。
【０００４】しかし、これらの２値化や圧縮には、ある
程度の処理時間を要するため、画像データや音声データ
など多量の多値情報を高速で書き込み／読み出しを行う
場合には、あまり有効な方法ではない。特に、フラッシ
ュメモリなどの半導体不揮発性メモリセルに記憶させる
場合には、その書き込み速度自体も遅く、さらに高速書
き込みが難しくなる。
程度の処理時間を要するため、画像データや音声データ
など多量の多値情報を高速で書き込み／読み出しを行う
場合には、あまり有効な方法ではない。特に、フラッシ
ュメモリなどの半導体不揮発性メモリセルに記憶させる
場合には、その書き込み速度自体も遅く、さらに高速書
き込みが難しくなる。
【０００５】このような多値情報を高速で不揮発性半導
体メモリセルに記憶する不揮発性半導体多値メモリ装置
として、図１３に示すように、多値情報を記憶する多数
のメモリセルからなるメモリブロック１４０を用いると
ともに、その入力段に対となる多数のバッファメモリ１
２１Ａ〜１２ＪＢを設けた構成が考えられる。この場
合、制御部５０は、制御信号１１１Ａ〜１１ＪＢを出力
することにより、各バッファメモリ１２１Ａ〜１２ＪＢ
を制御する。
体メモリセルに記憶する不揮発性半導体多値メモリ装置
として、図１３に示すように、多値情報を記憶する多数
のメモリセルからなるメモリブロック１４０を用いると
ともに、その入力段に対となる多数のバッファメモリ１
２１Ａ〜１２ＪＢを設けた構成が考えられる。この場
合、制御部５０は、制御信号１１１Ａ〜１１ＪＢを出力
することにより、各バッファメモリ１２１Ａ〜１２ＪＢ
を制御する。
【０００６】バッファメモリ１２１Ａ（〜１２ＪＡ）と
バッファメモリ１２１Ｂ（〜１２ＪＢ）は対をなしてお
り、一方のバッファへの書き込み中に、他方のバッファ
に保持されているデータを読み出し可能な構成とする。
図１４に示すように、期間Ｔ1 では、高速で入力される
多値情報からなる入力データ１を、各期間Ｔ11〜Ｔ1Jで
サンプリングし、一方の各バッファメモリ１２１Ａ〜１
２ＪＡに順次格納する。
バッファメモリ１２１Ｂ（〜１２ＪＢ）は対をなしてお
り、一方のバッファへの書き込み中に、他方のバッファ
に保持されているデータを読み出し可能な構成とする。
図１４に示すように、期間Ｔ1 では、高速で入力される
多値情報からなる入力データ１を、各期間Ｔ11〜Ｔ1Jで
サンプリングし、一方の各バッファメモリ１２１Ａ〜１
２ＪＡに順次格納する。
【０００７】各バッファメモリ１２１Ａ〜１２ＪＡへの
格納が終了した時点、すなわち期間Ｔ2 開始時点におい
て、期間Ｔ1 で格納した入力データを各バッファメモリ
１２１Ａ〜１２ＪＡから書込データ１３１〜１３Ｊとし
て出力する。そして、アドレス２に基づいてローデコー
ダ５０により選択されたメモリブロック１４０内のＪ個
のメモリセルに対して書き込みを行う。
格納が終了した時点、すなわち期間Ｔ2 開始時点におい
て、期間Ｔ1 で格納した入力データを各バッファメモリ
１２１Ａ〜１２ＪＡから書込データ１３１〜１３Ｊとし
て出力する。そして、アドレス２に基づいてローデコー
ダ５０により選択されたメモリブロック１４０内のＪ個
のメモリセルに対して書き込みを行う。
【０００８】また期間Ｔ2 では、メモリブロック１４０
への書き込み動作と並行して、順次入力される入力デー
タ１を各期間Ｔ21〜Ｔ2Jでサンプリングし、他方の各バ
ッファメモリ１２１Ｂ〜１２ＪＢに順次格納する。メモ
リブロック１４０への書き込み動作が終了した時点、す
なわち期間Ｔ3 開始時点において、期間Ｔ2 で格納した
入力データを各バッファメモリ１２１Ｂ〜１２ＪＢから
書込データ１３１〜１３Ｊとして出力する。
への書き込み動作と並行して、順次入力される入力デー
タ１を各期間Ｔ21〜Ｔ2Jでサンプリングし、他方の各バ
ッファメモリ１２１Ｂ〜１２ＪＢに順次格納する。メモ
リブロック１４０への書き込み動作が終了した時点、す
なわち期間Ｔ3 開始時点において、期間Ｔ2 で格納した
入力データを各バッファメモリ１２１Ｂ〜１２ＪＢから
書込データ１３１〜１３Ｊとして出力する。
【０００９】そして、期間Ｔ3 で更新されたアドレス２
に基づきローデコーダ５０により新たに選択されたメモ
リブロック１４０内のＪ個のメモリセルに対して書き込
みを行う。また期間Ｔ3 では、メモリブロック１４０へ
の書き込み動作と並行して、順次入力される入力データ
１を各期間Ｔ31〜Ｔ3Jでサンプリングし、一方の各バッ
ファメモリ１２１Ａ〜１２ＪＡに順次格納する。
に基づきローデコーダ５０により新たに選択されたメモ
リブロック１４０内のＪ個のメモリセルに対して書き込
みを行う。また期間Ｔ3 では、メモリブロック１４０へ
の書き込み動作と並行して、順次入力される入力データ
１を各期間Ｔ31〜Ｔ3Jでサンプリングし、一方の各バッ
ファメモリ１２１Ａ〜１２ＪＡに順次格納する。
【００１０】このようにして、各期間Ｔ1 ，Ｔ2 ，…ご
とに、バッファメモリ１２１Ａ〜１２ＪＡとバッファメ
モリ１２１Ｂ〜１２ＪＢとで、入力データ１の格納とメ
モリブロック１４０への書き込みデータ１３１〜１３Ｊ
の出力とを、交互に行うことにより、メモリプロック１
４０への書き込み中に高速で入力される入力データ１を
失うことなく、メモリブロック１４０へ書き込むことが
可能となる。
とに、バッファメモリ１２１Ａ〜１２ＪＡとバッファメ
モリ１２１Ｂ〜１２ＪＢとで、入力データ１の格納とメ
モリブロック１４０への書き込みデータ１３１〜１３Ｊ
の出力とを、交互に行うことにより、メモリプロック１
４０への書き込み中に高速で入力される入力データ１を
失うことなく、メモリブロック１４０へ書き込むことが
可能となる。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の不揮発性半導体多値メモリ装置では、対をな
すバッファメモリを多数設けて、入力データ１の格納と
メモリブロック１４０への書き込みデータ１３１〜１３
Ｊの出力とを、交互に行うものとなっているため、メモ
リブロック１４０への書き込み中に到着する入力データ
をすべて格納できる分の２倍の数だけ、バッファメモリ
１２１Ａ〜１２ＪＢが必要となり、メモリ装置内におい
て、これらバッファおよびその周辺回路のチップ占有面
積が増大するという問題点があった。本発明はこのよう
な課題を解決するためのものであり、比較的少ないバッ
ファメモリ数で多値情報を高速に書き込み可能な不揮発
性半導体多値メモリ装置を提供することを目的としてい
る。
うな従来の不揮発性半導体多値メモリ装置では、対をな
すバッファメモリを多数設けて、入力データ１の格納と
メモリブロック１４０への書き込みデータ１３１〜１３
Ｊの出力とを、交互に行うものとなっているため、メモ
リブロック１４０への書き込み中に到着する入力データ
をすべて格納できる分の２倍の数だけ、バッファメモリ
１２１Ａ〜１２ＪＢが必要となり、メモリ装置内におい
て、これらバッファおよびその周辺回路のチップ占有面
積が増大するという問題点があった。本発明はこのよう
な課題を解決するためのものであり、比較的少ないバッ
ファメモリ数で多値情報を高速に書き込み可能な不揮発
性半導体多値メモリ装置を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、不揮発性半導体多値メモ
リ装置において、複数のメモリセルからなり、そのうち
選択されたＭ（Ｍは正整数）個のメモリセルに対して同
時に書き込み可能なＮ（Ｎは３以上の正整数）個のメモ
リブロックと、各メモリブロックに対応してＭ個ずつ設
けられ、各メモリブロックに書き込む書き込みデータを
一時的に保持するバッファメモリと、所定サンプリング
間隔ごとに入力データをサンプリングし、任意のメモリ
ブロックに対応するＭ個のバッファメモリに順次格納
し、これらＭ個のバッファメモリすべてへの格納が終了
した時点で、これらバッファメモリに格納されているＭ
個の入力データを書き込みデータとして対応するメモリ
ブロックに同時に書き込むとともに、この書き込みと並
列して後続の入力データを新たなメモリブロックに対応
するＭ個のバッファメモリに順次格納し、以降、メモリ
ブロックへの書き込みデータの書き込みと、バッファメ
モリへの入力データの格納とを並列して繰り返し実行す
る制御部とを備えるものである。
るために、請求項１の発明は、不揮発性半導体多値メモ
リ装置において、複数のメモリセルからなり、そのうち
選択されたＭ（Ｍは正整数）個のメモリセルに対して同
時に書き込み可能なＮ（Ｎは３以上の正整数）個のメモ
リブロックと、各メモリブロックに対応してＭ個ずつ設
けられ、各メモリブロックに書き込む書き込みデータを
一時的に保持するバッファメモリと、所定サンプリング
間隔ごとに入力データをサンプリングし、任意のメモリ
ブロックに対応するＭ個のバッファメモリに順次格納
し、これらＭ個のバッファメモリすべてへの格納が終了
した時点で、これらバッファメモリに格納されているＭ
個の入力データを書き込みデータとして対応するメモリ
ブロックに同時に書き込むとともに、この書き込みと並
列して後続の入力データを新たなメモリブロックに対応
するＭ個のバッファメモリに順次格納し、以降、メモリ
ブロックへの書き込みデータの書き込みと、バッファメ
モリへの入力データの格納とを並列して繰り返し実行す
る制御部とを備えるものである。
【００１３】したがって、外部から連続入力される入力
データが、所定サンプリング間隔ごとにサンプリングさ
れて、任意のメモリブロックに対応するＭ個のバッファ
メモリに順次格納され、これらＭ個のバッファメモリす
べてへの格納が終了した時点で、これらバッファメモリ
に格納されているＭ個の入力データが書き込みデータと
して対応するメモリブロックに同時に書き込まれるとと
もに、この書き込みと並列して後続の入力データが新た
なメモリブロックに対応するＭ個のバッファメモリに順
次格納され、以降、メモリブロックへの書き込みデータ
の書き込みと、バッファメモリへの入力データの格納と
が並列して繰り返し実行される。
データが、所定サンプリング間隔ごとにサンプリングさ
れて、任意のメモリブロックに対応するＭ個のバッファ
メモリに順次格納され、これらＭ個のバッファメモリす
べてへの格納が終了した時点で、これらバッファメモリ
に格納されているＭ個の入力データが書き込みデータと
して対応するメモリブロックに同時に書き込まれるとと
もに、この書き込みと並列して後続の入力データが新た
なメモリブロックに対応するＭ個のバッファメモリに順
次格納され、以降、メモリブロックへの書き込みデータ
の書き込みと、バッファメモリへの入力データの格納と
が並列して繰り返し実行される。
【００１４】また、請求項２の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、各メモリブロ
ックへの書き込み所要時間がｔW であって、かつ入力デ
ータをサンプリング周波数ｆS でサンプリングする場
合、Ｍ（Ｎ−１）≧ｆS ×ｔWを満たすＭ，Ｎだけ、Ｍ
個のバッファメモリをＮ個のメモリブロックごとに備え
るものである。また、請求項３の発明は、請求項２記載
の不揮発性半導体多値メモリ装置において、Ｍ×Ｎが最
も小さくなるＭ，Ｎだけ、Ｍ個のバッファメモリをＮ個
のメモリブロックごとに備えるものである。
不揮発性半導体多値メモリ装置において、各メモリブロ
ックへの書き込み所要時間がｔW であって、かつ入力デ
ータをサンプリング周波数ｆS でサンプリングする場
合、Ｍ（Ｎ−１）≧ｆS ×ｔWを満たすＭ，Ｎだけ、Ｍ
個のバッファメモリをＮ個のメモリブロックごとに備え
るものである。また、請求項３の発明は、請求項２記載
の不揮発性半導体多値メモリ装置において、Ｍ×Ｎが最
も小さくなるＭ，Ｎだけ、Ｍ個のバッファメモリをＮ個
のメモリブロックごとに備えるものである。
【００１５】また、請求項４の発明は、請求項２記載の
不揮発性半導体多値メモリ装置において、１つのメモリ
ブロックに対して１つだけバッファメモリを増やした場
合にチップ占有面積がａだけ増加し、１つのメモリブロ
ックを増やした場合にチップ占有面積がｂだけ増加する
場合、ｆS ×ｔW ×ｂ／ａの平方根より大きい最小の整
数で求められるＭ個のバッファメモリをＮ個のメモリブ
ロックごとに備えるものである。また、請求項５の発明
は、請求項１記載の不揮発性半導体多値メモリ装置にお
いて、メモリセルとして、所望電位を保持する容量素子
と、この容量素子に対して所望電位より高い書き込み電
圧で充電を行う書き込み手段と、充電中の容量素子の両
端電位を監視し、その両端電位が所望電位になった時点
で書き込み手段による充電を停止する書き込み停止手段
とを備えるものである。
不揮発性半導体多値メモリ装置において、１つのメモリ
ブロックに対して１つだけバッファメモリを増やした場
合にチップ占有面積がａだけ増加し、１つのメモリブロ
ックを増やした場合にチップ占有面積がｂだけ増加する
場合、ｆS ×ｔW ×ｂ／ａの平方根より大きい最小の整
数で求められるＭ個のバッファメモリをＮ個のメモリブ
ロックごとに備えるものである。また、請求項５の発明
は、請求項１記載の不揮発性半導体多値メモリ装置にお
いて、メモリセルとして、所望電位を保持する容量素子
と、この容量素子に対して所望電位より高い書き込み電
圧で充電を行う書き込み手段と、充電中の容量素子の両
端電位を監視し、その両端電位が所望電位になった時点
で書き込み手段による充電を停止する書き込み停止手段
とを備えるものである。
【００１６】また、請求項６の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、制御部とし
て、各バッファメモリごとに設けられ、所定サンプリン
グ周波数で前段出力を後段に出力するリング状に接続さ
れたラッチを備え、各ラッチの出力タイミングで入力デ
ータをサンプリングして対応するバッファメモリに格納
するようにしたものである。また、請求項７の発明は、
請求項１記載の不揮発性半導体多値メモリ装置におい
て、メモリブロックとして、多値情報を記憶する多数の
メモリセルと、所定アドレス信号に応じて出力される選
択信号を書き込み開始前に保持出力するラッチ回路と、
このラッチ回路から保持出力される選択信号により選択
されたＭ個のメモリセルに対して同時に書き込みを行う
Ｍ個の書き込み回路とを備えるものである。
不揮発性半導体多値メモリ装置において、制御部とし
て、各バッファメモリごとに設けられ、所定サンプリン
グ周波数で前段出力を後段に出力するリング状に接続さ
れたラッチを備え、各ラッチの出力タイミングで入力デ
ータをサンプリングして対応するバッファメモリに格納
するようにしたものである。また、請求項７の発明は、
請求項１記載の不揮発性半導体多値メモリ装置におい
て、メモリブロックとして、多値情報を記憶する多数の
メモリセルと、所定アドレス信号に応じて出力される選
択信号を書き込み開始前に保持出力するラッチ回路と、
このラッチ回路から保持出力される選択信号により選択
されたＭ個のメモリセルに対して同時に書き込みを行う
Ｍ個の書き込み回路とを備えるものである。
【００１７】また、請求項８の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、Ｋ（Ｋは正整
数）個ずつ並列して連続入力される入力データに対応し
て、各メモリブロックごとにＫ個のバッファメモリ群を
Ｍ個ずつ備え、制御部により、所定サンプリング間隔ご
とにＫ個の入力データを同時にサンプリングし、各メモ
リブロックに対応するＭ個のバッファメモリ群に順次Ｋ
個づづ同時に格納し、これらＭ個のバッファメモリ群す
べてへの格納が終了した時点で、これらバッファメモリ
群に格納されているＭ×Ｋ個の入力データを書き込みデ
ータとして対応するメモリブロックに同時に書き込むと
ともに、この書き込みと並列して後続の入力データを新
たなメモリブロックに対応するＭ個のバッファメモリ群
に順次格納し、以降、メモリブロックへの書き込みデー
タの書き込みと、バッファメモリ群への入力データの格
納とを並列して繰り返し実行するものである。
不揮発性半導体多値メモリ装置において、Ｋ（Ｋは正整
数）個ずつ並列して連続入力される入力データに対応し
て、各メモリブロックごとにＫ個のバッファメモリ群を
Ｍ個ずつ備え、制御部により、所定サンプリング間隔ご
とにＫ個の入力データを同時にサンプリングし、各メモ
リブロックに対応するＭ個のバッファメモリ群に順次Ｋ
個づづ同時に格納し、これらＭ個のバッファメモリ群す
べてへの格納が終了した時点で、これらバッファメモリ
群に格納されているＭ×Ｋ個の入力データを書き込みデ
ータとして対応するメモリブロックに同時に書き込むと
ともに、この書き込みと並列して後続の入力データを新
たなメモリブロックに対応するＭ個のバッファメモリ群
に順次格納し、以降、メモリブロックへの書き込みデー
タの書き込みと、バッファメモリ群への入力データの格
納とを並列して繰り返し実行するものである。
【００１８】また、請求項９の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、外部から入力
される複数の２値情報を、順次、多値情報に変換し、各
メモリブロックへ書き込む入力データとして出力するデ
ータ変換部を備えるものである。また、請求項１０の発
明は、請求項９記載の不揮発性半導体多値メモリ装置に
おいて、外部から連続入力される多値情報からなる入力
データと、データ変換部から出力される入力データとの
いずれかを切換選択し、各メモリブロックへ書き込む入
力データとして出力する信号切換部を備えるものであ
る。
不揮発性半導体多値メモリ装置において、外部から入力
される複数の２値情報を、順次、多値情報に変換し、各
メモリブロックへ書き込む入力データとして出力するデ
ータ変換部を備えるものである。また、請求項１０の発
明は、請求項９記載の不揮発性半導体多値メモリ装置に
おいて、外部から連続入力される多値情報からなる入力
データと、データ変換部から出力される入力データとの
いずれかを切換選択し、各メモリブロックへ書き込む入
力データとして出力する信号切換部を備えるものであ
る。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明による第１の実施の形態で
ある不揮発性半導体多値メモリ装置のブロック図であ
る。同図において、４１〜４ＮはそれぞれＭ（Ｍは正整
数）個の多値情報を同時に書き込み可能なメモリブロッ
クであり、全部でＮ（Ｎは３以上の正整数）個設けられ
ている。
して説明する。図１は本発明による第１の実施の形態で
ある不揮発性半導体多値メモリ装置のブロック図であ
る。同図において、４１〜４ＮはそれぞれＭ（Ｍは正整
数）個の多値情報を同時に書き込み可能なメモリブロッ
クであり、全部でＮ（Ｎは３以上の正整数）個設けられ
ている。
【００２０】２１Ａ〜２ＮＭは各メモリブロック４１〜
４ＮごとにＭ個ずつ、全部でＭ×Ｎ個設けられ、高速で
入力される多値情報からなる入力データ１を順次サンプ
リングし、それぞれ対応するメモリブロックへの書き込
みデータ３１Ａ〜３ＮＭを出力するバッファメモリであ
る。
４ＮごとにＭ個ずつ、全部でＭ×Ｎ個設けられ、高速で
入力される多値情報からなる入力データ１を順次サンプ
リングし、それぞれ対応するメモリブロックへの書き込
みデータ３１Ａ〜３ＮＭを出力するバッファメモリであ
る。
【００２１】１０は制御信号１１Ａ〜１ＮＭを出力する
ことにより、各バッファメモリ２１Ａ〜２ＮＭでのサン
プリング動作を制御するとともに、各メモリブロック４
１〜４Ｎへの書き込み動作を制御する制御部である。制
御部１０には、サンプリング期間に対応したクロック
（ＣＬＫ）信号３、動作開始設定（ＳＥＴ）信号４およ
び動作初期化（ＲＥＳＥＴ）信号５が入力されている。
ことにより、各バッファメモリ２１Ａ〜２ＮＭでのサン
プリング動作を制御するとともに、各メモリブロック４
１〜４Ｎへの書き込み動作を制御する制御部である。制
御部１０には、サンプリング期間に対応したクロック
（ＣＬＫ）信号３、動作開始設定（ＳＥＴ）信号４およ
び動作初期化（ＲＥＳＥＴ）信号５が入力されている。
【００２２】５０は外部から入力されるアドレス２に基
づいて、各メモリブロックのうち所定列のＭ個のメモリ
セルを選択する選択信号５１を出力するローデコーダで
ある。以下の説明において、アドレス２は、入力データ
１がＭ×Ｎ個分入力された時点で、順次更新されるもの
とする。
づいて、各メモリブロックのうち所定列のＭ個のメモリ
セルを選択する選択信号５１を出力するローデコーダで
ある。以下の説明において、アドレス２は、入力データ
１がＭ×Ｎ個分入力された時点で、順次更新されるもの
とする。
【００２３】次に、図２を参照して、第１の実施の形態
の動作について説明する。図２は本発明の第１の実施の
形態の動作を示すタイミングチャートであり、期間Ｔ
1 ，Ｔ2 ，…ＴN は、各メモリブロック４１〜４Ｎに対
応するバッファメモリ２１Ａ〜２１Ｍ，…２ＮＡ〜２Ｎ
Ｍへの入力データ格納期間を示している。まず、期間Ｔ
1 では、サンプリング期間Ｔ1A〜Ｔ1Mごとに、制御部１
０から制御信号１１Ａ〜１１Ｍが出力され、バッファメ
モリ２１Ａ〜２１Ｍにより入力データ１がサンプリング
されて格納され、それぞれ書き込みデータ３１Ａ〜３１
Ｍが保持出力される。
の動作について説明する。図２は本発明の第１の実施の
形態の動作を示すタイミングチャートであり、期間Ｔ
1 ，Ｔ2 ，…ＴN は、各メモリブロック４１〜４Ｎに対
応するバッファメモリ２１Ａ〜２１Ｍ，…２ＮＡ〜２Ｎ
Ｍへの入力データ格納期間を示している。まず、期間Ｔ
1 では、サンプリング期間Ｔ1A〜Ｔ1Mごとに、制御部１
０から制御信号１１Ａ〜１１Ｍが出力され、バッファメ
モリ２１Ａ〜２１Ｍにより入力データ１がサンプリング
されて格納され、それぞれ書き込みデータ３１Ａ〜３１
Ｍが保持出力される。
【００２４】図３は制御部の内部構成例を示すブロック
図であり、１００〜１０ＮＭは、各バッファメモリ２１
Ａ〜２ＭＮごとに設けられたラッチであり、それぞれカ
スケード接続されてリングカウンタを構成している。動
作開始設定信号４に入力があった場合、クロック信号３
ごとに各ラッチ１００Ａ〜１０ＮＭの出力Ｑすなわち制
御信号１１Ａ〜１ＮＭが順に出力される。最後のラッチ
１０ＮＭの出力Ｑすなわち制御信号１ＮＭは、最初のラ
ッチ１００Ａの入力Ｉｎに接続されており、制御信号１
ＮＭの出力終了後、制御信号１１Ａが出力される。
図であり、１００〜１０ＮＭは、各バッファメモリ２１
Ａ〜２ＭＮごとに設けられたラッチであり、それぞれカ
スケード接続されてリングカウンタを構成している。動
作開始設定信号４に入力があった場合、クロック信号３
ごとに各ラッチ１００Ａ〜１０ＮＭの出力Ｑすなわち制
御信号１１Ａ〜１ＮＭが順に出力される。最後のラッチ
１０ＮＭの出力Ｑすなわち制御信号１ＮＭは、最初のラ
ッチ１００Ａの入力Ｉｎに接続されており、制御信号１
ＮＭの出力終了後、制御信号１１Ａが出力される。
【００２５】なお、初期設定信号５の入力に応じて、各
ラッチ１００Ａ〜１０ＮＭの出力Ｑすなわち制御信号１
１Ａ〜１ＮＭがリセットされる。動作開始設定信号４お
よび最後のラッチ１０ＮＭの出力（制御信号１ＮＭ）
は、ＯＲゲート１０１に入力されており、これら信号の
論理和出力が、選択信号５１の取り込みを制御する制御
信号１０Ｍとして、最初のメモリブロック４１に供給さ
れる。
ラッチ１００Ａ〜１０ＮＭの出力Ｑすなわち制御信号１
１Ａ〜１ＮＭがリセットされる。動作開始設定信号４お
よび最後のラッチ１０ＮＭの出力（制御信号１ＮＭ）
は、ＯＲゲート１０１に入力されており、これら信号の
論理和出力が、選択信号５１の取り込みを制御する制御
信号１０Ｍとして、最初のメモリブロック４１に供給さ
れる。
【００２６】また、図４はバッファメモリの内部構成例
を示すブロック図であり、２０２は多値情報からなる入
力データ１（電圧値）を保持する容量素子、２０３は容
量素子２０２の保持内容を書き込みデータ３１Ａとして
出力するバッファ、２０１は制御信号１１Ａの出力に応
じてオン／オフ動作し、入力データ１を容量素子２０１
へ供給するスイッチ（ＦＥＴ）である。なお、ここでは
バッファメモリ２１Ａについて説明したが、各バッファ
メモリ２１Ａ〜２ＮＭは図４と同一構成をなしている。
を示すブロック図であり、２０２は多値情報からなる入
力データ１（電圧値）を保持する容量素子、２０３は容
量素子２０２の保持内容を書き込みデータ３１Ａとして
出力するバッファ、２０１は制御信号１１Ａの出力に応
じてオン／オフ動作し、入力データ１を容量素子２０１
へ供給するスイッチ（ＦＥＴ）である。なお、ここでは
バッファメモリ２１Ａについて説明したが、各バッファ
メモリ２１Ａ〜２ＮＭは図４と同一構成をなしている。
【００２７】このようにして、制御部１０からの各制御
信号１１Ａ〜１１Ｍに基づいて、メモリブロック４１に
対応する各バッファメモリ２１でのサンプリング動作が
行われる。続く期間Ｔ2 では、メモリブロック４１に対
応する各バッファメモリ２１Ａ〜２１Ｍでのサンプリン
グ動作が終了したことから、メモリブロック４１への書
き込みが開始される。
信号１１Ａ〜１１Ｍに基づいて、メモリブロック４１に
対応する各バッファメモリ２１でのサンプリング動作が
行われる。続く期間Ｔ2 では、メモリブロック４１に対
応する各バッファメモリ２１Ａ〜２１Ｍでのサンプリン
グ動作が終了したことから、メモリブロック４１への書
き込みが開始される。
【００２８】図５はメモリブロックの内部構成例を示す
ブロック図であり、各メモリブロック４１〜４Ｎで同一
構成をなしている。メモリブロック４１を例にした場
合、４０１は制御信号１１Ｍに基づいて、書き込みデー
タ３１Ａ〜３１Ｍを一括して書き込む書き込み回路であ
る。
ブロック図であり、各メモリブロック４１〜４Ｎで同一
構成をなしている。メモリブロック４１を例にした場
合、４０１は制御信号１１Ｍに基づいて、書き込みデー
タ３１Ａ〜３１Ｍを一括して書き込む書き込み回路であ
る。
【００２９】また、４０３はローデコーダ５０からの選
択信号５１を制御信号１０Ｍの後端により取り込んでラ
ッチ出力するラッチ回路、４０２はマトリクス状に配置
された多値情報を記憶するメモリセルである。この場
合、メモリセル４０２は、ラッチ回路４０３からの選択
信号５２のうちのいずれかが有効（アクティブ）となっ
た場合、メモリブロックでの同時書き込み数Ｍ個だけ選
択され、書き込み回路４０１により多値情報が書き込ま
れる。
択信号５１を制御信号１０Ｍの後端により取り込んでラ
ッチ出力するラッチ回路、４０２はマトリクス状に配置
された多値情報を記憶するメモリセルである。この場
合、メモリセル４０２は、ラッチ回路４０３からの選択
信号５２のうちのいずれかが有効（アクティブ）となっ
た場合、メモリブロックでの同時書き込み数Ｍ個だけ選
択され、書き込み回路４０１により多値情報が書き込ま
れる。
【００３０】図６はラッチ回路の内部構成例を示すブロ
ック図であり、各メモリブロック４１〜４Ｎで同一構成
をなしている。メモリブロック４１を例にした場合、４
０４は各選択信号５１ごとに設けられたラッチであり、
制御信号１０Ｍの後端に同期して、選択信号５１を取り
込み、選択信号５２として保持出力する。なお、動作初
期化信号５に応じて、各ラッチ４０４が初期化される。
ック図であり、各メモリブロック４１〜４Ｎで同一構成
をなしている。メモリブロック４１を例にした場合、４
０４は各選択信号５１ごとに設けられたラッチであり、
制御信号１０Ｍの後端に同期して、選択信号５１を取り
込み、選択信号５２として保持出力する。なお、動作初
期化信号５に応じて、各ラッチ４０４が初期化される。
【００３１】したがって、メモリブロック４１では、メ
モリブロック４１に対応する各バッファメモリ２１Ａ〜
２１Ｍのうち、最後にサンプリングするバッファメモリ
２１Ｍへの制御信号１１Ｍの後端に基づいて、書き込み
動作を開始する。また、期間Ｔ2 では、メモリブロック
４１での書き込み動作と並行して、サンプリング期間Ｔ
2A〜Ｔ2Mごとに、制御部１０から制御信号１２Ａ〜１２
Ｍが出力され、バッファメモリ２２Ａ〜２２Ｍにより入
力データ１がサンプリングされて格納され、それぞれ書
き込みデータ３２Ａ〜３２Ｍが保持出力される。
モリブロック４１に対応する各バッファメモリ２１Ａ〜
２１Ｍのうち、最後にサンプリングするバッファメモリ
２１Ｍへの制御信号１１Ｍの後端に基づいて、書き込み
動作を開始する。また、期間Ｔ2 では、メモリブロック
４１での書き込み動作と並行して、サンプリング期間Ｔ
2A〜Ｔ2Mごとに、制御部１０から制御信号１２Ａ〜１２
Ｍが出力され、バッファメモリ２２Ａ〜２２Ｍにより入
力データ１がサンプリングされて格納され、それぞれ書
き込みデータ３２Ａ〜３２Ｍが保持出力される。
【００３２】また、書き込み対象となるメモリセルを選
択する選択信号５１は、メモリブロック４１に対応する
各バッファメモリ２１Ａ〜２１Ｍへの入力データ１の格
納が終了した時点、すなわち制御信号１１Ｍの後端に基
づいて、次段のメモリブロック４２へ選択信号５２とし
て取り込まれる。これと同様にして、以降の各メモリブ
ロック４２〜４Ｎまで、各メモリブロックに対応するバ
ッファメモリへの入力データ格納終了に同期して、順に
選択信号５２〜５Ｎが転送される。
択する選択信号５１は、メモリブロック４１に対応する
各バッファメモリ２１Ａ〜２１Ｍへの入力データ１の格
納が終了した時点、すなわち制御信号１１Ｍの後端に基
づいて、次段のメモリブロック４２へ選択信号５２とし
て取り込まれる。これと同様にして、以降の各メモリブ
ロック４２〜４Ｎまで、各メモリブロックに対応するバ
ッファメモリへの入力データ格納終了に同期して、順に
選択信号５２〜５Ｎが転送される。
【００３３】このようにして、各期間Ｔ1 〜ＴN では、
高速で入力される入力データ１がクロック信号３に同期
して、各メモリブロックごとに各バッファメモリ２１Ａ
〜２ＮＭでサンプリングされるとともに、対応するバッ
ファメモリへの入力データ格納が終了したメモリブロッ
クに対して、これらバッファメモリに保持されている書
き込みデータの書き込みが開始される。
高速で入力される入力データ１がクロック信号３に同期
して、各メモリブロックごとに各バッファメモリ２１Ａ
〜２ＮＭでサンプリングされるとともに、対応するバッ
ファメモリへの入力データ格納が終了したメモリブロッ
クに対して、これらバッファメモリに保持されている書
き込みデータの書き込みが開始される。
【００３４】また、期間ＴN では、メモリブロック４Ｎ
に対応するバッファメモリ２ＮＡ〜２ＮＭへの入力デー
タ１の格納と、メモリブロック４１〜４Ｎ−１への書き
込みとが並列して実施されるものとなる。ここで、メモ
リブロック４１への書き込み動作が終了するまでに、入
力される入力データ１を保持するのに十分な数だけバッ
ファメモリ２１Ａ〜２ＮＭが設けられているため、期間
ＴN の終了時点では、メモリブロック４１への書き込み
が終了しており、以降、前述した期間Ｔ1 〜ＴN が繰り
返され、新たなアドレスに対応するメモリセルに入力デ
ータ１が順次書き込まれる。
に対応するバッファメモリ２ＮＡ〜２ＮＭへの入力デー
タ１の格納と、メモリブロック４１〜４Ｎ−１への書き
込みとが並列して実施されるものとなる。ここで、メモ
リブロック４１への書き込み動作が終了するまでに、入
力される入力データ１を保持するのに十分な数だけバッ
ファメモリ２１Ａ〜２ＮＭが設けられているため、期間
ＴN の終了時点では、メモリブロック４１への書き込み
が終了しており、以降、前述した期間Ｔ1 〜ＴN が繰り
返され、新たなアドレスに対応するメモリセルに入力デ
ータ１が順次書き込まれる。
【００３５】このように、本発明は、多値情報からなる
入力データ１を複数（Ｍ個）同時に書き込み可能なメモ
リブロック４１〜４Ｎごとに、各メモリブロックへの書
き込みデータを保持するバッファメモリ２１Ａ〜２ＮＭ
を、それぞれ同時書き込み数分（Ｍ個ずつ）設けるとと
もに、各メモリブロックの書き込み所要時間内に到達す
る入力データを各バッファメモリで十分保持できる数分
だけメモリブロックを設けたものである。
入力データ１を複数（Ｍ個）同時に書き込み可能なメモ
リブロック４１〜４Ｎごとに、各メモリブロックへの書
き込みデータを保持するバッファメモリ２１Ａ〜２ＮＭ
を、それぞれ同時書き込み数分（Ｍ個ずつ）設けるとと
もに、各メモリブロックの書き込み所要時間内に到達す
る入力データを各バッファメモリで十分保持できる数分
だけメモリブロックを設けたものである。
【００３６】そして、高速で入力される入力データを各
バッファメモリ２１Ａ〜２ＮＭへ順次格納するととも
に、各メモリブロックに対応するＭ個のバッファメモリ
への入力データの格納が終了した時点で、これらバッフ
ァメモリに保持されている書き込みデータのメモリブロ
ックへの書き込みを開始するようにしたものである。
バッファメモリ２１Ａ〜２ＮＭへ順次格納するととも
に、各メモリブロックに対応するＭ個のバッファメモリ
への入力データの格納が終了した時点で、これらバッフ
ァメモリに保持されている書き込みデータのメモリブロ
ックへの書き込みを開始するようにしたものである。
【００３７】したがって、従来のように、対となるバッ
ファメモリを多数設けて、入力データの格納とメモリブ
ロックへの書き込みデータの出力とを、各バッファメモ
リで交互に行うものとし、メモリブロックへの書き込み
中に到着する入力データをすべて格納できる分の２倍の
数だけ、バッファメモリを設けるものと比較して、バッ
ファメモリ数を大幅に削減できる。
ファメモリを多数設けて、入力データの格納とメモリブ
ロックへの書き込みデータの出力とを、各バッファメモ
リで交互に行うものとし、メモリブロックへの書き込み
中に到着する入力データをすべて格納できる分の２倍の
数だけ、バッファメモリを設けるものと比較して、バッ
ファメモリ数を大幅に削減できる。
【００３８】例えば、入力データのサンプリング周波数
をｆS 、メモリブロックへの書き込み所要時間をｔW と
すると、従来の構成によれば、少なくともバッファメモ
リ数Ｂは、それぞれ対を構成することから、 Ｂ’＝２×ｆS ×ｔW となる。
をｆS 、メモリブロックへの書き込み所要時間をｔW と
すると、従来の構成によれば、少なくともバッファメモ
リ数Ｂは、それぞれ対を構成することから、 Ｂ’＝２×ｆS ×ｔW となる。
【００３９】ここで、画素数６４０×４８０（ＶＧＡ）
の画像データを１０００ｍｓ程度で記憶させる場合、各
画素をサンプリングするサンプリング周波数ｆS は、 ｆS ＝（６４０×４８０）／１０００ｍｓ ≒３０７．２ＫＨｚ となる。
の画像データを１０００ｍｓ程度で記憶させる場合、各
画素をサンプリングするサンプリング周波数ｆS は、 ｆS ＝（６４０×４８０）／１０００ｍｓ ≒３０７．２ＫＨｚ となる。
【００４０】したがって、不揮発性半導体多値メモリ装
置の書き込み所要時間ｔW を１００μｓとした場合、従
来の構成によれば、実際のバッファおよびその周辺回路
の数は、 Ｂ’＝２×ｆS ×ｔW ＝２×３０７．２ＫＨｚ×１００μｓ ≒６２個 必要となる。
置の書き込み所要時間ｔW を１００μｓとした場合、従
来の構成によれば、実際のバッファおよびその周辺回路
の数は、 Ｂ’＝２×ｆS ×ｔW ＝２×３０７．２ＫＨｚ×１００μｓ ≒６２個 必要となる。
【００４１】これに対して、本発明では、少なくとも書
き込み所要時間ｔW の間に到達する入力データを保持す
る分だけバッファメモリが必要となり、メモリブロック
数をＮ、各メモリブロックに対応して設けるバッファメ
モリ数をＮとすると、数１に示す条件を満たす必要があ
る。
き込み所要時間ｔW の間に到達する入力データを保持す
る分だけバッファメモリが必要となり、メモリブロック
数をＮ、各メモリブロックに対応して設けるバッファメ
モリ数をＮとすると、数１に示す条件を満たす必要があ
る。
【００４２】
【数１】
【００４３】ここで、前述の書き込み所要時間ｔW ＝１
００μｓ，サンプリング周波数ｆS＝３０７．２ＫＨｚ
を適用した場合、 Ｍ（Ｎ−１）≧ｆS ×ｔW ≒３０．７２ となり、Ｍ（Ｎ−１）がｆS ×ｔW 以上であって、かつ
Ｍ（Ｎ−１）の値が最小となる整数Ｍ，Ｎの組み合わせ
は、図７のように示される。
００μｓ，サンプリング周波数ｆS＝３０７．２ＫＨｚ
を適用した場合、 Ｍ（Ｎ−１）≧ｆS ×ｔW ≒３０．７２ となり、Ｍ（Ｎ−１）がｆS ×ｔW 以上であって、かつ
Ｍ（Ｎ−１）の値が最小となる整数Ｍ，Ｎの組み合わせ
は、図７のように示される。
【００４４】この場合、Ｎ＝２のとき、全バッファメモ
リ数Ｂ＝Ｍ×Ｎは、従来構成の全バッファメモリ数と同
数となり、Ｎ≧３の場合には、従来構成より小さくな
り、Ｍ＝１のとき全バッファメモリ数が最小となる。例
えば、図７の例では、メモリブロック数Ｎを５個とした
場合、１メモリブロック当たりのバッファメモリ数Ｍは
８個で済み、全バッファメモリ数Ｂは、 Ｂ＝Ｍ×Ｎ＝４０個 となる。
リ数Ｂ＝Ｍ×Ｎは、従来構成の全バッファメモリ数と同
数となり、Ｎ≧３の場合には、従来構成より小さくな
り、Ｍ＝１のとき全バッファメモリ数が最小となる。例
えば、図７の例では、メモリブロック数Ｎを５個とした
場合、１メモリブロック当たりのバッファメモリ数Ｍは
８個で済み、全バッファメモリ数Ｂは、 Ｂ＝Ｍ×Ｎ＝４０個 となる。
【００４５】したがって、本発明の構成によれば、従来
構成以下のバッファメモリ数で実現することができ、１
メモリブロック当たりのバッファメモリ数Ｍとメモリブ
ロック数Ｎとして適当な値を選択することにより、全バ
ッファメモリ数を大幅に削減できる。特に、Ｍ，Ｎの値
として、Ｍ（Ｎ−１）がｆS ×ｔW 以上であって、かつ
Ｍ×Ｎの値が最小となる整数Ｍ，Ｎの組み合わせを選択
することにより、従来構成と比較して、全バッファメモ
リ数を大幅に削減できる。
構成以下のバッファメモリ数で実現することができ、１
メモリブロック当たりのバッファメモリ数Ｍとメモリブ
ロック数Ｎとして適当な値を選択することにより、全バ
ッファメモリ数を大幅に削減できる。特に、Ｍ，Ｎの値
として、Ｍ（Ｎ−１）がｆS ×ｔW 以上であって、かつ
Ｍ×Ｎの値が最小となる整数Ｍ，Ｎの組み合わせを選択
することにより、従来構成と比較して、全バッファメモ
リ数を大幅に削減できる。
【００４６】図８はメモリブロック数およびバッファメ
モリ数によるチップ占有面積の変化を示す説明図であ
る。前述の説明（図７参照）では、１メモリブロック当
たりのバッファメモリ数Ｍとメモリブロック数Ｎとして
適当な値を選択することにより、全バッファメモリ数を
大幅に削減できる。
モリ数によるチップ占有面積の変化を示す説明図であ
る。前述の説明（図７参照）では、１メモリブロック当
たりのバッファメモリ数Ｍとメモリブロック数Ｎとして
適当な値を選択することにより、全バッファメモリ数を
大幅に削減できる。
【００４７】ここで、１バッファメモリの占有面積をａ
とし、１メモリブロック当たりに必要な周辺回路の占有
面積をｂとした場合、１メモリブロック当たりのバッフ
ァメモリ数Ｍとメモリブロック数Ｎとにより変動するチ
ップ占有面積Ａ（Ｍ，Ｎ）は、数２のように表すことが
でき、さらにＮをＭで置き換えた場合、チップ占有面積
Ａ（Ｍ）は数３のように表すことができる。
とし、１メモリブロック当たりに必要な周辺回路の占有
面積をｂとした場合、１メモリブロック当たりのバッフ
ァメモリ数Ｍとメモリブロック数Ｎとにより変動するチ
ップ占有面積Ａ（Ｍ，Ｎ）は、数２のように表すことが
でき、さらにＮをＭで置き換えた場合、チップ占有面積
Ａ（Ｍ）は数３のように表すことができる。
【００４８】
【数２】
【００４９】
【数３】
【００５０】したがって、チップ占有面積Ａ（Ｍ）を最
小とするには、図８に示すように、傾きＡ’（Ｍ）がゼ
ロとなるＭを選択すればよく、数４により求められる。
これにより、図７で選択されたＭ，Ｎの組み合わせのう
ち、最もチップ占有面積の小さい組み合わせを選択で
き、不揮発性半導体多値メモリ装置の小型化を実現でき
る。
小とするには、図８に示すように、傾きＡ’（Ｍ）がゼ
ロとなるＭを選択すればよく、数４により求められる。
これにより、図７で選択されたＭ，Ｎの組み合わせのう
ち、最もチップ占有面積の小さい組み合わせを選択で
き、不揮発性半導体多値メモリ装置の小型化を実現でき
る。
【００５１】
【数４】
【００５２】なお、以上の説明において、メモリブロッ
ク内のメモリセルについては、多値情報を記憶できるメ
モリセルであれば、各種構成のメモリセルを用いること
ができ、Ｆ−Ｎ法やホットエレクトロン注入法などを利
用したメモリセルを用いることができる。特に、書き込
み動作中に容量素子への書き込み電圧を常時監視し、所
望の電圧値に到達した時点で、書き込み電圧の印加を遮
断して書き込み動作を停止する手段を有するメモリセル
構成を用いることにより、さらに高速で多値情報を記憶
することが可能となる（例えば、特開平７−２１２０８
４号公報，特開平８−１９５０９１号公報，あるいは国
際公開番号ＷＯ９６／３０９４８の公報など参照）。
ク内のメモリセルについては、多値情報を記憶できるメ
モリセルであれば、各種構成のメモリセルを用いること
ができ、Ｆ−Ｎ法やホットエレクトロン注入法などを利
用したメモリセルを用いることができる。特に、書き込
み動作中に容量素子への書き込み電圧を常時監視し、所
望の電圧値に到達した時点で、書き込み電圧の印加を遮
断して書き込み動作を停止する手段を有するメモリセル
構成を用いることにより、さらに高速で多値情報を記憶
することが可能となる（例えば、特開平７−２１２０８
４号公報，特開平８−１９５０９１号公報，あるいは国
際公開番号ＷＯ９６／３０９４８の公報など参照）。
【００５３】また、以上の説明において、制御部１０、
バッファメモリ２１Ａ〜２ＮＭ、メモリブロック４１〜
４Ｎ、さらにはラッチ回路４０３の構成について、図３
〜６を用いて説明したが、これら構成に限定されるもの
ではなく、他の構成により、同等な機能を実現してもよ
い。また、以上の説明において、入力データ１を書き込
むアドレス値を入力データ１に同期して外部から更新入
力する場合を例に説明したが、装置内部で自動的に更新
するようにしてもよい。
バッファメモリ２１Ａ〜２ＮＭ、メモリブロック４１〜
４Ｎ、さらにはラッチ回路４０３の構成について、図３
〜６を用いて説明したが、これら構成に限定されるもの
ではなく、他の構成により、同等な機能を実現してもよ
い。また、以上の説明において、入力データ１を書き込
むアドレス値を入力データ１に同期して外部から更新入
力する場合を例に説明したが、装置内部で自動的に更新
するようにしてもよい。
【００５４】図９はラッチ回路の他の内部構成例を示す
ブロック図であり、ローデコーダ５０からの選択信号５
１を入力とするメモリブロック４１に適用され、他のメ
モリブロック４２〜４Ｎについては、前述と同様であ
る。同図では、前述のラッチ回路（図６参照）と比較し
て、各ラッチ４０４の入力Ｉｎ前段にＯＲゲート４０５
が設けられている点が異なる。
ブロック図であり、ローデコーダ５０からの選択信号５
１を入力とするメモリブロック４１に適用され、他のメ
モリブロック４２〜４Ｎについては、前述と同様であ
る。同図では、前述のラッチ回路（図６参照）と比較し
て、各ラッチ４０４の入力Ｉｎ前段にＯＲゲート４０５
が設けられている点が異なる。
【００５５】特に、このＯＲゲート４０５は、最下位桁
を除いたすべてのラッチ４０４の入力段に設けられてい
る。各ＯＲゲート４０５には、ローデコーダ５０からの
選択信号５１と、その桁より１桁下位のラッチ４０４の
出力Ｑが入力されている。
を除いたすべてのラッチ４０４の入力段に設けられてい
る。各ＯＲゲート４０５には、ローデコーダ５０からの
選択信号５１と、その桁より１桁下位のラッチ４０４の
出力Ｑが入力されている。
【００５６】この場合、動作初期化信号５の入力に応じ
て、各ラッチ４０４の出力Ｑがリセットされ、選択信号
５１がＯＲゲート４０５を介して、各ラッチ４０４の入
力Ｉｎにセットされる。また、前述の制御信号１０Ｍを
クロックとして、各ラッチ４０４の出力Ｑが最上位桁側
に向かって順にシフトする。
て、各ラッチ４０４の出力Ｑがリセットされ、選択信号
５１がＯＲゲート４０５を介して、各ラッチ４０４の入
力Ｉｎにセットされる。また、前述の制御信号１０Ｍを
クロックとして、各ラッチ４０４の出力Ｑが最上位桁側
に向かって順にシフトする。
【００５７】したがって、外部から所望の書き込み開始
アドレスを示すアドレス信号２を入力するとともに、動
作設定信号５を入力することにより、ローデコーダ５０
から書き込み開始アドレスを示す選択信号５１が出力さ
れて、各ラッチ４０４に入力され、以後、制御信号１０
Ｍが変化するごとに、次のアドレスを示す選択信号５２
が自動的に出力される。これにより、入力データ１に同
期してアドレス信号２を変化させる必要がなくなり、外
部の回路構成を簡略化できる。
アドレスを示すアドレス信号２を入力するとともに、動
作設定信号５を入力することにより、ローデコーダ５０
から書き込み開始アドレスを示す選択信号５１が出力さ
れて、各ラッチ４０４に入力され、以後、制御信号１０
Ｍが変化するごとに、次のアドレスを示す選択信号５２
が自動的に出力される。これにより、入力データ１に同
期してアドレス信号２を変化させる必要がなくなり、外
部の回路構成を簡略化できる。
【００５８】次に、図１０を参照して、本発明の第２の
実施の形態について説明する。図１０は本発明の第２の
実施の形態による不揮発性半導体多値メモリ装置を示す
ブロック図であり、前述（図１）と同じまたは同等部分
には同一符号を付してある。ここでは、多値情報からな
る入力データ１が並列して複数入力される場合について
説明する。
実施の形態について説明する。図１０は本発明の第２の
実施の形態による不揮発性半導体多値メモリ装置を示す
ブロック図であり、前述（図１）と同じまたは同等部分
には同一符号を付してある。ここでは、多値情報からな
る入力データ１が並列して複数入力される場合について
説明する。
【００５９】第２の実施の形態では、図１０に示すよう
に、各入力データ１ごとに並列的にバッファメモリを設
けて、各制御信号１１Ａ〜１ＮＭに基づき、各バッファ
メモリで一括してサンプリングするようにしたものであ
る。例えば、入力データ１がＫ本並列して入力される場
合、図１のバッファメモリ（バッファメモリ群）２１Ａ
に対応して、Ｋ個のバッファメモリが各入力データ１ご
とに設けられている。
に、各入力データ１ごとに並列的にバッファメモリを設
けて、各制御信号１１Ａ〜１ＮＭに基づき、各バッファ
メモリで一括してサンプリングするようにしたものであ
る。例えば、入力データ１がＫ本並列して入力される場
合、図１のバッファメモリ（バッファメモリ群）２１Ａ
に対応して、Ｋ個のバッファメモリが各入力データ１ご
とに設けられている。
【００６０】これらＫ個のバッファメモリには、制御信
号１１Ａが並列して入力されており、各バッファメモリ
で一括してサンプリングされる。したがって、メモリブ
ロック４１では、制御信号１１Ｍの後端に同期して、Ｍ
×Ｋ個の書き込みデータ３１Ａ〜３１Ｍが、同時に書き
込まれることになり、これが、前述した図２と同様のタ
イミングで、各バッファメモリへの格納と各メモリブロ
ックへの書き込みとが並列して実行される。
号１１Ａが並列して入力されており、各バッファメモリ
で一括してサンプリングされる。したがって、メモリブ
ロック４１では、制御信号１１Ｍの後端に同期して、Ｍ
×Ｋ個の書き込みデータ３１Ａ〜３１Ｍが、同時に書き
込まれることになり、これが、前述した図２と同様のタ
イミングで、各バッファメモリへの格納と各メモリブロ
ックへの書き込みとが並列して実行される。
【００６１】また、前述した１メモリブロック当たりの
バッファメモリ数Ｍとメモリブロック数Ｎとの条件を示
す数１、チップ占有面積Ａ（Ｍ）を示す数３、およびチ
ップ占有面積が最小となるバッファメモリ数Ｍを示す数
４については、これら数式内のＭをＭ×Ｋで置換するこ
とにより、それぞれ前述と同様にして最適なＭ，Ｎを選
択できる。
バッファメモリ数Ｍとメモリブロック数Ｎとの条件を示
す数１、チップ占有面積Ａ（Ｍ）を示す数３、およびチ
ップ占有面積が最小となるバッファメモリ数Ｍを示す数
４については、これら数式内のＭをＭ×Ｋで置換するこ
とにより、それぞれ前述と同様にして最適なＭ，Ｎを選
択できる。
【００６２】このように、並列入力される入力データ１
に対応して、並列的にバッファメモリを設け、同一タイ
ミングで各入力データをサンプリングするようにしたの
で、入力データが並列入力される場合でも、前述と同様
に、高速入力される入力データを、比較的少ないバッフ
ァメモリ数で記憶できる。
に対応して、並列的にバッファメモリを設け、同一タイ
ミングで各入力データをサンプリングするようにしたの
で、入力データが並列入力される場合でも、前述と同様
に、高速入力される入力データを、比較的少ないバッフ
ァメモリ数で記憶できる。
【００６３】次に、図１１を参照して、本発明の第３の
実施の形態について説明する。図１１は本発明の第３の
実施の形態による不揮発性半導体多値メモリ装置を示す
ブロック図であり、前述（図１）と同じまたは同等部分
には同一符号を付してある。ここでは、２値情報からな
る入力データを記憶する場合について説明する。
実施の形態について説明する。図１１は本発明の第３の
実施の形態による不揮発性半導体多値メモリ装置を示す
ブロック図であり、前述（図１）と同じまたは同等部分
には同一符号を付してある。ここでは、２値情報からな
る入力データを記憶する場合について説明する。
【００６４】第３の実施の形態では、図１１に示すよう
に、外部から入力される並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを多値情報１Ａ’に変換するＤ−Ａ変換部９
を設けて、この多値情報１Ａ’をメモリブロック４１〜
４Ｎに順次記憶するようにしたものである。これによ
り、前述の第１の実施の形態と同様に、並列複数ビット
の２値情報を高速で書き込むことができる。
に、外部から入力される並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを多値情報１Ａ’に変換するＤ−Ａ変換部９
を設けて、この多値情報１Ａ’をメモリブロック４１〜
４Ｎに順次記憶するようにしたものである。これによ
り、前述の第１の実施の形態と同様に、並列複数ビット
の２値情報を高速で書き込むことができる。
【００６５】また、Ｄ−Ａ変換器９から出力される多値
情報１Ａ’と外部から入力される多値情報１Ａとのいず
れかを選択し、入力データとして出力する信号切換部８
を設けてもよい。図１２は信号切換部の内部構成例を示
すブロック図であり、８０１は制御信号１Ｂによりオン
して外部からの多値情報１Ａを入力データ１として出力
するスイッチ（ＦＥＴ）である。
情報１Ａ’と外部から入力される多値情報１Ａとのいず
れかを選択し、入力データとして出力する信号切換部８
を設けてもよい。図１２は信号切換部の内部構成例を示
すブロック図であり、８０１は制御信号１Ｂによりオン
して外部からの多値情報１Ａを入力データ１として出力
するスイッチ（ＦＥＴ）である。
【００６６】一方、８０２はインバータ８０３の出力す
なわち制御信号１Ｂの反転論理によりオンしてＤ−Ａ変
換部９からの多値情報１Ａ’を入力データ１として出力
するスイッチ（ＦＥＴ）である。これにより、Ｄ−Ａ変
換器９から出力される多値情報１Ａ’と外部から入力さ
れる多値情報１Ａとのいずれかが、外部からの切換信号
１Ｂにより選択され、メモリブロック４１〜４Ｎに記憶
される。
なわち制御信号１Ｂの反転論理によりオンしてＤ−Ａ変
換部９からの多値情報１Ａ’を入力データ１として出力
するスイッチ（ＦＥＴ）である。これにより、Ｄ−Ａ変
換器９から出力される多値情報１Ａ’と外部から入力さ
れる多値情報１Ａとのいずれかが、外部からの切換信号
１Ｂにより選択され、メモリブロック４１〜４Ｎに記憶
される。
【００６７】したがって、切換信号１Ｂを制御すること
により、多値情報１Ａと並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを混在させて記憶できる。特に、画像情報で
は、各画素の色や階調を示す多値情報と、２値情報から
なる制御情報とが混在しており、前述のように、信号切
換部８を設けることにより、２値情報部分だけを分離す
ることなく、１つの画像情報すべてを同一の記憶装置に
効率よく記録できる。
により、多値情報１Ａと並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを混在させて記憶できる。特に、画像情報で
は、各画素の色や階調を示す多値情報と、２値情報から
なる制御情報とが混在しており、前述のように、信号切
換部８を設けることにより、２値情報部分だけを分離す
ることなく、１つの画像情報すべてを同一の記憶装置に
効率よく記録できる。
【００６８】なお、第３の実施の形態では、２値情報を
多値情報に変換した後に、各メモリブロックに書き込む
ようにした場合について説明したが、２値情報を多値情
報と見なして、直接メモリブロックに書き込むようにし
てもよい。この場合、２値情報の「Ｈｉｇｈ」レベルお
よび「Ｌｏｗ」レベルを示す電圧値が多値情報として見
なされて書き込まれる。
多値情報に変換した後に、各メモリブロックに書き込む
ようにした場合について説明したが、２値情報を多値情
報と見なして、直接メモリブロックに書き込むようにし
てもよい。この場合、２値情報の「Ｈｉｇｈ」レベルお
よび「Ｌｏｗ」レベルを示す電圧値が多値情報として見
なされて書き込まれる。
【００６９】また、２値情報が複数ビット並列して入力
される場合には、前述の第２の実施の形態（図１０参
照）を応用して、各入力データに並列複数ビットの２値
情報を並列して入力すればよい。これにより、Ｄ−Ａ変
換部９を用いることなく、並列複数ビットの２値情報を
書き込むことができる。
される場合には、前述の第２の実施の形態（図１０参
照）を応用して、各入力データに並列複数ビットの２値
情報を並列して入力すればよい。これにより、Ｄ−Ａ変
換部９を用いることなく、並列複数ビットの２値情報を
書き込むことができる。
【００７０】
【発明の効果】以上説明したように、本発明は、Ｎ（Ｎ
は３以上の正整数）個のメモリブロックに対応してＭ
（Ｍは正整数）個ずつ設けられ、各メモリブロックに書
き込む書き込みデータを一時的に保持するバッファメモ
リとを設けて、所定間隔ごとにサンプリングした入力デ
ータを任意のメモリブロックに対応するＭ個のバッファ
メモリに順次格納し、これらＭ個のバッファメモリすべ
てへの格納が終了した時点で、これらバッファメモリ内
のＭ個の入力データを対応するメモリブロックに同時に
書き込むとともに、この書き込みと並列して後続の入力
データを新たなメモリブロックに対応するＭ個のバッフ
ァメモリに順次格納し、以降、メモリブロックへの書き
込みデータの書き込みと、メモリバッファへの入力デー
タの格納とを並列して繰り返し実行するようにしたもの
である。したがって、従来のように、対となるバッファ
メモリを多数設けて、入力データの格納とメモリブロッ
クへの書き込みデータの出力とを、各バッファメモリで
交互に行うものとし、メモリブロックへの書き込み中に
到着する入力データをすべて格納できる分の２倍の数だ
け、バッファメモリを設けるものと比較して、適切な
Ｍ，Ｎを選択することにより、バッファメモリ数を大幅
に削減できる。
は３以上の正整数）個のメモリブロックに対応してＭ
（Ｍは正整数）個ずつ設けられ、各メモリブロックに書
き込む書き込みデータを一時的に保持するバッファメモ
リとを設けて、所定間隔ごとにサンプリングした入力デ
ータを任意のメモリブロックに対応するＭ個のバッファ
メモリに順次格納し、これらＭ個のバッファメモリすべ
てへの格納が終了した時点で、これらバッファメモリ内
のＭ個の入力データを対応するメモリブロックに同時に
書き込むとともに、この書き込みと並列して後続の入力
データを新たなメモリブロックに対応するＭ個のバッフ
ァメモリに順次格納し、以降、メモリブロックへの書き
込みデータの書き込みと、メモリバッファへの入力デー
タの格納とを並列して繰り返し実行するようにしたもの
である。したがって、従来のように、対となるバッファ
メモリを多数設けて、入力データの格納とメモリブロッ
クへの書き込みデータの出力とを、各バッファメモリで
交互に行うものとし、メモリブロックへの書き込み中に
到着する入力データをすべて格納できる分の２倍の数だ
け、バッファメモリを設けるものと比較して、適切な
Ｍ，Ｎを選択することにより、バッファメモリ数を大幅
に削減できる。
【００７１】また、各メモリブロックへの書き込み所要
時間がｔW であって、かつ入力データをサンプリング周
波数ｆS でサンプリングする場合、Ｍ（Ｎ−１）≧ｆS
×ｔW を満たすＭ，Ｎだけ、Ｍ個のバッファメモリをＮ
個のメモリブロックごとに設け、さらには、Ｍ×Ｎが最
も小さくなるＭ，Ｎだけ、Ｍ個のバッファメモリをＮ個
のメモリブロックごとに設けるようにしたので、所定の
条件下で最適なバッファメモリ数Ｍおよびメモリブロッ
ク数Ｎを選択できる。
時間がｔW であって、かつ入力データをサンプリング周
波数ｆS でサンプリングする場合、Ｍ（Ｎ−１）≧ｆS
×ｔW を満たすＭ，Ｎだけ、Ｍ個のバッファメモリをＮ
個のメモリブロックごとに設け、さらには、Ｍ×Ｎが最
も小さくなるＭ，Ｎだけ、Ｍ個のバッファメモリをＮ個
のメモリブロックごとに設けるようにしたので、所定の
条件下で最適なバッファメモリ数Ｍおよびメモリブロッ
ク数Ｎを選択できる。
【００７２】また、１つのメモリブロックに対して１つ
だけバッファメモリを増やした場合にチップ占有面積が
ａだけ増加し、１つのメモリブロックを増やした場合に
チップ占有面積がｂだけ増加する場合、ｆS ×ｔW ×ｂ
／ａの平方根より大きい最小の整数で求められるＭ個の
バッファメモリをＮ個のメモリブロックごとに設けるよ
うにしたので、所定の条件下で最小のチップ占有面積と
なるバッファメモリ数Ｍおよびメモリブロック数Ｎを選
択できる。
だけバッファメモリを増やした場合にチップ占有面積が
ａだけ増加し、１つのメモリブロックを増やした場合に
チップ占有面積がｂだけ増加する場合、ｆS ×ｔW ×ｂ
／ａの平方根より大きい最小の整数で求められるＭ個の
バッファメモリをＮ個のメモリブロックごとに設けるよ
うにしたので、所定の条件下で最小のチップ占有面積と
なるバッファメモリ数Ｍおよびメモリブロック数Ｎを選
択できる。
【００７３】また、メモリセルとして、所望電位を保持
する容量素子と、この容量素子に対して所望電位より高
い書き込み電圧で充電を行う書き込み手段と、充電中の
容量素子の両端電位を監視し、その両端電位が所望電位
になった時点で書き込み手段による充電を停止する書き
込み停止手段とを備えるものを用いたので、所望電位よ
り低い書き込み電位を用いた容量素子への充電と、その
容量素子の両端電位のモニタとを繰り返し実施するメモ
リセルと比較して、書き込み所要時間を大幅に短縮で
き、その分、必要となるバッファメモリ数を削減でき
る。
する容量素子と、この容量素子に対して所望電位より高
い書き込み電圧で充電を行う書き込み手段と、充電中の
容量素子の両端電位を監視し、その両端電位が所望電位
になった時点で書き込み手段による充電を停止する書き
込み停止手段とを備えるものを用いたので、所望電位よ
り低い書き込み電位を用いた容量素子への充電と、その
容量素子の両端電位のモニタとを繰り返し実施するメモ
リセルと比較して、書き込み所要時間を大幅に短縮で
き、その分、必要となるバッファメモリ数を削減でき
る。
【００７４】また、制御部として、各バッファメモリご
とに設けられ、所定サンプリング周波数で前段出力を後
段に出力するリング状に接続されたラッチを備え、各ラ
ッチの出力タイミングで入力データをサンプリングして
対応するバッファメモリに格納するようにしたものであ
る。また、メモリブロックとして、多値情報を記憶する
多数のメモリセルと、所定アドレス信号に応じて出力さ
れる選択信号を書き込み開始前に保持出力するラッチ回
路と、このラッチ回路から保持出力される選択信号によ
り選択されたＭ個のメモリセルに対して同時に書き込み
を行うＭ個の書き込み回路とを備えるものである。した
がって、簡単な回路構成により各部を実現できる。
とに設けられ、所定サンプリング周波数で前段出力を後
段に出力するリング状に接続されたラッチを備え、各ラ
ッチの出力タイミングで入力データをサンプリングして
対応するバッファメモリに格納するようにしたものであ
る。また、メモリブロックとして、多値情報を記憶する
多数のメモリセルと、所定アドレス信号に応じて出力さ
れる選択信号を書き込み開始前に保持出力するラッチ回
路と、このラッチ回路から保持出力される選択信号によ
り選択されたＭ個のメモリセルに対して同時に書き込み
を行うＭ個の書き込み回路とを備えるものである。した
がって、簡単な回路構成により各部を実現できる。
【００７５】また、各メモリブロックごとにＫ（Ｋは正
整数）個のバッファメモリ群をＭ個ずつ備え、所定サン
プリング間隔ごとに同時にサンプリングしたＫ個の並列
入力データを、各メモリブロックに対応するＭ個のバッ
ファメモリ群に順次Ｋ個づづ同時に格納し、これらＭ個
のバッファメモリ群すべてへの格納が終了した時点で、
これらバッファメモリ群に格納されているＭ×Ｋ個の入
力データを書き込みデータとして対応するメモリブロッ
クに同時に書き込むとともに、この書き込みと並列して
後続の入力データを新たなメモリブロックに対応するＭ
個のバッファメモリ群に順次格納し、以降、メモリブロ
ックへの書き込みデータの書き込みと、バッファメモリ
群への入力データの格納とを並列して繰り返し実行する
ようにしたので、入力データが複数並列して入力される
場合であっても、比較的少ないバッファメモリで、多値
情報を高速に書き込みできる。
整数）個のバッファメモリ群をＭ個ずつ備え、所定サン
プリング間隔ごとに同時にサンプリングしたＫ個の並列
入力データを、各メモリブロックに対応するＭ個のバッ
ファメモリ群に順次Ｋ個づづ同時に格納し、これらＭ個
のバッファメモリ群すべてへの格納が終了した時点で、
これらバッファメモリ群に格納されているＭ×Ｋ個の入
力データを書き込みデータとして対応するメモリブロッ
クに同時に書き込むとともに、この書き込みと並列して
後続の入力データを新たなメモリブロックに対応するＭ
個のバッファメモリ群に順次格納し、以降、メモリブロ
ックへの書き込みデータの書き込みと、バッファメモリ
群への入力データの格納とを並列して繰り返し実行する
ようにしたので、入力データが複数並列して入力される
場合であっても、比較的少ないバッファメモリで、多値
情報を高速に書き込みできる。
【００７６】また、データ変換部を設けて、外部から入
力される複数の２値情報を、順次、多値情報に変換し、
各メモリブロックへ書き込む入力データとして出力する
ようにしたので、複数並列入力される２値情報を比較的
少ない数のメモリセルで記憶できる。また、信号切換部
を設けて、外部から連続入力される多値情報からなる入
力データと、データ変換部から出力される入力データと
のいずれかを切換選択し、各メモリブロックへ書き込む
入力データとして出力するようにしたので、多値情報と
２値情報とが混在するようなデータ、例えば画像データ
などを同一記憶媒体に記憶することができる。
力される複数の２値情報を、順次、多値情報に変換し、
各メモリブロックへ書き込む入力データとして出力する
ようにしたので、複数並列入力される２値情報を比較的
少ない数のメモリセルで記憶できる。また、信号切換部
を設けて、外部から連続入力される多値情報からなる入
力データと、データ変換部から出力される入力データと
のいずれかを切換選択し、各メモリブロックへ書き込む
入力データとして出力するようにしたので、多値情報と
２値情報とが混在するようなデータ、例えば画像データ
などを同一記憶媒体に記憶することができる。
【図１】 本発明の第１の実施の形態による不揮発性半
導体多値メモリ装置を示すブロック図である。
導体多値メモリ装置を示すブロック図である。
【図２】 本発明の第１の実施の形態の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】 制御部の内部構成例を示すブロック図であ
る。
る。
【図４】 バッファメモリの内部構成例を示すブロック
図である。
図である。
【図５】 メモリブロックの内部構成例を示すブロック
図である。
図である。
【図６】 ラッチ回路の内部構成例を示すブロック図で
ある。
ある。
【図７】 メモリブロック数とバッファメモリ数との関
係を示す説明図である。
係を示す説明図である。
【図８】 チップ占有面積の変化を示す説明図である。
【図９】 ラッチ回路の他の内部構成例を示すブロック
図である。
図である。
【図１０】 本発明の第２の実施の形態による不揮発性
半導体多値メモリ装置を示すブロック図である。
半導体多値メモリ装置を示すブロック図である。
【図１１】 本発明の第３の実施の形態による不揮発性
半導体多値メモリ装置を示すブロック図であ
半導体多値メモリ装置を示すブロック図であ
【図１２】 信号切換部の内部構成例を示すブロック図
である。
である。
【図１３】 従来の不揮発性半導体多値メモリ装置例を
示すブロック図である。
示すブロック図である。
【図１４】 従来の不揮発性半導体多値メモリ装置の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
１，１Ａ…入力データ（多値情報）、１ＤＡ〜１ＤＨ…
入力データ（並列２値データ）、１Ａ’…多値情報、１
Ｂ…切換信号、１０…制御部、１０Ｍ，１１Ａ〜１ＮＭ
…制御信号、１００Ａ〜１０ＮＭ…ラッチ、１０１…Ｏ
Ｒゲート、２…アドレス信号、２１Ａ〜２ＮＭ…バッフ
ァメモリ、２０１…スイッチ、２０２…容量素子、２０
３…バッファ、３…クロック信号（ＣＬＫ）、３１Ａ〜
３ＮＭ…書き込みデータ、４…動作開始設定信号（ＳＥ
Ｔ）、４１〜４Ｎ…メモリブロック、４０１…書き込み
回路、４０２…メモリセル、４０３…ラッチ回路、４０
４…ラッチ、４０５…ＯＲゲート、５…動作初期化信号
（ＲＥＳＥＴ）、５０…ローデコーダ、５１〜５Ｎ…選
択信号、８…信号切換部、８０１，８０２…スイッチ、
８０３…インバータ。
入力データ（並列２値データ）、１Ａ’…多値情報、１
Ｂ…切換信号、１０…制御部、１０Ｍ，１１Ａ〜１ＮＭ
…制御信号、１００Ａ〜１０ＮＭ…ラッチ、１０１…Ｏ
Ｒゲート、２…アドレス信号、２１Ａ〜２ＮＭ…バッフ
ァメモリ、２０１…スイッチ、２０２…容量素子、２０
３…バッファ、３…クロック信号（ＣＬＫ）、３１Ａ〜
３ＮＭ…書き込みデータ、４…動作開始設定信号（ＳＥ
Ｔ）、４１〜４Ｎ…メモリブロック、４０１…書き込み
回路、４０２…メモリセル、４０３…ラッチ回路、４０
４…ラッチ、４０５…ＯＲゲート、５…動作初期化信号
（ＲＥＳＥＴ）、５０…ローデコーダ、５１〜５Ｎ…選
択信号、８…信号切換部、８０１，８０２…スイッチ、
８０３…インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 文孝 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内 (72)発明者 北川 崇二 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内 (72)発明者 笹井 俊博 京都府宇治市宇治妙薬173−１
Claims (10)
- 【請求項１】 多値情報を記憶するメモリセルであっ
て、かつ比較的長い書き込み所要時間を必要とする多数
のメモリセルを有し、外部から連続入力される多値情報
からなる入力データをサンプリングして順次記憶する不
揮発性半導体多値メモリ装置において、 複数のメモリセルからなり、そのうち選択されたＭ（Ｍ
は正整数）個のメモリセルに対して同時に書き込み可能
なＮ（Ｎは３以上の正整数）個のメモリブロックと、 各メモリブロックに対応してＭ個ずつ設けられ、各メモ
リブロックに書き込む書き込みデータを一時的に保持す
るバッファメモリと、 所定サンプリング間隔ごとに入力データをサンプリング
し、任意のメモリブロックに対応するＭ個のバッファメ
モリに順次格納し、これらＭ個のバッファメモリすべて
への格納が終了した時点で、これらバッファメモリに格
納されているＭ個の入力データを書き込みデータとして
対応するメモリブロックに同時に書き込むとともに、こ
の書き込みと並列して後続の入力データを新たなメモリ
ブロックに対応するＭ個のバッファメモリに順次格納
し、以降、メモリブロックへの書き込みデータの書き込
みと、バッファメモリへの入力データの格納とを並列し
て繰り返し実行する制御部とを備えることを特徴とする
不揮発性半導体多値メモリ装置。 - 【請求項２】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 各メモリブロックへの書き込み所要時間がｔW であっ
て、かつ入力データをサンプリング周波数ｆS でサンプ
リングする場合、Ｍ（Ｎ−１）≧ｆS ×ｔW を満たす
Ｍ，Ｎだけ、Ｍ個のバッファメモリをＮ個のメモリブロ
ックごとに備えることを特徴とする不揮発性半導体多値
メモリ装置。 - 【請求項３】 請求項２記載の不揮発性半導体多値メモ
リ装置において、 Ｍ×Ｎが最も小さくなるＭ，Ｎだけ、Ｍ個のバッファメ
モリをＮ個のメモリブロックごとに備えることを特徴と
する不揮発性半導体多値メモリ装置。 - 【請求項４】 請求項２記載の不揮発性半導体多値メモ
リ装置において、 １つのメモリブロックに対して１つだけバッファメモリ
を増やした場合にチップ占有面積がａだけ増加し、１つ
のメモリブロックを増やした場合にチップ占有面積がｂ
だけ増加する場合、ｆS ×ｔW ×ｂ／ａの平方根より大
きい最小の整数で求められるＭ個のバッファメモリをＮ
個のメモリブロックごとに備えることを特徴とする不揮
発性半導体多値メモリ装置。 - 【請求項５】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 メモリセルは、 所望電位を保持する容量素子と、 この容量素子に対して所望電位より高い書き込み電圧で
充電を行う書き込み手段と、 充電中の容量素子の両端電位を監視し、その両端電位が
所望電位になった時点で書き込み手段による充電を停止
する書き込み停止手段とを備えることを特徴とする不揮
発性半導体多値メモリ装置。 - 【請求項６】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 制御部は、 各バッファメモリごとに設けられ、所定サンプリング周
波数で前段出力を後段に出力するリング状に接続された
ラッチを備え、各ラッチの出力タイミングで入力データ
をサンプリングして対応するバッファメモリに格納する
ことを特徴とする不揮発性半導体多値メモリ装置。 - 【請求項７】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 メモリブロックは、 多値情報を記憶する多数のメモリセルと、 所定アドレス信号に応じて出力される選択信号を書き込
み開始前に保持出力するラッチ回路と、 このラッチ回路から保持出力される選択信号により選択
されたＭ個のメモリセルに対して同時に書き込みを行う
Ｍ個の書き込み回路とを備えることを特徴とする不揮発
性半導体多値メモリ装置。 - 【請求項８】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 Ｋ（Ｋは正整数）個ずつ並列して連続入力される入力デ
ータに対応して、各メモリブロックごとにＫ個のバッフ
ァメモリ群をＭ個ずつ備え、 制御部は、 所定サンプリング間隔ごとにＫ個の入力データを同時に
サンプリングし、各メモリブロックに対応するＭ個のバ
ッファメモリ群に順次Ｋ個づづ同時に格納し、これらＭ
個のバッファメモリ群すべてへの格納が終了した時点
で、これらバッファメモリ群に格納されているＭ×Ｋ個
の入力データを書き込みデータとして対応するメモリブ
ロックに同時に書き込むとともに、この書き込みと並列
して後続の入力データを新たなメモリブロックに対応す
るＭ個のバッファメモリ群に順次格納し、以降、メモリ
ブロックへの書き込みデータの書き込みと、バッファメ
モリ群への入力データの格納とを並列して繰り返し実行
することを特徴とする不揮発性半導体多値メモリ装置。 - 【請求項９】 請求項１記載の不揮発性半導体多値メモ
リ装置において、 外部から入力される複数の２値情報を順次多値情報に変
換し、各メモリブロックへ書き込む入力データとして出
力するデータ変換部を備えることを特徴とする不揮発性
半導体多値メモリ装置。 - 【請求項１０】 請求項９記載の不揮発性半導体多値メ
モリ装置において、 外部から連続入力される多値情報からなる入力データ
と、データ変換部から出力される入力データとのいずれ
かを切換選択し、各メモリブロックへ書き込む入力デー
タとして出力する信号切換部を備えることを特徴とする
不揮発性半導体多値メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30718397A JPH11144479A (ja) | 1997-11-10 | 1997-11-10 | 不揮発性半導体多値メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30718397A JPH11144479A (ja) | 1997-11-10 | 1997-11-10 | 不揮発性半導体多値メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144479A true JPH11144479A (ja) | 1999-05-28 |
Family
ID=17966046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30718397A Pending JPH11144479A (ja) | 1997-11-10 | 1997-11-10 | 不揮発性半導体多値メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11144479A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215918A (ja) * | 2004-01-29 | 2005-08-11 | Tdk Corp | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 |
| KR100778082B1 (ko) | 2006-05-18 | 2007-11-21 | 삼성전자주식회사 | 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드 |
| US7684238B2 (en) | 2006-08-24 | 2010-03-23 | Samsung Electronics Co., Ltd. | Methods of programming multi-bit flash memory devices and related devices |
| US7876613B2 (en) | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
| JP2011192385A (ja) * | 2005-03-10 | 2011-09-29 | Hynix Semiconductor Inc | マルチプレーン型フラッシュメモリのプログラム動作および読出し動作の制御方法 |
| JP2012128918A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Ltd | 半導体記憶装置、およびメモリモジュール |
| KR101348171B1 (ko) * | 2007-07-30 | 2014-01-07 | 삼성전자주식회사 | 단일 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드 |
-
1997
- 1997-11-10 JP JP30718397A patent/JPH11144479A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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