JPH09134313A

JPH09134313A - メモリ装置

Info

Publication number: JPH09134313A
Application number: JP29252495A
Authority: JP
Inventors: Michitaka Kubota; 通孝窪田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1997-05-20

Abstract

(57)【要約】【課題】用途に応じて信頼性の程度を選択可能とす
る。【解決手段】「大容量・通常の信頼性」のモードの場
合は、３つのセルアレイ１ａ，１ｂ，１ｃの総容量をメ
モリ容量とし、各セルアレイ１ａ，１ｂ，１ｃに対して
順にデータの書込み／読出しを行うことによって１つの
データに対して１つのメモリ単位を割り当てる一方、
「小容量・高信頼性」のモードの場合は、セルアレイ１
ａ，１ｂ，１ｃに対して同一のデータの書込み／読出し
を行うことによって１つのデータに対して３つのメモリ
単位を割り当てるとともに、バッファ回路１４の出力バ
ッファ部１６内の多数決回路を用いて３つのメモリ単位
で多数決を採ることによって誤り訂正機能を持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き換え
が可能なメモリ装置に関し、特に、光ディスク、光磁気
（ＭＯ）ディスク、ミニディスク（ＭＤ）、ハードディ
スク（ＨＤ）等の外部メモリ装置や、ＥＥＰＲＯＭ、フ
ラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ等の半導体メモリ
装置に関する。

【０００２】

【従来の技術】データ書き換え可能なメモリ装置は、現
代の情報化社会を支えるのにはなくてはならないもので
ある。このデータ書き換え可能なメモリ装置に求められ
る性能としては、用途によって異なるが、一般的に言っ
て高速、大容量、高信頼性、低価格等が挙げられる。し
かしながら、これらの性能は必ずしも同時に満たされる
訳ではない。例えば、磁気テープは大容量のメモリ装置
の１つではあるが、データにランダムにアクセスできな
いので、高速性が必須な用途には使用することができな
い。

【０００３】

【発明が解決しようとする課題】ところで、信頼性に関
しては、それぞれのメモリ装置で信頼性の確保の手法が
異なるものの、基本的に、用途によって信頼性の程度を
変えることができないのが現状である。すなわち、ある
用途では信頼性が一番重要なので、他の機能を犠牲にし
てでも信頼性を確保するが、それ以外の用途では信頼性
は普通で他の機能を犠牲にすることがないようにすると
いうような、フレキシブルな使い方ができない。

【０００４】そのような使い方の一例として、８ｍｍＶ
ＴＲにおけるＳＰモードとＬＰモードがある。すなわ
ち、ＳＰモードでは録画時間は短いが、画質はＬＰモー
ドに比べて優れている。この場合は、画質を重視して録
画時間を犠牲にしている訳である。

【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、用途に応じて信頼性
の程度を選択することが可能なメモリ装置を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明では、データの書
き換えが可能なメモリ装置において、データの多重度を
切り換え、誤り訂正の度合い又はデータの信頼度を変更
可能な多重度切換手段を備えた構成となっている。

【０００７】上記構成のメモリ装置において、メモリ容
量を切り換えたり、多値メモリにおいて多値度を切り換
えることによってデータの多重度を切り換える。特に、
メモリ容量を切り換える場合において、メモリ容量を小
さくしたときはデータ演算を行うことで誤り訂正の度合
いが変わる。多値メモリにおいては、多値度を切り換え
ることでデータの信頼度が変わる。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【０００９】図１は、例えばＥＥＰＲＯＭに適用された
本発明の第１の実施形態を示す構成図である。この第１
の実施形態では、メモリ容量を例えば３等分し、１つの
データに対して３つのメモリ単位を割り当てる構成を採
っている。すなわち、図１において、全く同じ構成の３
個のセルアレイ１ａ，１ｂ，１ｃを用いることでメモリ
容量を３等分している。セルアレイ１ａ，１ｂ，１ｃの
各々には、複数個のメモリセル２がマトリクス状に配列
されている。これらのセルアレイ１ａ，１ｂ，１ｃで
は、ワードラインを共有しているが、ビットラインにつ
いてはそれぞれ独立に所有している。そして、セルアレ
イ１ａ，１ｂ，１ｃの各々に対応して、ビット線を選択
するＹセレクタ３ａ，３ｂ，３ｃが設けられている。

【００１０】アドレス信号Ａｏ〜Ａｎは、ロウ（行）と
カラム（列）の選択信号に同期して時分割的に入力し、
それぞれロウアドレスバッファ４およびカラムアドレス
バッファ５にラッチされる。このラッチデータはロウデ
コーダ６でデコードされる。そして、ロウデコーダ６の
出力信号は、高電圧レベル変換回路８で高電圧のレベル
にレベル変換された後、ワード線を選択駆動することに
よってメモリセル２をアクセスする。一方、アドレスバ
ッファ５でラッチされたデータはカラムデコーダ７でデ
コードされる。カラムデコーダ７の出力信号は、高電圧
レベル変換回路９で高電圧のレベルにレベル変換された
後、Ｙセレクタ３ａ，３ｂ，３ｃに与えられる。Ｙセレ
クタ３ａ，３ｂ，３ｃは、与えられたアドレス情報に基
づいてビット線を選択する。

【００１１】Ｙセレクタ３ａ，３ｂ，３ｃの各々に対し
て、センスアンプ・書込回路群１０ａ，１０ｂ，１０ｃ
がそれぞれ設けられている。これらのセンスアンプ・書
込回路群１０ａ，１０ｂ，１０ｃにおいて、センスアン
プ１１および書込回路１２は各ビット線に対応して１個
ずつ設けられている。そして、センスアンプ１１および
書込回路１２の各々は、スイッチ群１３ａ，１３ｂ，１
３ｃを介してバッファ回路１４に接続されている。

【００１２】スイッチ群１３ａ，１３ｂ，１３ｃは、制
御回路１７によって以下のようにオン（閉）／オフ
（開）制御される。すなわち、セルアレイ１ａ，１ｂ，
１ｃを１つのメモリ容量として使用する場合には、先ず
スイッチ群１３ａの全スイッチがオン、スイッチ群１３
ｂ，１３ｃの全スイッチがオフ状態となり、セルアレイ
１ａに対するデータの書込み／読出しが完了したら、次
にスイッチ群１３ｂの全スイッチがオン、スイッチ群１
３ａ，１３ｃの全スイッチがオフ状態となり、セルアレ
イ１ｂに対するデータの書込み／読出しが完了したら、
次にスイッチ群１３ｃの全スイッチがオン、スイッチ群
１３ａ，１３ｂの全スイッチがオフ状態となるように順
に開閉制御される。また、１つのデータに３つのメモリ
単位を割り当てる場合には、スイッチ群１３ａ，１３
ｂ，１３ｃの全スイッチがオン状態に維持される。

【００１３】バッファ回路１４には、入力バッファ部１
５と出力バッファ部１６との組み合わせが８組ある。各
入力バッファ部１５はセンスアンプ・書込回路群１０
ａ，１０ｂ，１０ｃに対して入力データ信号を伝送す
る。また、各出力バッファ部１６は、制御回路１７によ
って出力形態が次のように切り換えられる。すなわち、
セルアレイ１ａ，１ｂ，１ｃを１つのメモリ容量として
使用する場合には、センスアンプ・書込回路群１０ａ，
１０ｂ，１０ｃの各センスアンプ１１から順に伝送され
る出力データ信号をそのままデータとして出力する。

【００１４】また、セルアレイ１ａ，１ｂ，１ｃを１つ
のメモリ容量として使用する場合には、センスアンプ・
書込回路群１０ａの１つのセンスアンプからの出力デー
タ信号と、センスアンプ・書込回路群１０ｂの上記１つ
のセンスアンプに対応するセンスアンプからの出力デー
タ信号と、センスアンプ・書込回路群１０ｃの上記１つ
のセンスアンプに対応するセンスアンプからの出力デー
タ信号とを受けてそれらの多数決をとり、その結果をデ
ータとして出力する。この多数決をとる多数決回路の具
体的な構成およびその作用については、後で詳細に説明
する。

【００１５】制御回路１７は、チップイネーブル信号、
出力イネーブル信号およびライトイネーブル信号に基づ
いてＥＥＰＲＯＭ全体の制御を行うとともに、外部から
与えられる信頼性切換え信号に基づいて上述したように
スイッチ群１３ａ，１３ｂ，１３ｃの開閉制御およびバ
ッファ回路１４の出力形態の切換え制御を行う。タイマ
１８は、書込みの開始および終了のタイミング制御を行
う。クロックジェネレータ（ＣＧ）１９は、タイマ１８
からの信号に応じてクロックを発生する。このクロック
ジェネレータ１９から発生されたクロックパルスは昇圧
回路２０で昇圧され、プログラム電圧Ｖｐｐとしてセン
スアンプ／書込回路群１０ａ，１０ｂ，１０ｃおよび高
電圧レベル変換回路８，９に供給される。２１は高電圧
制御回路である。

【００１６】次に、バッファ回路１４の各出力バッファ
部に内蔵されている先述した多数決回路について説明す
る。図２に、多数決回路の具体的な回路構成の一例を示
す。この多数決回路は、信号Ａと信号Ｂとを２入力とす
る排他的論理和回路２２と、この排他的論理和回路２２
の出力信号と信号Ｃとを２入力とする第１の論理積回路
２３と、信号Ａと信号Ｂとを２入力とする第２の論理積
回路２４と、第１，第２の論理積回路２３，２４の各出
力信号を２入力とする論理和回路２５とから構成されて
いる。この多数決回路に対して、センスアンプ・書込回
路群１０ａ，１０ｂ，１０ｃの各センスアンプからの出
力データ信号が信号Ａ，Ｂ，Ｃとして与えられる。

【００１７】上記の多数決回路において、信号Ａ，Ｂの
反転信号をＡ_N，Ｂ_Nとすると、論理演算の演算式は、
次式のようになる。

【数１】Ｆ（Ａ，Ｂ，Ｃ）＝（Ａ_N・Ｂ＋Ａ・Ｂ_N）・
Ｃ＋Ａ・Ｂ

【００１８】ここで、信号Ａ，Ｂ，Ｃが互いに等しい場
合を（１）、ＢとＣが等しくＡが異なる場合を（２）、
ＡとＣが等しくＢが異なる場合を（３）、ＡとＢが等し
くＣが異なる場合を（４）とすると、各場合における出
力Ｆと多数派とは表１に示す関係になる。

【００１９】

【表１】

【００２０】この表から明らかなように、演算結果と多
数派とが一致する。従って、３つのメモリセルの出力結
果の間の多数決をとって出力できることが明らかであ
り、論理“０”から論理“１”へ逆転する不良があって
も、論理“１”から論理“０”へ逆転する不良があって
も、不良の数が過半数とならない限り、ビットのデータ
が補償されることになる。

【００２１】次に、上記構成の第１の実施形態に係るメ
モリ装置における書込み／読出し動作について説明す
る。先ず書込み時において、「大容量・通常の信頼性」
のモードの場合には、制御回路１７は最初にスイッチ群
１３ａの全スイッチをオン、スイッチ群１３ｂ，１３ｃ
の全スイッチをオフ状態とする。この状態において、バ
ッファ回路１４の各入力バッファ部１５を介してデータ
信号が入力されると、この入力データ信号はスイッチ群
１３ａの各スイッチおよびセンスアンプ・書込回路群１
０ａの各書込回路１２を介してセルアレイ１ａ中の指定
されたアドレスのメモリセル２に順に書き込まれる。

【００２２】セルアレイ１ａに対するデータの書込みが
完了すると、これを受けて制御回路１４は次にスイッチ
群１３ｂの全スイッチをオン、スイッチ群１３ａ，１３
ｃの全スイッチをオフ状態とする。この状態において、
バッファ回路１４の各入力バッファ部１５を介してデー
タ信号が入力されると、この入力データ信号はスイッチ
群１３ｂの各スイッチおよびセンスアンプ・書込回路群
１０ｂの各書込回路１２を介してセルアレイ１ｂ中の指
定されたアドレスのメモリセル２に順に書き込まれる。

【００２３】セルアレイ１ｂに対するデータの書込みが
完了すると、これを受けて制御回路１４は次にスイッチ
群１３ｃの全スイッチをオン、スイッチ群１３ａ，１３
ｂの全スイッチをオフ状態とする。この状態において、
バッファ回路１４の各入力バッファ部１５を介してデー
タ信号が入力されると、この入力データ信号はスイッチ
群１３ｃの各スイッチおよびセンスアンプ・書込回路群
１０ｃの各書込回路１２を介してセルアレイ１ｃ中の指
定されたアドレスのメモリセル２に順に書き込まれる。

【００２４】上述した一連の書込み動作により、セルア
レイ１ａ，１ｂ，１ｃに順にデータが書き込まれる。一
方、データ読出しの際には、制御回路１７はスイッチ群
１０ａ，１０ｂ，１０ｃのうちの指定アドレスのメモリ
セル２が属するセルアレイに対応するスイッチ群の各ス
イッチのみをオン状態とし、他の全スイッチをオフ状態
とすることで、選択されたメモリセル２からビット線に
読み出された情報が、センスアンプ・書込回路群１０
ａ，１０ｂ，１０ｃの各センスアンプ１１、スイッチ群
１３ａ，１３ｂ，１３ｃの各スイッチおよびバッファ回
路１４の各出力バッファ回路１６を介して出力データ信
号として外部へ送出される。

【００２５】この「大容量・通常の信頼性」のモードの
場合は、３つのセルアレイ１ａ，１ｂ，１ｃの総容量が
本ＥＥＰＲＯＭのメモリ容量となるため、この場合のＥ
ＥＰＲＯＭは大容量のメモリとなる。また、信頼性につ
いては、通常のメモリと同じように、１つのデータに対
して１つのメモリ単位が割り当てられることになるた
め、通常の信頼性となる。

【００２６】続いて、「小容量・高信頼性」のモードの
場合の動作について説明する。先ず書込み時において、
外部から信頼性切換え信号が与えられると、制御回路１
７はスイッチ群１３ａ，１３ｂ，１３ｃの全スイッチを
オン状態とする。この状態において、バッファ回路１４
の各入力バッファ部１５を介してデータ信号が入力され
ると、この入力データ信号はスイッチ群１３ａ，１３
ｂ，１３ｃの各スイッチおよびセンスアンプ・書込回路
群１０ａ，１０Ｂ，１０Ｃの各書込回路１２を介してセ
ルアレイ１ａ，１ｂ，１ｃ中の各指定アドレスのメモリ
セル２に順に書き込まれる。これにより、３つのセルア
レイ１ａ，１ｂ，１ｃの各メモリセル２に対して同じ情
報が書き込まれる。

【００２７】一方、読出し時においては、３つのセルア
レイ１ａ，１ｂ，１ｃに書き込まれた同じ情報が、アド
レス指定によって同時にビット線に読み出され、センス
アンプ・書込回路１０ａ，１０ｂ，１０ｃの各センスア
ンプ１１およびスイッチ群１３ａ，１３ｂ，１３ｃの各
スイッチを介してバッファ回路１４に信号Ａ，Ｂ，Ｃと
して供給される。バッファ回路１４の出力バッファ部１
６内には図２の多数決回路が設けられており、この多数
決回路により、セルアレイ１ａ，１ｂ，１ｃからの信号
Ａ，Ｂ，Ｃの多数決をとり、これを出力データ信号とし
て外部へ送出する。

【００２８】このように、メモリ容量を例えば３等分
し、１つのデータに対して３つのメモリ単位を割り当
て、その３つのメモリ単位で図２に示す多数決回路を用
いて多数決を採ることによって誤り訂正機能を持たせる
ことにより、メモリ容量は１／３に低下するものの、信
頼性を大幅に向上できる。すなわち、仮にセルアレイ１
ａの１つのメモリセル２に不良が発生したとしても、そ
のメモリセル２の不良は他のセルアレイ１ｂ，１ｃのそ
の不良セルと対応するメモリセル２によって多数決の原
理で補償され、不良セルの数が互いに補償し合うセルの
うちの過半数にならない限りデータを補償できるので、
信頼性が向上する。

【００２９】上述したように、データ書き換え可能なメ
モリ装置（本実施形態では、ＥＥＰＲＯＭ）に、メモリ
容量を切り換えることによってデータの多重度を変更可
能な機能を持たせるとともに、メモリ容量を小さくした
ときには誤り訂正機能（本実施形態では、多数決回路）
を持たせるようにしたことにより、使用者が「大容量・
通常の信頼性」と「小容量・高信頼性」とを用途に応じ
て選択することができる。

【００３０】なお、本実施形態では、信頼性を向上（不
良率を低減）するためのデータの演算を多数決回路を用
いて実現するとしたが、これに限定されるものではな
く、一般によく知られているリードソロモン符号等の他
の方法を用いて実現することも可能である。また、メモ
リ容量の分割は３等分に限らず、４等分以上であっても
良い。例えば、ＥＥＰＲＯＭ、フラッシュメモリ、ＳＲ
ＡＭ、ＤＲＡＭ等の半導体メモリ装置において、図３に
示すように、メモリ容量を４（＝２²）等分し、そのう
ちの３つを用いて上記第１の実施形態の構成を採ること
も可能である。

【００３１】また、上記第１の実施形態では、メモリ容
量を２段階に切り換える構成としたが、信頼性を重視す
る程度により、メモリ容量を何種類かに切り換えるよう
にしても良い。その一例として、図４に示すように、メ
モリ容量をｎビット，ｎ／３ビット，ｎ／５ビットの３
種類に切り換えるようにする。この場合、ｎビットでは
冗長なし、ｎ／３ビットでは３ビット中１ビット不良で
“ＯＫ”、ｎ／５ビットでは５ビット中２ビット不良で
“ＯＫ”となる。このように、メモリ容量を何種類かに
切り換えるようにすることで、メモリ容量が小さくなる
につれて冗長度が上がり、誤り訂正の確率が上がるの
で、信頼性がより向上する。

【００３２】また、上記第１の実施形態では、信頼性を
高めるに当たり、全く同じ構成の３個のセルアレイ１
ａ，１ｂ，１ｃを用い、高信頼性を選択する場合には３
個のセルアレイ１ａ，１ｂ，１ｃの対応するメモリセル
２に同じデータを書き込むことでメモリ容量を３等分
し、１つのデータに対して３つのメモリ単位を割り当て
る構成としたが、大容量のセルアレイを１つだけ用い、
「小容量・高信頼性」のモードを選択する場合には、例
えば連続する３つのアドレスずつ順に組にし、この組を
なす３つのアドレスに同じデータを書き込むことでメモ
リ容量を３等分し、１つのデータに対して３つのメモリ
単位を割り当てる構成とすることも可能である。

【００３３】図５は、１つのセルアレイを３等分して使
用する場合の概念図である。図４において、例えば、０
番地、１番地、２番地を組、次に３番地、４番地、５番
地を組、次に６番地、７番地、８番地を組というよう
に、アドレス制御によって連続する３つのアドレスずつ
順に組にする。なお、書込み／読出しのための周辺回路
については、基本的に、図１の場合と同じような構成と
すれば良い。

【００３４】そして、データを書き込む際には、０番
地、１番地、２番地にある１つのデータを、３番地、４
番地、５番地には次のデータを、６番地、７番地、８番
地にはさらに次のデータを、という具合に同じ組内の３
つの番地にそれぞれ同一のデータを書き込むようにす
る。一方、データ読出しの際には逆に、同じ組内の３つ
の番地のデータを同時に読み出し、これらをデータＡ，
Ｂ，Ｃとして例えば図２の多数決回路に与える。これに
より、誤り訂正機能を持たせることができるため、信頼
性を向上できる。

【００３５】また、「大容量・通常の信頼性」のモード
を選択する場合には、通常通りのアドレス制御を行うこ
とにより、大容量のメモリを実現できる一方、信頼性に
ついては、通常のメモリと同じように、１つのデータに
対して１つのメモリ単位が割り当てられることになるた
め、通常の信頼性となる。

【００３６】なお、１つのセルアレイのメモリ容量を３
等分するやり方としては、必ずしも連続する３つのアド
レスを順に組にする必要はなく、ある一定アドレスだけ
離れた３つのアドレスを組にするようにしても良い。た
だし、連続する３つのアドレスを組にする方がアドレス
を制御する上では容易に実現できる。また、アドレス制
御によってメモリ容量を３等分する以外にも、１つのセ
ルアレイのメモリ領域を３等分することによってメモリ
容量を３等分することも可能である。

【００３７】次に、多値メモリに適用した本発明の第２
の実施形態について説明する。ここに、多値メモリと
は、１つの単位（セルトランジスタ）でｎ種類（ｎは３
以上の整数）の状態を記憶することが可能なメモリであ
る。また、このときのｎを多値度と呼ぶこととする。こ
の多値メモリにおいて、多値度ｎを切り換えることによ
ってデータの多重度を切り換える機能を持たせる。

【００３８】一例として、図６に示すように、１つの単
位で“００”，“０１”，“１０”，“１１”の４種類
の状態を記憶するのが通常のメモリ装置の場合、“０
０”，“０１”の２種類の状態を記憶するようにする。
すなわち、多値度４を多値度２に切り換える。こうする
ことにより、メモリ容量が１／２になるものの、ノイズ
等でデータが変化してしまう確率を多値度４の場合より
も小さくすることができるため、結果的に信頼性が向上
する。

【００３９】ここで、多値度ｎの切換えについて説明す
る。多値度４のメモリ装置では、例えば、図６の３つの
閾値Ｖｔｈに対応した４種類の波高値の書込みパルスを
用いることによって１つの単位で“００”，“０１”，
“１０”，“１１”の４種類の状態を記憶する。この多
値度４により、「大容量・通常の信頼性」のモードが実
現される。この多値度４のメモリ装置を多値度２のメモ
リ装置、即ち「小容量・高信頼性」のモードに切り換え
る場合には、上記４種類の波高値の書込みパルスのうち
の最小波高値と最大波高値の２つの書込みパルスを用い
ることにより、１つの単位で“００”，“０１”の２種
類の状態を記憶することができる。

【００４０】次に、データ読出し時の状態判定の処理に
ついて、図７のアルゴリズムに沿って説明する。なお、
状態の判定は、図８に示すように、セルトランジスタの
ゲートにあるゲート電圧Ｖｇを与え、このとき当該トラ
ンジスタに流れる電流Ｉｄを上記３つの閾値Ｖｔｈに対
応した３つの判定電流Ｉｃ１，Ｉｃ２，Ｉｃ３（Ｉｃ１
＞Ｉｃ２＞Ｉｃ３）と比較することによって行われる。
この状態判定は、センスアンプにおいて行われる。

【００４１】図７において、先ず２値（「小容量・高信
頼性」モード）であるか４値（「大容量・通常の信頼
性」モード）であるかを判断する（ステップＳ１）。２
値であると判定した場合には、電流Ｉｄが第１の判定電
流Ｉｃ１よりも大か否かを判断する（ステップＳ２）。
このとき、Ｉｄ＞Ｉｃ１であれば状態“００”、Ｉｄ≦
Ｉｃ１であれば状態“０１”と判定する。

【００４２】ステップＳ１で４値であると判定した場合
には、電流Ｉｄが第２の判定電流Ｉｃ２よりも大か否か
を判断する（ステップＳ３）。Ｉｄ＞Ｉｃ２であれば、
状態が“００”又は“０１”であることから、電流Ｉｄ
が第１の判定電流Ｉｃ１よりも大か否かを判断する（ス
テップＳ４）。このとき、Ｉｄ＞Ｉｃ１であれば状態
“００”、Ｉｄ≦Ｉｃ１であれば状態“０１”と判定す
る。一方、ステップＳ３でＩｄ≦Ｉｃ２であると判定し
た場合は、状態が“１０”又は“１１”であることか
ら、電流Ｉｄが第３の判定電流Ｉｃ３よりも大か否かを
判断する（ステップＳ５）。このとき、Ｉｄ＞Ｉｃ３で
あれば状態“１０”、Ｉｄ≦Ｉｃ３であれば状態“１
１”と判定する。

【００４３】上述したように、１つの単位でｎ種類（本
実施形態では、４種類）の状態を記憶することが可能な
多値メモリにおいて、多値度ｎを切り換えることによっ
てデータの多重度を切り換え、データの信頼度を変更可
能としたことにより、第１の実施形態の場合と同様に、
使用者が「大容量・通常の信頼性」と「小容量・高信頼
性」とを用途に応じて選択することができる。この場
合、多値度を切り換えるだけでなく、多値度を切り換え
てさらに誤り訂正を行うようにすることも可能である。

【００４４】なお、上記各実施形態では、単体のメモリ
装置に適用した場合について説明したが、これに限定さ
れるものではなく、メモリ装置を内蔵したＡＳＩＣ(App
lication Specific ＩＣ）等のシステムに対して適用す
ることも可能である。

【００４５】また、上記各実施形態においては、メモリ
装置としてＥＥＰＲＯＭに例に挙げて説明したが、光デ
ィスク、光磁気（ＭＯ）ディスク、ミニディスク（Ｍ
Ｄ）、ハードディスク（ＨＤ）等の外部メモリ装置や、
フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ等の他の半導体
メモリ装置であっても良いことは勿論である。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
データの書き換えが可能なメモリ装置において、データ
の多重度を切り換え、誤り訂正の度合い又はデータの信
頼度を変更可能な構成としたので、使用者は用途に応じ
て信頼性の程度を適宜選択できる。これにより、ある用
途では信頼性が一番重要なので、他の機能を犠牲にして
でも信頼性を確保するが、それ以外の用途では信頼性は
普通でかつ他の機能を犠牲にしないようにするというよ
うな、従来不可能だったフレキシブルな使い方が実現で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す構成図である。

【図２】多数決回路の回路構成の一例を示すブロック図
である。

【図３】４分割の場合の使用例を示す概念図である。

【図４】メモリ容量を３種類に切り換える場合の概念図
である。

【図５】メモリ容量の他の分割例を示す概念図である。

【図６】多値度切換えの概念図である。

【図７】多値度切換えの場合の状態判定アルゴリズムを
示すフローチャートである。

【図８】セルトランジスタの等価回路図である。

【符号の説明】

１ａ，１ｂ，１ｃセルアレイ２メモリセル３ａ，３ｂ，３ｃＹセレクタ４，５アドレスバッファ６ロウデコーダ７カラムデコーダ１０ａ，１０ｂ，１０ｃセンスアンプ・書込回路群１３ａ，１３ｂ，１３ｃスイッチ群１４バッファ回路

Claims

【特許請求の範囲】

【請求項１】データの書き換えが可能なメモリ装置で
あって、データの多重度を切り換え、誤り訂正の度合い又はデー
タの信頼度を変更可能な多重度切換手段を備えたことを
特徴とするメモリ装置。
【請求項２】前記多重度切換手段は、メモリ容量を切
り換えるとともに、メモリ容量を小さくしたときはデー
タ演算によって誤り訂正を行うことを特徴とする請求項
１記載のメモリ装置。
【請求項３】前記多重度切換手段は、１つの単位で複
数種類の状態を記憶することが可能な多値メモリにおい
て、多値度を切り換えることを特徴とする請求項１記載
のメモリ装置。
【請求項４】前記多重度切換手段はさらに、誤り訂正
をも行うことを特徴とする請求項３記載のメモリ装置。