JP2006302487A

JP2006302487A - 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法

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Publication number: JP2006302487A
Application number: JP2005366356A
Authority: JP
Inventors: Hee Bok Kang; 熙福姜; Jin Hong Ahn; 進弘安
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-04-21
Filing date: 2005-12-20
Publication date: 2006-11-02
Also published as: US20060238310A1; KR100694408B1; KR20060110742A; US7313037B2

Abstract

【課題】１つのグループに属する多数の単位セルに同一のデータを書き込んだ状態で、各グループ別に単位セルのデータを比較し、ＲＦＩＤ内のメモリでランダムに分布されたセルデータを有効に補正してＲＦＩＤ装置の収率を向上させること。
【解決手段】本発明は不良セル補正が可能なメモリを含むＲＦＩＤ装置及びその不良セル補正方法に関し、ＲＦＩＤ装置内のメモリで不良セル補正回路を含み、ランダムに分布されたセルデータを有効に補正することによりＲＦＩＤ装置の収率を向上させる技術を開示する。このため、一定数の単位セルを１つのメモリグループに分離して書込みモードでメモリグループ別に同一のデータを格納したあと、読出しモードで選択された前記メモリグループのセルデータを比較し、同一のデータを有効データに判断してＲＦＩＤ装置の収率を向上させることを特徴とする。
【選択図】図１

Description

本発明は、不良セル補正が可能なメモリを含むＲＦＩＤ装置及びその不良セル補正方法に関し、より詳しくはＲＦＩＤ装置内のメモリで不良セル補正回路を含み、ランダムに分布されたセルデータを有効に補正することによりＲＦＩＤ装置の収率を向上させる技術である。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。

このようなＦｅＲＡＭはＤＲＡＭと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された特許文献１に開示されたことがある。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

一方、従来の不揮発性強誘電体メモリ装置では初期の工程でセルデータの分布度が大きい場合が発生する。このような場合、セルデータが「０」の場合と「１」の場合との間に分布するデータが発生する。従って、セルデータがランダムに分布する場合、救済回路を用いてフェイルセルを救済することが困難であるだけでなく、セルデータを有効に活用するのが難しいという問題点がある。

特に、ＲＦＩＤ（Radio Frequency identification）装置のようにチップのサイズが小さい場合、内蔵メモリ（Embedded memory）をチップレベルで別度にテストするのが困難になる。これにより、高費用のパッケージを行なった以後にＲＦタグレベルでテストを行なうことになる。このとき、メモリでフェイルビットが発生することになればパッケージの全体がだめになり高費用の損失をもたらすことになるという問題点がある。
大韓民国特許出願第２００１−５７２７５号

本発明は前記のような問題点を解決するために案出されたものであり、１つのグループに属する多数の単位セルに同一のデータを書き込んだ状態で、各グループ別に単位セルのデータを比較し、ＲＦＩＤ内のメモリでランダムに分布されたセルデータを有効に補正してＲＦＩＤ装置の収率を向上させることにその目的がある。

本発明の不良セルの補正が可能なメモリを含むＲＦＩＤ装置は、外部の通信機器からデータを送受信して分析するアナログブロックと、前記アナログブロックから電源電圧及びデータ転送のための信号を印加されて処理し、前記アナログブロックに応答信号を転送してメモリ制御信号を出力するディジタルブロックと、前記メモリ制御信号により制御され、一定数の単位セルを１つのメモリグループに分離し、書込みモードでメモリグループ別に同一のデータを格納したあと、読出しモードで選択された前記メモリグループのセルデータを比較して同一のデータを有効データに判断するメモリとを含むことを特徴とする。

さらに、本発明の不良セルの補正が可能なメモリを含むＲＦＩＤ装置のセルアレイの補正方法は、一定数の単位セルを含むメモリグループに同一のデータを格納する書込み段階と、前記メモリグループに格納されたデータを互いに比較して同一のデータを有効データに判断して出力する読出し段階とを含んでなることを特徴とする。

本発明は、ＲＦＩＤ装置内の不揮発性強誘電体メモリ装置のダブルゲートセルに格納されているセルデータの比較を介し、ランダムに分布されたセルデータを有効に処理することができるようにしてＲＦＩＤ装置の収率を向上させるという効果が得られる。

［第１の実施の形態］
以下、図を参考にして本発明の第１の実施の形態を詳しく説明する。
図１は、本発明の第１の実施の形態に係るＲＦＩＤ装置を示す詳細ブロック図である。
本発明のＲＦＩＤ１０は大きくアナログブロック２０と、ディジタルブロック３０及びメモリ４０を備える。

ここで、アナログブロック２０は電圧マルチプライヤ（Voltage Multiplier）２１、電圧リミッタ（Voltage Limiter）２２、モデュレータ（Modulator）２３、ディモデュレータ（Demodulator）２４、電圧ダブラー（Voltage Doubler）２５、パワーオンリセット部（Power On Reset）２６、クロック発生部２７及びアンテナ２８を備える。

アンテナ２８は外部の読出し器又は書込み器とデータを送受信する。電圧マルチプライヤ２１はアンテナ２８から印加される転送周波数によりＲＦＩＤ１０の電源ＶＤＤを生成する。電圧リミッタ２２はアンテナ２８から印加された転送周波数に転送電圧の大きさを制限してディモデュレータ２４に出力する。

さらに、モデュレータ２３はディジタルブロック３０から印加される応答信号Responseをモデュレーティングしてアンテナ２８に転送する。ディモデュレータ２４は、電圧マルチプライヤ２１と電圧リミッタ２２の出力電圧に従いアンテナ２８から印加される転送周波数で動作命令信号を検出し、命令信号ＣＭＤをディジタルブロック３０に出力する。

電圧ダブラー２５は、電圧マルチプライヤ２１から印加される電圧ＶＤＤを昇圧して２倍の昇圧電圧ＶＤＤ２をメモリ４０に供給する。パワーオンリセット部２６は、電圧マルチプライヤ２１の出力電圧ＶＤＤを感知してリセット動作を制御するためのパワーオンリセットＰＯＲをディジタルブロック３０に出力する。クロック発生部２７は、電圧マルチプライヤ２１の出力電圧ＶＤＤに従いディジタルブロック３０の動作を制御するためのクロックＣＬＫをディジタルブロック３０に供給する。

さらに、ディジタルブロック３０はアナログブロック２０から電源電圧ＶＤＤ、パワーオンリセット信号ＰＯＲ、クロックＣＬＫ及び命令信号ＣＭＤを印加され、アナログブロック２０に応答信号Responseを出力する。そして、ディジタルブロック３０はアドレスＡＤＤ、入／出力データＩ／Ｏ、制御信号ＣＴＲ及びクロックＣＬＫをメモリ４０に出力する。

さらに、メモリ４０は多数の不揮発性強誘電体メモリセルと不良セルを補正することができる不良セル補正回路をさらに含む。これにより、メモリセル等に一定の比率の不良セルが発生しても、不良セル補正回路を介し正常のデータを書込み／読出しすることができる。

図２は、図１に示されているメモリ４０の第１の実施の形態を示す詳細ブロック図である。
メモリ４０はセルアレイブロック４１と不良セル補正ブロック４２を備える。

先ず、セルアレイブロック４１は多数のセルアレイＣＡ＿０〜ＣＡ＿ｎを備える。セルアレイＣＡ＿０〜ＣＡ＿ｎはそれぞれ３つの単位セルアレイＣ００、Ｃ０１、Ｃ０２〜Ｃｎ０、Ｃｎ１、Ｃｎ２を含む。単位セルアレイＣ００、Ｃ０１、Ｃ０２〜Ｃｎ０、Ｃｎ１、Ｃｎ２のそれぞれはビットラインＢＬ００、ＢＬ０１、ＢＬ０２〜ＢＬｎ０、ＢＬｎ１、ＢＬｎ２にそれぞれ対応されて連結される。ここで、ビットラインＢＬ００、ＢＬ０１、ＢＬ０２〜ＢＬｎ０、ＢＬｎ１、ＢＬｎ２はビットライングループＢＬ＿０〜ＢＬ＿ｎにそれぞれ含まれる。

さらに、不良セル補正ブロック４２はセンスアンプブロック４３、カラムスイッチブロック４４、データバスグループ４５、カラムディコーダ４６、補正ブロック４７及びデータバッファ４８を備える。

先ず、センスアンプブロック４３はビットライングループＢＬ＿０〜ＢＬ＿ｎにそれぞれ対応するセンスアンプアレイＳＡ＿０〜ＳＡ＿ｎを含む。ここで、センスアンプアレイＳＡ＿０〜ＳＡ＿ｎのそれぞれはビットラインＢＬ００、ＢＬ０１、ＢＬ０２〜ＢＬｎ０、ＢＬｎ１、ＢＬｎ２にそれぞれ対応される３つのセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２〜ＳＡｎ０、ＳＡｎ１、ＳＡｎ２を含む。

カラムスイッチブロック４４は、カラム選択信号ＹＩ０〜ＹＩｎに応じてセンスアンプブロック４３のセンスアンプアレイＳＡ＿０〜ＳＡ＿ｎとデータバスグループ４５を選択的に連結するカラムスイッチアレイＣＳ＿０〜ＣＳ＿ｎを含む。

ここで、カラムスイッチアレイＣＳ＿０〜ＣＳ＿ｎは制御端子にカラム選択信号ＹＩ０〜ＹＩｎが印加され、センスアンプアレイＳＡ＿０〜ＳＡ＿ｎのセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２〜ＳＡｎ０、ＳＡｎ１、ＳＡｎ２とデータバスグループ４５のデータバスＤＢ０、ＤＢ１、ＤＢ２を選択的に連結するカラムスイッチＣＳ００、ＣＳ０１、ＣＳ０２〜ＣＳｎ０、ＣＳｎ１、ＣＳｎ２をそれぞれ含む。

カラムディコーダ４６は、カラムアドレスを利用してカラムスイッチＣＳ００、ＣＳ０１、ＣＳ０２〜ＣＳｎ０、ＣＳｎ１、ＣＳｎ２のスイッチング動作を制御するカラム選択信号ＹＩ０〜ＹＩｎを発生する。

補正ブロック４７は、データバスグループ４５のデータバスＤＢ０、ＤＢ１、ＤＢ２上のデータを比較して同一のデータを出力データＤＱとしてデータバッファ４８に出力し、データバッファ４８から印加されるデータをデータバスグループ４５に印加する。データバッファ４８は、補正ブロック４７から印加される出力データＤＱをバッファリングするか入力データをバッファリングする。

図３は、図２の単位セルアレイＣ００の詳細回路図である。
単位セルアレイＣ００は、スイッチング素子Ｑ０、Ｑｍ＋１と多数のダブルゲートメモリセルＱ１〜Ｑｍを備える。ここで、スイッチング素子Ｑ０は制御端子に選択信号ＳＥＬ＿１が印加されてビットラインＢＬ００とダブルゲートメモリセルＱ１を選択的に連結する。スイッチング素子Ｑｍ＋１は、制御端子に選択信号ＳＥＬ＿２が印加されてセンシングラインＳＬとダブルゲートメモリセルＱｍを選択的に連結する。

ダブルゲートメモリセルＱ１〜Ｑｍの最下部層に形成された下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍと、最上部層に形成されたワードラインＷＬ＿１〜ＷＬ＿ｍは平行に配置される。ここで、下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍとワードラインＷＬ＿１〜ＷＬ＿ｍは同一のローアドレスディコーダ（図示省略）により選択的に駆動される。

下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍの上部には絶縁層が形成され、絶縁層の上部にはＰ型チャンネル領域でなるフローティングチャンネル層が形成される。

さらに、フローティングチャンネル層の上部には強誘電体層が形成され、強誘電体層の上部にはワードラインＷＬ＿１〜ＷＬ＿ｍが形成される。このとき、フローティングチャンネル層のドレーン領域とソース領域はＮ型の半導体が用いられ、チャンネル領域はＰ型の半導体が用いられる。フローティングチャンネル層の半導体は炭素ナノチューブ、シリコン、Ｇｅなどの物質を用いて形成する。

ダブルゲートメモリセルＱ１〜Ｑｍは、強誘電体層の分極状態に従いフローティングチャンネル層のチャンネル抵抗が変化する特性を利用してデータを読み出すか／書き込む。即ち、強誘電体層の極性がチャンネル領域に陽（＋）の電荷を誘導する場合、ダブルゲートメモリセルＱ１〜Ｑｍは高抵抗の状態になりチャンネルがターンオフとなる。逆に、強誘電体層の極性がチャンネル領域に陰（−）の電荷を誘導する場合、ダブルゲートメモリセルＱ１〜Ｑｍは低抵抗の状態になりチャンネルがターンオンとなる。

図４は、図２の補正ブロック４７の詳細回路図である。
補正ブロック４７は比較部４９、データ出力スイッチング部５０及びデータ入力スイッチング部５１を備える。

ここで、比較部４９は排他的ＯＲゲートＸＯＲ０〜ＸＯＲ２及びインバータＩＶ０〜ＩＶ２を備える。

排他的ＯＲゲートＸＯＲ０は、データバスＤＢ０及びＤＢ２上のデータの同一の可否を判断する。インバータＩＶ０は排他的ＯＲゲートＸＯＲ０の出力を反転して比較出力信号ＲＥＮ０を出力する。

排他的ＯＲゲートＸＯＲ１は、データバスＤＢ０及びＤＢ１上のデータの同一の可否を判断する。インバータＩＶ1は排他的ＯＲゲートＸＯＲ１の出力を反転して比較出力信号ＲＥＮ１を出力する。

排他的ＯＲゲートＸＯＲ２は、データバスＤＢ１及びＤＢ２上のデータの同一の可否を判断する。インバータＩＶ２は排他的ＯＲゲートＸＯＲ２の出力を反転して比較出力信号ＲＥＮ２を出力する。

そして、データ出力スイッチング部５０はＮＭＯＳトランジスタＮ１〜Ｎ６を備える。
ここで、ＮＭＯＳトランジスタＮ１、Ｎ６は制御端子に比較出力信号ＲＥＮ０が印加されてデータバスＤＢ０及びＤＢ２上のデータをそれぞれ選択的に転送する。ＮＭＯＳトランジスタＮ２、Ｎ３は制御端子に比較出力信号ＲＥＮ１が印加され、データバスＤＢ０〜ＤＢ１上のデータをそれぞれ選択的に転送する。ＮＭＯＳトランジスタＮ４、Ｎ５は制御端子に比較出力信号ＲＥＮ２が印加され、データバスＤＢ１及びＤＢ２上のデータをそれぞれ選択的に転送する。

さらに、データ入力スイッチング部５１はＮＭＯＳトランジスタＮ７〜Ｎ９を備える。
ここで、ＮＭＯＳトランジスタＮ７〜Ｎ９は制御端子に書込みイネーブル信号ＷＥＮが印加され入力されたデータＤＱをデータバスＤＢ０〜ＤＢ２にそれぞれ選択的に転送する。

図５は、図２に開示された本発明の第１の実施の形態の動作を示すフローチャートである。

本発明の動作は大きく書込み方法と読出し方法に分けることができる。先ず、書込み方法において書込み動作モード時に書込みイネーブル信号ＷＥＮが活性化され、データ入力スイッチング部５１のＮＭＯＳトランジスタＮ７〜Ｎ９がターンオンされ入力データがデータバスＤ００、Ｄ０１、Ｄ０２に伝達される。従って、独立した３つのダブルゲートセルに同時に同一の有効データが書き込まれる（段階Ｓ１０）。

一方、読出し方法において読出しモード時にセンスアンプアレイＳＡ＿０のセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２は、ビットライングループＢＬ＿０のビットラインＢＬ００、ＢＬ０１、ＢＬ０２上のデータを独立的にそれぞれ増幅する（段階Ｓ２０）。

以後、カラムディコーダ４６から出力されたカラム選択信号ＹＩ０に応じカラムスイッチアレイＣＳ＿０のカラムスイッチＣＳ００〜ＣＳ０２がターンオンされる。これに伴い、センスアンプＳＡ００、ＳＡ０１、ＳＡ０２で増幅されたデータはデータバスグループ４５のデータバスＤＢ０、ＤＢ１、ＤＢ２を介して補正ブロック４７に出力される。

次に、補正ブロック４７はデータバスグループ４５を介し、センスアンプＳＡ００、ＳＡ０１、ＳＡ０２で増幅されたデータを２つずつ３対に分けて比較する（段階Ｓ３０）。

即ち、センスアンプＳＡ００、ＳＡ０１、ＳＡ０２で増幅されたデータ等は２つずつ対をなして３つのグループに区分されて比較部４９で比較される。即ち、比較部４９は２つずつ対をなす各グループのデータが互いに同一の値なのか異なる値なのかを判別する。データ出力スイッチング部５０は２つのデータが同一の場合比較されたデータをデータバッファ４８に転送し、２つのデータが互いに異なる場合比較されたデータをデータバッファ４８に転送しない。

従って、補正ブロック４７はセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２で増幅されたデータのうち２つのデータが同一で残りの１つが異なる場合、同一の２つのデータが有効であると判断してデータバッファ４８に出力する。

さらに詳しく説明すれば、図４の比較部４９で排他的ＯＲゲートＸＯＲ０はデータバスＤＢ０、ＤＢ２上のデータの排他的ＯＲ演算を行ない、２つのデータの同一の可否を判断する。従って、排他的ＯＲゲートＸＯＲ０はデータバスＤＢ０、ＤＢ２上のデータが同一の場合ローレベル信号「０」を出力し、異なればハイレベル信号「１」を出力する。

そして、インバータＩＶ０は排他的ＯＲゲートＸＯＲ０の出力を反転して比較出力信号ＲＥＮ０を出力する。これに伴い、インバータＩＶ０はデータバスＤ００、Ｄ０２上のデータ等が同一の場合、比較出力信号ＲＥＮ０をハイレベル信号「１」で出力し、異なる場合ローレベル信号「０」で出力する。

以後、比較出力信号ＲＥＮ０がハイレベル信号の場合データ出力スイッチング部５０のＮＭＯＳトランジスタＮ１、Ｎ６がターンオンされ、データバスＤＢ０、ＤＢ２上のデータがノードＮＤ１に印加されて出力データＤＱとして出力される。

さらに、排他的ＯＲゲートＸＯＲ１はデータバスＤＢ０、ＤＢ１上のデータの排他的ＯＲ演算を行ない２つのデータの同一の可否を判断する。従って、排他的ＯＲゲートＸＯＲ１はデータバスＤＢ０、ＤＢ１上のデータが同一の場合ローレベル信号「０」を出力し、異なればハイレベル信号「１」を出力する。

そして、インバータＩＶ１は排他的ＯＲゲートＸＯＲ１の出力を反転して比較出力信号ＲＥＮ１を出力する。これに伴い、インバータＩＶ１はデータバスＤＢ０、ＤＢ１上のデータが同一の場合、比較出力信号ＲＥＮ１をハイレベル信号「１」に出力し、異なる場合ローレベル信号「０」で出力する。

以後、比較出力信号ＲＥＮ１がハイレベル信号の場合データ出力スイッチング部５０のＮＭＯＳトランジスタＮ２、Ｎ３がターンオンされ、データバスＤＢ０、ＤＢ１上のデータがノードＮＤ１に印加され出力データＤＱとして出力される。

さらに、排他的ＯＲゲートＸＯＲ２はデータバスＤＢ１、ＤＢ２上のデータの排他的ＯＲ演算を行ない２つのデータの同一の可否を判断する。従って、排他的ＯＲゲートＸＯＲ２はデータバスＤＢ１、ＤＢ２上のデータが同一の場合ローレベル信号「０」を出力し、異なればハイレベル信号「１」を出力する。

そして、インバータＩＶ２は排他的ＯＲゲートＸＯＲ２の出力を反転して比較出力信号ＲＥＮ２を出力する。これに伴い、インバータＩＶ２はデータバスＤＢ１、ＤＢ２上のデータが同一の場合は比較出力信号ＲＥＮ２をハイレベル信号「１」で出力し、異なる場合はローレベル信号「０」で出力する。

以後、比較出力信号ＲＥＮ２がハイレベル信号の場合はデータ出力スイッチング部５０のＮＭＯＳトランジスタＮ４、Ｎ５がターンオンされ、データバスＤＢ１、ＤＢ２上のデータがノードＮＤ１に印加され出力データＤＱとして出力される。

従って、補正ブロック４７はデータバスグループ４５上のデータ等を互いに比較して同一のデータをデータバッファ４８に出力する（段階Ｓ４０）。

表１に示されているように、３つのセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２で増幅されたデータのうち１つがフェイルが発生して異なる場合にも、補正ブロック４７の比較結果に従い発生する出力データＤＱは単位セルアレイＣ００、Ｃ０１、Ｃ０２に格納されたデータと同一になる。従って、約３３％まで不良セルが発生する場合にも全体のセルデータを有効に補正することができる。

［第２の実施の形態］
図６は、図１に示されているメモリ４０の第２の実施の形態を示す詳細ブロック図である。

メモリ４０は、セルアレイブロック５２と不良セル補正ブロック４２を備える。

先ず、セルアレイブロック５２は多数のセルアレイＣＡ＿０〜ＣＡ＿ｎを備える。セルアレイＣＡ＿０〜ＣＡ＿ｎはそれぞれ３つの単位セルアレイＣ００、Ｃ０１、Ｃ０２〜Ｃｎ０、Ｃｎ１、Ｃｎ２を含む。３つの単位セルアレイＣ００、Ｃ０１、Ｃ０２〜Ｃｎ０、Ｃｎ１、Ｃｎ２のそれぞれは、ビットライン対ＢＬ００、／ＢＬ００、ＢＬ０１、／ＢＬ０１、ＢＬ０２、／ＢＬ０２〜ＢＬｎ０、／ＢＬｎ０、ＢＬｎ１、／ＢＬｎ１、ＢＬｎ２、／ＢＬｎ２にそれぞれ対応して連結される。ここで、３つのビットライン対ＢＬ００、／ＢＬ００、ＢＬ０１、／ＢＬ０１、ＢＬ０２、／ＢＬ０２〜ＢＬｎ０、／ＢＬｎ０、ＢＬｎ１、／ＢＬｎ１、／ＢＬｎ２はビットライングループＢＬ＿０〜ＢＬ＿ｎにそれぞれ含まれる。

先ず、センスアンプブロック４３はビットライングループＢＬ＿０〜ＢＬ＿ｎにそれぞれ対応するセンスアンプアレイＳＡ＿０〜ＳＡ＿ｎを含む。ここで、センスアンプアレイＳＡ＿０〜ＳＡ＿ｎのそれぞれはビットラインＢＬ００、ＢＬ０１、ＢＬ０２〜ＢＬｎ０、ＢＬｎ１、ＢＬｎ２にそれぞれ対応する３つのセンスアンプＳＡ００、ＳＡ０１、ＳＡ０２〜ＳＡｎ０、ＳＡｎ１、ＳＡｎ２を含む。

補正ブロック４７はデータバスグループ４５のデータバスＤＢ０、ＤＢ１、ＤＢ２上のデータを比較して同一のデータＤＱをデータバッファ４８に出力し、データバッファ４８から印加されるデータをデータバスグループ４５に印加する。データバッファ４８は補正ブロック４７から印加される出力データＤＱをバッファリングするか入力データをバッファリングする。

図７は、図６の単位セルアレイＣ００の詳細回路図である。

単位セルアレイＣ００は多数の単位セルＵＣ１〜ＵＣｍを含む。ここで、各単位セルＵＣ１〜ＵＣｍは２つのＮＭＯＳトランジスタＴ１、Ｔ２及び２つの強誘電体キャパシタＦＣ１、ＦＣ２を含む。

ＮＭＯＳトランジスタＴ１、Ｔ２は制御端子がワードラインＷＬ＿１〜ＷＬｍに接続され、ワードラインＷＬ＿１〜ＷＬ＿ｍに印加される電圧に従い強誘電体キャパシタＦＣ１、ＦＣ２の一側の端子をビットライン対ＢＬ００、／ＢＬ００にそれぞれ選択的に接続する。

強誘電体キャパシタＦＣ１、ＦＣ２は一側の端子がＮＭＯＳトランジスタＴ１、Ｔ２に接続され、他側の端子がプレートラインＰＬ＿１〜ＰＬ＿ｍに接続される。

ここで、図６に示されているメモリ４０の第２の実施の形態の動作は、図２に示されているメモリ４０の動作と同一なので、ここではこれに対する詳細な説明は省略する。

なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。

本発明の実施の形態に係るＲＦＩＤ装置の全体の構成を示す図である。図１に示されているメモリ４０の第１の実施の形態を示す詳細ブロック図である。図２の単位セルアレイＣ００の詳細回路図である。図２の補正ブロック４７の詳細回路図である。図２に開示されている本発明の第１の実施の形態の動作を示すフローチャートである。図１に示されているメモリ４０の第２の実施の形態を示す詳細ブロック図である。図６の単位セルアレイＣ００の詳細回路図である。

符号の説明

１０ＲＦＩＤ
２０アナログブロック
２１電圧マルチプライヤ
２２電圧リミッタ
２３モデュレータ
２４ディモデュレータ
２５電圧ダブラー
２６パワーオンリセット部
２７クロック発生部
２８アンテナ
３０ディジタルブロック
４０メモリ
４１、５２セルアレイブロック
４２不良セル補正ブロック
４３センスアンプブロック
４４カラムスイッチブロック
４５データバスグループ
４６カラムディコーダ
４７補正ブロック
４８データバッファ
４９比較部
５０データ出力スイッチング部
５１データ入力スイッチング部

Claims

外部の通信機器からデータを送受信して分析するアナログブロックと、
前記アナログブロックから電源電圧及びデータ転送のための信号を印加されて処理し、前記アナログブロックに応答信号を転送してメモリ制御信号を出力するディジタルブロックと、
前記メモリ制御信号により制御され、一定数の単位セルを１つのメモリグループに分離し、書込みモードでメモリグループ別に同一のデータを格納したあと、読出しモードで選択された前記メモリグループのセルデータを比較して同一のデータを有効データに判断するメモリと、
を含むことを特徴とするＲＦＩＤ装置。
前記メモリは、
直列連結された多数の前記単位セルを含む多数のメモリセルアレイと、
前記メモリグループ別にセルデータを比較して同一のデータの有無に従い有効データを判断する補正部と、
を備えることを特徴とする請求項１に記載のＲＦＩＤ装置。
前記多数のメモリセルアレイそれぞれは、
第１の選択信号に応じて前記多数の単位セルをカラム方向に配列された多数のビットラインに選択的に接続する第１のスイッチと、
第２の選択信号に応じて前記多数の単位セルをロー方向に配列されたセンシングラインに選択的に接続する第２のスイッチと、
をさらに含むことを特徴とする請求項２に記載のＲＦＩＤ装置。
前記単位セルは、
ワードラインに接続された第１のゲートと、
下部ワードラインに接続された第２のゲートと、
前記第１のゲート及び前記第２のゲートに印加される電圧により制御されてデータを格納するか格納されたデータを出力する強誘電体層と、
前記強誘電体層の極性に従いチャンネル形成の可否が決定されるフロートチャンネル層と、
を含むことを特徴とする請求項３に記載のＲＦＩＤ装置。
前記補正部は、
前記単位セルのデータをそれぞれ増幅する多数のセンスアンプと、
カラム選択信号に応じて前記多数のセンスアンプで増幅されたデータを選択的に転送する多数のカラムスイッチと、
前記多数のセンスアンプで増幅されたデータが同一であるかを判断して同一のデータを出力する比較部と、
を備えることを特徴とする請求項２に記載のＲＦＩＤ装置。
カラムアドレスを利用して前記メモリグループに対応するセンスアンプで増幅されたデータを選択的に転送する、前記カラムスイッチを制御する多数の前記カラム選択信号を発生するカラムディコーダをさらに含むことを特徴とする請求項５に記載のＲＦＩＤ装置。
前記比較部は、
前記メモリグループに対応するセンスアンプで増幅されたデータ等が同一なのかを判断する比較手段と、
前記比較手段から出力された信号に応じて同一の前記データを選択的に転送する多数のデータ出力スイッチ手段と、
を含むことを特徴とする請求項５に記載のＲＦＩＤ装置。
前記比較部は、
外部から入力されたデータを書込みイネーブル信号に応じて選択的に転送する多数のデータ入力スイッチ手段をさらに含むことを特徴とする請求項７に記載のＲＦＩＤ装置。
前記多数の比較手段は排他的ＯＲゲートを備えることを特徴とする請求項７項に記載のＲＦＩＤ装置。
前記データ出力スイッチは制御端子に前記多数の比較手段から出力された信号が印加され、前記センスアンプで増幅されたデータを選択的に転送する多数のトランジスタを含むことを特徴とする請求項７に記載のＲＦＩＤ装置。
前記単位セルは、
制御端子がワードラインに接続されて格納されたセルデータをビットライン対にそれぞれ選択的に転送する第１のスイッチ手段及び第２のスイッチ手段と、
一側の端子がプレートラインに接続され、他側の端子が前記第１のスイッチ手段及び第２のスイッチ手段にそれぞれ接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタと、
を含むことを特徴とする請求項２に記載のＲＦＩＤ装置。
前記補正部は、
前記単位セルのデータをそれぞれ増幅する多数のセンスアンプと、
カラム選択信号に応じて前記多数のセンスアンプで増幅されたデータを選択的に転送する多数のカラムスイッチと、
前記多数のセンスアンプで増幅されたデータが同一なのかを判断して同一のデータを出力する比較部と、
を備えることを特徴とする請求項１１に記載のＲＦＩＤ装置。
カラムアドレスを利用して前記メモリグループに対応するセンスアンプで増幅されたデータを選択的に転送する、前記カラムスイッチを制御する多数の前記カラム選択信号を発生するカラムディコーダをさらに含むことを特徴とする請求項１２に記載のＲＦＩＤ装置。
前記比較部は、
前記メモリグループに対応するセンスアンプで増幅されたデータ等が同一なのかを判断する比較手段と、
前記比較手段から出力された信号に応じて同一の前記データを選択的に転送する多数のデータ出力スイッチ手段と、
を含むことを特徴とする請求項１２に記載のＲＦＩＤ装置。
前記比較部は、
外部から入力されたデータを書込みイネーブル信号に応じて選択的に転送する多数のデータ入力スイッチ手段をさらに含むことを特徴とする請求項１４に記載のＲＦＩＤ装置。
前記多数の比較手段は排他的ＯＲゲートを備えることを特徴とする請求項１４に記載のＲＦＩＤ装置。
前記データ出力スイッチは前記制御端子に前記多数の比較手段から出力された信号が印加され、前記センスアンプで増幅されたデータを選択的に転送する多数のトランジスタを含むことを特徴とする請求項１４に記載のＲＦＩＤ装置。
一定数の単位セルを含むメモリグループに同一のデータを格納する書込み段階と、
前記メモリグループに格納されたデータを互いに比較して同一のデータを有効データに判断して出力する読出し段階を含んでなることを特徴とするＲＦＩＤ装置の不良セル補正方法。
前記読出し段階は、
選択された前記メモリグループに前記書込み段階で格納されたデータ等をセンシング及び増幅する段階と、
前記増幅されたデータ等を互いに比較する段階と、
前記比較する段階の結果に従い同一のデータを有効データに判断して出力する段階とを含んでなることを特徴とする請求項１８に記載のＲＦＩＤ装置の不良セル補正方法。