JPH06309896A - 半導体記憶装置及び不良セル救済方法 - Google Patents
半導体記憶装置及び不良セル救済方法Info
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- JPH06309896A JPH06309896A JP9406193A JP9406193A JPH06309896A JP H06309896 A JPH06309896 A JP H06309896A JP 9406193 A JP9406193 A JP 9406193A JP 9406193 A JP9406193 A JP 9406193A JP H06309896 A JPH06309896 A JP H06309896A
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Abstract
(57)【要約】
【目的】 不良セルの救済に必要な冗長回路の面積拡大
を抑えつつ、より多くの不良セルの救済を行う。 【構成】 マスクＲＯＭのメモリセルアレイ５は、メモ
リセル群に分割されている。冗長回路１０は、不良セル
が属するメモリセル群の全データを記憶可能なデータ記
憶セル群２と、当該不良メモリセル群の全てのセルに共
通に付されたアドレスの上位ビットデータ（Ａ9〜Ａ4）
を記憶する不良アドレス記憶セル１とを具える。比較回
路３で、入力されたアドレスデータの上位ビットと上記
記憶されたデータ（Ａ9〜Ａ4）とが一致すると、当該下
位ビットに基いてデータ記憶セル群２から冗長データが
読み出され、切替回路４を介して出力される。即ち、上
記不良メモリセル群の全データが冗長データに置換され
る。従って、データ記憶セル群２の容量を大きくするだ
けで同一メモリセル群内の多数の不良セルを救済するこ
とができる。
を抑えつつ、より多くの不良セルの救済を行う。 【構成】 マスクＲＯＭのメモリセルアレイ５は、メモ
リセル群に分割されている。冗長回路１０は、不良セル
が属するメモリセル群の全データを記憶可能なデータ記
憶セル群２と、当該不良メモリセル群の全てのセルに共
通に付されたアドレスの上位ビットデータ（Ａ9〜Ａ4）
を記憶する不良アドレス記憶セル１とを具える。比較回
路３で、入力されたアドレスデータの上位ビットと上記
記憶されたデータ（Ａ9〜Ａ4）とが一致すると、当該下
位ビットに基いてデータ記憶セル群２から冗長データが
読み出され、切替回路４を介して出力される。即ち、上
記不良メモリセル群の全データが冗長データに置換され
る。従って、データ記憶セル群２の容量を大きくするだ
けで同一メモリセル群内の多数の不良セルを救済するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置さらに
は予備メモリセルを具えた半導体記憶装置に適用して特
に有効な技術に関し、例えばイオン打込みによってデー
タが書き込まれるマスクＲＯＭに利用して有用な技術に
関する。
は予備メモリセルを具えた半導体記憶装置に適用して特
に有効な技術に関し、例えばイオン打込みによってデー
タが書き込まれるマスクＲＯＭに利用して有用な技術に
関する。
【０００２】
【従来の技術】従来より、メモリセルアレイに不良セル
が発生した場合に具えて、半導体記憶装置に冗長回路を
設けて、１ビット単位の救済を行なう不良セルの救済方
法が公知である。マスクＲＯＭにおける不良セルの救済
を行うための冗長回路２０としては、例えば、図５に示
すように、ＥＰＲＯＭからなる不良アドレス記憶セル２
１及びデータ記憶セル２２と、比較回路２３と、切替回
路２４とによって構成されたものがある。そして、ＬＳ
Ｉの実装工程前に行われる検査工程で、メモリセルアレ
イ５内で不良セルが検出されると、該不良セルのアドレ
スが上記不良アドレス記憶セル２１に記憶されると共
に、この不良セルが記憶すべきデータが、該アドレス記
憶セルと１対１に対応するように設けられたデータ記憶
セル２２に記憶される。しかして、実装後、外部（ＣＰ
Ｕ）からアクセスがある毎に、上記不良アドレス記憶セ
ル２１に対応して設けられた各比較回路２３にそのアド
レス信号が入力され、このアドレス信号が各記憶セル２
１に記憶されたアドレスと各々照合され、これらの値が
一致した比較回路２３より一致信号が、これに対応して
設けられている何れかのデータ記憶セル２２及び切替回
路２４に送られるようになっている。そして、この一致
信号を受けたデータ記憶セル２２から冗長データが読み
出され、その値が対応する切替回路２４に送られ、上記
一致信号を受けた切替回路２４の働きによって、マスク
ＲＯＭ５から送られてきたデータ（不良データ）に代え
て、その冗長データが出力されるようになっている。
が発生した場合に具えて、半導体記憶装置に冗長回路を
設けて、１ビット単位の救済を行なう不良セルの救済方
法が公知である。マスクＲＯＭにおける不良セルの救済
を行うための冗長回路２０としては、例えば、図５に示
すように、ＥＰＲＯＭからなる不良アドレス記憶セル２
１及びデータ記憶セル２２と、比較回路２３と、切替回
路２４とによって構成されたものがある。そして、ＬＳ
Ｉの実装工程前に行われる検査工程で、メモリセルアレ
イ５内で不良セルが検出されると、該不良セルのアドレ
スが上記不良アドレス記憶セル２１に記憶されると共
に、この不良セルが記憶すべきデータが、該アドレス記
憶セルと１対１に対応するように設けられたデータ記憶
セル２２に記憶される。しかして、実装後、外部（ＣＰ
Ｕ）からアクセスがある毎に、上記不良アドレス記憶セ
ル２１に対応して設けられた各比較回路２３にそのアド
レス信号が入力され、このアドレス信号が各記憶セル２
１に記憶されたアドレスと各々照合され、これらの値が
一致した比較回路２３より一致信号が、これに対応して
設けられている何れかのデータ記憶セル２２及び切替回
路２４に送られるようになっている。そして、この一致
信号を受けたデータ記憶セル２２から冗長データが読み
出され、その値が対応する切替回路２４に送られ、上記
一致信号を受けた切替回路２４の働きによって、マスク
ＲＯＭ５から送られてきたデータ（不良データ）に代え
て、その冗長データが出力されるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記従来の冗長回路２
０は、１ビットの不良セル救済を行う場合に、図５に示
す、不良アドレス記憶セル２１、データ記憶セル２２、
比較回路２３、切替回路２４を、１組宛用意する必要が
あり、多数の不良セルを救済しようとすると冗長回路の
面積が大きくなってしまい、救済できるセルの数に限り
があった（一般的なビット救済は４ビット程度）。本発
明は、かかる事情に鑑みてなされたもので、不良セルの
救済に必要な冗長回路の面積拡大を抑えつつ、より多く
の不良セルの救済を行うことができる冗長回路を具えた
半導体記憶装置を提供することを主たる目的とする。こ
の発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述および添附図面から明らかにな
るであろう。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記従来の冗長回路２
０は、１ビットの不良セル救済を行う場合に、図５に示
す、不良アドレス記憶セル２１、データ記憶セル２２、
比較回路２３、切替回路２４を、１組宛用意する必要が
あり、多数の不良セルを救済しようとすると冗長回路の
面積が大きくなってしまい、救済できるセルの数に限り
があった（一般的なビット救済は４ビット程度）。本発
明は、かかる事情に鑑みてなされたもので、不良セルの
救済に必要な冗長回路の面積拡大を抑えつつ、より多く
の不良セルの救済を行うことができる冗長回路を具えた
半導体記憶装置を提供することを主たる目的とする。こ
の発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述および添附図面から明らかにな
るであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、半導体記憶装置のメモ
リセルアレイを所定数のメモリセルからなるメモリセル
群にグループ分けし、冗長回路に、特定のセルが属する
特定のメモリセル群の全記憶データを一括して記憶する
ことができるデータ記憶部と、上記特定のメモリセル群
のメモリセルのアドレスデータのうち全てのセルに共通
するビット部分のデータを記憶するアドレス記憶部とを
設け、アクセスされたアドレス信号のアドレスデータの
当該ビット部分のデータが上記記憶されたビット部分の
データと一致したことを条件に上記データ記憶部より当
該アドレスデータに応じた所望の冗長データを出力させ
るようにした。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、半導体記憶装置のメモ
リセルアレイを所定数のメモリセルからなるメモリセル
群にグループ分けし、冗長回路に、特定のセルが属する
特定のメモリセル群の全記憶データを一括して記憶する
ことができるデータ記憶部と、上記特定のメモリセル群
のメモリセルのアドレスデータのうち全てのセルに共通
するビット部分のデータを記憶するアドレス記憶部とを
設け、アクセスされたアドレス信号のアドレスデータの
当該ビット部分のデータが上記記憶されたビット部分の
データと一致したことを条件に上記データ記憶部より当
該アドレスデータに応じた所望の冗長データを出力させ
るようにした。
【０００５】
【作用】上記した手段によれば、不良セルの救済を、メ
モリセル群を１つの単位として行うことができるように
なっているので、同時に不良となり易いメモリセルを同
一のメモリセル群に含ませておき、且つ、冗長回路の構
成要素のうちデータ記憶部を大きくすることによって、
複数の不良セルが発生した場合であっても、これらの救
済を行なうことができる。
モリセル群を１つの単位として行うことができるように
なっているので、同時に不良となり易いメモリセルを同
一のメモリセル群に含ませておき、且つ、冗長回路の構
成要素のうちデータ記憶部を大きくすることによって、
複数の不良セルが発生した場合であっても、これらの救
済を行なうことができる。
【０００６】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１は本発明の不良ビット救済方法
が適用されたマスクＲＯＭのデータ読出し時の信号の遣
取りを模式的に示すブロック図、図２は図外のＣＰＵか
らマスクＲＯＭに送られるメモリアドレス信号の内容
（アドレスデータ）を示す説明図、図３は該マスクＲＯ
Ｍの基本セル構造を示す回路図、図４は図３のメモリセ
ルの設計パターンを示す平面図である。この実施例のマ
スクＲＯＭは、ＭＯＳトランジスタ１つで１ビットの記
憶素子を構成するもので、このＭＯＳトランジスタが直
列形態でディジット線に複数個宛接続されている（所謂
「縦型ＲＯＭ」）。
て詳細に説明する。図１は本発明の不良ビット救済方法
が適用されたマスクＲＯＭのデータ読出し時の信号の遣
取りを模式的に示すブロック図、図２は図外のＣＰＵか
らマスクＲＯＭに送られるメモリアドレス信号の内容
（アドレスデータ）を示す説明図、図３は該マスクＲＯ
Ｍの基本セル構造を示す回路図、図４は図３のメモリセ
ルの設計パターンを示す平面図である。この実施例のマ
スクＲＯＭは、ＭＯＳトランジスタ１つで１ビットの記
憶素子を構成するもので、このＭＯＳトランジスタが直
列形態でディジット線に複数個宛接続されている（所謂
「縦型ＲＯＭ」）。
【０００７】より具体的には、本実施例では、図３に示
すように、ＭＯＳトランジスタは８個宛（Ｑ00〜Ｑ07，
Ｑ08〜Ｑ15）直列形態で接続されてトランジスタ列を構
成し、共通ディジット線ＣＤから枝分かれした各ディジ
ット線Ｄ0，Ｄ1，…に、２列宛、上記トランジスタ列が
接続される。しかして、１本のディジット線（例えばＤ
0）には、１６個のＭＯＳトランジスタ（Ｑ00〜Ｑ15）
が接続され、これが１つのブロック（１６ビット）を構
成している。尚、本実施例では、説明を簡略化するため
に、ＲＯＭの記憶容量を１ｋビットとし、メモリセルア
レイが、６４個のメモリセル群（１６ビット）に分割さ
れる場合を考える。そして、同一のメモリセル群に含ま
れるメモリセルは、少なくとも６ビット（例えば上位側
のＡ9〜Ａ4）でそのデータが一致するように、そのメモ
リアドレスが割り振られる。
すように、ＭＯＳトランジスタは８個宛（Ｑ00〜Ｑ07，
Ｑ08〜Ｑ15）直列形態で接続されてトランジスタ列を構
成し、共通ディジット線ＣＤから枝分かれした各ディジ
ット線Ｄ0，Ｄ1，…に、２列宛、上記トランジスタ列が
接続される。しかして、１本のディジット線（例えばＤ
0）には、１６個のＭＯＳトランジスタ（Ｑ00〜Ｑ15）
が接続され、これが１つのブロック（１６ビット）を構
成している。尚、本実施例では、説明を簡略化するため
に、ＲＯＭの記憶容量を１ｋビットとし、メモリセルア
レイが、６４個のメモリセル群（１６ビット）に分割さ
れる場合を考える。そして、同一のメモリセル群に含ま
れるメモリセルは、少なくとも６ビット（例えば上位側
のＡ9〜Ａ4）でそのデータが一致するように、そのメモ
リアドレスが割り振られる。
【０００８】次に、本実施例の冗長回路（補助データ読
出回路）による不良セル救済の原理について図１及び図
２を参照して説明する。このマスクＲＯＭに設けられた
冗長回路１０は、不良セルが属しているメモリセル群を
特定するためのデータ（例えば、アドレスデータのうち
上位ビットＡ9〜Ａ4のデータ；図２）を記憶しておく不
良アドレス記憶セル１（アドレス記憶部）と、この不良
セルが属するメモリセル群の全記憶データ（１６ビッ
ト）を一括して記憶することができるデータ記憶セル群
２（データ記憶部）と、外部（ＣＰＵ）から送られてく
るアドレスデータのメモリセル群を特定するデータ（Ａ
9〜Ａ4）と上記記憶された不良セルに係るデータとを比
較する比較回路３と、該比較回路３からの一致信号に基
いてメモリセルアレイ５からの読出しデータに代えて冗
長データを出力する切替回路４とを具えてなる。このう
ちデータ記憶セル群２は、不良セルが属するメモリセル
群（１６ビット）の全てのデータが記憶できるように１
６個のデータ記憶セル２ａ〜２ｐにて構成されている。
尚、上記冗長回路１０の各記憶部（不良アドレス記憶セ
ル、データ記憶セル）は、共に、電気的にデータの書込
みが可能なＲＯＭ（ＥＰＲＯＭ）にて構成されており、
不良セルが検出された後、この記憶領域に上記不良セル
のアドレスデータの一部のデータ（上位ビットＡ9〜Ａ4
のデータ）、当該メモリセル群の全データが電気的に書
き込まれるようになっている（冗長データの書込み）。
出回路）による不良セル救済の原理について図１及び図
２を参照して説明する。このマスクＲＯＭに設けられた
冗長回路１０は、不良セルが属しているメモリセル群を
特定するためのデータ（例えば、アドレスデータのうち
上位ビットＡ9〜Ａ4のデータ；図２）を記憶しておく不
良アドレス記憶セル１（アドレス記憶部）と、この不良
セルが属するメモリセル群の全記憶データ（１６ビッ
ト）を一括して記憶することができるデータ記憶セル群
２（データ記憶部）と、外部（ＣＰＵ）から送られてく
るアドレスデータのメモリセル群を特定するデータ（Ａ
9〜Ａ4）と上記記憶された不良セルに係るデータとを比
較する比較回路３と、該比較回路３からの一致信号に基
いてメモリセルアレイ５からの読出しデータに代えて冗
長データを出力する切替回路４とを具えてなる。このう
ちデータ記憶セル群２は、不良セルが属するメモリセル
群（１６ビット）の全てのデータが記憶できるように１
６個のデータ記憶セル２ａ〜２ｐにて構成されている。
尚、上記冗長回路１０の各記憶部（不良アドレス記憶セ
ル、データ記憶セル）は、共に、電気的にデータの書込
みが可能なＲＯＭ（ＥＰＲＯＭ）にて構成されており、
不良セルが検出された後、この記憶領域に上記不良セル
のアドレスデータの一部のデータ（上位ビットＡ9〜Ａ4
のデータ）、当該メモリセル群の全データが電気的に書
き込まれるようになっている（冗長データの書込み）。
【０００９】この１ｋビットマスクＲＯＭでは、ＣＰＵ
（図示省略）から入力されるメモリアドレス信号は、１
０ビット（Ａ9〜Ａ0）である（図２）。従って、マスク
ＲＯＭに、外部（ＣＰＵ）からアドレス信号が入力され
たとき、その上位６ビット（Ａ9〜Ａ4）の情報をみれ
ば、今回読み出されるメモリセルが何れのメモリセル群
に属しているかを知ることができる。そして、残りの４
桁（Ａ3〜Ａ0）が当該メモリセル群（１６ビット）の中
から１つのアドレスを特定するアドレスデータとして用
いられる。
（図示省略）から入力されるメモリアドレス信号は、１
０ビット（Ａ9〜Ａ0）である（図２）。従って、マスク
ＲＯＭに、外部（ＣＰＵ）からアドレス信号が入力され
たとき、その上位６ビット（Ａ9〜Ａ4）の情報をみれ
ば、今回読み出されるメモリセルが何れのメモリセル群
に属しているかを知ることができる。そして、残りの４
桁（Ａ3〜Ａ0）が当該メモリセル群（１６ビット）の中
から１つのアドレスを特定するアドレスデータとして用
いられる。
【００１０】このようにメモリアドレスが割り振られて
いるＲＯＭにあっては、実装前に行われる検査工程で、
不良セルが検知されると、不良セルのアドレス（Ａ9〜
Ａ0）のうち、当該不良メモリセル群を特定するための
上位６ビット（Ａ9〜Ａ4）の記憶内容が、不良アドレス
記憶セル１に書き込まれる。そして、この不良アドレス
記憶セル１に対応して設けられたデータ記憶セル群２に
該不良セルが属するメモリセル群（不良メモリセル群）
全体のデータ（１６個のセルのデータ）が一括して記憶
される。又、このデータ記憶セル群２は、１６個のデー
タ記憶セル２ａ〜２ｐにて構成され、上記不良メモリセ
ル群に属する１６個のデータが１対１の関係で記憶され
る。この場合、下位側の４ビット（Ａ3〜Ａ0）に応じて
当該冗長データが、データ記憶セル２ａ〜２ｐの何れに
記憶されるかが決定される。
いるＲＯＭにあっては、実装前に行われる検査工程で、
不良セルが検知されると、不良セルのアドレス（Ａ9〜
Ａ0）のうち、当該不良メモリセル群を特定するための
上位６ビット（Ａ9〜Ａ4）の記憶内容が、不良アドレス
記憶セル１に書き込まれる。そして、この不良アドレス
記憶セル１に対応して設けられたデータ記憶セル群２に
該不良セルが属するメモリセル群（不良メモリセル群）
全体のデータ（１６個のセルのデータ）が一括して記憶
される。又、このデータ記憶セル群２は、１６個のデー
タ記憶セル２ａ〜２ｐにて構成され、上記不良メモリセ
ル群に属する１６個のデータが１対１の関係で記憶され
る。この場合、下位側の４ビット（Ａ3〜Ａ0）に応じて
当該冗長データが、データ記憶セル２ａ〜２ｐの何れに
記憶されるかが決定される。
【００１１】そして、ＬＳＩが実装された後は、ＣＰＵ
からのメモリアドレス信号が、メモリセルアレイ５に送
られると共に、少なくともその上位６ビットの信号が上
記した比較回路３にも送られるようになっている。そし
て、この比較回路３で、上記不良アドレス記憶セル１に
記憶されている不良メモリセル群のアドレス情報（Ａ9
〜Ａ4）と、今回送られてきた上位６ビットの情報（Ａ9
〜Ａ4）とが照合され、これらの値が一致したときに一
致信号が、データ記憶セル群２及び切替回路４に送られ
るようになっている。このとき、今回読み出されるメモ
リセルが不良メモリセル群に属するセルであると判断さ
れる。
からのメモリアドレス信号が、メモリセルアレイ５に送
られると共に、少なくともその上位６ビットの信号が上
記した比較回路３にも送られるようになっている。そし
て、この比較回路３で、上記不良アドレス記憶セル１に
記憶されている不良メモリセル群のアドレス情報（Ａ9
〜Ａ4）と、今回送られてきた上位６ビットの情報（Ａ9
〜Ａ4）とが照合され、これらの値が一致したときに一
致信号が、データ記憶セル群２及び切替回路４に送られ
るようになっている。このとき、今回読み出されるメモ
リセルが不良メモリセル群に属するセルであると判断さ
れる。
【００１２】データ記憶セル群２には上記一致信号が送
られてくると共に上記アドレス信号の少なくとも下位４
ビットの信号が送られるようになっている。上記一致信
号を受けたデータ記憶セル群２では、このとき送られて
きている当該アドレスデータの下位側の４ビット（Ａ3
〜Ａ0）の記憶内容に応じて、１６個のデータ記憶セル
２ａ〜２ｐから対応するデータ記憶セルが選択され、こ
こに記憶されている冗長データ（救済用冗長データ）が
読み出され、これが切替回路３に送られる。上記一致信
号を受けた切替回路４は、メモリセルアレイ５からの読
出しデータ信号を無効とし、これに代えて、該送られて
きた冗長データを出力するようになっている。
られてくると共に上記アドレス信号の少なくとも下位４
ビットの信号が送られるようになっている。上記一致信
号を受けたデータ記憶セル群２では、このとき送られて
きている当該アドレスデータの下位側の４ビット（Ａ3
〜Ａ0）の記憶内容に応じて、１６個のデータ記憶セル
２ａ〜２ｐから対応するデータ記憶セルが選択され、こ
こに記憶されている冗長データ（救済用冗長データ）が
読み出され、これが切替回路３に送られる。上記一致信
号を受けた切替回路４は、メモリセルアレイ５からの読
出しデータ信号を無効とし、これに代えて、該送られて
きた冗長データを出力するようになっている。
【００１３】このように本実施例の冗長回路１０では、
１つのメモリセル群（１６ビット）を１単位として不良
セルの救済を行うようにしているので、同一のメモリセ
ル群に属するメモリセルに関しては、複数のメモリセル
が同時に不良セルとなっても不良アドレス記憶セル１、
切替回路４を共用しているので、冗長回路１０が救済で
きる不良セルの数をデータ記憶セルの数を増やすだけで
達成することができる。
１つのメモリセル群（１６ビット）を１単位として不良
セルの救済を行うようにしているので、同一のメモリセ
ル群に属するメモリセルに関しては、複数のメモリセル
が同時に不良セルとなっても不良アドレス記憶セル１、
切替回路４を共用しているので、冗長回路１０が救済で
きる不良セルの数をデータ記憶セルの数を増やすだけで
達成することができる。
【００１４】次に、本実施例の救済方法が適用される縦
型マスクＲＯＭの具体的な構成例を図３、図４に従って
説明する。このマスクＲＯＭは、前述したように１ビッ
トの記憶素子を構成するＭＯＳトランジスタにて構成さ
れ、図３に示すように、８個のＭＯＳトランジスタＱ00
〜Ｑ07が直列形態で接続され、これと対をなす８個のト
ランジスタＱ08〜Ｑ15が直列形態で接続されている。こ
のように２列形態で接続された１６個のＭＯＳトランジ
スタは、同一のディジット線（Ｄ0，Ｄ1，…）に接続さ
れて１つのメモリセル群（１６ビット）を構成してい
る。この１６ビットのメモリセル群には８本のワード線
Ｗ0〜Ｗ7が接続され、１本のワード線に、各列の２つの
ＭＯＳトランジスタ（例えばワード線Ｗ1にはトランジ
スタＱ00，Ｑ08）のゲートが接続される。この２列形態
のメモリセル群には、ディジット線との間に、４つのス
イッチングＭＯＳトランジスタＱS1〜ＱS4が接続されて
おり、ゲート回路Ｇ１，Ｇ２に入力される選択信号Ｕ
Ｓ、Ｒ、Ｌに基いて４つのトランジスタが作動して、第
１列又は第２列の何れか一方が選択される。
型マスクＲＯＭの具体的な構成例を図３、図４に従って
説明する。このマスクＲＯＭは、前述したように１ビッ
トの記憶素子を構成するＭＯＳトランジスタにて構成さ
れ、図３に示すように、８個のＭＯＳトランジスタＱ00
〜Ｑ07が直列形態で接続され、これと対をなす８個のト
ランジスタＱ08〜Ｑ15が直列形態で接続されている。こ
のように２列形態で接続された１６個のＭＯＳトランジ
スタは、同一のディジット線（Ｄ0，Ｄ1，…）に接続さ
れて１つのメモリセル群（１６ビット）を構成してい
る。この１６ビットのメモリセル群には８本のワード線
Ｗ0〜Ｗ7が接続され、１本のワード線に、各列の２つの
ＭＯＳトランジスタ（例えばワード線Ｗ1にはトランジ
スタＱ00，Ｑ08）のゲートが接続される。この２列形態
のメモリセル群には、ディジット線との間に、４つのス
イッチングＭＯＳトランジスタＱS1〜ＱS4が接続されて
おり、ゲート回路Ｇ１，Ｇ２に入力される選択信号Ｕ
Ｓ、Ｒ、Ｌに基いて４つのトランジスタが作動して、第
１列又は第２列の何れか一方が選択される。
【００１５】そして上記８本のワード線Ｗ0〜Ｗ7の何れ
かがＸデコーダ（ＸＤＣＲ）により選択されてハイレベ
ルとなったときには、当該ワード線に接続された２つの
トランジスタのゲートに所定の電圧が印加される。そし
て、上記選択信号により選択された側の列の出力レベル
のみが、ディジット線より出力されるようになってい
る。この出力は、Ｙデコーダ（ＹＤＣＲ）によりスイッ
チングされるＭＯＳトランジスタＱSWを介して、センス
アンプＳＡにより増幅されて出力される。尚、センスア
ンプの一端にはダミーアレイＵＤＣからの基準電圧Ｖre
fが入力されている。
かがＸデコーダ（ＸＤＣＲ）により選択されてハイレベ
ルとなったときには、当該ワード線に接続された２つの
トランジスタのゲートに所定の電圧が印加される。そし
て、上記選択信号により選択された側の列の出力レベル
のみが、ディジット線より出力されるようになってい
る。この出力は、Ｙデコーダ（ＹＤＣＲ）によりスイッ
チングされるＭＯＳトランジスタＱSWを介して、センス
アンプＳＡにより増幅されて出力される。尚、センスア
ンプの一端にはダミーアレイＵＤＣからの基準電圧Ｖre
fが入力されている。
【００１６】そして、上記メモリセル群を構成するＭＯ
Ｓトランジスタの拡散層に選択的にイオン打ち込みを行
うことによりデータの書込みが行われる（トランジスタ
が、エンハンスメント形トランジスタ、又はディプレッ
ション形トランジスタに分けられる）。この作業が行わ
れると、当該トランジスタの閾値が記憶内容に応じて異
なる値になり、上記のようにワード線がハイレベルとな
ったときに、記憶内容に応じて選択されたトランジスタ
がオン／オフする。
Ｓトランジスタの拡散層に選択的にイオン打ち込みを行
うことによりデータの書込みが行われる（トランジスタ
が、エンハンスメント形トランジスタ、又はディプレッ
ション形トランジスタに分けられる）。この作業が行わ
れると、当該トランジスタの閾値が記憶内容に応じて異
なる値になり、上記のようにワード線がハイレベルとな
ったときに、記憶内容に応じて選択されたトランジスタ
がオン／オフする。
【００１７】上記記憶素子を構成するＭＯＳトランジス
タは、半導体チップ上では図４に示すようにレイアウト
されている。図中、実線Ｉはトランジスタのソース・ド
レインを構成する拡散層を示し、一点鎖線IIはワード線
となるゲート電極（多結晶シリコン）を、二点鎖線III
はディジット線につながるアルミ配線を、又、破線IVは
データの書込みに用いられるイオン注入マスクの開口部
を夫々示す。このようにデータ書込みをイオン打込み法
で行なう場合に、そのマスクずれが大きいと隣接する不
所望のＭＯＳトランジスタのチャネル部分にイオンが打
ち込まれる虞がある。一方、書込み対象となるＭＯＳト
ランジスタに関してはチャネル部分にイオン打ち込みが
充分に行われないこととなる。このため、イオン注入型
の縦型マスクＲＯＭでは、近接するメモリセルが同時に
不良セルとなる可能性が高い。又、縦型マスクＲＯＭ
は、複数のＭＯＳトランジスタが直列形態で接続されて
いるため（図３）、１つのメモリセルが、不良のときに
同一列の他のメモリセルの動作に影響を与える虞れもあ
る。従って、上記した不良セルの救済方法を、かかる構
造の縦型マスクＲＯＭの不良セルの救済に用いると、複
数の不良セルの救済を、効率よく行なうことができる。
このとき、冗長回路の冗長データの記憶容量を大きくす
るだけで、多数の不良セルの救済が可能となり、救済効
率が向上する。
タは、半導体チップ上では図４に示すようにレイアウト
されている。図中、実線Ｉはトランジスタのソース・ド
レインを構成する拡散層を示し、一点鎖線IIはワード線
となるゲート電極（多結晶シリコン）を、二点鎖線III
はディジット線につながるアルミ配線を、又、破線IVは
データの書込みに用いられるイオン注入マスクの開口部
を夫々示す。このようにデータ書込みをイオン打込み法
で行なう場合に、そのマスクずれが大きいと隣接する不
所望のＭＯＳトランジスタのチャネル部分にイオンが打
ち込まれる虞がある。一方、書込み対象となるＭＯＳト
ランジスタに関してはチャネル部分にイオン打ち込みが
充分に行われないこととなる。このため、イオン注入型
の縦型マスクＲＯＭでは、近接するメモリセルが同時に
不良セルとなる可能性が高い。又、縦型マスクＲＯＭ
は、複数のＭＯＳトランジスタが直列形態で接続されて
いるため（図３）、１つのメモリセルが、不良のときに
同一列の他のメモリセルの動作に影響を与える虞れもあ
る。従って、上記した不良セルの救済方法を、かかる構
造の縦型マスクＲＯＭの不良セルの救済に用いると、複
数の不良セルの救済を、効率よく行なうことができる。
このとき、冗長回路の冗長データの記憶容量を大きくす
るだけで、多数の不良セルの救済が可能となり、救済効
率が向上する。
【００１８】以上、詳述したように、本実施例のマスク
ＲＯＭでは、メモリセルアレイがメモリセル群（１６ビ
ット）にグループ分けされ、冗長回路１０のデータ記憶
セル群２に、不良セルが属するメモリセル群の全記憶デ
ータが記憶できるように構成されている。そして、当該
メモリセル群に属する全てのセルで共通するように付さ
れたビット部分（Ａ9〜Ａ4）を、不良アドレス記憶セル
１に記憶させておくようにしている。このため、本実施
例のマスクＲＯＭでは、入力されたメモリアドレスデー
タの当該ビット部分（Ａ9〜Ａ4）が一致したことを条件
に、当該メモリセル群の全セルのデータが上記データ記
憶セル群に記憶せれたデータに置き換えられる。しかし
て、同時に不良となり易いメモリセルを予め同一のメモ
リセル群に含ませておくことによって、複数の不良セル
が発生したときに、冗長回路の構成要素のうち、予備的
に設けられたデータ記憶部を大きくするだけで、これら
複数の不良セルを救済することができる。
ＲＯＭでは、メモリセルアレイがメモリセル群（１６ビ
ット）にグループ分けされ、冗長回路１０のデータ記憶
セル群２に、不良セルが属するメモリセル群の全記憶デ
ータが記憶できるように構成されている。そして、当該
メモリセル群に属する全てのセルで共通するように付さ
れたビット部分（Ａ9〜Ａ4）を、不良アドレス記憶セル
１に記憶させておくようにしている。このため、本実施
例のマスクＲＯＭでは、入力されたメモリアドレスデー
タの当該ビット部分（Ａ9〜Ａ4）が一致したことを条件
に、当該メモリセル群の全セルのデータが上記データ記
憶セル群に記憶せれたデータに置き換えられる。しかし
て、同時に不良となり易いメモリセルを予め同一のメモ
リセル群に含ませておくことによって、複数の不良セル
が発生したときに、冗長回路の構成要素のうち、予備的
に設けられたデータ記憶部を大きくするだけで、これら
複数の不良セルを救済することができる。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、当該冗長回路が縦型マスクＲＯＭに備え
られた例に従って説明したが、他の構造のＲＯＭにも適
用可能である。又、本実施例では、ＲＯＭのメモリ容量
を１ｋビットとしたが、大容量のＲＯＭにも適用可能で
あることは勿論である。又、本実施例では、同一セル群
に含まれるメモリセルのメモリアドレスデータを、連続
する上位ビット（Ａ9〜Ａ4）のデータが一致するように
設定したが、これらのメモリアドレスの割振り方もこの
実施例の方法に限られるものではない。以上の説明では
主として本発明者によってなされた発明をその背景とな
った利用分野である半導体記憶装置の不良セルの救済技
術に適用した場合について説明したが、この発明はそれ
に限定されるものでなく、半導体記憶装置において、主
メモリ部分に記憶されたデータを他の記憶データに置き
換える技術一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、当該冗長回路が縦型マスクＲＯＭに備え
られた例に従って説明したが、他の構造のＲＯＭにも適
用可能である。又、本実施例では、ＲＯＭのメモリ容量
を１ｋビットとしたが、大容量のＲＯＭにも適用可能で
あることは勿論である。又、本実施例では、同一セル群
に含まれるメモリセルのメモリアドレスデータを、連続
する上位ビット（Ａ9〜Ａ4）のデータが一致するように
設定したが、これらのメモリアドレスの割振り方もこの
実施例の方法に限られるものではない。以上の説明では
主として本発明者によってなされた発明をその背景とな
った利用分野である半導体記憶装置の不良セルの救済技
術に適用した場合について説明したが、この発明はそれ
に限定されるものでなく、半導体記憶装置において、主
メモリ部分に記憶されたデータを他の記憶データに置き
換える技術一般に利用することができる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、冗長回路の冗長データの記
憶容量だけを大きくするだけで、より多数の不良セルの
救済が可能になる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、冗長回路の冗長データの記
憶容量だけを大きくするだけで、より多数の不良セルの
救済が可能になる。
【図１】本発明の不良ビット救済方法が適用されたマス
クＲＯＭのデータ読出し時の信号の遣取りを模式的に示
すブロック図である。
クＲＯＭのデータ読出し時の信号の遣取りを模式的に示
すブロック図である。
【図２】ＣＰＵからマスクＲＯＭに送られるメモリアド
レス信号の内容（アドレスデータ）を示す説明図であ
る。
レス信号の内容（アドレスデータ）を示す説明図であ
る。
【図３】マスクＲＯＭの基本セル構造を示す回路図であ
る。
る。
【図４】図３のメモリセルの設計パターンを示す平面図
である。
である。
【図５】従来の冗長回路を具えたマスクＲＯＭのデータ
読出し時の信号の遣取りを模式的に示すブロック図であ
る。
読出し時の信号の遣取りを模式的に示すブロック図であ
る。
１ 不良アドレス記憶セル（アドレス記憶部） ２ データ記憶セル群（データ記憶部） ２ａ，２ｂ… データ記憶セル ３ 比較回路 ４ 切替回路 １０ 冗長回路（補助データ読出回路） Ａ9〜Ａ4 アドレスデータの上位ビット
Claims (3)
- 【請求項１】 メモリセルアレイが所定数のメモリセル
からなるメモリセル群にグループ分けされ、特定のセル
が属する特定のメモリセル群の全記憶データを一括して
記憶することができるデータ記憶部と、上記特定のメモ
リセル群のメモリセルのアドレスデータのうち全てのセ
ルに共通するビット部分のデータを記憶するアドレス記
憶部とを有し、入力されたアドレス信号のアドレスデー
タの当該ビット部分のデータが上記記憶されたビット部
分のデータと一致したとき上記データ記憶部より当該ア
ドレスデータに応じて所望のデータを読み出す補助デー
タ読出回路を具えてなることを特徴とする半導体記憶装
置。 - 【請求項２】 上記メモリセルアレイは、ディジット線
に直列形態で接続された複数のＭＯＳトランジスタによ
り構成され、上記メモリセル群は同一のディジット線に
接続された所定個数のＭＯＳトランジスタにて構成され
ていることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 メモリセルアレイを、複数のメモリセル
からなるメモリセル群にグループ分けし、不良セルを検
出し、検出された不良セルが属しているメモリセル群の
全ての記憶内容を一括して所定のデータ記憶部に記憶
し、実際に入力されたアドレス信号が上記不良セルが属
しているメモリセル群に係わるアドレスデータを表して
いるか否かを判別し、上記アドレスデータを表わしてい
るときに、該アドレス信号に基いて上記データ記憶部よ
り所望の冗長データを読み出すようにしたことを特徴と
する半導体記憶装置の不良セル救済方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9406193A JPH06309896A (ja) | 1993-04-21 | 1993-04-21 | 半導体記憶装置及び不良セル救済方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9406193A JPH06309896A (ja) | 1993-04-21 | 1993-04-21 | 半導体記憶装置及び不良セル救済方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309896A true JPH06309896A (ja) | 1994-11-04 |
Family
ID=14100022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9406193A Withdrawn JPH06309896A (ja) | 1993-04-21 | 1993-04-21 | 半導体記憶装置及び不良セル救済方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309896A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492793B1 (ko) * | 1997-12-24 | 2005-08-25 | 주식회사 하이닉스반도체 | 불량셀리페어기능을갖는강유전체메모리장치 |
| KR100609540B1 (ko) * | 2005-03-18 | 2006-08-08 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| KR100694408B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 보정이 가능한 메모리를 포함하는 ｒｆｉｄ 장치및 그 보정 방법 |
| KR100694406B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| US7930467B2 (en) | 2007-03-08 | 2011-04-19 | Samsung Electronics Co., Ltd. | Method of converting a hybrid hard disk drive to a normal HDD |
-
1993
- 1993-04-21 JP JP9406193A patent/JPH06309896A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492793B1 (ko) * | 1997-12-24 | 2005-08-25 | 주식회사 하이닉스반도체 | 불량셀리페어기능을갖는강유전체메모리장치 |
| KR100609540B1 (ko) * | 2005-03-18 | 2006-08-08 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| KR100694408B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 보정이 가능한 메모리를 포함하는 ｒｆｉｄ 장치및 그 보정 방법 |
| KR100694406B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| US7360144B2 (en) | 2005-04-21 | 2008-04-15 | Hynix Semiconductor Inc. | Multi-bit nonvolatile ferroelectric memory device having fail cell repair circuit and repair method thereof |
| US7930467B2 (en) | 2007-03-08 | 2011-04-19 | Samsung Electronics Co., Ltd. | Method of converting a hybrid hard disk drive to a normal HDD |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |