KR100609540B1 - 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 - Google Patents

불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 Download PDF

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Abstract

본 발명은 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치 및 제어 방법에 관한 것으로서, 불량 셀 처리 회로를 포함하여 랜덤하게 분포된 셀 데이타를 유효하게 처리하기 위한 기술을 개시한다. 이러한 본 발명은, N개의 단위 셀을 포함하는 단위 셀 그룹에 동일한 데이타를 기록한 상태에서 단위 셀 그룹에 저장된 N개의 데이타를 센싱하여 증폭하며, 비교 처리부를 통해 N개의 데이타를 2비트씩 쌍으로 구분하여 비교하고, 그 비교 결과 두 데이타가 동일한 경우에만 유효한 하나의 데이타를 출력하도록 한다.

Description

불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치 및 제어 방법{Non-volatile ferroelectric memory device with circuit for processing fail cell and control method therefor}
도 1은 종래의 불휘발성 강유전체 메모리의 셀 데이타 분포도를 설명하기 위한 도면.
도 2는 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치에 관한 구성도.
도 3은 도 2의 비교 처리부에 관한 상세 회로도.
도 4는 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 제어 방법을 나타내는 흐름도.
도 5는 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 제어 방법을 설명하기 위한 도면.
도 6은 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치의 다른 실시예.
도 7은 도 6의 서브 셀 어레이에 관한 상세 회로도.
본 발명은 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치 및 제어 방법에 관한 것으로서, 불휘발성 강유전체 메모리 장치에서 불량 셀 처리 회로를 포함하여 랜덤하게 분포된 셀 데이타를 유효하게 처리하기 위한 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
한편, 종래의 불휘발성 강유전체 메모리 장치는 초기 공정에서 도 1에서와 같이 셀 데이타의 분포도가 큰 경우가 발생한다. 이러한 경우 셀 데이타가 "0"인 경우와 "1"인 경우 사이에 분포하는 데이타가 발생한다. 따라서, 셀 데이타가 도 1에서와 같이 랜덤하게 분포할 경우 구제회로를 사용하여 패일 셀을 구제하는 것이 어려울 뿐만 아니라, 셀 데이타를 유효하게 활용하기가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 단위 셀에 동일한 데이타를 기록한 상태에서, 각 그룹별로 구분된 단위 셀의 셀 데이타를 비교하여 불휘발성 강유전체 메모리 장치에서 랜덤하게 분포된 셀 데이타를 유효하게 처리할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치는, 각각의 그룹별로 불휘발성 강유전체 메모리에 동일한 데이타가 저장된 N개의 단위 셀을 포함하는 단위 셀 그룹이 로오 및 컬럼 방향으로 복수개 구분되는 셀 어레이부; 복수개의 단위 셀 그룹 중 선택된 하나의 단위 셀 그룹으로부터 인가되는 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 불량 셀 처리 회로를 구비하는 것을 특징으로 한다.
또한, 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치는, 불휘발성 강유전체 메모리에 동일한 데이타가 저장된 N개의 단위 셀이 단위 셀 그룹을 형성하여 서브 비트라인에 연결되며, 하나의 메인 비트라인에 서브 비트라인이 다수개 접속되어 선택적으로 연결되는 계층적 비트라인 구조의 서브 셀 어레이를 다수개 포함하는 셀 어레이부; 서브 셀 어레이에 연결된 복수개의 단위 셀 그룹 중 선택된 하나의 단위 셀 그룹으로부터 인가되는 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 불량 셀 처리 회로를 구비하는 것을 특징으로 한다.
또한, 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 제어 방법은, N개의 단위 셀을 포함하는 단위 셀 그룹에 동일한 데이타를 기록하는 단계; 단위 셀 그룹에 저장된 N개의 데이타를 센싱하여 증폭하는 단계; N개의 데이타를 2비트씩 쌍으로 구분하여 비교하고, 비교 결과 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치의 구성도이다.
본 발명은 셀 어레이부(10)와 불량 셀 처리 회로를 구비한다. 여기서, 불량 셀 처리 회로는 센스앰프부(20), 컬럼 스위칭부(30), 데이타 버스부(40), 컬럼 디코더(50), 비교 처리부(60) 및 데이타 버퍼(70)를 구비한다.
먼저, 셀 어레이부(10)는 로오 및 컬럼 방향으로 복수개의 단위 셀 그룹C0~Cn을 구비한다. 단위 셀 그룹 C0는 독립된 3개의 비트라인 BL00,BL01,BL02을 포함하는 비트라인 그룹 BL_0과 대응하여 연결되고, 단위 셀 그룹 Cn은 독립된 3개의 비트라인 BLn0,BLn1,BLn2을 포함하는 비트라인 그룹 BL_n과 대응하여 연결된다.
여기서, 하나의 단위 셀 그룹 C0은 독립적인 기억 소자인 3개의 단위 셀 C00,C01,C02을 포함한다. 그리고, 3개의 단위 셀 C00,C01,C02은 워드라인 WL과 3개의 비트라인 BL00,BL01,BL02이 각각 교차하는 영역에 스위칭 소자 T와 불휘발성 강유전체 캐패시터 FC가 위치한다.
단위 셀 C0의 스위칭 소자 T는 비트라인 BL00과 불휘발성 강유전체 캐패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 그리고, 불휘발성 강유전체 캐패시터는 스위칭 소자 T와 플레이트 라인 PL 사이에 연결된다.
또한, 센스앰프부(20)는 비트라인 BL00,BL01,BL02와 각각 대응하여 연결되는 센스앰프 SA00,SA01,SA02와, 비트라인 BLn0,BLn1,BLn2와 각각 대응하여 연결되는 센스앰프 SAn0,SAn1,SAn2를 구비한다.
컬럼 스위칭부(30)는 센스앰프부(20)와 데이타 버스부(40) 사이에 연결되어 컬럼 디코더(50)의 출력에 따라 스위칭 동작이 제어되는 컬럼 스위치 CS00~CSn2를 구비한다.
여기서, 컬럼 스위치 CS00~CS02는 센스앰프 SA00,SA01,SA02와 데이타 버스 D00,D01,D02 사이에 각각 연결되어 게이트 단자를 통해 컬럼 선택신호 CS_0가 인가된다. 그리고, 컬럼 스위치 CSn0~CSn2는 센스앰프 SAn0,SAn1,SAn2와 데이타 버스 D00,D01,D02 사이에 각각 연결되어 게이트 단자를 통해 컬럼 선택신호 CS_n가 인가된다.
컬럼 디코더(50)는 컬럼 선택신호 CS_0에 따라 컬럼 스위치 CS00~CS02의 스위칭 동작을 제어하는 컬럼 디코딩부(51)와, 컬럼 선택신호 CS_n에 따라 컬럼 스위치 CSn0~CSn2의 스위칭 동작을 제어하는 컬럼 디코딩부(52)를 구비한다.
비교 처리부(60)는 데이타 버스부(40)의 출력 데이타를 비교 처리하여 하나의 출력신호 DQ를 데이타 버퍼(70)에 출력한다. 그리고, 데이타 버퍼(70)로부터 인가되는 신호를 비교 처리하여 데이타 버스부(40)에 인가한다. 데이타 버퍼(70)는 비교 처리부(60)로부터 인가되는 출력신호 DQ를 버퍼링하여 출력한다.
도 3은 도 2의 비교 처리부(60)에 관한 상세 회로도이다.
비교 처리부(60)는 비교부(61)와, 데이타 출력 스위칭부(62) 및 데이타 입력 스위칭부(63)을 구비한다.
여기서, 비교부(61)는 배타적 오아게이트 XOR0~XOR2와 인버터 IV0~IV2를 구비한다.
배타적 오아게이트 XOR0는 데이타 버스 D02의 출력과 데이타 버스 D00의 출력을 배타적 오아 연산하여 출력한다. 인버터 IV0는 배타적 오아게이트 XOR0의 출력을 반전하여 비교 출력신호 REN0를 출력한다.
배타적 오아게이트 XOR1는 데이타 버스 D00의 출력과 데이타 버스 D01의 출력을 배타적 오아 연산하여 출력한다. 인버터 IV1는 배타적 오아게이트 XOR1의 출력을 반전하여 비교 출력신호 REN1를 출력한다.
배타적 오아게이트 XOR2는 데이타 버스 D01의 출력과 데이타 버스 D02의 출력을 배타적 오아 연산하여 출력한다. 인버터 IV2는 배타적 오아게이트 XOR2의 출력을 반전하여 비교 출력신호 REN2를 출력한다.
그리고, 데이타 출력 스위칭부(62)는 NMOS트랜지스터 N1~N6을 구비한다.
여기서, NMOS트랜지스터 N1,N2는 데이타 버스 D00와 노드 ND1 사이에 연결되어 게이트 단자를 통해 각각 비교 출력신호 REN0,REN1가 인가된다. NMOS트랜지스터 N3,N4는 데이타 버스 D01와 노드 ND1 사이에 연결되어 게이트 단자를 통해 각각 비교 출력신호 REN1,REN2가 인가된다. NMOS트랜지스터 N5,N6는 데이타 버스 D02와 노드 ND1 사이에 연결되어 게이트 단자를 통해 각각 비교 출력신호 REN2,REN0가 인가된다.
또한, 데이타 입력 스위칭부(63)는 NMOS트랜지스터 N7~N9를 구비한다.
여기서, NMOS트랜지스터 N7는 데이타 버스 D00와 노드 ND1 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN가 인가된다. NMOS트랜지스터 N8는 데이타 버스 D01와 노드 ND1 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN가 인가된다. NMOS트랜지스터 N9는 데이타 버스 D02와 노드 ND1 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN가 인가된다.
도 4는 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 제어 방법을 나타내는 흐름도이다.
먼저, 본 발명은 라이트 동작 모드시 라이트 인에이블 신호 WEN가 활성화되어 데이타 입력 스위칭부(63)의 NMOS트랜지스터 N7~N9가 턴온된다. 이에 따라, 라이트 동작 모드시 노드 ND1를 통해 인가되는 데이타가 데이타 버스 D00,D01,D02에 전달된다. 따라서, 독립된 3개의 단위 셀 C00,C01,C02에 동시에 같은 유효 데이타가 기록된다.(단계 S1)
한편, 리드 동작 모드시 3개의 센스앰프 SA00,SA01,SA02는 비트라인 그룹 BL_0을 통해 단위 셀 C00,C01,C02로부터 인가된 각각의 셀 데이타를 독립적으로 증폭한다.(단계 S2)
이후에, 컬럼 디코더(50)의 컬럼 디코딩부(51)가 활성화되면 컬럼 선택신호 CS_0에 따라 컬럼 스위치 CS00~CS02가 턴온된다. 이에 따라, 3개의 센스앰프 SA00,SA01,SA02에서 증폭된 출력 데이타가 데이타 버스부(40)에 출력된다. 그리고, 데이타 버스 D00,D01,D02에 각각 인가된 3개의 출력 데이타는 비교 처리부(60)에 출력된다.
이어서, 비교 처리부(60)는 데이타 버스부(40)를 통해 센스앰프부(20)에서 인가된 3개의 출력 데이타를 2개씩 3쌍으로 나누어 비교 처리하게 된다.(단계 S3)
즉, 3개의 센스앰프 SA00,SA01,SA02의 출력은 2개씩 쌍을 이루어 3개의 그룹으로 구분되어 비교 처리부(60)에서 비교 처리된다. 비교 처리부(60)는 2개씩 쌍을 이루는 각 그룹의 데이타가 서로 같은 값인지 다른 값인지를 판별한다. 만약, 2개의 데이타의 비교 결과 서로 동일한 데이타일 경우 출력 데이타 DQ를 데이타 버퍼(70)에 전달하게 된다. 반면에, 2개의 데이타의 비교 결과 서로 다른 데이타일 경우 출력 데이타 DQ가 데이타 버퍼(70)에 전달되지 않도록 한다.
따라서, 비교 처리부(60)는 3개의 센스앰프 SA00,SA01,SA02의 출력 데이타 중 하나의 데이타가 다르고 나머지 2개의 데이타가 같을 경우, 동일한 2개의 데이타가 유효하게 처리되어 데이타 버퍼(70)에 출력된다.
더욱 상세하게 설명하면, 도 3의 비교부(61)에서 배타적 오아게이트 XOR0는 데이타 버스 D00,D02의 출력 데이타를 배타적 오아 연산하여 두 데이타가 동일한지의 여부를 체크한다. 따라서, 배타적 오아게이트 XOR0는 데이타 버스 D00,D02의 출력 데이타가 동일한 경우 로우(또는 "0") 신호를 출력하고 다르면 하이(또는 "1") 신호를 출력한다.
그리고, 인버터 IV0는 배타적 오아게이트 XOR0의 출력을 반전하여 비교 출력신호 REN0를 출력한다. 이에 따라, 인버터 IV0는 데이타 버스 D00,D02의 출력 데이타가 동일한 경우 비교 출력신호 REN0를 하이(또는 "1") 신호로 출력하고 다를 경우 로우(또는 "0") 신호로 출력한다.
이후에, 비교 출력신호 REN0가 하이일 경우 데이타 출력 스위칭부(62)의 NMOS트랜지스터 N1,N6가 턴온되어, 데이타 버스 D00,D02의 출력 데이타가 노드 ND1에 인가되어 출력 데이타 DQ로써 출력된다.
또한, 배타적 오아게이트 XOR1는 데이타 버스 D00,D01의 출력 데이타를 배타적 오아 연산하여 두 데이타가 동일한지의 여부를 체크한다. 따라서, 배타적 오아게이트 XOR1는 데이타 버스 D00,D01의 출력 데이타가 동일한 경우 로우(또는 "0") 신호를 출력하고 다르면 하이(또는 "1") 신호를 출력한다.
그리고, 인버터 IV1는 배타적 오아게이트 XOR1 출력을 반전하여 비교 출력신호 REN1를 출력한다. 이에 따라, 인버터 IV1는 데이타 버스 D00,D01의 출력 데이타가 동일한 경우 비교 출력신호 REN1를 하이(또는 "1") 신호로 출력하고 다를 경우 로우(또는 "0") 신호로 출력한다.
이후에, 비교 출력신호 REN1가 하이일 경우 데이타 출력 스위칭부(62)의 NMOS트랜지스터 N2,N3가 턴온되어, 데이타 버스 D00,D01의 출력 데이타가 노드 ND1에 인가되어 출력 데이타 DQ로써 출력된다.
또한, 배타적 오아게이트 XOR2는 데이타 버스 D01,D02의 출력 데이타를 배타적 오아 연산하여 두 데이타가 동일한지의 여부를 체크한다. 따라서, 배타적 오아 게이트 XOR2는 데이타 버스 D01,D02의 출력 데이타가 동일한 경우 로우(또는 "0") 신호를 출력하고 다르면 하이(또는 "1") 신호를 출력한다.
그리고, 인버터 IV2는 배타적 오아게이트 XOR2 출력을 반전하여 비교 출력신호 REN2를 출력한다. 이에 따라, 인버터 IV2는 데이타 버스 D01,D02의 출력 데이타가 동일한 경우 비교 출력신호 REN2를 하이(또는 "1") 신호로 출력하고 다를 경우 로우(또는 "0") 신호로 출력한다.
이후에, 비교 출력신호 REN2가 하이일 경우 데이타 출력 스위칭부(62)의 NMOS트랜지스터 N4,N5가 턴온되어, 데이타 버스 D01,D02의 출력 데이타가 노드 ND1에 인가되어 출력 데이타 DQ로써 출력된다.
따라서, 비교 처리부(60)는 데이타 버스부(40)로부터 인가되는 3쌍의 출력 데이타를 비교하여, 2비트 데이타가 동일할 경우 해당 비교 데이타인 출력 데이타 DQ를 데이타 버퍼(70)에 출력한다.(단계 S4)
이에 따라, 리드 동작 모드시에는 도 5에 도시된 바와 같이 3개의 센스앰프 SA00,SA01,SA02의 출력 데이타 중 한개가 다르거나 패일이 발생할 경우에도, 비교 처리부(60)의 비교 처리 결과에 따라 발생하는 출력 데이타 DQ는 단위 셀 C00,C01,C02에 저장된 라이트 데이타와 동일하게 된다. 따라서, 약 33%까지 불량 셀이 발생할 경우에도 전체 셀 데이타를 유효하게 처리할 수 있게 된다.
도 6은 본 발명에 따른 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치의 다른 실시예이다.
본 발명은 셀 어레이부(100), 워드라인/플레이트 라인 구동부(120), 셀 블럭 스위칭부(130), 데이타 버스부(140), 컬럼 디코더(150), 센스앰프 어레이부(160), 비교 처리부(170), 데이타 버퍼(180) 및 입/출력 포트(190)를 구비한다.
여기서, 셀 어레이부(100)는 각각의 메인 비트라인 MBL에 복수개의 서브 비트라인 SBL이 연결된 계층적(Hierarchy) 비트라인 구조의 복수개의 서브 셀 어레이(110)를 구비한다.
워드라인/플레이트 라인 구동부(120)는 복수개의 서브 셀 어레이(110)의 워드라인 WL과 플레이트 라인 PL을 선택적으로 활성화시켜 셀 데이터의 리드/라이트동작을 제어한다.
셀 블럭 스위칭부(130)는 서브 셀 어레이(110)와 데이타 버스부(140)의 연결을 제어한다. 센스앰프 어레이부(160)는 컬럼 디코더(150)의 디코딩 신호에 따라 특정 컬럼 데이타를 센싱 및 증폭하여 비교 처리부(170)에 출력한다.
데이타 버퍼(180)는 비교 처리부(170)의 출력을 버퍼링하여 출력한다. 입/출력 포트(190)는 데이타 버퍼(180)로부터 인가된 신호를 외부로 출력하거나 외부로부터 인가되는 신호를 데이타 버퍼(180)에 출력한다.
도 7은 도 6의 서브 셀 어레이(110)에 관한 상세 회로도이다.
서브 셀 어레이(110)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N14가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N12의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N13의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N11는 NMOS트랜지스터 N10와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N10는 접지전압단과 NMOS트랜지스터 N11 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
이러한 구성을 갖는 서브 셀 어레이(110)에서 서브 비트라인 SBL은 각 서브 셀 어레이(110) 마다 구비되며, 메인 비트라인 MBL은 서브 셀 어레이(110)에 공유되어 서브 비트라인들 SBL과 선택적으로 연결된다.
따라서, 서브 비트라인 SBL이 메인 비트라인 MBL과 분리되므로, 서브 비트라인 SBL의 캐패시턴스는 메인 비트라인 MBL과 독립된 캐패시턴스로 존재하게 되어 셀 센싱 전하가 전달되는 비트라인의 캐패시턴스 용량을 줄일 수 있다. 각 서브 셀 어레이들(110)의 서브 비트라인 SBL의 센싱전압은 메인 비트라인 MBL과 오프된 상태에서 증폭된 후 선택적으로 메인 비트라인 MBL으로 전달된다.
이러한 구성을 갖는 도 6의 실시예는 도 2와 셀 어레이부(100)의 구성이 상이하며, 그 동작 과정은 도 2의 동작 과정과 동일하므로 그 상세한 설명은 생략하기로 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 단위 셀에 저장된 셀 데이타의 비교를 통해 랜덤하게 분포된 셀 데이타를 유효하게 처리할 수 있도록 하는 효과를 제공한다.

Claims (19)

  1. 각각의 그룹별로 불휘발성 강유전체 메모리에 동일한 데이타가 저장된 N개의 단위 셀을 포함하는 단위 셀 그룹이 로오 및 컬럼 방향으로 복수개 구분되는 셀 어레이부;
    상기 복수개의 단위 셀 그룹 중 선택된 하나의 단위 셀 그룹으로부터 인가되는 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 불량 셀 처리 회로를 구비하는 것을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 단위 셀 그룹은 3개의 단위 셀을 포함하는 것을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  3. 제 1항에 있어서, 상기 불량 셀 처리 회로는
    복수개의 비트라인 그룹을 통해 상기 복수개의 단위 셀 그룹으로부터 각각 인가되는 복수개의 데이타를 증폭하는 센스앰프부;
    컬럼 선택신호에 따라 상기 센스앰프부와 데이타 버스부의 연결을 제어하는 컬럼 스위칭부;
    상기 컬럼 스위칭부의 스위칭 동작을 제어하기 위한 상기 컬럼 선택신호를 생성하는 컬럼 디코더; 및
    상기 데이타 버스부로부터 인가되는 상기 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 데이타 버퍼에 출력하는 비교 처리부를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  4. 제 1항 또는 제 3항에 있어서, 상기 컬럼 스위칭부는 상기 복수개의 단위 셀 그룹과 대응하는 갯수의 복수개의 컬럼 스위치 그룹으로 구분되며, 상기 컬럼 선택신호의 활성화시 상기 복수개의 컬럼 스위치 그룹 중 해당하는 하나의 컬럼 스위치 그룹이 활성화됨을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  5. 제 3항에 있어서, 상기 비교 처리부는
    상기 N개의 데이타를 2비트씩 쌍으로 비교하여 상기 두 데이타가 동일한 경우 비교 출력신호를 활성화시키는 비교부;
    상기 비교부의 비교 결과에 따라 상기 비교 출력신호가 활성화되면 동일한 상기 두 데이타의 값을 하나의 출력 데이타로 출력하는 데이타 출력 스위칭부; 및
    라이트 인에이블 신호의 활성화시 상기 데이타 버스부에 동일한 하나의 데이타를 인가하는 데이타 입력 스위칭부를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 비교부는
    상기 N개의 데이타를 2비트씩 쌍으로 각각 비교하기 위한 복수개의 논리소자; 및
    상기 복수개의 논리소자의 출력을 반전하여 복수개의 비교 출력신호를 출력하는 복수개의 인버터를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  7. 제 6항에 있어서, 상기 복수개의 논리소자는 각각 배타적 오아게이트를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  8. 제 5항에 있어서, 상기 데이타 출력 스위칭부는 상기 데이타 버스부와 상기 데이타 버퍼 사이에 연결되어 게이트 단자를 통해 상기 비교 출력신호가 인가되는 복수개의 스위칭 트랜지스터를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  9. 제 5항에 있어서, 상기 데이타 입력 스위칭부는 상기 데이타 버스부와 상기 데이타 버퍼 사이에 연결되어 게이트 단자를 통해 상기 라이트 인에이블 신호가 인가되는 복수개의 스위칭 트랜지스터를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  10. 불휘발성 강유전체 메모리에 동일한 데이타가 저장된 N개의 단위 셀이 단위 셀 그룹을 형성하여 서브 비트라인에 연결되며, 하나의 메인 비트라인에 상기 서브 비트라인이 다수개 접속되어 선택적으로 연결되는 계층적 비트라인 구조의 서브 셀 어레이를 다수개 포함하는 셀 어레이부;
    상기 서브 셀 어레이에 연결된 복수개의 단위 셀 그룹 중 선택된 하나의 단위 셀 그룹으로부터 인가되는 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 불량 셀 처리 회로를 구비하는 것을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 단위 셀 그룹은 3개의 단위 셀을 포함하는 것을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  12. 제 10항에 있어서, 상기 셀 어레이부는
    상기 다수개의 서브 셀 어레이에 셀 데이터를 리드/라이트 하기 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트 라인 구동부; 및
    상기 다수개의 서브 셀 어레이와 데이타 버스부를 선택적으로 연결하는 셀 블럭 스위칭부를 더 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발 성 강유전체 메모리 장치.
  13. 제 10항 또는 제 12항에 있어서, 상기 불량 셀 처리 회로는
    특정 컬럼 데이타를 선택하기 위한 디코딩 신호를 생성하는 컬럼 디코더;
    데이타 버스부를 통해 상기 셀 블럭 스위칭부와 연결되고, 상기 디코딩 신호에 따라 상기 서브 셀 어레이로부터 인가된 셀 데이터를 센싱 및 증폭하는 센스앰프 어레이부; 및
    상기 센스앰프 어레이부로부터 인가되는 상기 N개의 데이타를 2비트씩 쌍으로 비교하여 두 데이타가 동일한 경우 유효한 하나의 데이타를 데이타 버퍼에 출력하는 비교 처리부를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  14. 제 13항에 있어서, 상기 비교 처리부는
    상기 N개의 데이타를 2비트씩 쌍으로 비교하여 상기 두 데이타가 동일한 경우 비교 출력신호를 활성화시키는 비교부;
    상기 비교부의 비교 결과에 따라 상기 비교 출력신호가 활성화되면 동일한 상기 두 데이타의 값을 하나의 출력 데이타로 출력하는 데이타 출력 스위칭부; 및
    라이트 인에이블 신호의 활성화시 상기 데이타 버스부에 동일한 하나의 데이타를 인가하는 데이타 입력 스위칭부를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  15. 제 14항에 있어서, 상기 비교부는
    상기 N개의 데이타를 2비트씩 쌍으로 각각 비교하기 위한 복수개의 논리소자; 및
    상기 복수개의 논리소자의 출력을 반전하여 복수개의 비교 출력신호를 출력하는 복수개의 인버터를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  16. 제 15항에 있어서, 상기 복수개의 논리소자는 각각 배타적 오아게이트를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  17. 제 14항에 있어서, 상기 데이타 출력 스위칭부는 상기 데이타 버스부와 상기 데이타 버퍼 사이에 연결되어 게이트 단자를 통해 상기 비교 출력신호가 인가되는 복수개의 스위칭 트랜지스터를 구비함을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 장치.
  18. 제 14항에 있어서, 상기 데이타 입력 스위칭부는 상기 데이타 버스부와 상기 데이타 버퍼 사이에 연결되어 게이트 단자를 통해 상기 라이트 인에이블 신호가 인가되는 복수개의 스위칭 트랜지스터를 구비함을 특징으로 하는 불량 셀 처리 회로 를 포함하는 불휘발성 강유전체 메모리 장치.
  19. N개의 단위 셀을 포함하는 단위 셀 그룹에 동일한 데이타를 기록하는 단계;
    상기 단위 셀 그룹에 저장된 N개의 데이타를 센싱하여 증폭하는 단계;
    상기 N개의 데이타를 2비트씩 쌍으로 구분하여 비교하고, 비교 결과 두 데이타가 동일한 경우 유효한 하나의 데이타를 출력하는 단계를 포함하는 것을 특징으로 하는 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리 제어 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635532B2 (en) 2017-07-19 2020-04-28 Samsung Electronics Co., Ltd. Method of controlling error check and correction (ECC) of non-volatile memory device and memory system performing the same
US11398292B2 (en) 2019-10-07 2022-07-26 Samsung Electronics Co., Ltd. Memory chip having on-die mirroring function and method for testing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06309896A (ja) * 1993-04-21 1994-11-04 Hitachi Ltd 半導体記憶装置及び不良セル救済方法
US5588115A (en) 1993-01-29 1996-12-24 Teradyne, Inc. Redundancy analyzer for automatic memory tester
KR20010029295A (ko) * 1999-09-30 2001-04-06 한신혁 강유전체 메모리
KR20020061193A (ko) * 2001-01-15 2002-07-24 (주)실리콘세븐 불량 메모리 블락을 리페어하는 반도체 메모리 장치의자동 리페어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5588115A (en) 1993-01-29 1996-12-24 Teradyne, Inc. Redundancy analyzer for automatic memory tester
JPH06309896A (ja) * 1993-04-21 1994-11-04 Hitachi Ltd 半導体記憶装置及び不良セル救済方法
KR20010029295A (ko) * 1999-09-30 2001-04-06 한신혁 강유전체 메모리
KR20020061193A (ko) * 2001-01-15 2002-07-24 (주)실리콘세븐 불량 메모리 블락을 리페어하는 반도체 메모리 장치의자동 리페어 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635532B2 (en) 2017-07-19 2020-04-28 Samsung Electronics Co., Ltd. Method of controlling error check and correction (ECC) of non-volatile memory device and memory system performing the same
US11398292B2 (en) 2019-10-07 2022-07-26 Samsung Electronics Co., Ltd. Memory chip having on-die mirroring function and method for testing the same
US11848068B2 (en) 2019-10-07 2023-12-19 Samsung Electronics Co., Ltd. Memory chip having on-die mirroring function and method for testing the same

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