KR100506456B1

KR100506456B1 - 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치

Info

Publication number: KR100506456B1
Application number: KR10-2003-0052660A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-07-30
Filing date: 2003-07-30
Publication date: 2005-08-05
Also published as: US20050024914A1; JP2005050494A; US7170773B2; US6995998B2; KR20050014168A; JP4559760B2; US20060083051A1

Abstract

본 발명은 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 센싱 감지 임계전압에서 셀 데이타의 센싱 전압 레벨을 증폭하고, 시간축을 기준으로 복수개 구분되는 레퍼런스 타이밍 스트로브의 인가시점에서 복수개의 셀 데이타를 판정할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 리드 동작 모드시 셀 어레이 블럭으로부터 인가된 복수개의 리드 데이타를 리드 데이타 버스부를 통해 리드/라이트 데이타 레지스터 어레이부에 각각 저장하고, 라이트 동작 모드시 리드/라이트 데이타 레지스터 어레이부에 저장된 복수개의 리드 데이타 또는 리드/라이트 데이타 버퍼부로부터 인가되는 복수개의 입력 데이타를 라이트 데이타 버스부를 통해 셀 어레이 블럭에 각각 저장하며, 셀 데이타의 센싱 전압을 시간축을 기준으로 판단하여 복수개의 비트들을 하나의 셀에 저장할 수 있도록 한다.

Description

멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device for controlling multi-bit}

본 발명은 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 하나의 강유전체 메모리 셀에 멀티비트의 데이타를 저장하고 센싱할 수 있도록 하는 기술이다.

일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

이러한 FRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다.

이러한 종래의 불휘발성 강유전체 메모리에서 셀 데이타 센싱시, 센싱 레퍼런스 전압의 레벨을 적정한 레벨로 설정해야 한다.

하지만, FeRAM의 칩 동작 전압이 저 전압화 되면서 셀을 센싱하기 위한 레퍼런스 전압의 레벨이 점점 감소하게 되었다. 셀 데이타의 센싱 전압 레벨이 낮을 경우 레퍼런스 전압과의 전압 마진이 작아지게 되어 데이타 판별이 어렵게 되는 문제점이 있다. 또한, 레퍼런스 전압 자체의 전압 레벨 변동에 의해 센싱 마진이 감소하게 되는 문제점이 있다. 따라서, 1T1C(1transistor, 1capacitor) 구조의 FeRAM 칩에서 빠른 동작 속도의 구현이 어렵게 되는 문제점이 있다.

또한, 반도체 메모리의 디자인 룰(Design Rule)이 작아지면서 셀 사이즈도 점점 작아지게 된다. 이에 따라, 셀 사이즈의 유효성을 증가시키기 위하여 하나의 셀에 복수개의 멀티비트 데이타를 저장할 수 있도록 하는 본 발명의 필요성이 대두되었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 다음과 같은 목적을 갖는다.

첫째, 센싱감지 임계전압에서 레퍼런스 타이밍 스트로브 구간을 달리하여 복수개의 데이타 레벨을 감지하고, 하나의 셀에 복수개의 데이타 비트를 저장할 수 있도록 하는데 그 목적이 있다.

둘째, 레지스터를 통해 리드 및 라이트된 복수개의 데이타를 저장하여 데이타 엑세스 시간이 향상된 칩을 구현하는데 그 목적이 있다.

셋째, 셀 데이타의 셀프 센싱 전압을 레퍼런스 타이밍 구간에서 증폭하고, 시간축을 기준으로 복수개의 데이타 전압 레벨을 판정함으로써, 저전원 전압이나 빠른 엑세스 타임의 칩의 구현시 센싱 전압의 마진을 확보하고 동작 속도를 향상시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치는, 불휘발성 강유전체 메모리를 각각 구비하고, 레퍼런스 타이밍 스트로브 구간에서 메인 비트라인으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 시간축을 기준으로 증폭하여 복수개의 센싱 데이타 레벨을 각각 출력하는 복수개의 셀 어레이 블럭; 일정 시간차를 갖는 복수개의 리드 락 제어신호의 활성화시 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 센싱 데이타 레벨을 저장하고, 복수개의 센싱 데이타 레벨을 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 리드/라이트 데이타 레지스터 어레이부; 복수개의 셀 어레이 블럭과 공통 연결되어 복수개의 센싱 데이타 레벨을 상기 리드/라이트 데이타 레지스터 어레이부로 각각 출력하는 리드 데이타 버스부; 및 복수개의 셀 어레이 블럭과 공통 연결되어 아날로그 레퍼런스 레벨 신호를 복수개의 셀 어레이 블럭에 각각 출력하는 라이트 데이타 버스부를 구비함을 특징으로 한다.

또한, 본 발명은 복수개의 셀 어레이 블럭; 및 일정 시간차를 갖는 복수개의 리드 락 제어신호의 활성화시 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 센싱 데이타 레벨을 저장하고, 복수개의 센싱 데이타 레벨을 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 리드/라이트 데이타 레지스터 어레이부를 구비하고, 복수개의 셀 어레이 블럭 각각은 레퍼런스 타이밍 스트로브 구간에서 셀 데이타의 셀프 센싱 전압을 시간축을 기준으로 변환하고, 로직 문턱전압의 임계값에서 복수개의 셀 데이타의 전압 레벨을 증폭하여 복수개의 센싱 데이타 레벨을 출력하는 센스 앰프 어레이부를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 구성도이다.

본 발명은 리드/라이트 데이타 버퍼부(100), 데이타 버퍼 버스부(200), 리드/라이트 데이타 레지스터 어레이부(300), 리드 데이타 버스부(400), 복수개의 셀 어레이 블럭(500) 및 라이트 데이타 버스부(600)를 구비한다.

리드/라이트 데이타 버퍼부(100)는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 레지스터 어레이부(300)와 연결된다. 복수개의 셀 어레이 블럭(500)은 리드 데이타 버스부(400) 및 라이트 데이타 버스부(600)를 공유한다. 리드 데이타 버스부(400) 및 라이트 데이타 버스부(600)는 리드/라이트 데이타 레지스터 어레이부(300)와 연결된다.

이러한 구성을 갖는 본 발명은, 리드 동작 모드시 셀 어레이 블럭(500)에서 리드된 데이타가 리드 데이타 버스부(400)를 통해 리드/라이트 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 리드/라이트 데이타 레지스터 어레이부(300)에 저장된 리드 데이타는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)로 출력된다.

반면에, 라이트 동작 모드시 리드/라이트 데이타 버퍼부(100)를 통해 입력된 입력 데이타는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 리드/라이트 데이타 레지스터 어레이부(300)에 저장된 입력 데이타 또는 리드 데이타는 라이트 데이타 버스부(600)를 통해 셀 어레이 블럭(500)에 라이트된다.

도 2는 도 1의 셀 어레이 블럭(500)에 관한 상세 구성도이다.

셀 어레이 블럭(500)은 센스 앰프 어레이부(510), MBL(Main Bit Line) 풀업(Pull Up) 제어부(520), 복수개의 서브 셀 어레이(530) 및 라이트 스위치(540)를 구비한다.

여기서, 센스앰프 어레이부(510)는 리드 데이타 버스부(400)에 연결되고, 라이트 스위치부(540)는 라이트 데이타 버스부(600)에 연결된다.

도 3은 도 2의 MBL 풀업 제어부(520)에 관한 상세 회로도이다.

MBL 풀업 제어부(520)는 프리차지시 메인 비트라인 MBL을 풀업 시키기 위한 PMOS트랜지스터 P1를 구비한다. PMOS트랜지스터 P1의 소스 단자는 전원전압 VCC(혹은 VPP) 인가단에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC가 인가된다.

도 4는 도 2의 라이트 스위치부(540)에 관한 상세 회로도이다.

라이트 스위치부(540)는 NMOS트랜지스터 N1 및 PMOS트랜지스터 P2를 구비한다. NMOS트랜지스터 N1는 메인 비트라인 MBL과 라이트 데이타 버스부(600) 사이에 연결되어 게이트 단자를 통해 라이트 스위치 제어신호 WSN가 인가된다. 또한, PMOS트랜지스터 P2는 메인 비트라인 MBL과 라이트 데이타 버스부(600) 사이에 연결되어 게이트 단자를 통해 라이트 스위치 제어신호 WSP가 인가된다.

이러한 구성을 갖는 라이트 스위치부(540)는 라이트 동작시에만 사용되고, 리드 동작시에는 오프 상태를 유지한다. 리드 동작시에는 센스 앰프 어레이부(510)의 증폭 데이타가 리드 데이타 버스부(400)로 출력된다.

도 5는 도 2의 서브 셀 어레이(530)에 관한 상세 회로도이다.

서브 셀 어레이(530)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 서브 비트라인 선택 신호 SBSW1의 활성화시 NMOS트랜지스터 N6가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.

서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N4의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.

그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N5의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.

또한, NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N2는 접지전압단과 NMOS트랜지스터 N3 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.

도 6은 도 2의 센스 앰프 어레이부(510)에 관한 상세 구성도이다.

센스 앰프 어레이부(510)는 레벨 센싱부(511)와, 센싱 출력부(512)를 구비한다.

여기서, 레벨 센싱부(511)는 PMOS트랜지스터 P3~P5와, NMOS트랜지스터 N7를 구비한다. PMOS트랜지스터 P3는 전원전압 VCC 인가단과 메인 비트라인 MBL 사이에 연결되어 게이트 단자에 메인 비트라인 제어신호 MBLC가 인가된다. PMOS트랜지스터 P4는 전원전압 VCC 인가단과 PMOS트랜지스터 P5 사이에 연결되어 게이트 단자에 센싱 인에이블 신호 S_EN가 인가된다.

또한, PMOS트랜지스터 P5는 PMOS트랜지스터 P4와 노드 SLO 사이에 연결되어 게이트 단자가 메인 비트라인 MBL과 연결된다. NMOS트랜지스터 N7는 노드 SLO와 접지전압단 사이에 연결되어 게이트 단자가 메인 비트라인 MBL과 연결된다.

센싱 출력부(512)는 리드 데이타 버스부(400)와 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N9,N10를 구비한다. NMOS트랜지스터 N8는 리드 데이타 버스부(400)와 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자가 노드 SLO에 연결된다. 그리고, NMOS트랜지스터 N9는 NMOS트랜지스터 N8와 접지전압단 사이에 연결되어 게이트 단자에 센싱 출력 인에이블 신호 SOUT_EN가 인가된다.

여기서, NMOS트랜지스터 N8은 노드 SLO의 출력전압을 로직 Vt(문턱전압)의 값을 기준으로 감지하여 버퍼링한다.

이러한 구성을 갖는 본 발명의 센스 앰프 어레이부(510)에 관한 동작 과정을 설명하면 다음과 같다.

먼저, 통상 모드일 경우 레벨 센싱부(511)의 PMOS트랜지스터 P4는 오프 상태를 유지한다. 그리고, 리드 동작 모드시 센싱 인에이블 신호 S_EN가 로우가 되면, PMOS트랜지스터 P5가 턴온되어 PMOS트랜지스터 P5에 전원전압을 인가한다.

여기서, NMOS트랜지스터 N7 및 PMOS트랜지스터 P5의 게이트 단자는 메인 비트라인 MBL에 연결되어, 메인 비트라인 MBL의 전압에 의해 노드 SLO에 출력되는 전압 레벨이 결정된다. 그리고, PMOS트랜지스터 P3은 메인 비트라인 제어신호 MBLC가 로우일 경우 메인 비트라인 MBL에 전원전압 VCC을 출력한다.

이에 따라, 메인 비트라인 MBL이 임계전압(VCC) 이상이 될 경우 NMOS트랜지스터 N7가 턴온되어 노드 SLO가 로우 레벨이 된다. 반면에, 메인 비트라인 제어신호 MBLC가 하이일 경우 메인 비트라인 MBL이 로우 레벨이 되고, PMOS트랜지스터 P5가 턴온되어 노드 SLO가 하이 레벨이 된다.

또한, NMOS트랜지스터 N9는 통상 동작 모드시 오프 상태를 유지한다. 그리고, 리드 동작 모드시 센싱 출력 인에이블 신호 SOUT_EN가 하이로 인에이블 되면 NMOS트랜지스터 N9가 턴온된다. 따라서, 노드 SLO의 전압 레벨 상태에 따라 리드 데이타 버스부(400)의 전압 레벨이 결정된다.

즉, 리드 데이타 버스부(400)는 후술하는 리드 버스 풀업부에 의해 하이 레벨로 프리차지 상태를 유지한다. 이 상태에서 노드 SLO의 전압 레벨에 의해 NMOS트랜지스터 N8가 스위칭되어 리드 데이타 버스부(400)의 풀 다운 여부가 결정된다. 만약, 노드 SLO의 전압 레벨이 하이일 경우 NMOS트랜지스터 N9가 턴온되어 리드 데이타 버스부(400)는 로우 레벨로 풀다운 된다. 반면에, 노드 SLO의 전압 레벨이 로우일 경우 리드 데이타 버스부(400)는 그대로 하이 레벨 상태를 유지한다.

도 7은 도 6의 센스 앰프 어레이부(510)에 관한 동작 타이밍도이다.

먼저, T0 구간은 워드라인 WL 및 플레이트 라인 PL이 비활성화 상태이고, 메인 비트라인 MBL 및 리드 데이타 버스부(400)를 하이 레벨로 프리차지 하는 구간이다. 여기서, 서브 비트라인 SBL 및 노드 SLO는 로우 레벨로 프리차지 된다. 그리고, 센싱 인에이블 신호 S_EN 및 센싱 출력 인에이블 신호 SOUT_EN가 모두 디스에이블 상태이다.

이후에, T1 구간에서는 워드라인 WL 및 플레이트 라인 PL이 하이 레벨로 활성화 된다. 이와 동시에, 서브 비트라인 SBL과 메인 비트라인 MBL에 셀 데이타 "하이" 또는 데이타 "로우"가 인가된다.

또한, 센스앰프의 제어신호인 센싱 인에이블 신호 S_EN 및 센싱 출력 인에이블 신호 SOUT_EN가 하이 레벨로 활성화 된다. 따라서, 센스 앰프 어레이부(510)는 데이타 증폭 및 감지 동작을 수행한다. 이때, 메인 비트라인 MBL의 전압 레벨은 센싱 감지 임계 전압 레벨에 도달할 때까지 감소하게 된다.

다음에, T2 구간에서는 셀 데이타 "하이"의 전압 레벨이 먼저 센싱 감지 임계 전압에 도달한다. 즉, 셀 데이타가 "하이"일 경우 노드 SLO의 전압이 NMOS트랜지스터 N8의 로직 문턱전압 Vt 레벨에 먼저 도달하게 된다. 따라서, 노드 SLO의 전압 레벨이 하이로 천이하여 리드 데이타 버스부(400)에 먼저 로우 레벨을 출력하게 된다. 또한, T2 구간에서는 셀 데이타 "로우"의 전압 레벨이 센싱 감지 임계전압의 레벨에 도달하지 못하게 된다.

따라서, 셀 데이타 "하이"와 셀 데이타 "로우"가 각각 센싱 감지 임계 전압 레벨에 도달하는 시점은 시간축을 기준으로 할때 T2구간 동안의 시간차를 갖게 된다. 결국, T2 구간 동안에 레퍼런스 타이밍 스트로브를 인가하여 셀 데이타 "하이" 또는 셀 데이타 "로우"를 구별함으로써 셀 데이타의 유효성을 판단할 수 있게 된다. 여기서, 레퍼런스 타이밍 스트로브의 인가 시점을 결정하는 신호는 후술하는 데이타 레지스터(302)의 리드 락 제어신호 R_LOCK이다.

즉, 레퍼런스 타이밍 스트로브 구간인 T2구간에서 리드 데이타 버스부(400)의 전압 레벨이 로우일 경우 셀 데이타는 "하이"를 나타낸다. 반대로 T2 구간에서 리드 데이타 버스부(400)의 전압 레벨이 하이일 경우 셀 데이타는 "로우"를 나타낸다.

이후에, T3 구간에서 셀 데이타가 "로우"일 경우 노드 SLO의 전압 레벨이 로직 문턱전압 Vt의 전압 레벨에 도달하게 된다. T3 구간에서는 노드 SLO의 전압 레벨이 셀 데이타 "하이" 또는 셀 데이타 "로우"의 전압 레벨과 상관없이 모두 하이 레벨로 인에이블 된다. 따라서, 리드 데이타 버스부(400)의 전압 레벨이 모두 로우 레벨로 디스에이블 된다.

도 8은 도 1의 리드/라이트 데이타 레지스터 어레이부(300)에 구비된 데이타 레지스터(302)의 상세 구성을 나타낸다.

데이타 레지스터(302)는 리드 버스 풀업부(310), 리드 버스 스위칭부(320), 데이타 래치부(330), 데이타 입력 스위칭부(340), 데이타 레지스터 스위칭부(350) 및 데이타 출력 스위칭부(360)를 구비한다.

여기서, 리드 버스 풀업부(310)는 버스 풀업 제어신호 BUSPU에 따라 초기 상태에서 리드 데이타 버스부(400)를 풀업시킨다. 리드 버스 스위칭부(320)는 리드 락 제어신호 R_LOCK에 따라 리드 데이타 버스부(400)로부터 인가되는 데이타를 데이타 래치부(330)에 출력한다.

데이타 래치부(330)는 리드 버스 스위칭부(320)로부터 인가되는 리드 데이타 및 데이타 입력 스위칭부(340)로부터 인가되는 입력 데이타를 저장한다. 데이타 입력 스위칭부(340)는 라이트 락 제어신호 W_LOCK에 따라 후술하는 디코더로부터 인가되는 코딩신호 DEC_ENC<n>를 데이타 래치부(330)에 출력한다.

데이타 레지스터 스위칭부(350)는 레지스터 인에이블 신호 REG_EN에 따라 데이타 래치부(330)에 저장된 데이타를 데이타 레지스터 신호 DREG<n>로써 후술하는 D/A 변환기에 출력한다. 데이타 출력 스위칭부(360)는 출력 인에이블 신호 OUT_EN에 따라 코딩신호 DEC_ENC<n>를 후술하는 인코더에 출력한다.

도 9는 도 8의 데이타 레지스터(302)에 관한 상세 회로도이다.

먼저, 리드 버스 풀업부(310)는 전원전압 인가단과 리드 데이타 버스부(400) 사이에 연결되어 게이트 단자를 통해 버스 풀업 제어신호 BUSPU가 인가되는 PMOS트랜지스터 P6를 구비한다.

리드 버스 스위칭부(320)는 전송게이트 T1,T2 및 인버터 IV1를 구비한다. 인버터 IV1는 리드 락 제어신호 R_LOCK를 반전한다. 전송게이트 T1는 NMOS게이트를 통해 인가되는 리드 락 제어신호 R_LOCK와 PMOS게이트를 통해 인가되는 반전된 리드 락 제어신호 R_LOCK의 상태에 따라 리드 데이타 버스부(400)로부터 인가되는 리드 데이타를 선택적으로 출력한다. 전송게이트 T2는 PMOS게이트를 통해 인가되는 리드 락 제어신호 R_LOCK와 NMOS게이트를 통해 인가되는 반전된 리드 락 제어신호 R_LOCK에 따라 인버터 IV3의 출력신호를 선택적으로 출력한다.

데이타 래치부(330)는 래치 회로로 구성된 인버터 IV2, IV3를 구비한다. 데이타 입력 스위칭부(340)는 인버터 IV4 및 전송게이트 T3,T4를 구비한다. 인버터 IV4은 라이트 락 제어신호 W_LOCK를 반전한다.

전송게이트 T3는 NMOS게이트를 통해 인가되는 라이트 락 제어신호 W_LOCK 및 PMOS게이트를 통해 인가되는 반전된 라이트 락 제어신호 W_LOCK에 따라 인버터 IV2의 출력신호를 선택적으로 출력한다. 전송게이트 T4는 NMOS게이트를 통해 인가되는 라이트 락 제어신호 W_LOCK 및 PMOS게이트를 통해 인가되는 반전된 라이트 락 제어신호 W_LOCK에 따라 코딩신호 DEC_ENC<n>를 데이타 래치부(330)에 선택적으로 출력한다.

데이타 레지스터 스위칭부(350)는 인버터 IV5~IV7 및 전송게이트 T5를 구비한다. 인버터 IV5,IV6은 전송게이트 T3의 출력신호를 비반전 지연한다. 인버터 IV7는 레지스터 인에이블 신호 REG_EN를 반전한다. 전송게이트 T5는 NMOS게이트를 통해 인가되는 레지스터 인에이블 신호 REG_EN 및 PMOS게이트를 통해 인가되는 반전된 레지스터 인에이블 신호 REG_EN에 따라 인버터 IV6의 출력신호를 데이타 레지스터 신호 DREG<n>로써 출력한다.

데이타 출력 스위칭부(360)는 인버터 IV8~IV10 및 전송게이트 T6를 구비한다. 인버터 IV8,IV9는 전송게이트 T3의 출력신호를 비반전 지연한다. 인버터 IV10는 출력 인에이블 신호 OUT_EN를 반전한다. 전송게이트 T6는 PMOS게이트를 통해 인가되는 출력 인에이블 신호 OUT_EN 및 NMOS게이트를 통해 인가되는 반전된 출력 인에이블 신호 OUT_EN에 따라 인버터 IV9의 출력신호를 코딩신호 DEC_ENC<n>로써 출력한다.

도 10은 도 8의 데이타 레지스터(302)의 동작 타이밍도이다.

먼저, T1 구간에서 리드 락 제어신호 R_LOCK가 인에이블 되면 리드 데이타 버스부(400)로부터 인가되는 셀 센싱 데이타가 데이타 래치부(330)에 저장된다. 즉, 리드 락 제어신호 R_LOCK가 하이인 구간에서는 리드 데이타가 계속해서 데이타 래치부(330)에 저장된다.

이후에, T2 구간에서 리드 락 제어신호 R_LOCK가 로우로 천이하면, 리드 데이타가 더이상 데이타 래치부(330)에 입력되지 않는다. 따라서, 리드 락 제어신호 R_LOCK가 디스에이블 되는 시점에서 레퍼런스 타이밍 스트로브의 인가시 데이타 래치부(330)에 기저장된 데이타를 계속해서 유지할 수 있게 된다.

다음에, T3 구간에서는 셀 데이타 "하이" 또는 데이타 "로우"의 전압 레벨이 모두 로우 상태가 되므로 데이타 래치(330)에 더이상 리드 데이타를 저장할 수 없게 된다. 결국, T2의 데이타 유효 구간 동안 레퍼런스 타이밍 스트로브의 인가 시점에서 입력된 데이타가 최종적으로 데이타 래치부(330)에 저장된다.

도 11 및 도 12는 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 2비트 기록 레벨을 설명하기 위한 도면이다.

메모리 셀에 2비트를 저장하기 위해서는 4(2²) 레벨의 데이타가 필요하다. 즉, 00,01,10,11의 데이타 레벨이 필요하다. 따라서, 4레벨의 데이타를 셀에 저장하기 위해 전압 레벨을 VW1(VPP),VW2,VW3,VW4(VSS)로 구분하여 각각 저장한다.

2비트 데이타를 셀에 라이트하기 위한 동작 과정을 설명하면 다음과 같다.

먼저, 플레이트 라인 PL이 접지전압 VSS 레벨인 상태에서 VW1(VPP) 전압으로 모든 셀에 히든 데이타 "1"을 라이트한다.

다음에, 플레이트 라인 PL에 펌핑전압 VPP가 가해진 상태에서, 데이타 레벨 (10)을 저장하기 위해 서브 비트라인 SBL과 메인 비트라인 MBL에 전압 VW2을 인가한다. 이에 따라, 플레이트 라인 PL과 서브 비트라인 SBL에 전압 VW1-VW2 만큼의 전압이 가해진다. 즉, 처음 셀에 저장된 전하값이 전압 VW1-VW2의 값에 해당되는전하값 만큼 줄어든다. 따라서, 데이타 레벨 (11)이 데이타 레벨 (10)로 천이한다.

이후에, 동일한 방식으로 서브 비트라인 SBL 및 메인 비트라인 MBL에 전압 VW3,VW4을 각각 달리 인가함으로써, 셀에 데이타 레벨 (01) 및 데이타 레벨 (00)을 저장할 수 있게 된다.

도 13은 도 1의 리드/라이트 데이타 레지스터 어레이부(300)에 관한 상세 구성도이다.

리드/라이트 데이타 레지스터 어레이부(300)는 데이타 레지스터 어레이부(303), 디코더(370), 인코더(371) 및 D/A(Digital/Analog) 변환기(380)를 구비한다.

먼저, 데이타 레지스터 어레이부(303)는 도 8에서 설명한 데이타 레지스터(302)들을 복수개 구비하고, 리드 락 제어신호 R_LOCK0~R_LOCK2에 따라 리드 데이타 버스부(400)로부터 인가되는 복수개의 센싱 데이타 레벨을 래치하여 저장한다. 그리고, 데이타 레지스터 어레이부(303)는 레지스터 인에이블 신호 REG_EN에 따라 데이타 레지스터 신호 DREG<0:2>를 D/A변환기(380)에 출력한다. 또한, 데이타 레지스터 어레이부(303)는 디코더(370)를 통해 인가되는 코딩신호 DEC_ENC<0:2>를 저장하고, 인코더(371)에 저장된 코딩신호 DEC_ENC<0:2>를 출력한다.

여기서, 데이타 레지스터 어레이부(303)는 2비트 데이타를 처리하기 위해 3개의 데이타 레지스터(302)를 구비한다. 그리고, 4개의 데이타 센싱 레벨을 3개의 레퍼런스 타이밍을 나타내는 리드 락 제어신호 R_LOCK0~R_LOCK2와 비교하고, 그 결과를 3개의 데이타 레지스터(302)에 각각 저장한다.

디코더(370)는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)로부터 인가되는 입력 데이타를 디코딩하여 코딩신호 DEC_ENC<0:2>를 데이타 레지스터 어레이부(303)로 출력한다. 인코더(371)는 데이타 레지스터 어레이부(303)로부터 인가되는 코딩신호 DEC_ENC<0:2>를 인코딩하여 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)에 출력한다.

D/A 변환기(380)는 데이타 레지스터 어레이부(303)로부터 인가되는 데이타 레지스터 신호 DREG<0:2>를 아날로그 신호로 변환하여 라이트 데이타 버스부(600)에 출력한다.

도 14는 도 13의 리드/라이트 데이타 레지스터 어레이부(300)에 관한 동작 타이밍도이다.

먼저, T1 구간에서 리드 락 제어신호 R_LOCK0~R_LOCK2가 모두 인에이블 되면 리드 데이타 버스부(400)로부터 인가되는 복수개의 셀 센싱 데이타 00,01,10,11가 데이타 래치부(330)에 인가된다. 즉, 리드 락 제어신호 R_LOCK0~R_LOCK2가 하이인 구간에서는 복수개의 센싱 레벨을 갖는 리드 데이타가 계속해서 데이타 래치부(330)에 저장된다.

그리고, 서브 비트라인 SBL의 복수개의 데이타 센싱 레벨은 복수개의 메인 비트라인 MBL 신호로 분리된다. 이에 따라, 메인 비트라인 MBL에서 레퍼런스 타이밍 스트로브 구간동안 센싱 감지 임계 전압에 도달하는 복수개의 셀 센싱 데이타 00,01,10,11의 전압 레벨이 서로 다른 시간차를 갖게 된다.

즉, 셀 데이타 11, 셀 데이타 10, 셀 데이타 01, 셀 데이타 00의 순서로 순차적으로 센싱감지 임계 전압 레벨에 도달하게 된다. 이에 따라, 노드 SLO의 전압 레벨이 셀 데이타 11,10,01,00의 순서대로 하이 레벨로 천이함으로써 리드 데이타 버스부(400)에 로우 레벨을 출력하게 된다.

따라서, T2~T4의 레퍼런스 타이밍 스트로브 구간 동안에 레퍼런스 타이밍 스트로브 인가 시점을 결정하기 위한 리드 락 제어신호 R_LOCK0~R_LOCK2를 일정 시간차를 두고 로우로 디스에이블시킴으로써 복수개의 셀 데이타를 판별할 수 있게 된다.

즉, 셀 데이타 11과 셀 데이타 10 사이에서 리드 락 제어신호 R_LOCK0을 발생시키고, 셀 데이타 10과 셀 데이타 01 사이에서 리드 락 제어신호 R_LOCK1를 발생시키고, 셀 데이타 01과 셀 데이타 00 사이에서 리드 락 제어신호 R_LOCK2를 로우로 디스에이블 시킨다. 따라서, 레퍼런스 타이밍 스트로브 구간인 T2~T4구간에서 리드 락 제어신호 R_LOCK0~R_LOCK2가 각각 로우로 디스에이블 되는 시점의 데이타를 3개의 데이타 레지스터(302)에 저장한다.

여기서, 리드 락 제어신호 R_LOCK0~R_LOCK2가 로우로 천이하면, 리드 데이타가 더이상 데이타 래치부(330)에 입력되지 않는다. 따라서, 리드 락 제어신호 R_LOCK0~R_LOCK2가 디스에이블 되는 시점에서 레퍼런스 타이밍 스트로브의 인가시 데이타 래치부(330)에 기저장된 데이타를 계속해서 유지할 수 있게 된다.

이후에, T5 구간에서는 노드 SLO의 전압 레벨이 복수개의 셀 데이타의 전압 레벨과 상관없이 모두 하이 레벨로 인에이블 된다. 따라서, 리드 데이타 버스부(400)의 전압 레벨이 모두 로우 레벨로 디스에이블 된다.

도 15는 도 13에서 복수개의 리드 락 제어신호 R_LOCK0~R_LOCK2를 발생하기 위한 리드 락 제어신호 발생부(700)의 구성을 나타낸다.

리드 락 제어신호 발생부(700)는 복수개의 락 지연 제어부(710~730)와 복수개의 락 구동 버퍼부(740~760)를 구비한다.

여기서, 복수개의 락 지연 제어부(710)는 입력되는 리드 락 제어신호 R_LOCK를 각각 서로 다른 지연 시간으로 지연하여 출력신호 OUT0~OUT2를 출력한다. 그리고, 락 구동 버퍼부(740)는 가장 지연 시간이 짧은 출력신호 OUT0를 구동하여 리드 락 제어신호 R_LOCK0를 데이타 레지스터(0)(302)에 출력한다. 락 구동 버퍼부(750)는 출력신호 OUT1를 구동하여 리드 락 제어신호 R_LOCK1를 데이타 레지스터(1)(302)에 출력한다. 락 구동 버퍼부(760)는 가장 지연 시간이 긴 출력신호 OUT2를 구동하여 리드 락 제어신호 R_LOCK2를 데이타 레지스터(2)(302)에 출력한다.

도 16은 도 15의 락 지연 제어부(710~730)에 관한 상세 구성도이다.

도 16에서 복수개의 락 지연 제어부(710~730)는 각각 그 구성이 동일하므로 락 지연 제어부(710)를 그 실시예로써 설명한다.

락 지연 제어부(710)는 복수개의 락 지연부(711~713), 복수개의 전송 스위칭부(714~716) 및 복수개의 FeRAM 레지스터(717~719)를 구비한다.

복수개의 락 지연부(711~713)는 입력되는 리드 락 제어신호 LOCK를 서로 다른 지연시간으로 지연하여 일정시간 지연된 출력신호 OUT0를 출력한다. 복수개의 전송 스위칭부(714~716)는 이와 각각 대응되는 복수개의 FeRAM 레지스터(717~719)의 제어에 따라 스위칭되어 락 지연부(711~712)간의 연결을 제어한다.

여기서, 복수개의 FeRAM 레지스터(717~719) 각각은 기설정된 명령신호에 관한 코드를 프로그램하여 프로그램 코드에 따라 복수개의 전송 스위칭부(714~716)의 스위칭 상태를 제어하기 위한 제어신호를 출력한다.

도 17은 도 13의 D/A 변환부(380)에 관한 상세 구성도이다.

D/A 변환부(380)는 레퍼런스 레벨 발생부(381)와 라이트 데이타 버스 구동부(385)를 구비한다.

먼저, 레퍼런스 레벨 발생부(381)는 데이타 레지스터 어레이부(303)로부터 인가되는 복수개의 데이타 레지스터 신호 DREG<0:2>, 플레이트 라인 제어신호 DAC_PL 및 이퀄라이징 신호 DAC_EQ에 따라 레퍼런스 레벨 신호 DAC_REF를 출력한다. 레퍼런스 레벨 발생부(381)는 2비트 데이타를 처리하기 위하여 3개의 데이타 레지스터 신호 DREG<0:2>를 이용하여 4개의 셀 기록 전압 레벨을 생성한다.

여기서, 레퍼런스 레벨 발생부(381)는 데이타 레지스터 신호 DREG<0:2>가 모두 "1"일 경우 데이타 레벨 "3"을 갖는 레퍼런스 레벨 신호 DAC_REF를 출력하고, 데이타 레지스터 신호 DREF<0>이 "0"이고 데이타 레지스터 신호 DREF<1> 및 DREF<2>가 "1"일 경우 데이타 레벨 "2"를 갖는 레퍼런스 레벨 신호 DAC_REF를 출력한다. 그리고, 데이타 레지스터 신호 DREF<2>이 "1"이고 데이타 레지스터 신호 DREF<0> 및 DREF<1>가 "0"일 경우 데이타 레벨 "1"를 갖는 레퍼런스 레벨 신호 DAC_REF를 출력하고, 데이타 레지스터 신호 DREF<0:2>가 모두 "0"일 경우 데이타 레벨 "0"을 갖는 레퍼런스 레벨 신호 DAC_REF를 출력한다.

라이트 데이타 버스 구동부(385)는 레퍼런스 레벨 신호 DAC_REF를 구동하여 라이트 데이타 버스부(600)에 출력한다.

도 18은 도 17의 레퍼런스 레벨 발생부(381)의 상세 회로도이다.

레퍼런스 레벨 발생부(381)는 스위칭부(382), 캐패시터 조정부(383) 및 프리차지 제어부(384)를 구비한다.

여기서, 스위칭부(382)는 복수개의 인버터 IV11~IV13와 복수개의 전송 스위치 T7~T9를 구비한다. 그리고, 캐패시터 조정부(383)는 복수개의 불휘발성 강유전체 캐패시터 FC1~FC3를 구비한다. 또한, 프리차지 제어부(384)는 레퍼런스 레벨 신호 DAC_REF 출력단과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 이퀄라이징 신호 DAC_EQ가 인가되는 NMOS트랜지스터 N10를 구비한다.

먼저, 스위칭부(382)의 복수개의 인버터 IV11~IV13는 데이타 레지스터 어레이부(303)로부터 인가되는 복수개의 데이타 레지스터 신호 DREG<0:2>를 반전한다. 그리고, 복수개의 전송게이트 T7~T9는 복수개의 데이타 레지스터 신호 DREG<0:2>의 상태에 따라 플레이트 라인 제어신호 DAC_PL를 선택적으로 출력한다.

복수개의 불휘발성 강유전체 캐패시터 FC1~FC3는 전송게이트 T7~T9로부터 각각 인가되는 출력신호에 따라 출력되는 캐패시터의 사이즈가 선택적으로 조정되어 레퍼런스 레벨 신호 DAC_REF의 데이타 전압 레벨을 제어한다.

프리차지 구간 동안에는 이퀄라이징 신호 DAC_EQ가 하이가 되고 NMOS트랜지스터 N10가 턴온됨으로써 레퍼런스 레벨 신호 DAC_REF를 로우 레벨로 프리차지시킨다.

도 19는 도 17의 라이트 데이타 버스 구동부(385)에 관한 상세 회로도이다.

라이트 데이타 버스 구동부(385)는 버퍼(386)와 구동부(387)를 구비한다. 여기서, 버퍼(386)는 레퍼런스 레벨 신호 DAC_REF의 전류 구동 능력을 증폭시켜 출력한다. 여기서, 레퍼런스 레벨 신호 DAC_REF의 전압과 라이트 데이타 버스부(600)에 출력되는 전압은 동일하다.

그리고, 구동부(387)는 인버터 IV14와 전송게이트 T10를 구비한다. 구동부(387)는 라이트 모드 동안에만 인에이블 되는 구동 인에이블 신호 DAC_EN의 상태에 따라 버퍼(386)의 출력신호를 라이트 데이타 버스부(600)에 선택적으로 출력한다.

도 20은 도 19의 버퍼(386)에 관한 상세 회로도이다.

버퍼(386)는 PMOS트랜지스터 P7,P8와 NMOS트랜지스터 N12~N13를 구비한다.

여기서, PMOS트랜지스터 P7,P8는 공통 소스 단자를 통해 전원전압 VCC가 인가되고 공통 게이트 단자가 NMOS트랜지스터의 드레인 단자와 연결된다.

그리고, NMOS트랜지스터 N11는 PMOS트랜지스터 P7과 NMOS트랜지스터 N13 사이에 연결되어 게이트 단자에 레퍼런스 레벨 신호 DAC_REF가 인가된다. NMOS트랜지스터 N12는 PMOS트랜지스터 P8과 NMOS트랜지스터 N13 사이에 연결되어 게이트 단자가 출력노드와 연결된다. NMOS트랜지스터 N13는 NMOS트랜지스터 N11,N12의 공통 소스 단자와 접지전압 VSS 인가단 사이에 연결되어 게이트에 구동 인에이블 신호 DAC_EN가 인가된다.

도 21은 도 17의 D/A변환기(380)에 관한 동작 타이밍도이다.

먼저, t0구간 동안 플레이트 라인 제어신호 DAC_PL가 로우로 천이하고, t1구간 이후에 하이 레벨 상태를 유지한다. 이에 따라, 캐패시터 조정부(383)의 노이즈 차지를 제거하게 된다. 또한, 이퀄라이징 신호 DAC_EQ가 하이가 되어 캐패시터 조정부(383)를 로우 레벨로 초기화시킨다.

이후에, t1구간의 진입시 이퀄라이징 신호 DAC_EQ가 로우 레벨로 천이한다. 그리고, 라이트 데이타 버스부(600)를 통해 셀 어레이 블럭(500)에 데이타를 라이트 하기 위하여 t1의 라이트 모드 동안 구동 인에이블 신호 DAC_EN가 인에이블 된다. 그리고, 복수개의 데이타 레지스터 신호 DREG<0:2>에 따라 레퍼런스 레벨 신호 DAC_REF의 전압 레벨이 결정된다.

즉, 복수개의 데이타 레지스터 신호 DREG<0:2>가 모두 하이일 경우 캐패시터 조정부(383)의 3개의 불휘발성 강유전체 캐패시터 FC1~FC3에 모두 플레이트 라인 제어신호 DAC_PL의 전압레벨이 인가되는 상태이므로 레퍼런스 레벨 신호 DAC_REF가 가장 높은 전압 레벨로 출력된다. 반대로, 복수개의 데이타 레지스터 신호 DREG<0:2>가 모두 로우일 경우 캐패시터 조정부(383)의 3개의 불휘발성 강유전체 캐패시터 FC1~FC3에 모두 플레이트 라인 제어신호 DAC_PL의 전압레벨이 인가되지 않는 상태이므로 레퍼런스 레벨 신호 DAC_REF가 가장 낮은 전압 레벨로 출력된다.

라이트 데이타 버스부(600)는 초기화시 하이 레벨로 프리차지된 상태이기 때문에 라이트 구간 동안 레퍼런스 레벨 신호 DAC_REF가 기록된다.

한편, 도 22는 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도이다.

먼저, t1구간의 진입시 칩 선택 신호 CSB 및 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 이때, 서브 비트라인 풀다운 신호 SBPD 및 메인 비트라인 제어신호 MBLC가 로우로 디스에이블된다. 그리고, 메인 비트라인 풀업 제어신호 MBLPUC가 하이로 인에이블된다.

이후에, t2구간의 진입시 워드라인 WL 및 플레이트 라인 PL이 펌핑전압 VPP 레벨로 인에이블되면 서브 비트라인 SBL의 전압 레벨이 상승한다. 그리고, 컬럼 선택 신호 CSN가 인에이블되어 메인 비트라인 MBL과 라이트 데이타 버스부(600)가 연결된다.

다음에, 데이타 센싱 구간인 t3 구간의 진입시 센스앰프 인에이블 신호 SEN가 인에이블되어 메인 비트라인 MBL에 셀 데이타가 인가된다.

이후에, t4 구간의 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 인에이블 되고, 서브 비트라인 SBL 및 메인 비트라인 풀다운 신호 MBPD가 로우로 디스에이블된다.

t5구간에서는 히든 데이타 "1"을 기록한다. t5구간의 진입시 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU신호의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨로 상승한다.

다음에, t6 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 멀티 레벨의 데이타를 기록할 수 있다. t6구간의 진입시 플레이트 라인 PL이 다시 하이로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨로 상승하고, 서브 비트라인 선택 신호 SBSW2가 디스에이블된다. 이때, 메인 비트라인 제어신호 MBLC가 하이로 인에이블된다.

따라서, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨인 구간동안, 서브 비트라인 SBL 및 메인 비트라인 MBL에 인가되는 멀티 전압 VW1~VW4 레벨에 따라 복수개의 데이타를 메모리 셀에 기록할 수 있다.

이후에, t7 구간의 진입시 워드라인 WL, 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1 및 서브 비트라인 풀업 신호 SBPU가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블되고, 센스앰프 인에이블 신호 SEN가 디스에이블된다. 또한, 메인 비트라인 풀업 제어신호 MBLPUC가 디스에이블되어 메인 비트라인 MBL을 전원전압 VCC 레벨로 프리차지 한다. 이때, 컬럼 선택 신호 CSN가 디스에이블되어 메인 비트라인 MBL 및 라이트 데이타 버스부(600)의 연결을 차단한다.

도 23은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.

먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t2,t3 구간은 데이타 센싱 구간이다. 또한, t5구간에서는 히든 데이타 "1"을 기록하고, t5 구간 이후에 데이타 출력 유효 구간을 유지한다.

이때, 셀 어레이 블럭(500)은 리드/라이트 데이타 버퍼부(100)를 통해 외부로부터 입력되는 입력 데이타를 셀에 기록하는 것이 아니라 리드/라이트 데이타 레지스터 어레이부(300)에 저장된 리드 데이타를 다시 셀에 재저장한다.

이후에, t6구간에서는 복수개의 멀티플 레벨 데이타를 재저장한다. 즉, 서브 비트라인 선택 신호 SBSW1가 하이 레벨일 구간 동안에 피드백 디코더 루프에 의해 서브 비트라인 SBL 및 메인 비트라인 MBL에 각각 멀티플 레벨의 전압 VW1~VW4을 인가한다. 이에 따라, 메모리 셀에 멀티플 레벨이 재저장된다.

그리고, t6구간동안 셀 어레이 블럭(500)에 저장된 복수개의 데이타 레벨을 센싱하여 리드 데이타 버스부(400)를 통해 출력할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.

첫째, 센싱감지 임계전압에서 레퍼런스 타이밍 스트로브 구간을 달리하여 복수개의 데이타 레벨을 감지하고, 하나의 셀에 복수개의 데이타 비트를 저장함으로써 센싱 마진을 향상시킬 수 있도록 한다.

둘째, 레지스터를 통해 리드 및 라이트된 복수개의 데이타를 저장하여 데이타 엑세스 시간이 향상된 칩을 구현할 수 있도록 한다.

셋째, 셀 데이타의 셀프 센싱 전압을 레퍼런스 타이밍 구간에서 증폭하고, 시간축을 기준으로 복수개의 데이타 전압 레벨을 판정함으로써, 저전원 전압이나 빠른 엑세스 타임의 칩의 구현시 센싱 전압의 마진을 확보하고 동작 속도를 향상시킬 수 있도록 한다.

도 1은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 실시예.

도 2는 도 1의 셀 어레이 블럭에 관한 상세 구성도.

도 3은 도 2의 MBL 풀업 제어부에 관한 상세 회로도.

도 4는 도 2의 라이트 스위치부에 관한 상세 회로도.

도 5는 도 2의 서브 셀 어레이에 관한 상세 회로도.

도 6은 도 2의 센스 앰프 어레이부에 관한 상세 회로도.

도 7은 도 6의 센스 앰프 어레이부에 관한 동작 타이밍도.

도 8은 도 1의 리드/라이트 데이타 레지스터 어레이부에 구비된 데이타 레지스터의 상세 구성도.

도 9는 도 8의 데이타 레지스터에 관한 상세 회로도.

도 10은 도 8의 데이타 레지스터에 관한 동작 타이밍도.

도 11 및 도 12는 멀티 데이타 레벨을 설명하기 위한 도면.

도 13은 도 1의 리드/라이트 데이타 레지스터 어레이부에 관한 상세 구성도.

도 14는 도 13의 리드/라이트 데이타 레지스터 어레이부에 관한 동작 타이밍도.

도 15는 본 발명의 리드 락 제어신호 발생부의 상세 구성도.

도 16은 도 15의 락 지연 제어부의 상세 구성도.

도 17은 도 13의 D/A 변환기에 관한 상세 구성도.

도 18은 도 17의 레퍼런스 레벨 발생부에 관한 상세 회로도.

도 19는 도 17의 라이트 데이타 버스 구동부의 상세 회로도.

도 20은 도 19의 버퍼에 관한 상세 회로도.

도 21은 도 13의 D/A 변환기에 관한 동작 타이밍도.

도 22는 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도.

도 23은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.

Claims

불휘발성 강유전체 메모리를 각각 구비하고, 레퍼런스 타이밍 스트로브 구간에서 메인 비트라인으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 시간축을 기준으로 증폭하여 복수개의 센싱 데이타 레벨을 각각 출력하는 복수개의 셀 어레이 블럭;

일정 시간차를 갖는 복수개의 리드 락 제어신호의 활성화시 상기 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 센싱 데이타 레벨을 저장하고, 상기 복수개의 센싱 데이타 레벨을 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 리드/라이트 데이타 레지스터 어레이부;

상기 복수개의 셀 어레이 블럭과 공통 연결되어 상기 복수개의 센싱 데이타 레벨을 상기 리드/라이트 데이타 레지스터 어레이부로 각각 출력하는 리드 데이타 버스부; 및

상기 복수개의 셀 어레이 블럭과 공통 연결되어 상기 아날로그 레퍼런스 레벨 신호를 상기 복수개의 셀 어레이 블럭에 각각 출력하는 라이트 데이타 버스부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 1항에 있어서, 상기 복수개의 셀 어레이 블럭 각각은

상기 시간축을 기준으로 센싱 감지 임계전압의 임계값에서 상기 복수개의 센싱 데이타 레벨을 감지하여 상기 리드 데이타 버스부에 출력하는 센스 앰프 어레이부;

메인 비트라인 풀업 제어신호의 상태에 따라 상기 메인 비트라인을 풀업시키는 메인 비트라인 풀업 제어부;

상기 불휘발성 강유전체 메모리를 각각 구비하는 복수개의 서브 셀 어레이; 및

라이트 스위치 제어신호의 상태에 따라 상기 메인 비트라인과 상기 라이트 데이타 버스부를 선택적으로 연결하는 라이트 스위치부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 2항에 있어서, 상기 센스 앰프 어레이부는

센싱 인에이블 신호의 활성화시 상기 메인 비트라인의 전압 레벨이 상기 임계값 이하일 경우 셀 데이타의 전압 레벨을 센싱하여 출력하는 레벨 센싱부; 및

센싱 출력 인에이블 신호의 활성화시 인에이블시 상기 레벨 센싱부의 출력 전압 레벨에 따라 상기 리드 데이타 버스부의 전압 레벨을 결정하는 센싱 출력부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 3항에 있어서, 상기 레벨 센싱부는

메인 비트라인 제어신호의 활성화시 상기 메인 비트라인을 전원전압으로 프리차지 시키는 제 1구동소자;

상기 센싱 인에이블 신호의 디스에이블시 제 1노드에 전원전압을 출력하는 제 2구동소자;

상기 메인 비트라인의 전압이 로우 레벨일 경우 상기 제 1노드의 전압을 출력노드에 출력하는 제 3구동소자; 및

상기 메인 비트라인의 전압이 하이 레벨일 경우 상기 출력노드에 접지전압을 출력하는 제 4구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 3항 또는 제 4항에 있어서, 상기 센싱 출력부는

상기 센싱 출력 인에이블 신호의 인에이블시 그라운드 전압을 출력하는 제 5구동소자; 및

상기 레벨 센싱부의 출력 전압에 따라 상기 리드 데이타 버스부의 전압 레벨을 결정하는 제 6구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 1항에 있어서, 상기 리드/라이트 데이타 레지스터 어레이부는

상기 복수개의 리드 락 제어신호의 활성화시 상기 리드 데이타 버스부로부터 인가되는 상기 복수개의 센싱 데이타 레벨을 복수개의 데이타 레지스터에 각각 저장하고, 레지스터 인에이블 신호의 활성화시 복수개의 데이타 레지스터 신호를 출력하는 데이타 레지스터 어레이부;

데이타 버퍼 버스부를 통해 리드/라이트 데이타 버퍼부로부터 인가되는 입력 데이타를 디코딩하여 복수개의 코딩신호를 상기 데이타 레지스터 어레이부에 출력하는 디코더;

상기 데이타 레지스터 어레이부로부터 인가되는 상기 복수개의 코딩신호를 인코딩하여 상기 데이타 버퍼 버스부에 출력하는 인코더; 및

상기 복수개의 데이타 레지스터 신호를 아날로그 레퍼런스 레벨 신호로 변환하는 D/A 변환기를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 6항에 있어서, 상기 복수개의 데이타 레지스터 각각은

버스 풀업 제어신호에 따라 초기 상태에서 상기 리드 데이타 버스부를 풀업시키는 리드 버스 풀업부;

리드 락 제어신호에 따라 상기 리드 데이타 버스부로부터 인가되는 센싱 데이타 레벨을 선택적으로 출력하는 리드 버스 스위칭부;

라이트 락 제어신호에 따라 상기 데이타 버퍼 버스부로부터 인가되는 코딩신호를 선택적으로 출력하는 데이타 입력 스위칭부;

상기 센싱 데이타 레벨 및 상기 코딩신호를 저장하는 데이타 래치부;

상기 레지스터 인에이블 신호에 따라 상기 데이타 래치부에 저장된 상기 센싱 데이타 레벨을 데이타 레지스터 신호로써 상기 D/A 변환기에 출력하는 데이타 레지스터 스위칭부; 및

출력 인에이블 신호에 따라 상기 데이타 래치부에 저장된 상기 코딩신호를 상기 데이타 버퍼 버스부에 출력하는 데이타 출력 스위칭부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 6항에 있어서, 상기 D/A 변환기는

상기 복수개의 데이타 레지스터 신호의 전압 레벨 상태에 따라 불휘발성 강유전체 캐패시터의 사이즈를 조정하여 상기 레퍼런스 레벨 신호의 전압 레벨을 제어하는 레퍼런스 레벨 발생부; 및

라이트 모드시 상기 레퍼런스 레벨 신호를 버퍼링 및 구동하여 상기 라이트 데이타 버스부에 출력하는 라이트 데이타 버스 구동부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 8항에 있어서, 상기 레퍼런스 레벨 발생부는

상기 복수개의 데이타 레지스터 신호의 전압 레벨 상태에 따라 플레이트 라인 제어신호를 선택적으로 출력하는 상기 스위칭부;

복수개의 불휘발성 강유전체 캐패시터를 구비하고, 상기 플레이트 라인 제어신호에 따라 캐패시터의 사이즈를 선택적으로 조정하여 상기 레퍼런스 레벨 신호의 데이타 전압 레벨을 제어하는 캐패시터 조정부; 및

프리차지 구간 동안 이퀄라이징 신호가 하이로 인에이블 될 경우 상기 레퍼런스 레벨 신호를 로우 레벨로 프리차지시키는 프리차지 제어부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 9항에 있어서, 상기 스위칭부는

상기 복수개의 데이타 레지스터 신호가 하이 레벨로 입력될 경우 상기 플레이트 라인 제어신호를 출력하고, 상기 복수개의 데이타 레지스터 신호의 갯수와 대응하는 복수개의 전송게이트를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 8항에 있어서, 상기 라이트 데이타 버스 구동부는

상기 레퍼런스 레벨 신호의 전류를 증폭 및 구동하여 출력하는 버퍼; 및

라이트 구간동안 활성화되는 구동 인에이블 신호의 인에이블시 상기 버퍼의 출력을 상기 라이트 데이타 버스부에 출력하는 구동부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 11항에 있어서, 상기 버퍼는

공통 소스 단자를 통하여 전원전압이 인가되고 게이트 단자가 공통 연결된 제 1 및 제 2PMOS트랜지스터;

상기 제 1 및 제 2PMOS트랜지스터의 공통 게이트 단자와 드레인 단자가 연결되고 게이트 단자를 통해 상기 레퍼런스 레벨 신호가 인가되는 제 1NMOS트랜지스터;

상기 제 2PMOS트랜지스터의 드레인 단자와 게이트가 공통 연결된 제 2NMOS트랜지스터; 및

상기 제 1 및 제 2NMOS트랜지스터의 공통 소스 단자와 접지전압단 사이에 연결되어 상기 구동 인에이블 신호가 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 1항에 있어서, 상기 일정 시간차를 갖는 복수개의 리드 락 제어신호를 발생하는 리드 락 제어신호 발생부를 더 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 13항에 있어서, 상기 리드 락 제어신호 발생부는

리드 락 제어신호를 일정 시간차를 갖도록 서로 다른 지연 시간으로 지연하여 복수개의 출력신호를 각각 출력하는 복수개의 락 지연 제어부; 및

상기 복수개의 출력신호를 각각 구동하여 상기 일정 시간차를 갖는 복수개의 리드 락 제어신호를 각각 출력하는 복수개의 락 구동 버퍼부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 14항에 있어서, 상기 복수개의 락 지연 제어부 각각은

상기 리드 락 제어신호를 일정 시간차를 갖도록 지연하여 출력신호를 출력하는 복수개의 락 지연부;

불휘발성 강유전체 캐패시터에 기설정된 명령신호에 관한 코드를 프로그램하여 프로그램 코드에 따라 스위칭 상태를 제어하기 위한 복수개의 제어신호를 선택적으로 출력하는 복수개의 FeRAM 레지스터; 및

상기 복수개의 제어신호에 따라 상기 복수개의 락 지연부간의 연결을 선택적으로 제어하는 복수개의 전송 스위칭부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
복수개의 셀 어레이 블럭; 및

일정 시간차를 갖는 복수개의 리드 락 제어신호의 활성화시 상기 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 센싱 데이타 레벨을 저장하고, 상기 복수개의 센싱 데이타 레벨을 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 리드/라이트 데이타 레지스터 어레이부를 구비하고,

상기 복수개의 셀 어레이 블럭 각각은

레퍼런스 타이밍 스트로브 구간에서 셀 데이타의 셀프 센싱 전압을 시간축을 기준으로 변환하고, 로직 문턱전압의 임계값에서 복수개의 셀 데이타의 전압 레벨을 증폭하여 상기 복수개의 센싱 데이타 레벨을 출력하는 센스 앰프 어레이부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 16항에 있어서,

상기 복수개의 셀 어레이 블럭과 공통 연결되어 상기 복수개의 센싱 데이타 레벨을 상기 리드/라이트 데이타 레지스터 어레이부로 각각 출력하는 리드 데이타 버스부; 및

상기 복수개의 셀 어레이 블럭과 공통 연결되어 상기 아날로그 레퍼런스 레벨 신호를 상기 복수개의 셀 어레이 블럭에 각각 출력하는 라이트 데이타 버스부를 더 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 17항에 있어서, 상기 센스 앰프 어레이부는

센싱 인에이블 신호의 활성화시 메인 비트라인의 전압 레벨이 상기 임계값 이하일 경우 셀 데이타의 전압 레벨을 센싱하여 출력하는 레벨 센싱부; 및

센싱 출력 인에이블 신호의 활성화시 인에이블시 상기 레벨 센싱부의 출력 전압 레벨에 따라 상기 리드 데이타 버스부의 전압 레벨을 결정하는 센싱 출력부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
제 17항에 있어서, 상기 리드/라이트 데이타 레지스터 어레이부는

상기 복수개의 리드 락 제어신호의 활성화시 상기 리드 데이타 버스부로부터 인가되는 상기 복수개의 센싱 데이타 레벨을 복수개의 데이타 레지스터에 각각 저장하고, 레지스터 인에이블 신호의 활성화시 복수개의 데이타 레지스터 신호를 출력하는 데이타 레지스터 어레이부;

데이타 버퍼 버스부를 통해 리드/라이트 데이타 버퍼부로부터 인가되는 입력 데이타를 디코딩하여 복수개의 코딩신호를 상기 데이타 레지스터 어레이부에 출력하는 디코더;

상기 데이타 레지스터 어레이부로부터 인가되는 상기 복수개의 코딩신호를 인코딩하여 상기 데이타 버퍼 버스부에 출력하는 인코더; 및

상기 복수개의 데이타 레지스터 신호를 아날로그 레퍼런스 레벨 신호로 변환하는 D/A 변환기를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.