JP2000293993A - 半導体記憶装置とその制御方法 - Google Patents
半導体記憶装置とその制御方法Info
- Publication number
- JP2000293993A JP2000293993A JP10270599A JP10270599A JP2000293993A JP 2000293993 A JP2000293993 A JP 2000293993A JP 10270599 A JP10270599 A JP 10270599A JP 10270599 A JP10270599 A JP 10270599A JP 2000293993 A JP2000293993 A JP 2000293993A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- switching transistor
- source
- drain
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で、しかも４値以上の多値情報を
安定した動作で読み出し可能にした半導体記憶装置を提
供する。 【解決手段】 多値情報を記録可能にしたメモリセルＭ
Ｃを有する半導体記憶装置において、前記複数のメモリ
セルＭＣは、Ｎ（Ｎは２以上の整数）種類の閾値のメモ
リセルと、Ｍ（Ｍは２以上の整数）種類のドレイン電流
のメモリセルとを含み、前記異なる閾値と異なる電流量
とを組み合わせたメモリセルを形成することで、Ｍ×Ｎ
値の多値情報を記憶するように構成したことを特徴とす
る。
安定した動作で読み出し可能にした半導体記憶装置を提
供する。 【解決手段】 多値情報を記録可能にしたメモリセルＭ
Ｃを有する半導体記憶装置において、前記複数のメモリ
セルＭＣは、Ｎ（Ｎは２以上の整数）種類の閾値のメモ
リセルと、Ｍ（Ｍは２以上の整数）種類のドレイン電流
のメモリセルとを含み、前記異なる閾値と異なる電流量
とを組み合わせたメモリセルを形成することで、Ｍ×Ｎ
値の多値情報を記憶するように構成したことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その制御方法に係わり、特に、４値以上の多値情報を記
録可能にした半導体記憶装置とその制御方法に関する。
その制御方法に係わり、特に、４値以上の多値情報を記
録可能にした半導体記憶装置とその制御方法に関する。
【０００２】
【従来の技術】多値メモリは、より少ない面積に多くの
データ量を記憶することを求められている。この要請に
応えるために、例えば、特開平１０−２４１３７３号公
報や特開平９−４５０９０号公報に開示されているよう
に、メモリセルの閾値Ｖｔやチャンネル幅Ｗの内の１つ
のパラメータを変化させることで多値メモリを実現する
ことが提案されている。
データ量を記憶することを求められている。この要請に
応えるために、例えば、特開平１０−２４１３７３号公
報や特開平９−４５０９０号公報に開示されているよう
に、メモリセルの閾値Ｖｔやチャンネル幅Ｗの内の１つ
のパラメータを変化させることで多値メモリを実現する
ことが提案されている。
【０００３】前記した特開平１０−２４１３７３号公報
に示された回路を、図１１〜１３に示したが、この回路
では、図１１のメモリセルＭＣの閾値Ｖｔを４段階に設
定し、図１３のタイミングチャートのＷＡ０（ワード
線）がそれぞれＶｔ０、Ｖｔ１、Ｖｔ２を超えて次のＶ
ｔに達するまでの間に読み出し結果をそれぞれ図１２の
ラッチ回路Ｌ６０１〜Ｌ６０２に保持し、このラッチ回
路でラッチされたデータを変換回路７０で変換するよう
に構成している。
に示された回路を、図１１〜１３に示したが、この回路
では、図１１のメモリセルＭＣの閾値Ｖｔを４段階に設
定し、図１３のタイミングチャートのＷＡ０（ワード
線）がそれぞれＶｔ０、Ｖｔ１、Ｖｔ２を超えて次のＶ
ｔに達するまでの間に読み出し結果をそれぞれ図１２の
ラッチ回路Ｌ６０１〜Ｌ６０２に保持し、このラッチ回
路でラッチされたデータを変換回路７０で変換するよう
に構成している。
【０００４】上記した回路では、１つのメモリセルに記
憶するデータ量を多くするには、パラメータの段階数を
増やすしかなく、例えば、閾値Ｖｔで実現する場合に
は、動作電位差内を多段階に分割することになり、この
為、隣接する夫々の閾値Ｖｔの差は小さくなり、閾値Ｖ
ｔを実現する時の製造ばらつき、読み出しの動作ばらつ
きとノイズの影響、経時変化によるばらつき等から、段
階数を多くするほど実現性が困難であり、安定に動作さ
せるために、回路が複雑になり、チップサイズが大型化
するとう欠点があった。
憶するデータ量を多くするには、パラメータの段階数を
増やすしかなく、例えば、閾値Ｖｔで実現する場合に
は、動作電位差内を多段階に分割することになり、この
為、隣接する夫々の閾値Ｖｔの差は小さくなり、閾値Ｖ
ｔを実現する時の製造ばらつき、読み出しの動作ばらつ
きとノイズの影響、経時変化によるばらつき等から、段
階数を多くするほど実現性が困難であり、安定に動作さ
せるために、回路が複雑になり、チップサイズが大型化
するとう欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、簡単な構成で、し
かも４値以上の多値情報を安定して記録し、読み出すこ
とを可能にした新規な半導体記憶装置とその制御方法を
提供するものである。本発明の他の目的は、パラメータ
の段階数が従来の多値メモリと同じでも、１つのメモリ
セルに記憶できるデータ量を多くし、面積当たりの記憶
容量を大きくした新規な半導体記憶装置とその制御方法
を提供するものである。
した従来技術の欠点を改良し、特に、簡単な構成で、し
かも４値以上の多値情報を安定して記録し、読み出すこ
とを可能にした新規な半導体記憶装置とその制御方法を
提供するものである。本発明の他の目的は、パラメータ
の段階数が従来の多値メモリと同じでも、１つのメモリ
セルに記憶できるデータ量を多くし、面積当たりの記憶
容量を大きくした新規な半導体記憶装置とその制御方法
を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、多値情報を記録可能にした
メモリセルを有する半導体記憶装置において、前記複数
のメモリセルは、Ｎ（Ｎは２以上の整数）種類の閾値の
メモリセルと、夫々の閾値に対して、Ｍ（Ｍは２以上の
整数）種類のドレイン電流のメモリセルとを含み、前記
複数のメモリセルは、Ｎ種類の閾値と、夫々の閾値に対
してＭ種類のドレイン電流とを組み合わせたメモリセル
を形成することで、Ｍ×Ｎ値の多値情報を記憶するよう
に構成したことを特徴とするものであり、叉、第２態様
は、前記Ｍの値は、２であることを特徴とするものであ
り、叉、第３態様は、前記メモリセルのチャンネル幅を
変えることで、前記メモリセルの電流量を変えるように
構成したことを特徴とするものであり、叉、第４態様
は、少なくとも異なる閾値を有するメモリセルと、少な
くとも異なるドレイン電流値を有するメモリセルとを備
え、多値レベルを記憶することの出来る複数のメモリセ
ルをマトリクス状に配置した半導体記憶装置において、
前記メモリセルのドレインはビット線に接続され、前記
メモリセルのゲートはワード線に接続され、ソースはソ
ース線を介して第１のスイッチングトランジスタのドレ
インに接続され、前記第１のスイッチングトランジスタ
のソースはグランドに接続され、前記ビット線は、Ｙス
イッチを介して電流供給を行うと共に、前記閾値に基づ
き前記メモリセル内の情報を検出する電流供給・センス
増幅器に接続され、前記メモリセルのソースは、更に第
２のスイッチングトランジスタのゲートに接続され、前
記第２のスイッチングトランジスタのソースは、グラン
ドに接続され、ドレインは、センス入力信号線を介して
前記メモリセルの電流量に基づき選択したメモリセルの
信号を検出するためのセンス増幅器に接続され、前記セ
ンス入力信号線には、プリチャージ回路が接続され、且
つ、前記ビット線には、ビット線の電荷を放電するため
の第３のスイッチングトランジスタが接続されているこ
とを特徴とするものであり、叉、第５態様は、少なくと
も異なる閾値を有するメモリセルと、少なくとも異なる
ドレイン電流値を有するメモリセルとを備え、多値レベ
ルを記憶することの出来る複数のメモリセルをマトリク
ス状に配置した半導体記憶装置において、前記メモリセ
ルのドレインはビット線に接続され、前記メモリセルの
ゲートはワード線に接続され、ソースはソース線を介し
て第１のスイッチングトランジスタのドレインに接続さ
れ、前記第１のスイッチングトランジスタのソースはグ
ランドに接続され、前記ビット線は、Ｙスイッチを介し
て電流供給を行う電流供給回路に接続され、前記メモリ
セルのソースは、更に第２のスイッチングトランジスタ
のゲートに接続され、前記第２のスイッチングトランジ
スタのソースは、グランドに接続され、ドレインは、セ
ンス入力信号線を介して前記メモリセルの閾値と電流量
とに基づき選択したメモリセルから検出した信号を検出
するためのセンス増幅器に接続され、前記センス入力信
号線には、プリチャージ回路が接続され、且つ、前記ビ
ット線には、ビット線の電荷を放電するための第３のス
イッチングトランジスタが接続されていることを特徴と
するものであり、叉、第６態様は、前記複数のメモリセ
ルは、Ｎ（Ｎは２以上の整数）種類の閾値のメモリセル
と、夫々の閾値に対して、Ｍ（Ｍは２以上の整数）種類
のドレイン電流のメモリセルとを含み、前記複数のメモ
リセルは、Ｎ種類の閾値と、夫々の閾値に対してＭ種類
のドレイン電流とを組み合わせたメモリセルを形成する
ことで、Ｍ×Ｎ値の多値情報を記憶するように構成した
ことを特徴とするものであり、叉、第７態様は、前記Ｍ
の値は、２であることを特徴とするものであり、叉、第
８態様は、前記メモリセルのチャンネル幅を変えること
で、前記メモリセルの電流量を変えるように構成したこ
とを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、多値情報を記録可能にした
メモリセルを有する半導体記憶装置において、前記複数
のメモリセルは、Ｎ（Ｎは２以上の整数）種類の閾値の
メモリセルと、夫々の閾値に対して、Ｍ（Ｍは２以上の
整数）種類のドレイン電流のメモリセルとを含み、前記
複数のメモリセルは、Ｎ種類の閾値と、夫々の閾値に対
してＭ種類のドレイン電流とを組み合わせたメモリセル
を形成することで、Ｍ×Ｎ値の多値情報を記憶するよう
に構成したことを特徴とするものであり、叉、第２態様
は、前記Ｍの値は、２であることを特徴とするものであ
り、叉、第３態様は、前記メモリセルのチャンネル幅を
変えることで、前記メモリセルの電流量を変えるように
構成したことを特徴とするものであり、叉、第４態様
は、少なくとも異なる閾値を有するメモリセルと、少な
くとも異なるドレイン電流値を有するメモリセルとを備
え、多値レベルを記憶することの出来る複数のメモリセ
ルをマトリクス状に配置した半導体記憶装置において、
前記メモリセルのドレインはビット線に接続され、前記
メモリセルのゲートはワード線に接続され、ソースはソ
ース線を介して第１のスイッチングトランジスタのドレ
インに接続され、前記第１のスイッチングトランジスタ
のソースはグランドに接続され、前記ビット線は、Ｙス
イッチを介して電流供給を行うと共に、前記閾値に基づ
き前記メモリセル内の情報を検出する電流供給・センス
増幅器に接続され、前記メモリセルのソースは、更に第
２のスイッチングトランジスタのゲートに接続され、前
記第２のスイッチングトランジスタのソースは、グラン
ドに接続され、ドレインは、センス入力信号線を介して
前記メモリセルの電流量に基づき選択したメモリセルの
信号を検出するためのセンス増幅器に接続され、前記セ
ンス入力信号線には、プリチャージ回路が接続され、且
つ、前記ビット線には、ビット線の電荷を放電するため
の第３のスイッチングトランジスタが接続されているこ
とを特徴とするものであり、叉、第５態様は、少なくと
も異なる閾値を有するメモリセルと、少なくとも異なる
ドレイン電流値を有するメモリセルとを備え、多値レベ
ルを記憶することの出来る複数のメモリセルをマトリク
ス状に配置した半導体記憶装置において、前記メモリセ
ルのドレインはビット線に接続され、前記メモリセルの
ゲートはワード線に接続され、ソースはソース線を介し
て第１のスイッチングトランジスタのドレインに接続さ
れ、前記第１のスイッチングトランジスタのソースはグ
ランドに接続され、前記ビット線は、Ｙスイッチを介し
て電流供給を行う電流供給回路に接続され、前記メモリ
セルのソースは、更に第２のスイッチングトランジスタ
のゲートに接続され、前記第２のスイッチングトランジ
スタのソースは、グランドに接続され、ドレインは、セ
ンス入力信号線を介して前記メモリセルの閾値と電流量
とに基づき選択したメモリセルから検出した信号を検出
するためのセンス増幅器に接続され、前記センス入力信
号線には、プリチャージ回路が接続され、且つ、前記ビ
ット線には、ビット線の電荷を放電するための第３のス
イッチングトランジスタが接続されていることを特徴と
するものであり、叉、第６態様は、前記複数のメモリセ
ルは、Ｎ（Ｎは２以上の整数）種類の閾値のメモリセル
と、夫々の閾値に対して、Ｍ（Ｍは２以上の整数）種類
のドレイン電流のメモリセルとを含み、前記複数のメモ
リセルは、Ｎ種類の閾値と、夫々の閾値に対してＭ種類
のドレイン電流とを組み合わせたメモリセルを形成する
ことで、Ｍ×Ｎ値の多値情報を記憶するように構成した
ことを特徴とするものであり、叉、第７態様は、前記Ｍ
の値は、２であることを特徴とするものであり、叉、第
８態様は、前記メモリセルのチャンネル幅を変えること
で、前記メモリセルの電流量を変えるように構成したこ
とを特徴とするものである。
【０００７】叉、第９態様は、複数のメモリセルは、Ｎ
（Ｎは２以上の整数）種類の閾値のメモリセルと、夫々
の閾値に対して、Ｍ（Ｍは２以上の整数）種類のドレイ
ン電流のメモリセルとを含み、前記複数のメモリセルに
は、前記Ｎ種類の閾値と、夫々の閾値に対してＭ種類の
ドレイン電流とを組み合わせることでＭ×Ｎ値の多値情
報が記録され、前記メモリセルの読出し回路を、メモリ
セルの閾値を検出する回路と、メモリセルの電流値を検
出する回路とで構成したことを特徴とするものであり、
叉、第１０態様は、前記メモリセルの閾値を検出する回
路は、メモリセルへの電流供給量で前記閾値を判定し、
前記メモリセルの電流値を検出する回路は、メモリセル
を流れる電流量でメモリセルの電流量を判定することを
特徴とするものである。
（Ｎは２以上の整数）種類の閾値のメモリセルと、夫々
の閾値に対して、Ｍ（Ｍは２以上の整数）種類のドレイ
ン電流のメモリセルとを含み、前記複数のメモリセルに
は、前記Ｎ種類の閾値と、夫々の閾値に対してＭ種類の
ドレイン電流とを組み合わせることでＭ×Ｎ値の多値情
報が記録され、前記メモリセルの読出し回路を、メモリ
セルの閾値を検出する回路と、メモリセルの電流値を検
出する回路とで構成したことを特徴とするものであり、
叉、第１０態様は、前記メモリセルの閾値を検出する回
路は、メモリセルへの電流供給量で前記閾値を判定し、
前記メモリセルの電流値を検出する回路は、メモリセル
を流れる電流量でメモリセルの電流量を判定することを
特徴とするものである。
【０００８】叉、本発明に係わる半導体記憶装置の制御
方法の第１態様は、少なくとも異なる閾値を有するメモ
リセルと少なくとも異なるドレイン電流値を有するメモ
リセルとを備え、前記メモリセルのドレインはビット線
に接続され、前記メモリセルのゲートはワード線に接続
され、ソースはソース線を介して第１のスイッチングト
ランジスタのドレインに接続され、前記第１のスイッチ
ングトランジスタのソースはグランドに接続され、前記
ビット線は、Ｙスイッチを介して電流供給を行うと共
に、前記閾値に基づき前記メモリセル内の情報を検出す
る電流供給・センス増幅器に接続され、前記メモリセル
のソースは、第２のスイッチングトランジスタのゲート
に接続され、前記第２のスイッチングトランジスタのソ
ースは、グランドに接続され、ドレインは、センス入力
信号線を介して前記メモリセルの電流量に基づき選択し
たメモリセルの信号を検出するためのセンス増幅器に接
続され、前記センス入力信号線には、プリチャージ回路
が接続され、且つ、前記ビット線には、ビット線の電荷
を放電するための第３のスイッチングトランジスタが接
続されている半導体記憶装置の制御方法であって、前記
プリチャージ回路を活性化させて、前記センス入力信号
線を充電する第１の工程と、前記所定のメモリセルを選
択するために、前記Ｙスイッチをオン状態にすると共
に、前記ワード線の電位を立ち上げ、且つ、順に高くす
ることで、前記選択されたメモリセルの閾値を検出し、
更に、この閾値でのメモリセルのチャンネル幅を検出す
ることで、前記メモリセル内に書込まれた多値データを
読み出す第２の工程と、前記Ｙスイッチをオフ状態にす
ると共に前記ワード線の電位を立ち下げ、前記第１のス
イッチングトランジスタと第２のスイッチングトランジ
スタとをオン状態にして、前記ビット線とソース線の電
荷を放電せしめる第３の工程と、を含むことを特徴とす
るものであり、叉、第２態様は、少なくとも異なる閾値
を有するメモリセルと、少なくとも異なるドレイン電流
値を有するメモリセルとを備え、多値レベルを記憶する
ことの出来る複数のメモリセルをマトリクス状に配置
し、前記メモリセルのドレインはビット線に接続され、
前記メモリセルのゲートはワード線に接続され、ソース
はソース線を介して第１のスイッチングトランジスタの
ドレインに接続され、前記第１のスイッチングトランジ
スタのソースはグランドに接続され、前記ビット線は、
Ｙスイッチを介して電流供給を行う電流供給回路に接続
され、前記メモリセルのソースは、第２のスイッチング
トランジスタのゲートに接続され、前記第２のスイッチ
ングトランジスタのソースは、グランドに接続され、ド
レインは、センス入力信号線を介して前記メモリセルの
閾値と電流量とに基づき選択したメモリセルから検出し
た信号を検出するためのセンス増幅器に接続され、前記
センス入力信号線には、プリチャージ回路が接続され、
且つ、前記ビット線には、ビット線の電荷を放電するた
めの第３のスイッチングトランジスタが接続されている
半導体記憶装置の制御方法であって、前記プリチャージ
回路を活性化させて、前記センス入力信号線を充電する
第１の工程と、前記所定のメモリセルを選択するため
に、前記Ｙスイッチをオン状態にすると共に、前記ワー
ド線の電位を立ち上げ、前記ワード線の電位が選択され
たメモリセルの閾値を超えている時、前記メモリセルの
電流量に対応した電流波形を前記ソース線に出力せし
め、前記センス増幅器が夫々検出した閾値と電流量とか
ら前記メモリセル内の多値データを読み出す第２の工程
と、前記Ｙスイッチをオフ状態にすると共に前記ワード
線の電位を立ち下げ、前記第１のスイッチングトランジ
スタと第３のスイッチングトランジスタとをオン状態に
して、前記ビット線とソース線の電荷を放電せしめる第
３の工程と、前記ワード線の電位が選択されたメモリセ
ルの閾値を超えていない時、ワード線電位を前記第２の
工程で印加したワード線電位より更に高い電位に設定
し、この状態で前記第１の工程から第３の工程を繰り返
すと共に、前記第１の工程から第３の工程を選択された
メモリセルの閾値を超えるまで繰り返す第４の工程と、
を含むことを特徴とするものであり、叉、第３態様は、
前記第１の工程では、前記第１のスイッチングトランジ
スタと第３のスイッチングトランジスタとは、オン状態
であることを特徴とするものである。
方法の第１態様は、少なくとも異なる閾値を有するメモ
リセルと少なくとも異なるドレイン電流値を有するメモ
リセルとを備え、前記メモリセルのドレインはビット線
に接続され、前記メモリセルのゲートはワード線に接続
され、ソースはソース線を介して第１のスイッチングト
ランジスタのドレインに接続され、前記第１のスイッチ
ングトランジスタのソースはグランドに接続され、前記
ビット線は、Ｙスイッチを介して電流供給を行うと共
に、前記閾値に基づき前記メモリセル内の情報を検出す
る電流供給・センス増幅器に接続され、前記メモリセル
のソースは、第２のスイッチングトランジスタのゲート
に接続され、前記第２のスイッチングトランジスタのソ
ースは、グランドに接続され、ドレインは、センス入力
信号線を介して前記メモリセルの電流量に基づき選択し
たメモリセルの信号を検出するためのセンス増幅器に接
続され、前記センス入力信号線には、プリチャージ回路
が接続され、且つ、前記ビット線には、ビット線の電荷
を放電するための第３のスイッチングトランジスタが接
続されている半導体記憶装置の制御方法であって、前記
プリチャージ回路を活性化させて、前記センス入力信号
線を充電する第１の工程と、前記所定のメモリセルを選
択するために、前記Ｙスイッチをオン状態にすると共
に、前記ワード線の電位を立ち上げ、且つ、順に高くす
ることで、前記選択されたメモリセルの閾値を検出し、
更に、この閾値でのメモリセルのチャンネル幅を検出す
ることで、前記メモリセル内に書込まれた多値データを
読み出す第２の工程と、前記Ｙスイッチをオフ状態にす
ると共に前記ワード線の電位を立ち下げ、前記第１のス
イッチングトランジスタと第２のスイッチングトランジ
スタとをオン状態にして、前記ビット線とソース線の電
荷を放電せしめる第３の工程と、を含むことを特徴とす
るものであり、叉、第２態様は、少なくとも異なる閾値
を有するメモリセルと、少なくとも異なるドレイン電流
値を有するメモリセルとを備え、多値レベルを記憶する
ことの出来る複数のメモリセルをマトリクス状に配置
し、前記メモリセルのドレインはビット線に接続され、
前記メモリセルのゲートはワード線に接続され、ソース
はソース線を介して第１のスイッチングトランジスタの
ドレインに接続され、前記第１のスイッチングトランジ
スタのソースはグランドに接続され、前記ビット線は、
Ｙスイッチを介して電流供給を行う電流供給回路に接続
され、前記メモリセルのソースは、第２のスイッチング
トランジスタのゲートに接続され、前記第２のスイッチ
ングトランジスタのソースは、グランドに接続され、ド
レインは、センス入力信号線を介して前記メモリセルの
閾値と電流量とに基づき選択したメモリセルから検出し
た信号を検出するためのセンス増幅器に接続され、前記
センス入力信号線には、プリチャージ回路が接続され、
且つ、前記ビット線には、ビット線の電荷を放電するた
めの第３のスイッチングトランジスタが接続されている
半導体記憶装置の制御方法であって、前記プリチャージ
回路を活性化させて、前記センス入力信号線を充電する
第１の工程と、前記所定のメモリセルを選択するため
に、前記Ｙスイッチをオン状態にすると共に、前記ワー
ド線の電位を立ち上げ、前記ワード線の電位が選択され
たメモリセルの閾値を超えている時、前記メモリセルの
電流量に対応した電流波形を前記ソース線に出力せし
め、前記センス増幅器が夫々検出した閾値と電流量とか
ら前記メモリセル内の多値データを読み出す第２の工程
と、前記Ｙスイッチをオフ状態にすると共に前記ワード
線の電位を立ち下げ、前記第１のスイッチングトランジ
スタと第３のスイッチングトランジスタとをオン状態に
して、前記ビット線とソース線の電荷を放電せしめる第
３の工程と、前記ワード線の電位が選択されたメモリセ
ルの閾値を超えていない時、ワード線電位を前記第２の
工程で印加したワード線電位より更に高い電位に設定
し、この状態で前記第１の工程から第３の工程を繰り返
すと共に、前記第１の工程から第３の工程を選択された
メモリセルの閾値を超えるまで繰り返す第４の工程と、
を含むことを特徴とするものであり、叉、第３態様は、
前記第１の工程では、前記第１のスイッチングトランジ
スタと第３のスイッチングトランジスタとは、オン状態
であることを特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる半導体記憶装置
は、メモリセルトランジスタ（以降、メモリセルとい
う）に、記憶するデータの値に対応して変化させるのパ
ラメータとして閾値（以降、Ｖｔという）とトランジス
タのチャンネル幅（以降、Ｗという）の２つのパラメー
タを組み合わせて使用し、メモリセルに記憶したデータ
の読み出し回路に閾値Ｖｔの検出回路と、チャンネル幅
Ｗの違いによる電流の大小を識別する回路とを設け、メ
モリ上に記録した多値情報を読出し可能にしたことを特
徴としている。
は、メモリセルトランジスタ（以降、メモリセルとい
う）に、記憶するデータの値に対応して変化させるのパ
ラメータとして閾値（以降、Ｖｔという）とトランジス
タのチャンネル幅（以降、Ｗという）の２つのパラメー
タを組み合わせて使用し、メモリセルに記憶したデータ
の読み出し回路に閾値Ｖｔの検出回路と、チャンネル幅
Ｗの違いによる電流の大小を識別する回路とを設け、メ
モリ上に記録した多値情報を読出し可能にしたことを特
徴としている。
【００１０】従って、全く異なる２種類のパラメータを
用いるようにしたので、１つのメモリセル当たりに記憶
できるデータ量を増やすことができ、その結果、チップ
面積当たりの記憶容量も増えるという優れた効果が得ら
れる。
用いるようにしたので、１つのメモリセル当たりに記憶
できるデータ量を増やすことができ、その結果、チップ
面積当たりの記憶容量も増えるという優れた効果が得ら
れる。
【００１１】
【実施例】以下に、本発明に係わる半導体記憶装置とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。 （第１の具体例）図１乃至図５は、本発明に係わる半導
体記憶装置とその制御方法の第１の具体例を示す図であ
って、これらの図には、多値情報を記録可能にしたメモ
リセルＭＣを有する半導体記憶装置において、前記複数
のメモリセルは、Ｎ（Ｎは２以上の整数）種類の閾値の
メモリセルと、夫々の閾値に対して、Ｍ（Ｍは２以上の
整数）種類のドレイン電流のメモリセルとを含み、前記
複数のメモリセルは、Ｎ種類の閾値と、夫々の閾値に対
してＭ種類のドレイン電流とを組み合わせたメモリセル
を形成することで、Ｍ×Ｎ値の多値情報を記憶するよう
に構成した半導体記憶装置が示され、又、前記Ｍの値
は、２であることを特徴とする半導体記憶装置が示さ
れ、又、前記メモリセルのチャンネル幅Ｗを変えること
で、前記メモリセルの電流量を変えるように構成したこ
とを特徴とする半導体記憶装置が示され、更に、少なく
とも異なる閾値を有するメモリセルと、少なくとも異な
るドレイン電流値を有するメモリセルとを備え、多値レ
ベルを記憶することの出来る複数のメモリセルをマトリ
クス状に配置した半導体記憶装置において、前記メモリ
セルＭＣのドレインはビット線ＤＬ０〜ＤＬ３に接続さ
れ、前記メモリセルＭＣのゲートはワード線に接続さ
れ、ソースはソース線ＭＳＣを介して第１のスイッチン
グトランジスタＴ７０のドレインに接続され、前記第１
のスイッチングトランジスタＴ７０のソースはグランド
に接続され、前記ビット線ＤＬ０〜ＤＬ３は、Ｙスイッ
チＴ２０〜Ｔ２３を介して、電流供給を行うと共に、前
記閾値に基づき前記メモリセル内の情報を検出する電流
供給・センス増幅器８０に接続され、前記メモリセルＭ
Ｃのソースは、更に第２のスイッチングトランジスタＴ
７１のゲートに接続され、前記第２のスイッチングトラ
ンジスタＴ７１のソースは、グランドに接続され、ドレ
インは、センス入力信号線４５を介して前記メモリセル
の電流量に基づき選択したメモリセルの信号を検出する
ためのセンス増幅器３０に接続され、前記センス入力信
号線４５には、プリチャージ回路５０が接続され、且
つ、前記ビット線ＤＬ０〜ＤＬ３には、ビット線の電荷
を放電するための第３のスイッチングトランジスタＴ８
０〜Ｔ８３が接続されていることを特徴とする半導体記
憶装置が示されている。
の制御方法の具体例を図面を参照しながら詳細に説明す
る。 （第１の具体例）図１乃至図５は、本発明に係わる半導
体記憶装置とその制御方法の第１の具体例を示す図であ
って、これらの図には、多値情報を記録可能にしたメモ
リセルＭＣを有する半導体記憶装置において、前記複数
のメモリセルは、Ｎ（Ｎは２以上の整数）種類の閾値の
メモリセルと、夫々の閾値に対して、Ｍ（Ｍは２以上の
整数）種類のドレイン電流のメモリセルとを含み、前記
複数のメモリセルは、Ｎ種類の閾値と、夫々の閾値に対
してＭ種類のドレイン電流とを組み合わせたメモリセル
を形成することで、Ｍ×Ｎ値の多値情報を記憶するよう
に構成した半導体記憶装置が示され、又、前記Ｍの値
は、２であることを特徴とする半導体記憶装置が示さ
れ、又、前記メモリセルのチャンネル幅Ｗを変えること
で、前記メモリセルの電流量を変えるように構成したこ
とを特徴とする半導体記憶装置が示され、更に、少なく
とも異なる閾値を有するメモリセルと、少なくとも異な
るドレイン電流値を有するメモリセルとを備え、多値レ
ベルを記憶することの出来る複数のメモリセルをマトリ
クス状に配置した半導体記憶装置において、前記メモリ
セルＭＣのドレインはビット線ＤＬ０〜ＤＬ３に接続さ
れ、前記メモリセルＭＣのゲートはワード線に接続さ
れ、ソースはソース線ＭＳＣを介して第１のスイッチン
グトランジスタＴ７０のドレインに接続され、前記第１
のスイッチングトランジスタＴ７０のソースはグランド
に接続され、前記ビット線ＤＬ０〜ＤＬ３は、Ｙスイッ
チＴ２０〜Ｔ２３を介して、電流供給を行うと共に、前
記閾値に基づき前記メモリセル内の情報を検出する電流
供給・センス増幅器８０に接続され、前記メモリセルＭ
Ｃのソースは、更に第２のスイッチングトランジスタＴ
７１のゲートに接続され、前記第２のスイッチングトラ
ンジスタＴ７１のソースは、グランドに接続され、ドレ
インは、センス入力信号線４５を介して前記メモリセル
の電流量に基づき選択したメモリセルの信号を検出する
ためのセンス増幅器３０に接続され、前記センス入力信
号線４５には、プリチャージ回路５０が接続され、且
つ、前記ビット線ＤＬ０〜ＤＬ３には、ビット線の電荷
を放電するための第３のスイッチングトランジスタＴ８
０〜Ｔ８３が接続されていることを特徴とする半導体記
憶装置が示されている。
【００１２】叉、複数のメモリセルは、Ｎ（Ｎは２以上
の整数）種類の閾値のメモリセルと、夫々の閾値に対し
て、Ｍ（Ｍは２以上の整数）種類のドレイン電流のメモ
リセルとを含み、前記複数のメモリセルには、前記Ｎ種
類の閾値と、夫々の閾値に対してＭ種類のドレイン電流
とを組み合わせることでＭ×Ｎ値の多値情報が記録さ
れ、前記メモリセルの読出し回路を、メモリセルの閾値
を検出する回路と、メモリセルの電流値を検出する回路
とで構成した半導体記憶装置が示され、更に、前記メモ
リセルの閾値を検出する回路は、メモリセルへの電流供
給量で前記閾値を判定し、前記メモリセルの電流値を検
出する回路は、メモリセルを流れる電流量でメモリセル
の電流量を判定することを特徴とする半導体記憶装置が
示されている。
の整数）種類の閾値のメモリセルと、夫々の閾値に対し
て、Ｍ（Ｍは２以上の整数）種類のドレイン電流のメモ
リセルとを含み、前記複数のメモリセルには、前記Ｎ種
類の閾値と、夫々の閾値に対してＭ種類のドレイン電流
とを組み合わせることでＭ×Ｎ値の多値情報が記録さ
れ、前記メモリセルの読出し回路を、メモリセルの閾値
を検出する回路と、メモリセルの電流値を検出する回路
とで構成した半導体記憶装置が示され、更に、前記メモ
リセルの閾値を検出する回路は、メモリセルへの電流供
給量で前記閾値を判定し、前記メモリセルの電流値を検
出する回路は、メモリセルを流れる電流量でメモリセル
の電流量を判定することを特徴とする半導体記憶装置が
示されている。
【００１３】以下に、本発明を更に詳細に説明する。こ
の回路は、メモリセルＭＣ、メモリセルを選択するため
の信号Ｙ０〜Ｙ３、ワード線Ｗ０〜Ｗ７、トランジスタ
Ｔ２０〜Ｔ２３、メモリセルＭＣへの電流を供給すると
共に信号の検出を行う電流供給・センス増幅回路８０、
選択されたメモリセルＭＣの出力信号からセンス入力信
号ＳＩＬを出力するトランジスタＴ７１、ソース線ＭＳ
Ｃの放電を行うトランジスタＴ７０、センス入力信号Ｓ
ＩＬを入力しセンス出力信号ＳＯを出力するセンス増幅
器３０、ビット線ＤＬ０〜３の放電回路４０、センス入
力信号ＳＩＬを充電するセンス入力信号線４５のプリチ
ャージ回路５０を有する。この回路では、メモリセルＭ
Ｃの閾値Ｖｔとチャンネル幅Ｗは、記憶する状態数に対
応して複数段階に設定される。例えば、状態数を８段階
とすると、Ｖｔを４段階、Ｗを２段階とすることで状態
数を８段階にすることが出来る。
の回路は、メモリセルＭＣ、メモリセルを選択するため
の信号Ｙ０〜Ｙ３、ワード線Ｗ０〜Ｗ７、トランジスタ
Ｔ２０〜Ｔ２３、メモリセルＭＣへの電流を供給すると
共に信号の検出を行う電流供給・センス増幅回路８０、
選択されたメモリセルＭＣの出力信号からセンス入力信
号ＳＩＬを出力するトランジスタＴ７１、ソース線ＭＳ
Ｃの放電を行うトランジスタＴ７０、センス入力信号Ｓ
ＩＬを入力しセンス出力信号ＳＯを出力するセンス増幅
器３０、ビット線ＤＬ０〜３の放電回路４０、センス入
力信号ＳＩＬを充電するセンス入力信号線４５のプリチ
ャージ回路５０を有する。この回路では、メモリセルＭ
Ｃの閾値Ｖｔとチャンネル幅Ｗは、記憶する状態数に対
応して複数段階に設定される。例えば、状態数を８段階
とすると、Ｖｔを４段階、Ｗを２段階とすることで状態
数を８段階にすることが出来る。
【００１４】閾値Ｖｔの変化は、例えば、マスクＲＯＭ
におけるメモリセルゲート下へのイオン注入量の調整な
どによって実現でき、チャンネル幅Ｗの変化は、例え
ば、イオン注入の幅の調整などによって実現でき、図５
にその平面図の例を示す。図５（ｃ）が、チャンネル幅
Ｗを固定していた従来のメモリセルの平面図であり、図
５（ａ）、（ｂ）が、チャンネル幅Ｗを変化させた場合
の本発明のメモリセルの平面図である。なお、図１の回
路図において、大きいシンボルで表現したＭＣ１は、Ｗ
を大としたメモリセルを示し、小さいシンボルで表現し
たＭＣ２は、Ｗを小としたメモリセルを示している。
又、この具体例では、閾値Ｖｔを４段階（低い方から順
にＶｔ０〜Ｖｔ３）とし、Ｗを２段階（Ｗ大、Ｗ小）設
定したとして説明する。
におけるメモリセルゲート下へのイオン注入量の調整な
どによって実現でき、チャンネル幅Ｗの変化は、例え
ば、イオン注入の幅の調整などによって実現でき、図５
にその平面図の例を示す。図５（ｃ）が、チャンネル幅
Ｗを固定していた従来のメモリセルの平面図であり、図
５（ａ）、（ｂ）が、チャンネル幅Ｗを変化させた場合
の本発明のメモリセルの平面図である。なお、図１の回
路図において、大きいシンボルで表現したＭＣ１は、Ｗ
を大としたメモリセルを示し、小さいシンボルで表現し
たＭＣ２は、Ｗを小としたメモリセルを示している。
又、この具体例では、閾値Ｖｔを４段階（低い方から順
にＶｔ０〜Ｖｔ３）とし、Ｗを２段階（Ｗ大、Ｗ小）設
定したとして説明する。
【００１５】図１の回路において、選択されたメモリセ
ルＭＣからの電流は、ソース線ＭＳＣに流れ、ソース線
ＭＳＣの電位が上がることでトランジスタＴ７１がオン
し、これにより、センス入力信号線４５の電位が下が
り、その出力が、センス増幅器３０で処理され、信号Ｓ
Ｏとして出力される。即ち、第１の具体例の回路では、
選択されたメモリセルＭＣが、読み出し期間にオンする
かどうかの閾値Ｖｔの判定はセンス増幅器８０で行い、
センス増幅器３０では選択されたメモリセルのチャンネ
ル幅Ｗが大であるか小かの判定のみを行う。そして、選
択されたメモリセルＭＣのセンス増幅器８０によるＶｔ
の判定は、読み出し期間中に選択されたメモリセルＭＣ
を介して電流が流れるかどうかで行う。
ルＭＣからの電流は、ソース線ＭＳＣに流れ、ソース線
ＭＳＣの電位が上がることでトランジスタＴ７１がオン
し、これにより、センス入力信号線４５の電位が下が
り、その出力が、センス増幅器３０で処理され、信号Ｓ
Ｏとして出力される。即ち、第１の具体例の回路では、
選択されたメモリセルＭＣが、読み出し期間にオンする
かどうかの閾値Ｖｔの判定はセンス増幅器８０で行い、
センス増幅器３０では選択されたメモリセルのチャンネ
ル幅Ｗが大であるか小かの判定のみを行う。そして、選
択されたメモリセルＭＣのセンス増幅器８０によるＶｔ
の判定は、読み出し期間中に選択されたメモリセルＭＣ
を介して電流が流れるかどうかで行う。
【００１６】次に、第１の具体例の動作を図４のタイミ
ングチャートを用いて説明する。なお、図4では、ワー
ド線電位が、ある電位での状態を示しており、実際に
は、閾値を検出するために、ワード線が順次高くなるよ
うに制御される。読み出し動作は、プリチャージ期間、
読み出し期間、放電期間からなり、更に、この具体例の
場合、図３に示すように、ワード線の電位を低い閾値電
圧から高い閾値電圧に変化させ、電流が流れた閾値を検
出すると共に、その閾値での電流が流れ出すタイミング
で電流の大小を検出している。
ングチャートを用いて説明する。なお、図4では、ワー
ド線電位が、ある電位での状態を示しており、実際に
は、閾値を検出するために、ワード線が順次高くなるよ
うに制御される。読み出し動作は、プリチャージ期間、
読み出し期間、放電期間からなり、更に、この具体例の
場合、図３に示すように、ワード線の電位を低い閾値電
圧から高い閾値電圧に変化させ、電流が流れた閾値を検
出すると共に、その閾値での電流が流れ出すタイミング
で電流の大小を検出している。
【００１７】初め、プリチャージ期間において、信号Ｐ
Ｃ、Ｐが“Ｈ”となり、プリチャージ回路５０が起動し
てセンス入力信号線４５の電位を上げると共に、電流供
給・センス増幅器８０のＰＳＣ（図示していない）が
“Ｈ”となり、電流供給・センス増幅器８０とＹスイッ
チＴ２０〜Ｔ２３のラインとの間の電位を上昇させる。
この時、信号ＳＩＣは“Ｈ”であるからトランジスタＴ
７０はオン状態にあり、ソース線ＭＳＣは“Ｌ”とな
り、センス入力信号ＳＩＬが“Ｈ”となることによっ
て、センス増幅器の出力信号ＳＯが“Ｌ”となってい
る。
Ｃ、Ｐが“Ｈ”となり、プリチャージ回路５０が起動し
てセンス入力信号線４５の電位を上げると共に、電流供
給・センス増幅器８０のＰＳＣ（図示していない）が
“Ｈ”となり、電流供給・センス増幅器８０とＹスイッ
チＴ２０〜Ｔ２３のラインとの間の電位を上昇させる。
この時、信号ＳＩＣは“Ｈ”であるからトランジスタＴ
７０はオン状態にあり、ソース線ＭＳＣは“Ｌ”とな
り、センス入力信号ＳＩＬが“Ｈ”となることによっ
て、センス増幅器の出力信号ＳＯが“Ｌ”となってい
る。
【００１８】この状態に於いて、次の読み出し期間にな
ると、信号Ｙ０〜Ｙ３、ワード線Ｗ０〜Ｗ７の内、選択
されるメモリセルに対応する信号線が選択され、更に、
ワード線の電位が、図３の所定のタイミングで上昇す
る。これにより、選択されたメモリセルＭＣのＶｔが、
選択されたワード線信号の電位より低ければ選択された
メモリセルはオンし、電源供給回路８０から選択された
メモリセルＭＣを介してソース線ＭＳＣに電流が流れ
る。この時、ソース線ＭＳＣに流れる電流量は選択され
たメモリセルのＶｔとＷに対応して変化する。Ｖｔが選
択されたワード線信号の電位に一番近いＶｔであり、Ｗ
が大であれば、図４のタイミングチャートのソース線Ｍ
ＳＣの信号は、図４に「Ｗ大セル選択時」として示した
波形となって、速いタイミングで立上がり、一方、Ｗが
小であれば、Ｗが大の時より電流量が少なくなるので、
図４に「Ｗ小セル選択時」として示した波形となり、ソ
ース線ＭＳＣの信号に対応してトランジスタＴ７１を介
して図４の信号ＳＩＬが得られ、更に、センス増幅器３
０を介して得られる出力信号ＳＯも図４のような波形と
なる。
ると、信号Ｙ０〜Ｙ３、ワード線Ｗ０〜Ｗ７の内、選択
されるメモリセルに対応する信号線が選択され、更に、
ワード線の電位が、図３の所定のタイミングで上昇す
る。これにより、選択されたメモリセルＭＣのＶｔが、
選択されたワード線信号の電位より低ければ選択された
メモリセルはオンし、電源供給回路８０から選択された
メモリセルＭＣを介してソース線ＭＳＣに電流が流れ
る。この時、ソース線ＭＳＣに流れる電流量は選択され
たメモリセルのＶｔとＷに対応して変化する。Ｖｔが選
択されたワード線信号の電位に一番近いＶｔであり、Ｗ
が大であれば、図４のタイミングチャートのソース線Ｍ
ＳＣの信号は、図４に「Ｗ大セル選択時」として示した
波形となって、速いタイミングで立上がり、一方、Ｗが
小であれば、Ｗが大の時より電流量が少なくなるので、
図４に「Ｗ小セル選択時」として示した波形となり、ソ
ース線ＭＳＣの信号に対応してトランジスタＴ７１を介
して図４の信号ＳＩＬが得られ、更に、センス増幅器３
０を介して得られる出力信号ＳＯも図４のような波形と
なる。
【００１９】従って、ワード線の電位を低い閾値電圧か
ら高い閾値電圧に変化させ、電流が流れた閾値をセンス
増幅器８０で検出すると共に、センス増幅器３０では、
この閾値での電流が流れ出すタイミングを検出すること
で、電流の大小を検出しているから、選択されたメモリ
セルに書込まれている多値情報を、スピーディにしかも
正確に読み出すことが出来る。
ら高い閾値電圧に変化させ、電流が流れた閾値をセンス
増幅器８０で検出すると共に、センス増幅器３０では、
この閾値での電流が流れ出すタイミングを検出すること
で、電流の大小を検出しているから、選択されたメモリ
セルに書込まれている多値情報を、スピーディにしかも
正確に読み出すことが出来る。
【００２０】次に、放電期間においては、信号ＳＩＣと
信号ＤＣとが“Ｈ”となるので、トランジスタＴ７０を
介してソース線ＭＳＣの放電が行われると共に、放電回
路４０を介してビット線ＤＬ０〜ＤＬ３の放電が行わ
れ、次の読出しに備えるように構成されている。このよ
うに、メモリセルの閾値Ｖｔとチャンネル幅Ｗという二
つのパラメータを変化させて多値データの読出しを可能
にすることで、一つのパラメータの変化で多値を実現す
るよりもメモリセル当たりに記憶できる状態数、即ち、
データ数を多くすることができるのである。
信号ＤＣとが“Ｈ”となるので、トランジスタＴ７０を
介してソース線ＭＳＣの放電が行われると共に、放電回
路４０を介してビット線ＤＬ０〜ＤＬ３の放電が行わ
れ、次の読出しに備えるように構成されている。このよ
うに、メモリセルの閾値Ｖｔとチャンネル幅Ｗという二
つのパラメータを変化させて多値データの読出しを可能
にすることで、一つのパラメータの変化で多値を実現す
るよりもメモリセル当たりに記憶できる状態数、即ち、
データ数を多くすることができるのである。
【００２１】上記例で示したマスクＲＯＭの場合で、チ
ャンネル幅Ｗをイオン注入の幅で調整する場合、図５
（ａ）では、従来のメモリセルよりＷとなり得る領域を
広めにとる必要があるが、図５（ｂ）では、図５（ｃ）
の従来の場合と同じ面積でメモリセルを実現できる。な
お、Ｗの状態数を更に多くした場合、更に広くする必要
が出てくるが、各状態間の変動幅を小さくすることで面
積の増加を緩和することもできる。
ャンネル幅Ｗをイオン注入の幅で調整する場合、図５
（ａ）では、従来のメモリセルよりＷとなり得る領域を
広めにとる必要があるが、図５（ｂ）では、図５（ｃ）
の従来の場合と同じ面積でメモリセルを実現できる。な
お、Ｗの状態数を更に多くした場合、更に広くする必要
が出てくるが、各状態間の変動幅を小さくすることで面
積の増加を緩和することもできる。
【００２２】Ｗの状態数に対応した単位面積当たりの記
憶容量は、単位面積当たりの記憶ビット数となるが、次
の式で表すことができる。 （単位面積あたりの記憶ビット数）＝（１＋ｌｏｇ２（Ｎｗ）／ｌｏｇ２（ Ｎｖｔ））／（Ｓｎ／Ｓ１） ・・・（式１） ここで、ｌｏｇ２ ：底が２のｌｏｇ、 Ｎｖｔ ：メモリセルのＶｔの状態数、 Ｎｗ ：メモリセルのＷの状態数、 Ｓｎ／Ｓ１：従来のマスクＲＯＭの状態数を1とした場
合、Ｗの状態数ｎの時の面積比である。
憶容量は、単位面積当たりの記憶ビット数となるが、次
の式で表すことができる。 （単位面積あたりの記憶ビット数）＝（１＋ｌｏｇ２（Ｎｗ）／ｌｏｇ２（ Ｎｖｔ））／（Ｓｎ／Ｓ１） ・・・（式１） ここで、ｌｏｇ２ ：底が２のｌｏｇ、 Ｎｖｔ ：メモリセルのＶｔの状態数、 Ｎｗ ：メモリセルのＷの状態数、 Ｓｎ／Ｓ１：従来のマスクＲＯＭの状態数を1とした場
合、Ｗの状態数ｎの時の面積比である。
【００２３】Ｖｔの状態数を４とすると、 （単位面積あたりの記憶ビット数） ＝（１＋ｌｏｇ２（Ｎｗ）／２）／（Ｓｎ／Ｓ１）・・・（式２） となり、図６（ａ）では、 Ｓｎ／Ｓ１＝（Ｎｗ／２＋１．５）／２ （単位面積あたりの記憶ビット数） ＝（２＋ｌｏｇ２（Ｎｗ））／（Ｎｗ／２＋１．５）・・・（式３） Ｎｗ＝１の場合、（単位面積あたりの記憶ビット数）＝１ ・・・（式４） Ｎｗ＝２の場合、（単位面積あたりの記憶ビット数） ＝１．２・・・（式５） Ｎｗ＝４の場合、（単位面積あたりの記憶ビット数） ＝８／７≒１．１４・・・（式６） となり、Ｎｗを２の乗数とした場合には、Ｎｗ＝２で最
大の効果が得られ、それ以上にＷの状態数を増やして
も、単位面積当たりのビット数は増えない。
大の効果が得られ、それ以上にＷの状態数を増やして
も、単位面積当たりのビット数は増えない。
【００２４】図６（ｂ）では、状態数に対してメモリセ
ルの面積が増えない範囲では状態数を増やすほど単位面
積当たりのビット数が増え、次の式で表せる。 Ｓｎ／Ｓ１＝１ （単位面積当たりの記憶ビット数） ＝１＋ｌｏｇ２（Ｎｗ）／２・・・（式７） Ｎｗ＝１の場合、（単位面積あたりの記憶ビット数）＝１・・・（式８） Ｎｗ＝２の場合、（単位面積あたりの記憶ビット数） ＝１．５・・・（式９） Ｎｗ＝４の場合、（単位面積あたりの記憶ビット数）＝２ ・・（式１０） このように、本発明によってより少ない面積で多くの情
報を記憶することができる。
ルの面積が増えない範囲では状態数を増やすほど単位面
積当たりのビット数が増え、次の式で表せる。 Ｓｎ／Ｓ１＝１ （単位面積当たりの記憶ビット数） ＝１＋ｌｏｇ２（Ｎｗ）／２・・・（式７） Ｎｗ＝１の場合、（単位面積あたりの記憶ビット数）＝１・・・（式８） Ｎｗ＝２の場合、（単位面積あたりの記憶ビット数） ＝１．５・・・（式９） Ｎｗ＝４の場合、（単位面積あたりの記憶ビット数）＝２ ・・（式１０） このように、本発明によってより少ない面積で多くの情
報を記憶することができる。
【００２５】このように、この具体例の半導体記憶装置
の制御方法は、前記プリチャージ回路を活性化させて、
前記センス入力信号線を充電する第１の工程と、前記所
定のメモリセルを選択するために、前記Ｙスイッチをオ
ン状態にすると共に、前記ワード線の電位を立ち上げ、
且つ、順に高くすることで、前記選択されたメモリセル
の閾値を検出し、更に、この閾値でのメモリセルのチャ
ンネル幅を検出することで、前記メモリセル内に書込ま
れた多値データを読み出す第２の工程と、前記Ｙスイッ
チをオフ状態にすると共に前記ワード線の電位を立ち下
げ、前記第１のスイッチングトランジスタと第２のスイ
ッチングトランジスタとをオン状態にして、前記ビット
線とソース線の電荷を放電せしめる第３の工程と、を含
むことを特徴とするものである。
の制御方法は、前記プリチャージ回路を活性化させて、
前記センス入力信号線を充電する第１の工程と、前記所
定のメモリセルを選択するために、前記Ｙスイッチをオ
ン状態にすると共に、前記ワード線の電位を立ち上げ、
且つ、順に高くすることで、前記選択されたメモリセル
の閾値を検出し、更に、この閾値でのメモリセルのチャ
ンネル幅を検出することで、前記メモリセル内に書込ま
れた多値データを読み出す第２の工程と、前記Ｙスイッ
チをオフ状態にすると共に前記ワード線の電位を立ち下
げ、前記第１のスイッチングトランジスタと第２のスイ
ッチングトランジスタとをオン状態にして、前記ビット
線とソース線の電荷を放電せしめる第３の工程と、を含
むことを特徴とするものである。
【００２６】（第２の具体例）図６乃至図１０は、本発
明に係わる第２の具体例を示す図であって、これらの図
には、少なくとも異なる閾値を有するメモリセルと、少
なくとも異なるドレイン電流値を有するメモリセルとを
備え、多値レベルを記憶することの出来る複数のメモリ
セルをマトリクス状に配置した半導体記憶装置におい
て、前記メモリセルＭＣのドレインはビット線ＤＬ０〜
ＤＬ３に接続され、前記メモリセルＭＣのゲートはワー
ド線に接続され、ソースはソース線ＭＳＣを介して第１
のスイッチングトランジスタＴ７０のドレインに接続さ
れ、前記第１のスイッチングトランジスタＴ７０のソー
スはグランドに接続され、前記ビット線ＤＬ０〜ＤＬ３
は、ＹスイッチＴ２０〜Ｔ２３を介して電流供給を行う
電流供給回路６０に接続され、前記メモリセルＭＣのソ
ースは、更に第２のスイッチングトランジスタＴ７１の
ゲートに接続され、前記第２のスイッチングトランジス
タＴ７１のソースは、グランドに接続され、ドレイン
は、センス入力信号線４５を介して前記メモリセルＭＣ
の閾値と電流量とに基づき選択したメモリセルＭＣから
検出した信号ＳＩＬを検出するためのセンス増幅器３０
に接続され、前記センス入力信号線４５には、プリチャ
ージ回路５０が接続され、且つ、前記ビット線ＤＬ０〜
ＤＬ３には、ビット線ＤＬ０〜ＤＬ３の電荷を放電する
ための第３のスイッチングトランジスタＴ８０〜Ｔ８３
が接続されている半導体記憶装置が示されている。
明に係わる第２の具体例を示す図であって、これらの図
には、少なくとも異なる閾値を有するメモリセルと、少
なくとも異なるドレイン電流値を有するメモリセルとを
備え、多値レベルを記憶することの出来る複数のメモリ
セルをマトリクス状に配置した半導体記憶装置におい
て、前記メモリセルＭＣのドレインはビット線ＤＬ０〜
ＤＬ３に接続され、前記メモリセルＭＣのゲートはワー
ド線に接続され、ソースはソース線ＭＳＣを介して第１
のスイッチングトランジスタＴ７０のドレインに接続さ
れ、前記第１のスイッチングトランジスタＴ７０のソー
スはグランドに接続され、前記ビット線ＤＬ０〜ＤＬ３
は、ＹスイッチＴ２０〜Ｔ２３を介して電流供給を行う
電流供給回路６０に接続され、前記メモリセルＭＣのソ
ースは、更に第２のスイッチングトランジスタＴ７１の
ゲートに接続され、前記第２のスイッチングトランジス
タＴ７１のソースは、グランドに接続され、ドレイン
は、センス入力信号線４５を介して前記メモリセルＭＣ
の閾値と電流量とに基づき選択したメモリセルＭＣから
検出した信号ＳＩＬを検出するためのセンス増幅器３０
に接続され、前記センス入力信号線４５には、プリチャ
ージ回路５０が接続され、且つ、前記ビット線ＤＬ０〜
ＤＬ３には、ビット線ＤＬ０〜ＤＬ３の電荷を放電する
ための第３のスイッチングトランジスタＴ８０〜Ｔ８３
が接続されている半導体記憶装置が示されている。
【００２７】この具体例も、図１０のタイミングチャー
トに示すように、プリチャージ期間、読み出し期間、放
電期間からなり、更に、この具体例では、この３つの期
間をメモリセルに設定するＶｔの段階数分繰り返すこと
で、メモリセルＭＣ内のデータを読み出すものである。
なお、プリチャージ期間及び放電期間の動作は、第１の
具体例と同じであるので、読み出し期間について以下に
説明する。
トに示すように、プリチャージ期間、読み出し期間、放
電期間からなり、更に、この具体例では、この３つの期
間をメモリセルに設定するＶｔの段階数分繰り返すこと
で、メモリセルＭＣ内のデータを読み出すものである。
なお、プリチャージ期間及び放電期間の動作は、第１の
具体例と同じであるので、読み出し期間について以下に
説明する。
【００２８】読み出し期間では、読み出し期間の繰り返
し毎に、選択されたメモリセルのワード線（Ｗ０〜Ｗ７
のどれか）の電位を閾値の低い方のＶｔから高い方に順
番に対応させて、対応するＶｔとそれより１つ高いＶｔ
の間の電位となるようにする。即ち、メモリセルに４段
階のＶｔを設定するとして、低い方から順にＶｔ０、Ｖ
ｔ１、Ｖｔ２、Ｖｔ３とすると、１回目の繰り返しでは
Ｖｔ０とＶｔ１の間、２回目の繰り返しではＶｔ１とＶ
ｔ２の間、３回目の繰り返しではＶｔ２とＶｔ３の間、
４回目の繰り返しではＶｔ３より高い電位に、選択する
ワード線の電位を設定する。
し毎に、選択されたメモリセルのワード線（Ｗ０〜Ｗ７
のどれか）の電位を閾値の低い方のＶｔから高い方に順
番に対応させて、対応するＶｔとそれより１つ高いＶｔ
の間の電位となるようにする。即ち、メモリセルに４段
階のＶｔを設定するとして、低い方から順にＶｔ０、Ｖ
ｔ１、Ｖｔ２、Ｖｔ３とすると、１回目の繰り返しでは
Ｖｔ０とＶｔ１の間、２回目の繰り返しではＶｔ１とＶ
ｔ２の間、３回目の繰り返しではＶｔ２とＶｔ３の間、
４回目の繰り返しではＶｔ３より高い電位に、選択する
ワード線の電位を設定する。
【００２９】また、図７のラッチ回路のラッチタイミン
グを制御するタイミング信号ＬＰ００〜ＬＰ３１も、そ
れぞれの繰り返しに対応し、１回目の繰り返しでＬＰ０
０、ＬＰ０１が、２回目の繰り返しでＬＰ１０、ＬＰ１
１が、３回目の繰り返しでＬＰ２０、ＬＰ２１が、４回
目の繰り返しでＬＰ３０、ＬＰ３１が動作し、このタイ
ミング信号に基づき、それぞれに対応するラッチ回路に
センス増幅器３０の出力信号ＳＯを取り込む。
グを制御するタイミング信号ＬＰ００〜ＬＰ３１も、そ
れぞれの繰り返しに対応し、１回目の繰り返しでＬＰ０
０、ＬＰ０１が、２回目の繰り返しでＬＰ１０、ＬＰ１
１が、３回目の繰り返しでＬＰ２０、ＬＰ２１が、４回
目の繰り返しでＬＰ３０、ＬＰ３１が動作し、このタイ
ミング信号に基づき、それぞれに対応するラッチ回路に
センス増幅器３０の出力信号ＳＯを取り込む。
【００３０】選択されたメモリセルのＶｔとＷの状態に
対応して、各ラッチ回路Ｌ１００〜Ｌ１３１に保持され
るデータは、図９に示すようになる。そして、ラッチ回
路Ｌ１００〜Ｌ１３１に保持されたデータは、信号Ｙ１
０が"Ｈ"となることによって、信号Ｌ００〜Ｌ３１とし
て図8の変換回路に出力される。信号Ｌ００〜Ｌ３１は
図８の変換回路２００〜２４０、２５１〜２５３、２６
１に入力され、変換信号Ｄ０〜Ｄ２を出力する。この時
の変換信号Ｄ０〜Ｄ２は読み出し時に選択されたメモリ
セルのＶｔとＷに対応して図９に示したようになり、選
択されたメモリセルのデータの読み出しが行われる。
対応して、各ラッチ回路Ｌ１００〜Ｌ１３１に保持され
るデータは、図９に示すようになる。そして、ラッチ回
路Ｌ１００〜Ｌ１３１に保持されたデータは、信号Ｙ１
０が"Ｈ"となることによって、信号Ｌ００〜Ｌ３１とし
て図8の変換回路に出力される。信号Ｌ００〜Ｌ３１は
図８の変換回路２００〜２４０、２５１〜２５３、２６
１に入力され、変換信号Ｄ０〜Ｄ２を出力する。この時
の変換信号Ｄ０〜Ｄ２は読み出し時に選択されたメモリ
セルのＶｔとＷに対応して図９に示したようになり、選
択されたメモリセルのデータの読み出しが行われる。
【００３１】このように、第２の具体例の制御方法は、
前記プリチャージ回路を活性化させて、前記センス入力
信号線を充電する第１の工程と、前記所定のメモリセル
を選択するために、前記Ｙスイッチをオン状態にすると
共に、前記ワード線の電位を立ち上げ、前記ワード線の
電位が選択されたメモリセルの閾値を超えている時、前
記メモリセルの電流量に対応した電流波形を前記ソース
線に出力せしめ、前記センス増幅器が夫々検出した閾値
と電流量とから前記メモリセル内の多値データを読み出
す第２の工程と、前記Ｙスイッチをオフ状態にすると共
に前記ワード線の電位を立ち下げ、前記第１のスイッチ
ングトランジスタと第３のスイッチングトランジスタと
をオン状態にして、前記ビット線とソース線の電荷を放
電せしめる第３の工程と、前記ワード線の電位が選択さ
れたメモリセルの閾値を超えていない時、ワード線電位
を前記第２の工程で印加したワード線電位より更に高い
電位に設定し、この状態で前記第１の工程から第３の工
程を繰り返すと共に、前記第１の工程から第３の工程を
選択されたメモリセルの閾値を超えるまで繰り返す第４
の工程と、を含むことを特徴とするものである。
前記プリチャージ回路を活性化させて、前記センス入力
信号線を充電する第１の工程と、前記所定のメモリセル
を選択するために、前記Ｙスイッチをオン状態にすると
共に、前記ワード線の電位を立ち上げ、前記ワード線の
電位が選択されたメモリセルの閾値を超えている時、前
記メモリセルの電流量に対応した電流波形を前記ソース
線に出力せしめ、前記センス増幅器が夫々検出した閾値
と電流量とから前記メモリセル内の多値データを読み出
す第２の工程と、前記Ｙスイッチをオフ状態にすると共
に前記ワード線の電位を立ち下げ、前記第１のスイッチ
ングトランジスタと第３のスイッチングトランジスタと
をオン状態にして、前記ビット線とソース線の電荷を放
電せしめる第３の工程と、前記ワード線の電位が選択さ
れたメモリセルの閾値を超えていない時、ワード線電位
を前記第２の工程で印加したワード線電位より更に高い
電位に設定し、この状態で前記第１の工程から第３の工
程を繰り返すと共に、前記第１の工程から第３の工程を
選択されたメモリセルの閾値を超えるまで繰り返す第４
の工程と、を含むことを特徴とするものである。
【００３２】なお、上記した第１及び第２の具体例で
は、メモリセルのチャンネル幅Ｗを変えることで異なる
データを書込むようにしたが、メモリセルがオンした時
の電流量が変化すれば良いから、例えば、チャンネル長
Ｌを変化させることでも同様の効果を得られ、本発明の
目的を達成することが出来る。
は、メモリセルのチャンネル幅Ｗを変えることで異なる
データを書込むようにしたが、メモリセルがオンした時
の電流量が変化すれば良いから、例えば、チャンネル長
Ｌを変化させることでも同様の効果を得られ、本発明の
目的を達成することが出来る。
【００３３】
【発明の効果】本発明に係わる半導体記憶装置とその制
御方法は、上述のように構成したので、簡単な構成で、
しかも４値以上の多値情報を安定して記録し、読み出す
ことが出来る。
御方法は、上述のように構成したので、簡単な構成で、
しかも４値以上の多値情報を安定して記録し、読み出す
ことが出来る。
【図１】本発明に係わる半導体記憶装置の第１の具体例
のブロック図である。
のブロック図である。
【図２】第１の具体例の閾値の検出回路の回路図であ
る。
る。
【図３】第１の具体例の選択したワード線の電位の変化
を示す図である。
を示す図である。
【図４】第１の具体例のタイミングチャートである。
【図５】チャンネル幅を変える様子を示すメモリセルの
平面図である。
平面図である。
【図６】本発明に係わる半導体記憶装置の第２の具体例
のブロック図である。
のブロック図である。
【図７】第２の具体例のラッチ回路の回路図である。
【図８】第２の具体例の変換回路の回路図である。
【図９】第２の具体例のＶｔとＷに基づき変換した状態
を示す図表である。
を示す図表である。
【図１０】第２の具体例のタイミングチャートである。
【図１１】従来の半導体記憶装置のブロック図である。
【図１２】従来の半導体記憶装置のラッチ回路の回路図
である。
である。
【図１３】従来の半導体記憶装置のタイミングチャート
である。
である。
２０ Ｙセレクタ ３０ センス増幅器 ４０ 放電回路 ５０ プリチャージ回路 ６０ 電流供給回路 ８０ 電流供給・センス増幅器 Ｔ２０〜Ｔ２３ Ｙスイッチ Ｔ５０、Ｔ７０、Ｔ７１ スイッチングトランジスタ Ｗ０〜Ｗ７ ワード線 ＤＬ０〜ＤＬ３ ビット線 ＭＳＣ ソース線 ＭＣ メモリセル ＳＩＬ センス入力信号
Claims (13)
- 【請求項１】 多値情報を記録可能にしたメモリセルを
有する半導体記憶装置において、 前記複数のメモリセルは、Ｎ（Ｎは２以上の整数）種類
の閾値のメモリセルと、夫々の閾値に対して、Ｍ（Ｍは
２以上の整数）種類のドレイン電流のメモリセルとを含
み、前記複数のメモリセルは、Ｎ種類の閾値と、夫々の
閾値に対してＭ種類のドレイン電流とを組み合わせたメ
モリセルを形成することで、Ｍ×Ｎ値の多値情報を記憶
するように構成したことを特徴とする半導体記憶装置。 - 【請求項２】 前記Ｍの値は、２であることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセルのチャンネル幅を変える
ことで、前記メモリセルの電流量を変えるように構成し
たことを特徴とする請求項１又は２記載の半導体記憶装
置。 - 【請求項４】 少なくとも異なる閾値を有するメモリセ
ルと、少なくとも異なるドレイン電流値を有するメモリ
セルとを備え、多値レベルを記憶することの出来る複数
のメモリセルをマトリクス状に配置した半導体記憶装置
において、 前記メモリセルのドレインはビット線に接続され、前記
メモリセルのゲートはワード線に接続され、ソースはソ
ース線を介して第１のスイッチングトランジスタのドレ
インに接続され、前記第１のスイッチングトランジスタ
のソースはグランドに接続され、前記ビット線は、Ｙス
イッチを介して電流供給を行うと共に、前記閾値に基づ
き前記メモリセル内の情報を検出する電流供給・センス
増幅器に接続され、前記メモリセルのソースは、更に第
２のスイッチングトランジスタのゲートに接続され、前
記第２のスイッチングトランジスタのソースは、グラン
ドに接続され、ドレインは、センス入力信号線を介して
前記メモリセルの電流量に基づき選択したメモリセルの
信号を検出するためのセンス増幅器に接続され、前記セ
ンス入力信号線には、プリチャージ回路が接続され、且
つ、前記ビット線には、ビット線の電荷を放電するため
の第３のスイッチングトランジスタが接続されているこ
とを特徴とする半導体記憶装置。 - 【請求項５】 少なくとも異なる閾値を有するメモリセ
ルと、少なくとも異なるドレイン電流値を有するメモリ
セルとを備え、多値レベルを記憶することの出来る複数
のメモリセルをマトリクス状に配置した半導体記憶装置
において、 前記メモリセルのドレインはビット線に接続され、前記
メモリセルのゲートはワード線に接続され、ソースはソ
ース線を介して第１のスイッチングトランジスタのドレ
インに接続され、前記第１のスイッチングトランジスタ
のソースはグランドに接続され、前記ビット線は、Ｙス
イッチを介して電流供給を行う電流供給回路に接続さ
れ、前記メモリセルのソースは、更に第２のスイッチン
グトランジスタのゲートに接続され、前記第２のスイッ
チングトランジスタのソースは、グランドに接続され、
ドレインは、センス入力信号線を介して前記メモリセル
の閾値と電流量とに基づき選択したメモリセルから検出
した信号を検出するためのセンス増幅器に接続され、前
記センス入力信号線には、プリチャージ回路が接続さ
れ、且つ、前記ビット線には、ビット線の電荷を放電す
るための第３のスイッチングトランジスタが接続されて
いることを特徴とする半導体記憶装置。 - 【請求項６】 前記複数のメモリセルは、Ｎ（Ｎは２以
上の整数）種類の閾値のメモリセルと、夫々の閾値に対
して、Ｍ（Ｍは２以上の整数）種類のドレイン電流のメ
モリセルとを含み、前記複数のメモリセルは、Ｎ種類の
閾値と、夫々の閾値に対してＭ種類のドレイン電流とを
組み合わせたメモリセルを形成することで、Ｍ×Ｎ値の
多値情報を記憶するように構成したことを特徴とする請
求項４又は５記載の半導体記憶装置。 - 【請求項７】 前記Ｍの値は、２であることを特徴とす
る請求項４乃至６の何れかに記載の半導体記憶装置。 - 【請求項８】 前記メモリセルのチャンネル幅を変える
ことで、前記メモリセルの電流量を変えるように構成し
たことを特徴とする請求項４乃至７の何れかに記載の半
導体記憶装置。 - 【請求項９】 複数のメモリセルは、Ｎ（Ｎは２以上の
整数）種類の閾値のメモリセルと、夫々の閾値に対し
て、Ｍ（Ｍは２以上の整数）種類のドレイン電流のメモ
リセルとを含み、前記複数のメモリセルには、前記Ｎ種
類の閾値と、夫々の閾値に対してＭ種類のドレイン電流
とを組み合わせることでＭ×Ｎ値の多値情報が記録さ
れ、前記メモリセルの読出し回路を、メモリセルの閾値
を検出する回路と、メモリセルの電流値を検出する回路
とで構成したことを特徴とする半導体記憶装置。 - 【請求項１０】 前記メモリセルの閾値を検出する回路
は、メモリセルへの電流供給量で前記閾値を判定し、前
記メモリセルの電流値を検出する回路は、メモリセルを
流れる電流量でメモリセルの電流量を判定することを特
徴とする請求項９記載の半導体記憶装置。 - 【請求項１１】 少なくとも異なる閾値を有するメモリ
セルと少なくとも異なるドレイン電流値を有するメモリ
セルとを備え、前記メモリセルのドレインはビット線に
接続され、前記メモリセルのゲートはワード線に接続さ
れ、ソースはソース線を介して第１のスイッチングトラ
ンジスタのドレインに接続され、前記第１のスイッチン
グトランジスタのソースはグランドに接続され、前記ビ
ット線は、Ｙスイッチを介して電流供給を行うと共に、
前記閾値に基づき前記メモリセル内の情報を検出する電
流供給・センス増幅器に接続され、前記メモリセルのソ
ースは、第２のスイッチングトランジスタのゲートに接
続され、前記第２のスイッチングトランジスタのソース
は、グランドに接続され、ドレインは、センス入力信号
線を介して前記メモリセルの電流量に基づき選択したメ
モリセルの信号を検出するためのセンス増幅器に接続さ
れ、前記センス入力信号線には、プリチャージ回路が接
続され、且つ、前記ビット線には、ビット線の電荷を放
電するための第３のスイッチングトランジスタが接続さ
れている半導体記憶装置の制御方法であって、 前記プリチャージ回路を活性化させて、前記センス入力
信号線を充電する第１の工程と、 前記所定のメモリセルを選択するために、前記Ｙスイッ
チをオン状態にすると共に、前記ワード線の電位を立ち
上げ、且つ、順に高くすることで、前記選択されたメモ
リセルの閾値を検出し、更に、この閾値でのメモリセル
のチャンネル幅を検出することで、前記メモリセル内に
書込まれた多値データを読み出す第２の工程と、 前記Ｙスイッチをオフ状態にすると共に前記ワード線の
電位を立ち下げ、前記第１のスイッチングトランジスタ
と第２のスイッチングトランジスタとをオン状態にし
て、前記ビット線とソース線の電荷を放電せしめる第３
の工程と、 を含むことを特徴とする半導体記憶装置の制御方法 - 【請求項１２】 少なくとも異なる閾値を有するメモリ
セルと、少なくとも異なるドレイン電流値を有するメモ
リセルとを備え、多値レベルを記憶することの出来る複
数のメモリセルをマトリクス状に配置し、前記メモリセ
ルのドレインはビット線に接続され、前記メモリセルの
ゲートはワード線に接続され、ソースはソース線を介し
て第１のスイッチングトランジスタのドレインに接続さ
れ、前記第１のスイッチングトランジスタのソースはグ
ランドに接続され、前記ビット線は、Ｙスイッチを介し
て電流供給を行う電流供給回路に接続され、前記メモリ
セルのソースは、第２のスイッチングトランジスタのゲ
ートに接続され、前記第２のスイッチングトランジスタ
のソースは、グランドに接続され、ドレインは、センス
入力信号線を介して前記メモリセルの閾値と電流量とに
基づき選択したメモリセルから検出した信号を検出する
ためのセンス増幅器に接続され、前記センス入力信号線
には、プリチャージ回路が接続され、且つ、前記ビット
線には、ビット線の電荷を放電するための第３のスイッ
チングトランジスタが接続されている半導体記憶装置の
制御方法であって、 前記プリチャージ回路を活性化させて、前記センス入力
信号線を充電する第１の工程と、 前記所定のメモリセルを選択するために、前記Ｙスイッ
チをオン状態にすると共に、前記ワード線の電位を立ち
上げ、前記ワード線の電位が選択されたメモリセルの閾
値を超えている時、前記メモリセルの電流量に対応した
電流波形を前記ソース線に出力せしめ、前記センス増幅
器が夫々検出した閾値と電流量とから前記メモリセル内
の多値データを読み出す第２の工程と、 前記Ｙスイッチをオフ状態にすると共に前記ワード線の
電位を立ち下げ、前記第１のスイッチングトランジスタ
と第３のスイッチングトランジスタとをオン状態にし
て、前記ビット線とソース線の電荷を放電せしめる第３
の工程と、 前記ワード線の電位が選択されたメモリセルの閾値を超
えていない時、ワード線電位を前記第２の工程で印加し
たワード線電位より更に高い電位に設定し、この状態で
前記第１の工程から第３の工程を繰り返すと共に、前記
第１の工程から第３の工程を選択されたメモリセルの閾
値を超えるまで繰り返す第４の工程と、を含むことを特
徴とする半導体記憶装置の制御方法 - 【請求項１３】 前記第１の工程では、前記第１のスイ
ッチングトランジスタと第３のスイッチングトランジス
タとは、オン状態であることを特徴とする請求項１１又
は１２記載の半導体記憶装置の制御方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270599A JP2000293993A (ja) | 1999-04-09 | 1999-04-09 | 半導体記憶装置とその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270599A JP2000293993A (ja) | 1999-04-09 | 1999-04-09 | 半導体記憶装置とその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293993A true JP2000293993A (ja) | 2000-10-20 |
Family
ID=14334695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10270599A Pending JP2000293993A (ja) | 1999-04-09 | 1999-04-09 | 半導体記憶装置とその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293993A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050494A (ja) * | 2003-07-30 | 2005-02-24 | Hynix Semiconductor Inc | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP2005050493A (ja) * | 2003-07-30 | 2005-02-24 | Hynix Semiconductor Inc | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP2008052896A (ja) * | 2006-08-21 | 2008-03-06 | Qimonda Ag | 抵抗メモリセルの記憶状態判定方法、ならびに記憶状態測定装置 |
| JP2020537802A (ja) * | 2017-10-17 | 2020-12-24 | アールアンドディー ３ エルエルシー | 遷移まで時間信号ノード感知を組み込む方法および回路デバイス |
| US11900990B2 (en) | 2017-10-17 | 2024-02-13 | R&D3 Llc | Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein |
| US12014770B2 (en) | 2017-10-17 | 2024-06-18 | R&D3 Llc | Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein |
-
1999
- 1999-04-09 JP JP10270599A patent/JP2000293993A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050494A (ja) * | 2003-07-30 | 2005-02-24 | Hynix Semiconductor Inc | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP2005050493A (ja) * | 2003-07-30 | 2005-02-24 | Hynix Semiconductor Inc | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP4559760B2 (ja) * | 2003-07-30 | 2010-10-13 | 株式会社ハイニックスセミコンダクター | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP4673566B2 (ja) * | 2003-07-30 | 2011-04-20 | 株式会社ハイニックスセミコンダクター | マルチビット制御機能を有する不揮発性強誘電体メモリ装置 |
| JP2008052896A (ja) * | 2006-08-21 | 2008-03-06 | Qimonda Ag | 抵抗メモリセルの記憶状態判定方法、ならびに記憶状態測定装置 |
| US7869253B2 (en) | 2006-08-21 | 2011-01-11 | Qimonda Ag | Method of determining a memory state of a resistive memory cell and device measuring the memory state of a resistive memory cell |
| JP2020537802A (ja) * | 2017-10-17 | 2020-12-24 | アールアンドディー ３ エルエルシー | 遷移まで時間信号ノード感知を組み込む方法および回路デバイス |
| US11783891B2 (en) | 2017-10-17 | 2023-10-10 | R&D 3 Llc | Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein |
| US11900990B2 (en) | 2017-10-17 | 2024-02-13 | R&D3 Llc | Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein |
| US12014770B2 (en) | 2017-10-17 | 2024-06-18 | R&D3 Llc | Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7170807B2 (en) | Data storage device and refreshing method for use with such device | |
| JP2643896B2 (ja) | 半導体メモリ | |
| KR920001074B1 (ko) | 멀티레벨 축적구조를 사용하는 반도체 메모리 | |
| US20040257876A1 (en) | Method for reading a nonvolatile memory device and nonvolatile memory device implementing the reading method | |
| JPS586239B2 (ja) | 読取り専用メモリ | |
| US6947322B2 (en) | Semiconductor memory device | |
| JP3722401B2 (ja) | 多重ビットメモリセルのデータのセンシング装置及び方法 | |
| JPH10112197A (ja) | 半導体メモリセルの読み取り回路 | |
| JP2768321B2 (ja) | 半導体記憶装置 | |
| JPH0512895A (ja) | 半導体記憶装置 | |
| JP2000293993A (ja) | 半導体記憶装置とその制御方法 | |
| US6226213B1 (en) | Reference cell array to generate the reference current for sense amplifier | |
| JP2000228092A5 (ja) | 半導体集積回路装置及びそのデータ判別方法 | |
| US7301827B2 (en) | Semiconductor memory device | |
| US6363027B1 (en) | Semiconductor memory device | |
| EP0114210A2 (en) | Latent image RAM cell | |
| US7317631B2 (en) | Method for reading Uniform Channel Program (UCP) flash memory cells | |
| JP4294977B2 (ja) | 不揮発性記憶装置 | |
| JP2003051193A (ja) | 半導体装置 | |
| KR20060067600A (ko) | 메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치 | |
| JP3050974U (ja) | メモリセル複数ビットデータ保存装置 | |
| US6839282B2 (en) | Semiconductor nonvolatile memory for performing read operations while performing write operations | |
| KR100729350B1 (ko) | 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 | |
| JP2978813B2 (ja) | 半導体記憶回路 | |
| KR0144170B1 (ko) | 3진수 메모리 셀 |