JP4559760B2 - マルチビット制御機能を有する不揮発性強誘電体メモリ装置 - Google Patents

Description

本発明はマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関し、特に１つの強誘電体メモリセルにマルチビットのデータを格納してセンシングすることができるようにする技術である。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第２００２−８５５３３号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

このような従来の不揮発性強誘電体メモリにおいてセルデータセンシングの際、センシングレファレンス電圧のレベルを適正なレベルに設けなければならない。

しかし、ＦｅＲＡＭのチップ動作電圧が低電圧化されながら、セルをセンシングするためのレファレンス電圧のレベルが徐々に減少することになった。セルデータのセンシング電圧レベルが低い場合、レファレンス電圧との電圧マージンが小さくなりデータ判別が困難になるという問題点がある。さらに、レファレンス電圧自体の電圧レベルの変動によりセンシングマージンが減少することになるという問題点がある。したがって、１Ｔ１Ｃ（１transistor、１capacitor）構造のＦｅＲＡＭチップにおいて速い動作速度の具現が困難になるという問題点がある。

さらに、半導体メモリのデザインルールが小さくなると共にセルサイズも徐々に小さくなる。これに伴い、セルサイズの有効性を増加させるため１つのセルに複数のマルチビットデータを格納することができるようにする本発明の必要性がクローズアップされている。
USP 6,314,016 USP 6,301,145 USP 6,067,244

本発明は、前述のような問題点を解決するために下記の目的を達成するものである。

第一、センシング感知臨界電圧でレファレンスタイミングストローブ区間を別にして複数のデータレベルを感知し、１つのセルに複数のデータビットを格納することができるようにすることに目的がある。

第二、レジスタを介しリード及びライトされた複数のデータを格納してデータアクセス時間が向上したチップを具現することに目的がある。

第三、セルデータのセルフセンシング電圧をレファレンスタイミング区間で増幅し、一定の時間軸を基準に複数のデータ電圧レベルを判定することにより、低電源電圧又は速いアクセスタイムを有するチップの具現時にセンシング電圧のマージンを確保して動作速度を向上させることができるようにすることに目的がある。

本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置は、不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導されたセンシングデータレベルを増幅して出力する複数のセルアレイブロック、複数のセルアレイブロックと共通に連結されてセンシングデータレベルを伝送するリードデータバス部、リードデータバス部から伝送されたセンシングデータレベルの状態が変化する時間を感知して対応する複数のビットのデータを出力し、入力される複数のビットのデータ又はセンシングデータレベルをアナログレファレンスレベル信号に変換して出力するリード／ライトデータレジスタアレイ部、及び複数のセルアレイブロックと共通に連結され、アナログレファレンスレベル信号を複数のセルアレイブロックにそれぞれ出力するライトデータバス部を備えることを特徴とする。

さらに、本発明は複数のセルアレイブロック、及び複数のセルアレイブロックから伝送された複数のセンシングデータレベルの状態が変化する時間を感知して対応する複数のビットのデータを出力し、入力される複数のビットのデータ又は複数のセンシングデータレベルをアナログレファレンスレベル信号に変換して出力するリード／ライトデータレジスタアレイ部を備え、複数のセルアレイブロックのそれぞれはレファレンスタイミングストローブ区間でセルデータのセルフセンシング電圧を一定の時間軸を基準に変換し、ロジックしきい電圧の臨界値で複数のセルデータの電圧レベルを増幅し、前記複数のセンシングデータレベルを出力するセンスアンプアレイ部を備えることを特徴とする。

本発明は次のような効果を提供する。

第一、センシング感知臨界電圧でレファレンスタイミングストローブ区間を別にして複数のデータレベルを感知し、１つのセルに複数のデータビットを格納することによりセンシングマージンを向上させることができるようにする。

第二、レジスタを介しリード及びライトされた複数のデータを格納してデータアクセス時間が向上したチップを具現することができるようにする。

第三、セルデータのセルフセンシング電圧をレファレンスタイミング区間で増幅し、時間軸を基準に複数のデータ電圧レベルを判定することにより、低電源電圧又は速いアクセスタイムを有するチップの具現時にセンシング電圧のマージンを確保して動作速度を向上させることができるようにする。

図１は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関する構成を示す図である。

本発明はリード／ライトデータバッファ部１００、データバッファバス部２００、リード／ライトデータレジスタアレイ部３００、リードデータバス部４００、複数のセルアレイブロック５００及びライトデータバス部６００を備える。

リード／ライトデータバッファ部１００は、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００と連結される。複数のセルアレイブロック５００は、リードデータバス部４００及びライトデータバス部６００を共有する。リードデータバス部４００及びライトデータバス部６００は、リード／ライトデータレジスタアレイ部３００と連結される。

このような構成を有する本発明は、リード動作モード時にセルアレイブロック５００でリードされたデータがリードデータバス部４００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納されたリードデータは、データバッファバス部２００を介しリード／ライトデータバッファ部１００に出力される。

一方、ライト動作モード時にリード／ライトデータバッファ部１００を介し入力された入力データは、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納された入力データ又はリードデータは、ライトデータバス部６００を介しセルアレイブロック５００にライトされる。

図２は、図１に示すセルアレイブロック５００に関する詳細な構成を示す図である。

セルアレイブロック５００はセンスアンプアレイ部５１０、ＭＢＬ（Main Bit Line）プルアップ制御部５２０、複数のサブセルアレイ５３０及びライトスイッチ部５４０を備える。

ここで、センスアンプアレイ部５１０はリードデータバス部４００に連結され、ライトスイッチ部５４０はライトデータバス部６００に連結される。

図３は、図２に示すＭＢＬプルアップ制御部５２０に関する詳細な回路図である。

ＭＢＬプルアップ制御部５２０は、プリチャージ時にメインビットラインＭＢＬをプルアップさせるためのＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１のソース端子は電源電圧ＶＣＣ（或いはＶＰＰ）印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。

図４は、図２に示すライトスイッチ部５４０に関する詳細な回路図である。

ライトスイッチ部５４０は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２を備える。ＮＭＯＳトランジスタＮ１は、メインビットラインＭＢＬとライトデータバス部６００との間に連結され、ゲート端子を介しライトスイッチ制御信号ＷＳＮが印加される。さらに、ＰＭＯＳトランジスタＰ２はメインビットラインＭＢＬとライトデータバス部６００との間に連結され、ゲート端子を介しライトスイッチ制御信号ＷＳＰが印加される。

このような構成を有するライトスイッチ部５４０はライト動作時にのみ用いられ、リード動作時にはオフ状態を維持する。リード動作時にはセンスアンプアレイ部５１０の増幅データがリードデータバス部４００に出力される。

図５は、図２に示すサブセルアレイ５３０に関する詳細な回路図である。

サブセルアレイ５３０のそれぞれのメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうち１つのサブビットラインＳＢＬと選択的に連結される。すなわち、サブビットライン選択信号ＳＢＳＷ１の活性化時にＮＭＯＳトランジスタＮ６がターンオンされ、１つのサブビットラインＳＢＬを活性化させる。さらに、１つのサブビットラインＳＢＬには複数のセルＣが連結される。

サブビットラインＳＢＬは、サブビットラインプルダウン信号ＳＢＰＤの活性化時にＮＭＯＳトランジスタＮ４のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬに供給する。

なお、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ５のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬとの間の連結を制御する。

さらに、ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬとの間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ２は接地電圧端とＮＭＯＳトランジスタＮ３との間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。

図６は、図２に示すセンスアンプアレイ部５１０に関する詳細な構成を示す図である。

センスアンプアレイ部５１０はレベルセンシング部５１１と、センシング出力部５１２を備える。

ここで、レベルセンシング部５１１はＰＭＯＳトランジスタＰ３〜Ｐ５と、ＮＭＯＳトランジスタＮ７を備える。ＰＭＯＳトランジスタＰ３は電源電圧ＶＣＣ印加端とメインビットラインＭＢＬとの間に連結され、ゲート端子にメインビットライン制御信号ＭＢＬＣが印加される。ＰＭＯＳトランジスタＰ４は電源電圧ＶＣＣ印加端とＰＭＯＳトランジスタＰ５との間に連結され、ゲート端子にセンシングイネーブル信号Ｓ＿ＥＮが印加される。

さらに、ＰＭＯＳトランジスタＰ５はＰＭＯＳトランジスタＰ４とノードＳＬＯとの間に連結され、ゲート端子がメインビットラインＭＢＬと連結される。ＮＭＯＳトランジスタＮ７はノードＳＬＯと接地電圧端との間に連結され、ゲート端子がメインビットラインＭＢＬと連結される。

センシング出力部５１２は、リードデータバス部４００と接地電圧端との間に直列連結されたＮＭＯＳトランジスタＮ９、Ｎ１０を備える。ＮＭＯＳトランジスタＮ８はリードデータバス部４００とＮＭＯＳトランジスタＮ９との間に連結され、ゲート端子がノードＳＬＯに連結される。そして、ＮＭＯＳトランジスタＮ９はＮＭＯＳトランジスタＮ８と接地電圧端との間に連結され、ゲート端子にセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮが印加される。

ここで、ＮＭＯＳトランジスタＮ８はノードＳＬＯの出力電圧をロジックＶｔ（しきい電圧）の値を基準に感知してバッファリングする。

このような構成を有する本発明に係るセンスアンプアレイ部５１０に関する動作過程を説明する。

先ず、通常モードの場合、レベルセンシング部５１１のＰＭＯＳトランジスタＰ４はオフ状態を維持する。そして、リード動作モード時にセンシングイネーブル信号Ｓ＿ＥＮがローになると、ＰＭＯＳトランジスタＰ４がターンオンされてＰＭＯＳトランジスタＰ５に電源電圧を印加する。

ここで、ＮＭＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ５のゲート端子はメインビットラインＭＢＬに連結され、メインビットラインＭＢＬの電圧によりノードＳＬＯに出力される電圧レベルが決められる。そして、ＰＭＯＳトランジスタＰ３はメインビットライン制御信号ＭＢＬＣがローの場合、メインビットラインＭＢＬに電源電圧ＶＣＣを出力する。

これに伴い、メインビットラインＭＢＬが臨界電圧（ＶＣＣ）以上になる場合、ＮＭＯＳトランジスタＮ７がターンオンされてノードＳＬＯがローレベルとなる。一方、メインビットライン制御信号ＭＢＬＣがハイの場合メインビットラインＭＢＬがローレベルとなり、ＰＭＯＳトランジスタＰ５がターンオンされてノードＳＬＯがハイレベルとなる。

さらに、ＮＭＯＳトランジスタＮ９は通常動作モード時にオフ状態を維持する。そして、リード動作モード時にセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮがハイにイネーブルされると、ＮＭＯＳトランジスタＮ９がターンオンされる。したがって、ノードＳＬＯの電圧レベル状態に従いリードデータバス部４００の電圧レベルが決められる。

すなわち、リードデータバス部４００は後述するリードバスプルアップ部によりハイレベルにプリチャージ状態を維持する。この状態で、ノードＳＬＯの電圧レベルによりＮＭＯＳトランジスタＮ８がスイッチングされ、リードデータバス部４００のプルダウンの可否が決められる。もし、ノードＳＬＯの電圧レベルがハイの場合、ＮＭＯＳトランジスタＮ９がターンオンされてリードデータバス部４００はローレベルにプルダウンされる。一方、ノードＳＬＯの電圧レベルがローの場合、リードデータバス部４００はそのままハイレベル状態を維持する。

図７は、図６に示すセンスアンプアレイ部５１０に関する動作タイミング図である。

先ず、Ｔ０区間はワードラインＷＬ及びプレートラインＰＬが非活性化状態であり、メインビットラインＭＢＬ及びリードデータバス部４００をハイレベルにプリチャージする区間である。ここで、サブビットラインＳＢＬ及びノードＳＬＯはローレベルにプリチャージされる。そして、センシングイネーブル信号Ｓ＿ＥＮ及びセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮが全てディスエーブル状態である。

以後、Ｔ１区間ではワードラインＷＬ及びプレートラインＰＬがハイレベルに活性化される。これと同時に、サブビットラインＳＢＬとメインビットラインＭＢＬにセルデータ「ハイ」又はデータ「ロー」が印加される。

さらに、センスアンプの制御信号であるセンシングイネーブル信号Ｓ＿ＥＮ及びセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮがハイレベルに活性化される。したがって、センスアンプアレイ部５１０はデータ増幅及び感知動作を行う。このとき、メインビットラインＭＢＬの電圧レベルはセンシング感知臨界電圧レベルに達するまで減少することになる。

次に、Ｔ２区間ではセルデータ「ハイ」の電圧レベルが先にセンシング感知臨界電圧に達する。すなわち、セルデータが「ハイ」の場合、ノードＳＬＯの電圧がＮＭＯＳトランジスタＮ８のロジックしきい電圧Ｖｔレベルに先に達することになる。したがって、ノードＳＬＯの電圧レベルがハイに遷移してリードデータバス部４００に先にローレベルを出力することになる。さらに、Ｔ２区間ではセルデータ「ロー」の電圧レベルがセンシング感知臨界電圧のレベルに達することができなくなる。

したがって、セルデータ「ハイ」とセルデータ「ロー」がそれぞれセンシング感知臨界電圧レベルに達する時点は、時間軸を基準にする場合Ｔ２区間の間の時間差を有することになる。結局、レファレンスタイミングストローブ区間に該当するＴ２区間で、セルデータ「ハイ」又はセルデータ「ロー」を区別することによりセルデータの有効性を判断できるようになる。ここで、レファレンスタイミングストローブ区間でセルデータを判別する時点を決める信号は、後述するデータレジスタ３０２のリードロック制御信号Ｒ＿ＬＯＣＫである。

すなわち、レファレンスタイミングストローブ区間のＴ２区間でリードデータバス部４００の電圧レベルがローの場合、セルデータは「ハイ」を表わす。逆に、Ｔ２区間でリードデータバス部４００の電圧レベルがハイの場合、セルデータは「ロー」を表わす。

以後、Ｔ３区間でセルデータが「ロー」の場合、ノードＳＬＯの電圧レベルがロジックしきい電圧Ｖｔの電圧レベルに達することになる。Ｔ３区間では、ノードＳＬＯの電圧レベルがセルデータ「ハイ」又はセルデータ「ロー」の電圧レベルと係わりなく全てハイレベルにイネーブルされる。したがって、リードデータバス部４００の電圧レベルが全てローレベルにディスエーブルされる。

図８は、図１に示すリード／ライトデータレジスタアレイ部３００に備えられたデータレジスタ３０２の詳細な構成を示す図である。

データレジスタ３０２はリードバスプルアップ部３１０、リードバススイッチング部３２０、データラッチ部３３０、データ入力スイッチング部３４０、データレジスタスイッチング部３５０及びデータ出力スイッチング部３６０を備える。

ここで、リードバスプルアップ部３１０はバスプルアップ制御信号ＢＵＳＰＵに応答し、初期状態でリードデータバス部４００をプルアップさせる。リードバススイッチング部３２０は、リードロック制御信号Ｒ＿ＬＯＣＫに応答してリードデータバス部４００から印加されるデータをデータラッチ部３３０に出力する。

データラッチ部３３０は、リードバススイッチング部３２０から印加されるリードデータ、及びデータ入力スイッチング部３４０から印加される入力データを格納する。データ入力スイッチング部３４０は、ライトロック制御信号Ｗ＿ＬＯＣＫに応答して後述するディコーダから印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞をデータラッチ部３３０に出力する。

データレジスタスイッチング部３５０は、レジスタイネーブル信号ＲＥＧ＿ＥＮに応答しデータラッチ部３３０に格納されたデータをデータレジスタ信号ＤＲＥＧ＜ｎ＞として後述するＤ／Ａ変換器に出力する。データ出力スイッチング部３６０は、出力イネーブル信号ＯＵＴ＿ＥＮに応答してコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞を後述するインコーダに出力する。

図９は、図８に示すデータレジスタ３０２に関する詳細な回路図である。

先ず、リードバスプルアップ部３１０は電源電圧印加端とリードデータバス部４００との間に連結され、ゲート端子を介しバスプルアップ制御信号ＢＵＳＰＵが印加されるＰＭＯＳトランジスタＰ６を備える。

リードバススイッチング部３２０は伝送ゲートＴ１、Ｔ２及びインバータＩＶ１を備える。インバータＩＶ１は、リードロック制御信号Ｒ＿ＬＯＣＫを反転する。伝送ゲートＴ１は、リードロック制御信号Ｒ＿ＬＯＣＫの状態に従いリードデータバス部４００から印加されるリードデータを選択的に出力する。伝送ゲートＴ２は、リードロック制御信号Ｒ＿ＬＯＣＫの状態に従いインバータＩＶ３の出力信号を選択的に出力する。

データラッチ部３３０は、ラッチ回路で構成されたインバータＩＶ２、ＩＶ３を備える。データ入力スイッチング部３４０は、インバータＩＶ４及び伝送ゲートＴ３、Ｔ４を備える。インバータＩＶ４は、ライトロック制御信号Ｗ＿ＬＯＣＫを反転する。

伝送ゲートＴ３は、ライトロック制御信号Ｗ＿ＬＯＣＫの状態に従いインバータＩＶ２の出力信号を選択的に出力する。伝送ゲートＴ４は、ライトロック制御信号Ｗ＿ＬＯＣＫの状態に従いコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞をデータラッチ部３３０に選択的に出力する。

データレジスタスイッチング部３５０は、インバータＩＶ５〜ＩＶ７及び伝送ゲートＴ５を備える。インバータＩＶ５、ＩＶ６は伝送ゲートＴ３の出力信号を非反転・遅延する。インバータＩＶ７は、レジスタイネーブル信号ＲＥＧ＿ＥＮを反転する。伝送ゲートＴ５は、レジスタイネーブル信号ＲＥＧ＿ＥＮの状態に従いインバータＩＶ６の出力信号をデータレジスタ信号ＤＲＥＧ＜ｎ＞として出力する。

データ出力スイッチング部３６０は、インバータＩＶ８〜ＩＶ１０及び伝送ゲートＴ６を備える。インバータＩＶ８、ＩＶ９は伝送ゲートＴ３の出力信号を非反転・遅延する。インバータＩＶ１０は、出力イネーブル信号ＯＵＴ＿ＥＮを反転する。伝送ゲートＴ６は、出力イネーブル信号ＯＵＴ＿ＥＮの状態に従いインバータＩＶ９の出力信号をコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞として出力する。

図１０は、図８に示すデータレジスタ３０２の動作タイミング図である。

先ず、Ｔ１区間でリードロック制御信号Ｒ＿ＬＯＣＫがイネーブルされると、リードデータバス部４００から印加されるセルセンシングデータがデータラッチ部３３０に格納される。すなわち、リードロック制御信号Ｒ＿ＬＯＣＫがハイの区間ではリードデータが引続きデータラッチ部３３０に格納される。このとき、ライトロック制御信号Ｗ＿ＬＯＣＫはローとなって伝送ゲートＴ３をターンオンさせ、伝送ゲートＴ４をターンオフさせることにより新たなデータがデータラッチ部３３０に入力されないようにする。

以後、Ｔ２区間でリードロック制御信号Ｒ＿ＬＯＣＫがローに遷移すると、リードデータがこれ以上データラッチ部３３０に入力されない。したがって、レファレンスタイミングストローブ区間でリードロック制御信号Ｒ＿ＬＯＣＫがディスエーブルされる時点で、データラッチ部３３０に既に格納されたデータを引続き維持することができるようになる。

次に、Ｔ３区間ではセルデータ「ハイ」又はデータ「ロー」の電圧レベルが全てロー状態となるので、データラッチ３３０にこれ以上リードデータを格納できなくなる。結局、レファレンスタイミングストローブ区間のＴ２のデータ有効区間にて入力されたデータが最終的にデータラッチ部３３０に格納される。

図１１及び図１２は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の２ビット書込みレベルを説明するための図である。

メモリセルに２ビットを格納するためには４（２²）レベルのデータが必要である。すなわち、００、０１、１０、１１のデータレベルが必要である。したがって、４レベルのデータをセルに格納するため、電圧レベルをＶＷ１（ＶＰＰ）、ＶＷ２、ＶＷ３、ＶＷ４（ＶＳＳ）に区分してそれぞれ格納する。

２ビットデータをセルにライトするための動作過程を説明する。

先ず、プレートラインＰＬが接地電圧ＶＳＳレベルの状態でＶＷ１（ＶＰＰ）電圧で全てのセルにヒドンデータ「１」をライトする。

次に、プレートラインＰＬにポンピング電圧ＶＰＰが加えられた状態で、データレベル（１０）を格納するためサブビットラインＳＢＬとメインビットラインＭＢＬに電圧ＶＷ２を印加する。これに伴い、プレートラインＰＬとサブビットラインＳＢＬに電圧ＶＷ１〜ＶＷ２ほどの電圧が加えられる。すなわち、最初にセルに格納された電荷値が電圧ＶＷ１〜ＶＷ２の値に該当する電荷値ほど減少する。したがって、データレベル（１１）がデータレベル（１０）に遷移する。

以後、同様の方式でサブビットラインＳＢＬ及びメインビットラインＭＢＬに電圧ＶＷ３、ＶＷ４をそれぞれ別に印加することにより、セルにデータレベル（０１）及びデータレベル（００）を格納することができるようになる。

図１３は、図１に示すリード／ライトデータレジスタアレイ部３００に関する詳細な構成を示す図である。

リード／ライトデータレジスタアレイ部３００はデータレジスタアレイ部３０３、ディコーダ３７０、インコーダ３７１及びＤ／Ａ（Digital／Analog）変換器３８０を備える。

先ず、データレジスタアレイ部３０３は図８で説明したデータレジスタ３０２等を複数に備え、リードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２に応答してリードデータバス部４００から印加される複数のセンシングデータレベルをラッチして格納する。そして、データレジスタアレイ部３０３はレジスタイネーブル信号ＲＥＧ＿ＥＮに応答してデータレジスタ信号ＤＲＥＧ＜０：２＞をＤ／Ａ変換器３８０に出力する。さらに、データレジスタアレイ部３０３はディコーダ３７０を介して印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞を格納し、インコーダ３７１に格納されたコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞を出力する。

ここで、データレジスタアレイ部３０３は２ビットデータを処理するため３つのデータレジスタ３０２を備える。そして、４つのデータセンシングレベルを３つのレファレンスタイミングを表わすリードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２と比べ、その結果を３つのデータレジスタ３０２にそれぞれ格納する。

ディコーダ３７０は、データバッファバス部２００を介しリード／ライトデータバッファ部１００から印加される入力データをディコーディングし、コーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞をデータレジスタアレイ部３０３に出力する。インコーダ３７１は、データレジスタアレイ部３０３から印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞をインコーディングし、データバッファバス部２００を介しリード／ライトデータバッファ部１００に出力する。

Ｄ／Ａ変換器３８０は、データレジスタアレイ部３０３から印加されるデータレジスタ信号ＤＲＥＧ＜０：２＞をアナログ信号に変換してライトデータバス部６００に出力する。

図１４は、図１３に示すリード／ライトデータレジスタアレイ部３００に関する動作タイミング図である。

先ず、Ｔ１区間でリードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２が全てイネーブルされると、リードデータバス部４００から印加される複数のセルセンシングデータ００、０１、１０、１１がデータラッチ部３３０に印加される。すなわち、リードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２がハイの区間では、複数のセンシングレベルを有するリードデータが引続きデータラッチ部３３０に格納される。

なお、サブビットラインＳＢＬの複数のデータセンシングレベルは複数のメインビットラインＭＢＬ信号に分離される。これに伴い、メインビットラインＭＢＬでレファレンスタイミングストローブ区間のあいだセンシング感知臨界電圧に達する複数のセルセンシングデータ００、０１、１０、１１の電圧レベルが互いに異なる時間差を有することになる。

すなわち、セルデータ１１、セルデータ１０、セルデータ０１、セルデータ００の順で順次センシング感知臨界電圧レベルに達することになる。これに伴い、ノードＳＬＯの電圧レベルがセルデータ１１、１０、０１、００の順でハイレベルに遷移することにより、リードデータバス部４００にローレベルを出力することになる。

したがって、Ｔ２〜Ｔ４のレファレンスタイミングストローブ区間の間にセルデータ判別時点を決めるためのリードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２を一定の時間差を置いてローにディスエーブルさせることにより、複数のセルデータを判別することができるようになる。

すなわち、セルデータ１１とセルデータ１０との間でリードロック制御信号Ｒ＿ＬＯＣＫ０を発生させ、セルデータ１０とセルデータ０１との間でリードロック制御信号Ｒ＿ＬＯＣＫ１を発生させる。そして、セルデータ０１とセルデータ００との間でリードロック制御信号Ｒ＿ＬＯＣＫ２をローにディスエーブルさせる。したがって、レファレンスタイミングストローブ区間のＴ２〜Ｔ４区間で、リードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２がそれぞれローにディスエーブルされる時点のデータを３つのデータレジスタ３０２に格納する。

ここで、リードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２がローに遷移すると、リードデータがこれ以上データラッチ部３３０に入力されない。したがって、レファレンスタイミングストローブ区間でリードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２がディスエーブルされる時点でデータラッチ部３３０に既に格納されたデータを引続き維持することができるようになる。

以後、Ｔ５区間ではノードＳＬＯの電圧レベルが複数のセルデータの電圧レベルと係わりなく全てハイレベルにイネーブルされる。したがって、リードデータバス部４００の電圧レベルが全てローレベルにディスエーブルされる。

図１５は、図１３において複数のリードロック制御信号Ｒ＿ＬＯＣＫ０〜Ｒ＿ＬＯＣＫ２を発生するためのリードロック制御信号発生部７００の構成を示す図である。

リードロック制御信号発生部７００は、複数のロック遅延制御部７１０〜７３０と複数のロック駆動バッファ部７４０〜７６０を備える。

ここで、複数のロック遅延制御部７１０は入力されるリードロック制御信号Ｒ＿ＬＯＣＫをそれぞれ互いに異なる遅延時間で遅延して出力信号ＯＵＴ０〜ＯＵＴ２を出力する。そして、ロック駆動バッファ部７４０は最も遅延時間の短い出力信号ＯＵＴ０を駆動してリードロック制御信号Ｒ＿ＬＯＣＫ０をデータレジスタ（０）３０２に出力する。ロック駆動バッファ部７５０は、出力信号ＯＵＴ１を駆動してリードロック制御信号Ｒ＿ＬＯＣＫ１をデータレジスタ（１）３０２に出力する。ロック駆動バッファ部７６０は、最も遅延時間の長い出力信号ＯＵＴ２を駆動してリードロック制御信号Ｒ＿ＬＯＣＫ２をデータレジスタ（２）３０２に出力する。

図１６は、図１５に示すロック遅延制御部７１０〜７３０に関する詳細な構成を示す図である。

図１６において複数のロック遅延制御部７１０〜７３０はそれぞれその構成が同様であるので、ロック遅延制御部７１０をその実施の形態として説明する。

ロック遅延制御部７１０は複数のロック遅延部７１１〜７１３、複数の伝送スイッチング部７１４〜７１６及び複数のＦｅＲＡＭレジスタ７１７〜７１９を備える。

複数のロック遅延部７１１〜７１３は、入力されるリードロック制御信号ＬＯＣＫを互いに異なる遅延時間で遅延して一定時間遅延された出力信号ＯＵＴ０を出力する。複数の伝送スイッチング部７１４〜７１６は、これとそれぞれ対応する複数のＦｅＲＡＭレジスタ７１７〜７１９の制御に従ってスイッチングされ、ロック遅延部７１１〜７１２間の連結を制御する。

ここで、複数のＦｅＲＡＭレジスタ７１７〜７１９のそれぞれは既に設けられた命令信号に関するコードをプログラムし、プログラムコードに従って複数の伝送スイッチング部７１４〜７１６のスイッチング状態を制御するための制御信号を出力する。

図１７は、図１３に示すＤ／Ａ変換器３８０に関する詳細な構成を示す図である。

Ｄ／Ａ変換器３８０は、レファレンスレベル発生部３８１とライトデータバス駆動部３８５を備える。

先ず、レファレンスレベル発生部３８１はデータレジスタアレイ部３０３から印加される複数のデータレジスタ信号ＤＲＥＧ＜０：２＞、プレートライン制御信号ＤＡＣ＿ＰＬ及びイコライジング信号ＤＡＣ＿ＥＱに応答してレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。レファレンスレベル発生部３８１は、２ビットデータを処理するため３つのデータレジスタ信号ＤＲＥＧ＜０：２＞を利用して４つのセル書込み電圧レベルを生成する。

ここで、レファレンスレベル発生部３８１はデータレジスタ信号ＤＲＥＧ＜０：２＞が全て「１」の場合、データレベル「３」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。レファレンスレベル発生部３８１は、データレジスタ信号ＤＲＥＦ＜０＞が「０」であり、データレジスタ信号ＤＲＥＦ＜１＞及びＤＲＥＦ＜２＞が「１」である場合、データレベル「２」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。

なお、レファレンスレベル発生部３８１はデータレジスタ信号ＤＲＥＦ＜２＞が「１」であり、データレジスタ信号ＤＲＥＦ＜０＞及びＤＲＥＦ＜１＞が「０」の場合、データレベル「１」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。レファレンスレベル発生部３８１はデータレジスタ信号ＤＲＥＦ＜０：２＞が全て「０」の場合、データレベル「０」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。

ライトデータバス駆動部３８５は、レファレンスレベル信号ＤＡＣ＿ＲＥＦを駆動してライトデータバス部６００に出力する。

図１８は、図１７に示すレファレンスレベル発生部３８１の詳細な回路図である。

レファレンスレベル発生部３８１はスイッチング部３８２、キャパシタ調整部３８３及びプリチャージ制御部３８４を備える。

ここで、スイッチング部３８２は複数のインバータＩＶ１１〜ＩＶ１３と複数の伝送スイッチＴ７〜Ｔ９を備える。そして、キャパシタ調整部３８３は複数の不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３を備える。さらに、プリチャージ制御部３８４はレファレンスレベル信号ＤＡＣ＿ＲＥＦ出力端と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介しイコライジング信号ＤＡＣ＿ＥＱが印加されるＮＭＯＳトランジスタＮ１０を備える。

先ず、スイッチング部３８２の複数のインバータＩＶ１１〜ＩＶ１３はデータレジスタアレイ部３０３から印加される複数のデータレジスタ信号ＤＲＥＧ＜０：２＞を反転する。そして、複数の伝送ゲートＴ７〜Ｔ９は複数のデータレジスタ信号ＤＲＥＧ＜０：２＞の状態に従い、プレートライン制御信号ＤＡＣ＿ＰＬを選択的に出力する。

複数の不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３は、伝送ゲートＴ７〜Ｔ９からそれぞれ印加される出力信号に応じて出力されるキャパシタのサイズが選択的に調整され、レファレンスレベル信号ＤＡＣ＿ＲＥＦのデータ電圧レベルを制御する。

プリチャージ区間の間にはイコライジング信号ＤＡＣ＿ＥＱがハイとなり、ＮＭＯＳトランジスタＮ１０がターンオンされることにより、レファレンスレベル信号ＤＡＣ＿ＲＥＦをローレベルにプリチャージさせる。

図１９は、図１７に示すライトデータバス駆動部３８５に関する詳細な回路図である。

ライトデータバス駆動部３８５は、バッファ３８６と駆動部３８７を備える。ここで、バッファ３８６はレファレンスレベル信号ＤＡＣ＿ＲＥＦの電流駆動能力を増幅させて出力する。ここで、レファレンスレベル信号ＤＡＣ＿ＲＥＦの電圧とライトデータバス部６００に出力される電圧は同一である。

なお、駆動部３８７はインバータＩＶ１４と伝送ゲートＴ１０を備える。駆動部３８７は、ライトモードの間にのみイネーブルされる駆動イネーブル信号ＤＡＣ＿ＥＮの状態に従い、バッファ３８６の出力信号をライトデータバス部６００に選択的に出力する。

図２０は、図１９に示すバッファ３８６に関する詳細な回路図である。

バッファ３８６はＰＭＯＳトランジスタＰ７、Ｐ８と、ＮＭＯＳトランジスタＮ１２〜Ｎ１３を備える。

ここで、ＰＭＯＳトランジスタＰ７、Ｐ８は共通ソース端子を介し電源電圧ＶＣＣが印加され、共通ゲート端子がＮＭＯＳトランジスタのドレイン端子と連結される。

なお、ＮＭＯＳトランジスタＮ１１はＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１３との間に連結され、ゲート端子にレファレンスレベル信号ＤＡＣ＿ＲＥＦが印加される。ＮＭＯＳトランジスタＮ１２はＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ１３と間に連結され、ゲート端子が出力ノードと連結される。ＮＭＯＳトランジスタＮ１３はＮＭＯＳトランジスタＮ１１、Ｎ１２の共通ソース端子と接地電圧ＶＳＳ印加端との間に連結され、ゲートに駆動イネーブル信号ＤＡＣ＿ＥＮが印加される。

図２１は、図１７に示すＤ／Ａ変換器３８０に関する動作タイミング図である。

先ず、ｔ０区間のあいだプレートライン制御信号ＤＡＣ＿ＰＬがローに遷移し、ｔ１区間以後にハイレベル状態を維持する。これに伴い、キャパシタ調整部３８３のノイズチャージを除去することになる。さらに、イコライジング信号ＤＡＣ＿ＥＱがハイとなりキャパシタ調整部３８３をローレベルに初期化させる。

以後、ｔ１区間進入の際にイコライジング信号ＤＡＣ＿ＥＱがローレベルに遷移する。そして、ライトデータバス部６００を介しセルアレイブロック５００にデータをライトするため、ｔ１のライトモードのあいだ駆動イネーブル信号ＤＡＣ＿ＥＮがイネーブルされる。なお、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞に応答してレファレンスレベル信号ＤＡＣ＿ＲＥＦの電圧レベルが決められる。

すなわち、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞が全てハイの場合、キャパシタ調整部３８３の３つの不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３に全てプレートライン制御信号ＤＡＣ＿ＰＬの電圧レベルが印加される状態となる。このような場合、レファレンスレベル信号ＤＡＣ＿ＲＥＦが最も高い電圧レベルに出力される。

逆に、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞が全てローの場合、キャパシタ調整部３８３の３つの不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３に全てプレートライン制御信号ＤＡＣ＿ＰＬの電圧レベルが印加されない状態となる。このような場合、レファレンスレベル信号ＤＡＣ＿ＲＥＦが最も低い電圧レベルに出力される。

ライトデータバス部６００は、初期化時にハイレベルにプリチャージされた状態であるため、ライト区間のあいだレファレンスレベル信号ＤＡＣ＿ＲＥＦが書き込まれる。

一方、図２２は本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。

先ず、ｔ１区間進入の際にチップ選択信号ＣＳＢ及びライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。このとき、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットライン制御信号ＭＢＬＣがローにディスエーブルされる。そして、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。

以後、ｔ２区間進入の際にワードラインＷＬ及びプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされると、サブビットラインＳＢＬの電圧レベルが上昇する。そして、カラム選択信号ＣＳＮがイネーブルされてメインビットラインＭＢＬとライトデータバス部６００が連結される。

次に、データセンシング区間であるｔ３区間進入の際に、センスアンプイネーブル信号ＳＥＮがイネーブルされてメインビットラインＭＢＬにセルデータが印加される。

以後、ｔ４区間進入の際にプレートラインＰＬがローにディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がハイにイネーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがハイにイネーブルされ、サブビットラインＳＢＬ及びメインビットラインプルダウン信号ＭＢＰＤがローにディスエーブルされる。

ｔ５区間ではヒドンデータ「１」を書き込む。ｔ５区間進入の際にワードラインＷＬ電圧が上昇し、サブビットラインプルアップ信号ＳＢＰＵ信号のイネーブルに従ってサブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。これに伴い、サブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。

次に、ｔ６区間ではライトイネーブル信号／ＷＥのイネーブルに従いマルチレベルのデータを書き込むことができる。ｔ６区間進入の際にプレートラインＰＬが再びハイにイネーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がディスエーブルされる。このとき、メインビットライン制御信号ＭＢＬＣがハイにイネーブルされる。

したがって、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルである区間のあいだ、サブビットラインＳＢＬ及びメインビットラインＭＢＬに印加されるマルチ電圧ＶＷ１〜ＶＷ４レベルに従って複数のデータをメモリセルに書き込むことができる。

以後、ｔ７区間進入の際にワードラインＷＬ、プレートラインＰＬ、サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがイネーブルされ、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがディスエーブルされてメインビットラインＭＢＬを電源電圧ＶＣＣレベルにプリチャージする。このとき、カラム選択信号ＣＳＮがディスエーブルされてメインビットラインＭＢＬ及びライトデータバス部６００の連結を遮断する。

図２３は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。

先ず、リードモード時にはライトイネーブル信号／ＷＥが電源電圧ＶＣＣレベルを維持する。そして、ｔ２、ｔ３区間はデータセンシング区間である。さらに、ｔ５区間ではヒドンデータ「１」を書き込み、ｔ５区間以後データ出力有効区間を維持する。

このとき、セルアレイブロック５００はリード／ライトデータバッファ部１００を介し外部から入力される入力データをセルに書き込むのではなく、リード／ライトデータレジスタアレイ部３００に格納されたリードデータを再びセルに格納する。

以後、ｔ６区間では複数のマルチプルレベルデータを再格納する。すなわち、サブビットライン選択信号ＳＢＳＷ１がハイレベルである区間のあいだ、フィードバックディコーダループによりサブビットラインＳＢＬ及びメインビットラインＭＢＬにそれぞれマルチプルレベルの電圧ＶＷ１〜ＶＷ４を印加する。これに伴い、メモリセルにマルチプルレベルが再格納される。

なお、ｔ６区間のあいだセルアレイブロック５００に格納された複数のデータレベルをセンシングし、リードデータバス部４００を介して出力することができるようになる。

本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の実施の形態を示す図である。 図１に示すセルアレイブロックに関する詳細な構成を示す図である。 図２に示すＭＢＬプルアップ制御部に関する詳細な回路図である。 図２に示すライトスイッチ部に関する詳細な回路図である。 図２に示すサブセルアレイに関する詳細な回路図である。 図２に示すセンスアンプアレイ部に関する詳細な回路図である。 図６に示すセンスアンプアレイ部に関する動作タイミング図である。 図１に示すリード／ライトデータレジスタアレイ部に備えられたデータレジスタの詳細な構成を示す図である。 図８に示すデータレジスタに関する詳細な回路図である。 図８に示すデータレジスタに関する動作タイミング図である。 マルチデータレベルを説明するための図である。 マルチデータレベルを説明するための図である。 図１に示すリード／ライトデータレジスタアレイ部に関する詳細な構成を示す図である。 図１３に示すリード／ライトデータレジスタアレイ部に関する動作タイミング図である。 本発明に係るリードロック制御信号発生部の詳細な構成を示す図である。 図１５に示すロック遅延制御部の詳細な構成を示す図である。 図１３に示すＤ／Ａ変換器に関する詳細な構成を示す図である。 図１７に示すレファレンスレベル発生部に関する詳細な回路図である。 図１７に示すライトデータバス駆動部に関する詳細な回路図である。 図１９に示すバッファに関する詳細な回路図である。 図１７に示すＤ／Ａ変換器に関する動作タイミング図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。

符号の説明

１００ リード／ライトデータバッファ部
２００ データバッファバス部
３００ リード／ライトデータレジスタアレイ部
３０２ データレジスタ
３０３ データレジスタアレイ部
３１０ リードバスプルアップ部
３２０ リードバススイッチング部
３３０ データラッチ部
３４０ データ入力スイッチング部
３５０ データレジスタスイッチング部
３６０ データ出力スイッチング部
３７０ ディコーダ
３７１ インコーダ
３８０ Ｄ／Ａ（Digital／Analog）変換器
３８１ レファレンスレベル発生部
３８２ スイッチング部
３８３ キャパシタ調整部
３８４ プリチャージ制御部
３８５ ライトデータバス駆動部
３８６ バッファ
３８７ 駆動部
４００ リードデータバス部
５００ セルアレイブロック
５１０ センスアンプアレイ部
５１１ レベルセンシング部
５１２ センシング出力部
５２０ メインビットラインプルアップ制御部
５３０ サブセルアレイ
５４０ ライトスイッチ部
６００ ライトデータバス部
７００ リードロック制御信号発生部
７１０〜７３０ ロック遅延制御部
７１１〜７１３ ロック遅延部
７１４〜７１６ 伝送スイッチング部
７１７〜７１９ ＦｅＲＡＭレジスタ
７４０〜７６０ ロック駆動バッファ部

Claims (19)

1. 不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導されたセンシングデータレベルを増幅して出力する複数のセルアレイブロック、
   前記複数のセルアレイブロックと共通に連結されて前記センシングデータレベルを伝送するリードデータバス部、
   前記リードデータバス部から伝送された前記センシングデータレベルの状態が変化する時間を感知して対応する複数のビットのデータを出力し、入力される複数のビットのデータ又は前記センシングデータレベルをアナログレファレンスレベル信号に変換して出力するリード／ライトデータレジスタアレイ部、及び
   前記複数のセルアレイブロックと共通に連結され、前記アナログレファレンスレベル信号を前記複数のセルアレイブロックにそれぞれ出力するライトデータバス部を備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
2. 前記複数のセルアレイブロックのそれぞれは、センシング感知臨界電圧の臨界値で前記センシングデータレベルを感知して前記リードデータバス部に出力するセンスアンプアレイ部、
   メインビットラインプルアップ制御信号の状態に従い前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
   前記不揮発性強誘電体メモリをそれぞれ備える複数のサブセルアレイ、及び
   ライトスイッチ制御信号の状態に従い、前記メインビットラインと前記ライトデータバス部を選択的に連結するライトスイッチ部を備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
3. 前記センスアンプアレイ部は、センシングイネーブル信号の活性化時に前記メインビットラインの電圧レベルと前記臨界値を比べ、その結果に従いセルデータの電圧レベルをセンシングするレベルセンシング部、及び
   センシング出力イネーブル信号の活性化時に前記レベルセンシング部の出力電圧レベルに従い、前記リードデータバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項２に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
4. 前記レベルセンシング部は、メインビットライン制御信号の活性化時に前記メインビットラインを電源電圧にプリチャージさせる第１の駆動素子、
   前記センシングイネーブル信号のディスエーブル時に第１のノードに電源電圧を出力する第２の駆動素子、
   前記メインビットラインの電圧がローレベルの場合、前記第１のノードの電圧を出力ノードに出力する第３の駆動素子、及び
   前記メインビットラインの電圧がハイレベルの場合、前記出力ノードに接地電圧を出力する第４の駆動素子を備えることを特徴とする請求項３に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
5. 前記センシング出力部は、前記センシング出力イネーブル信号の活性化時にグラウンド電圧を出力する第５の駆動素子、及び
   前記レベルセンシング部の出力電圧に従って前記リードデータバス部の電圧レベルを決める第６の駆動素子を備えることを特徴とする請求項４に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
6. 前記リード／ライトデータレジスタアレイ部は、一定の時間差を有する複数のリードロック制御信号の活性化時に前記リードデータバス部から印加される前記センシングデータレベルを複数のデータレジスタにそれぞれ格納し、レジスタイネーブル信号の活性化時に複数のデータレジスタ信号を出力するデータレジスタアレイ部、
   データバッファバス部を介してリード／ライトデータバッファ部から印加される入力データをディコーディングし、複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
   前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、及び
   前記複数のデータレジスタ信号を前記アナログレファレンスレベル信号に変換するＤ／Ａ変換器を備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
7. 前記複数のデータレジスタのそれぞれは、バスプルアップ制御信号に応答して初期状態で前記リードデータバス部をプルアップさせるリードバスプルアップ部、
   リードロック制御信号に応答して前記リードデータバス部から印加されるセンシングデータレベルを選択的に出力するリードバススイッチング部、
   ライトロック制御信号に応答して前記データバッファバス部から印加されるコーディング信号を選択的に出力するデータ入力スイッチング部、
   前記センシングデータレベル及び前記コーディング信号を格納するデータラッチ部、
   前記レジスタイネーブル信号に応答し、前記データラッチ部に格納された前記センシングデータレベルをデータレジスタ信号として前記Ｄ／Ａ変換器に出力するデータレジスタスイッチング部、及び
   出力イネーブル信号に応答し、前記データラッチ部に格納された前記コーディング信号を前記データバッファバス部に出力するデータ出力スイッチング部を備えることを特徴とする請求項６に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
8. 前記Ｄ／Ａ変換器は、前記複数のデータレジスタ信号の電圧レベル状態に従って不揮発性強誘電体キャパシタのサイズを調整し、前記レファレンスレベル信号の電圧レベルを制御するレファレンスレベル発生部、及び
   ライトモード時に前記レファレンスレベル信号をバッファリング及び駆動して前記ライトデータバス部に出力するライトデータバス駆動部を備えることを特徴とする請求項６に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
9. 前記レファレンスレベル発生部は、前記複数のデータレジスタ信号の電圧レベル状態に従いプレートライン制御信号を選択的に出力する前記スイッチング部、
   複数の不揮発性強誘電体キャパシタを備え、前記プレートライン制御信号に応答してキャパシタのサイズを選択的に調整し、前記レファレンスレベル信号のデータ電圧レベルを制御するキャパシタ調整部、及び
   プリチャージ区間のあいだイコライジング信号がハイにイネーブルされる場合、前記レファレンスレベル信号をローレベルにプリチャージさせるプリチャージ制御部を備えることを特徴とする請求項８に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
10. 前記スイッチング部は、前記複数のデータレジスタ信号がハイレベルで入力される場合前記プレートライン制御信号を出力し、前記複数のデータレジスタ信号の個数と対応する複数の伝送ゲートを備えることを特徴とする請求項９に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
11. 前記ライトデータバス駆動部は、前記レファレンスレベル信号の電流を増幅及び駆動して出力するバッファ、及び
    ライト区間のあいだ活性化される駆動イネーブル信号のイネーブル時に、前記バッファの出力を前記ライトデータバス部に出力する駆動部を備えることを特徴とする請求項８に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
12. 前記バッファは、共通ソース端子を介し電源電圧が印加されてゲート端子が共通に連結された第１及び第２のＰＭＯＳトランジスタ、
    前記第１及び第２のＰＭＯＳトランジスタの共通ゲート端子とドレイン端子が連結され、ゲート端子を介して前記レファレンスレベル信号が印加される第１のＮＭＯＳトランジスタ、
    前記第２のＰＭＯＳトランジスタのドレイン端子とゲートが共通に連結された第２のＮＭＯＳトランジスタ、及び
    前記第１及び第２のＮＭＯＳトランジスタの共通ソース端子と接地電圧端との間に連結され、前記駆動イネーブル信号が印加される第３のＮＭＯＳトランジスタを備えることを特徴とする請求項１１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
13. 前記一定の時間差を有する複数のリードロック制御信号を発生するリードロック制御信号発生部をさらに備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
14. 前記リードロック制御信号発生部は、リードロック制御信号を一定の時間差を有するよう互いに異なる遅延時間で遅延して複数の出力信号をそれぞれ出力する複数のロック遅延制御部、及び
    前記複数の出力信号をそれぞれ駆動して前記一定の時間差を有する複数のリードロック制御信号をそれぞれ出力する複数のロック駆動バッファ部を備えることを特徴とする請求項１３に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
15. 前記複数のロック遅延制御部のそれぞれは、前記リードロック制御信号を一定の時間差を有するよう遅延して出力信号を出力する複数のロック遅延部、
    不揮発性強誘電体キャパシタに既に設けられた命令信号に関するコードをプログラムし、プログラムコードに従いスイッチング状態を制御するための複数の制御信号を選択的に出力する複数のＦｅＲＡＭレジスタ、及び
    前記複数の制御信号に応答して前記複数のロック遅延部との間の連結を選択的に制御する複数の伝送スイッチング部を備えることを特徴とする請求項１４に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
16. メインビットラインと、同メインビットラインと連結された複数のサブビットラインを備える複数のセルアレイブロック、及び
    前記複数のセルアレイブロックから伝送された複数のセンシングデータレベルの状態が変化する時間を感知して対応する複数のビットのデータを出力し、入力される複数のビットのデータ又は前記センシングデータレベルをアナログレファレンスレベル信号に変換して出力するリード／ライトデータレジスタアレイ部を備え、
    前記複数のセルアレイブロックのそれぞれは、レファレンスタイミングストローブ区間でセルデータのセルフセンシング電圧を一定の時間軸を基準に変換し、ロジックしきい電圧の臨界値で複数のセルデータの電圧レベルを増幅し、前記複数のセンシングデータレベルを出力するセンスアンプアレイ部を備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
17. 前記複数のセルアレイブロックと共通に連結され、前記複数のセンシングデータレベルを前記リード／ライトデータレジスタアレイ部にそれぞれ出力するリードデータバス部、及び
    前記複数のセルアレイブロックと共通に連結され、前記アナログレファレンスレベル信号を前記複数のセルアレイブロックにそれぞれ出力するライトデータバス部をさらに備えることを特徴とする請求項１６に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
18. 前記センスアンプアレイ部は、センシングイネーブル信号の活性化時にメインビットラインの電圧レベルが前記臨界値以下の場合、セルデータの電圧レベルをセンシングして出力するレベルセンシング部、及び
    センシング出力イネーブル信号の活性化時に前記レベルセンシング部の出力電圧レベルに従い、前記リードデータバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項１７に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
19. 前記リード／ライトデータレジスタアレイ部は、前記複数のリードロック制御信号の活性化時に前記リードデータバス部から印加される前記複数のセンシングデータレベルを複数のデータレジスタにそれぞれ格納し、レジスタイネーブル信号の活性化時に複数のデータレジスタ信号を出力するデータレジスタアレイ部、
    データバッファバス部を介してリード／ライトデータバッファ部から印加される入力データをディコーディングし、複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
    前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、及び
    前記複数のデータレジスタ信号をアナログレファレンスレベル信号に変換するＤ／Ａ変換器を備えることを特徴とする請求項１７に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
    
    

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