KR100583117B1 - 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치, 그리고 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법 - Google Patents

데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치, 그리고 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법 Download PDF

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Abstract

본 발명은 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치 및 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법을 개시한다.
본 발명의 데이터버스 풀다운 센싱 기능을 갖는 불휘발성 강유전체 메모리 장치는 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센신전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 구비하는 복수개의 셀 어레이 블럭; 복수개의 셀 어레이 블럭에 공유되어 상기 셀 어레이 블럭에 대한 리드 데이터 및 라이트 데이터를 전송하는 공통 데이터버스부; 및 공통 데이터버스부와 연결되어 리드 데이터를 센싱하고 라이트 데이터를 공통 데이터버스부로 출력하는 센스앰프 어레이부를 구비하며, 센스앰프 어레이부에서 리드 데이터를 센싱하기 직전에 공통 데이터버스부의 전압을 특정 레벨까지 풀다운 시킴으로써 셀 데이터의 데이터버스로의 전달특성을 향상시켜 데이터 센싱 속도를 향상시킨다.

Description

데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치, 그리고 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법{FeRAM and sense-amp array hvaing databus pull-down sensing function and sensing method using the same}
도 1은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 2는 도 1의 셀 어레이 블럭의 구성을 보다 상세하게 나타낸 구성도.
도 3는 도 2의 메인 비트라인 풀업 제어부 및 메인 비트라인 센싱 로드부에 관한 상세 회로도.
도 4는 도 2의 컬럼 선택 스위치부에 관한 상세 회로도.
도 5는 도 2의 서브 셀 어레이 중 어느 한 단위 서브 셀 어레이에 관한 상세 회로도.
도 6은 도 1의 센스앰프 어레이부의 구성도.
도 7은 도 6의 센스앰프 어레이부에서 데이터 센싱과 관련된 회로들을 나타낸 회로도.
도 8은 도 6의 센스앰프 어레이부에서 데이터 래치 및 입출력과 관련된 회로들을 나타낸 회로도.
도 9a는 도 7의 풀다운 레벨 조정부에 대한 제 1 실시예를 나타내는 구성도.
도 9b는 도 9a에 대한 센싱 동작 파형을 나타내는 도면.
도 10a는 도 7의 풀다운 레벨 조정부에 대한 제 2 실시예를 나타내는 구성도.
도 10b는 도 10a에 대한 센싱 동작 파형을 나타내는 도면.
도 11은 도 7의 풀다운 레벨 조정부에 대한 제 3 실시예를 나타내는 구성도.
도 12는 도 11의 각 조정 스위치부의 구성을 나타내는 구성도.
도 13은 도 12의 강유전체 레지스터부의 회로구성을 상세하게 나타낸 회로도.
도 14는 본 발명의 센스앰프 어레이부에서 데이터를 검출하는 동작을 설명하기 위한 타이밍도.
도 15는 본 발명의 센스앰프 어레이부에서 라이트 모드시 선택된 컬럼이 동작할 때의 타이밍도.
도 16은 본 발명의 타이밍 데이터 레지스터 어레이부에서 라이트 모드시 선택되지 않은 컬럼이 동작할 때의 타이밍도.
도 17은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.
도 18은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도.
본 발명은 멀티 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 기준전압을 사용하지 않고 셀 데이터를 센싱할 수 있으며 데이터버스의 프리차지 전압 레벨을 센스앰프가 활성화되기 직전에 미리 특정 레벨로 풀다운시켜 셀 데이터의 데이터버스로의 전달특성을 향상시키는 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치 및 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 출원번호 제 1998-14400호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 동작원리에 관한 자세한 설명은 생략한다.
FeRAM의 칩 동작 전압이 저 전압화되면서, 셀 센싱 전압이 감소하여 1T1C(1- Transistor 1-Capacitor)의 회로 구성에서 빠른 동작 속도 구현에 어려움을 초래하고 있다.
특히 셀 데이터 센싱 전압이 작을 경우, 타이밍 감지를 위한 전압 마진이 작아 센싱하는데 어려움이 있으며 타이밍 감지 전압 자체의 발생 전압 변동에 의한 센싱 마진 감소도 발생하게 된다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 불휘발성 강유전체 메모리 장치의 회로구성을 개선하여 셀 데이터의 데이터버스로의 전달특성을 향상시킴으로써 데이터 센싱마진 및 센싱속도를 향상시키는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이는, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이에서 데이터버스를 통해 출력된 데이터를 센싱하여 저장하는 센스앰프 어레이에 있어서, 프리차지시 상기 데이터버스를 풀업시키는 버스 풀업부; 데이터 센싱 직전에, 풀업된 상기 데이터버스의 전압을 특정 레벨까지 풀다운 시키는 버스 풀다운부; 기 설정된 센싱감지 임계전압에 따라 상기 데이터버스의 센싱전압을 센싱하는 센스 앰프부; 락신호에 따라 상기 센스 앰프부의 센싱값을 선택적으로 전달하는 락 스위치부; 상기 락 스위치부를 통해 전달된 데이터를 저장하는 데이터 래치부; 상기 데이터 래치부에 저장된 데이터를 상기 공통 데이터버스부로 전달하는 데이터 아웃 조정부; 및 데이터 재저장을 위해 상기 데이터 아웃 조정부의 데이터를 상기 데이터버스로 전송하는 라이트 스위치부를 구비한다.
본 발명의 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치는, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센신전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 갖는 메모리 장치에 있어서, 상기 셀 어레이를 구비하는 복수개의 셀 어레이 블럭; 상기 복수개의 셀 어레이 블럭에 공유되어 상기 셀 어레이 블럭에 대한 리드 데이터 및 라이트 데이터를 전송하는 공통 데이터버스부; 및 상기 공통 데이터버스부와 연결되어 상기 리드 데이터를 센싱하고 상기 라이트 데이터를 상기 공통 데이터버스부로 출력하는 센스앰프 어레이부를 구비하며, 상기 센스앰프 어레이부는 상기 리드 데이터 센싱 직전에 상기 공통 데이터버스부의 전압을 특정 레벨까지 풀다운 시키는 것을 특징으로 한다.
본 발명의 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법은, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센신전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 갖는 복수개의 셀 어레이 블럭 및 상기 셀 어레이 블럭들에 공유되는 공통 데이터버스를 갖는 메모리 장치에서의 데이터 센싱방법에 있어서, 프리차지시 상기 메인 비트라인 및 상기 공통 데이터버스를 풀업시키는 제 1 단계; 데이터 센싱 직전에 상기 풀업된 공통 데이터버스를 특정 레벨까지 풀다운시키는 제 2 단계; 및 상기 메인 비트라인에 유도된 센싱전압에 의해 변화된 상기 공통 데이터버스의 센싱전압을 기 설정된 센싱감지 임계전압을 이용하여 센싱하는 제 3 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
본 발명의 강유전체 메모리 장치는 복수개의 셀 어레이 블럭(100), 공통 데이터버스(200), 센스앰프 어레이부(300), 데이터 버퍼 버스부(400), 및 데이터 버퍼부(500)를 구비한다.
셀 어레이 블럭들(100)은 데이터 저장을 위한 복수개의 셀 어레이를 구비한다. 특히 본 발명의 셀 어레이 블럭(100)은 하나의 메인 비트라인에 다수개의 서브 비트라인이 선택적으로 연결되며, 각 서브 비트라인에는 복수개의 단위셀들(셀 어레이)이 연결되는 멀티비트라인 구조를 갖는다. 이러한 셀 어레이 블럭들(100)은 워드라인 및 플레이트 라인의 활성화 여부에 따라 단위셀의 데이터가 서브 비트라인에 인가되면, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도한다. 복수개의 셀 어레이 블럭들(100)은 공통 데이터버스부(200)를 공유한다.
센스앰프 어레이부(300)는 셀 어레이 블럭(100)과 공통 데이터버스부(200)로 연결되어 셀 어레이 블럭(100)으로부터의 셀 데이터를 센싱하여 데이터 버퍼 버스부(400)로 출력한다. 그리고, 센스앰프 어레이부(300)는 센싱된 데이터를 다시 공통 데이터버스부(200)로 출력하여 셀 어레이 블럭(100)에 재저장(restore) 되도록 한다. 이때, 센스앰프 어레이부(300)는 셀 데이터 센싱을 위해 센스앰프가 활성화 되기 전에 하이 레벨로 프리차지된 공통 데이터버스부(200)를 임의의 특정 레벨로 풀다운시킨다.
센스앰프 어레이부(300)는 데이터 버퍼부(500)와 데이터 버퍼 버스부(400)로 연결되어 데이터 버퍼부(500)로부터의 라이트 데이터를 공통 데이터버스부(200)로 출력한다.
데이터 버퍼부(500)는 외부에서 입력되어 센스앰프 어레이부(300)로 전송될 라이트 데이터 및 센스앰프 어레이부(300)에서 입력되어 외부로 출력될 리드 데이터를 버퍼링한다. 이러한, 데이터 버퍼(500)는 데이터 버퍼 버스부(400)를 통해 센스앰프 어레이부(300)와 연결된다.
이러한 구성을 갖는 본 발명은, 리드 동작 모드시 셀 어레이 블럭(100)에서 공통 데이터버스부(200)로 인가된 데이터는 센스앰프 어레이부(300)에서 센싱된 후 저장된다. 그리고, 센스앰프 어레이부(300)에 저장된 리드 데이터는 데이터 버퍼 버스부(400)를 통해 데이터 버퍼부(500)로 출력되고, 또한 공통 데이터버스부(200)를 통해 셀 어레이 블럭(100)으로 전송되어 재저장된다.
라이트 동작 모드시에는, 데이터 버퍼부(500)를 통해 입력된 라이트 데이터는 데이터 버퍼 버스부(400)를 통해 센스앰프 어레이부(300)에 저장된다. 그리고, 센스앰프 어레이부(300)에 저장된 라이트 데이터는 공통 데이터버스부(200)를 통해 셀 어레이 블럭(100)으로 전송되어 기록된다.
도 2는 도 1의 셀 어레이 블럭(100)의 구성을 보다 상세하게 나타낸 구성도이다.
셀 어레이 블럭(100)은 메인 비트라인(MBL) 풀업(Pull-up) 제어부(110), 메인 비트라인 센싱 로드부(120), 복수개의 서브 셀 어레이(130), 및 컬럼 선택 스위치부(140)를 구비한다.
메인 비트라인 MBL은 복수개의 서브 셀 어레이(130)에 공유되며, 서브 비트라인 SBL<0> ∼ SBL<n>은 각 서브셀 어레이 SCA 0 ∼ SCA n 마다 구비된다. 메인 비트라인 MBL은 컬럼 선택 스위치부(140)를 통해 공통 데이터버스부(200)와 선택적으로 연결된다.
도 3는 도 2의 메인 비트라인 풀업 제어부(110) 및 메인 비트라인 센싱 로드부(120)에 관한 상세 회로도이다.
메인 비트라인 풀업 제어부(110)는 프리차지시 메인 비트라인 풀업 제어신호 MBLPUC에 따라 메인 비트라인 MBL을 풀업시키는 PMOS 트랜지스터 P1을 구비한다. PMOS 트랜지스터 P1의 소오스 단자와 드레인 단자는 각각 전원전압단 VCC와 메인 비트라인 MBL에 연결되고, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC를 인가받는다.
메인 비트라인 센싱 로드부(120)는 메인 비트라인 MBL의 센싱 로드를 제어하는 PMOS 트랜지스터 P2를 구비한다. PMOS 트랜지스터 P2의 소오스 단자와 드레인 단자는 각각 전원전압단 VCC와 메인 비트라인 MBL에 연결되고, 게이트 단자를 통해 메인 비트라인 제어신호 MBLC를 인가받는다.
도 4는 도 2의 컬럼 선택 스위치부(140)에 관한 상세 회로도이다.
컬럼 선택 스위치부(140)는 컬럼 선택 신호 CSN 및 CSP에 따라 메인 비트라 인 MBL과 공통 데이터버스부(200)를 연결시켜준다. 이러한 컬럼 선택 스위치부(140)는 메인 비트라인 MBL과 공통 데이터버스부(200) 사이에 연결되며 게이트 단자로 컬럼 선택 신호 CSN 및 CSP를 각각 인가받는 NMOS 트랜지스터 N1 및 P3를 구비한다.
도 5는 도 2의 서브 셀 어레이 SCA 0 ∼ SCA n 중 어느 한 단위 서브 셀 어레이 SCA 0에 관한 상세 회로도이다.
서브 비트라인 선택신호 SBSW1가 활성화되면 NMOS 트랜지스터 N6이 턴온 된다. 이에 따라, 메인 비트라인 MBL의 로드가 한개의 서브 비트라인 SBL<0> 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되어 NMOS 트랜지스터 N4가 턴온 되면, 서브 비트라인 SBL<0>은 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL<0> 사이의 신호 흐름을 조정하는 신호이다.
예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 우선 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급한다. 다음에, 서브 비트라인 선택신호 SBSW2를 활성화시켜 NMOS 트랜지스터 N5를 턴온 시킨다. 이로써, 서브 비트라인 SBL<0>에 높은 전압을 공급할 수 있게 된다.
NMOS 트랜지스터 N2는 접지전압단과 NMOS 트랜지스터 N3 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N3은 NMOS 트랜지스터 N2과 메인 비트라인 MBL 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0>과 연결된다. NMOS 트랜지스터 N3는 메인 비트라인 풀다운 신호 MBPD가 활성화시, 서브 비트라인 SBL<0>의 센싱전압의 크기에 따라 메인 비트라인 MBL에서 접지전원으로 누설되는 전류량을 조절한다. 메인 비트라인 MBL의 센싱전압의 크기는 NMOS 트랜지스터 N3에 의해 누설되는 전류량에 따라 결정된다.
예컨대, 선택된 셀의 데이터값이 하이이면, 높은 전압이 서브 비트라인 SBL<0>에 인가된다. 이로인해 NMOS 트랜지스터 N3에 흐르는 전류량이 많아져 메인 비트라인 MBL의 전압 레벨을 많이 다운시킨다. 이에 반해, 선택된 셀의 데이터가 로우이면, 낮은 전압이 서브 비트라인 SBL<0>에 인가된다. 이로인해 NMOS 트랜지스터 N3에 흐르는 전류량이 적어져 메인 비트라인 MBL의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에서 센싱전압의 레벨 차이가 발생하게 되고 이를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.
도 6은 도 1의 센스앰프 어레이부(300)의 구성도이다. 도 7은 도 6의 센스앰프 어레이부에서 데이터 센싱과 관련된 회로들을 나타낸 회로도이며, 도 8은 도 6의 센스앰프 어레이부에서 데이터 래치 및 입출력과 관련된 회로들을 나타낸 회로도이다.
본 발명의 센스앰프 어레이부(300)는 버스 풀업부(310), 풀다운 조정부(320), 풀다운 레벨 조정부(330), 센스 앰프부(340), 락(Lock) 스위치부(350), 데이터 래치부(360), 데이터 인(In) 조정부(370), 데이터 아웃(Out) 조정부(380), 및 라이트(Write) 스위치부(390)를 구비한다.
버스 풀업부(310)는 프리차지 동안에 공통 데이터버스부(200)를 하이레벨로 풀업시킨다. 이러한 버스 풀업부(31)는 전원전압단 VCC와 공통 데이터버스부(200) 사이에 연결되고 게이트 단자로 데이터버스 풀업 제어신호 DBPUC를 인가받는 PMOS 트랜지스터 P4를 구비한다.
풀다운 조정부(320)는 셀이 동작을 시작하여 버스 풀다운 제어신호 BUS_PDC가 활성화되면, 버스 풀업부(310)에 의해 하이 레벨로 프리차지된 공통 데이터버스부(200)의 전압을 특정 레벨(타켓 전압)까지 풀다운 시키기 위한 풀다운 신호 PD를 활성화시킨다. 이러한 풀다운 조정부(320)는 낸드 게이트 ND1, ND2 및 인버터 IV1를 구비한다. 낸드 게이트 ND1는 공통 데이터버스부(200)의 신호와 낸드 게이트 ND2의 출력신호를 낸드연산하여 출력한다. 낸드 게이트 ND2는 낸드 게이트 ND1의 출력신호와 버스 풀다운 제어신호 BUS_PDC를 낸드연산하여 출력한다. 인버터 IV1은 낸드 게이트 ND1의 출력신호를 반전시켜 풀다운 신호 PD를 출력한다.
풀다운 레벨 조정부(330)는 풀다운 조정부(320)로부터의 풀다운 신호 PD에 따라 공통 데이터버스부(200)의 전압을 타켓 전압까지 풀다운시킨다. 이러한 풀다운 레벨 조정부(330)는 공통 데이터버스부(200)와 노드 PL 사이에서 선택적으로 병렬 연결되어 풀다운 신호 PD에 따라 공통 데이터버스부(200)의 전압이 타켓 전압까지 풀다운되는 시간을 조절하는 NMOS 트랜지스터들 N7_1 ∼ N7_n, 및 노드 PL과 접지전압 사이에 연결되어 버스 풀다운 제어신호 BUS_PDC에 따라 풀다운 레벨 조정부(330)를 활성화시키는 NMOS 트랜지스터 N8를 구비한다. 즉, 공통 데이터버스부(200)의 전압은 병렬 연결되는 NMOS 트랜지스터들 N7_1 ∼ N7_n의 수가 많을수록 더욱 빠르게 타켓 전압으로 풀다운된다.
센스 앰프부(340)는 센싱 제어신호 SEN1에 따라 공통 데이터버스부(200)에 인가된 리드 데이터를 센싱하여 출력한다. 이러한 센스 앰프부(320)는 PMOS 트랜지스터 P5, P6, NMOS 트랜지스터 N9, N10, 및 인버터 IV2을 구비한다.
PMOS 트랜지스터 P5는 전원전압단 VCC와 노드 SL 사이에 연결되고, 게이트 단자로 제어신호 SPU를 인가받아 프리차지 구간에서 노드 SL을 하이레벨로 풀업시킨다. PMOS 트랜지스터 P6은 전원전압단 VCC와 노드 SL 사이에 연결되고 게이트 단자가 공통 데이터버스부(200)와 연결된다. NMOS 트랜지스터 N9 및 N10은 노드 SL과 접지전압단 사이에 직렬 연결된다. NMOS 트랜지스터 N9의 게이트는 PMOS 트랜지스터 P6과 공통 연결되고, NMOS 트랜지스터 N10의 게이트 단자는 센싱 제어신호 SEN1을 인가받는다. 인버터 IV2는 노드 SL와 노드 SL_B 사이에 연결되어 노드 SL의 신호를 반전시켜 출력한다. 액티브 구간에서 제어신호 SPU 및 센싱 제어신호 SEN1은 모두 하이레벨이 된다. 상술된 구성에 따라, 센스 앰프부(340)는 공통 데이터버스부(200)의 전압을 CMOS 트랜지스터 P6 및 N9의 로직 인계전압 Vt와 비교하여 셀 데이터를 센싱한다. 따라서, 본 발명에서는 데이터 센싱을 위해 별도의 기준전압을 발생시킬 필요가 없게 된다.
락 스위치부(350)는 센스 앰프부(34)의 두 출력이 데이터 래치부(360)로 전달되는 것을 제어한다. 이러한, 락 스위치부(350)는 락 신호 LockN/LockP에 따라 온/오프 되어 센스 앰프부(32)의 두 출력노드 SL, SL_B의 데이터를 각각 데이터 래치부(360)로 전송하는 전송게이트 T1, T2를 구비한다. 락 스위치부(350)는 센스 앰프부(340)에서 센싱된 데이터가 데이터 래치부(340)에 인가되어 저장된 후 락 신 호 LockN/LockP를 활성화시켜 두 출력노드와 데이터 래치부(360)의 연결을 차단한다.
데이터 래치부(36)는 제어신호 SEN2에 따라 활성화되어 리드/라이트 데이트를 저장한다. 이러한, 데이터 래치부(360)는 크로스 커플된(Cross-Coupled) 래치회로 구조를 갖는 PMOS 트랜지스터 P7, P8와 NMOS 트랜지스터 N11, N12, 그리고 제어신호 SEN2가 활성화시 래치회로를 활성화시키는 NMOS 트랜지스터 N13을 구비한다.
데이터 인 조정부(370)는 라이트 동작 모드시 데이터 버퍼 버스부(400)를 통해 입력되는 라이트 데이터를 데이터 래치부(360)로 전송한다. 여기에서, 전송게이트 T5는 라이트 제어신호 WSN, WSP에 따라 데이터 버퍼 버스부(400)의 데이터를 노드 DI로 전송한다. NMOS 트랜지스터 N14는 노드 DI와 접지전압단 사이에 연결되어 라이트 제어신호 WSP에 따라 노드 DI를 풀다운 시킨다. 전송게이트 T3는 라이트 제어신호 WSN, WSP에 따라 노드 DI의 데이터를 노드 DL로 전송한다. 전송게이트 T4는 라이트 제어신호 WSN, WSP에 따라 인버터 IV3에 의해 반전된 노드 DI의 데이터를 노드 DL_B로 전송한다.
데이터 아웃 조정부(380)는 데이터 래치부(360)에 저장된 데이터를 동작 모드(리드/라이트)에 따라 데이터 버퍼 버스부(400) 및/또는 라이트 스위치부(390)로 출력한다. 여기에서, 전송게이트 T6은 제어신호 WHSN, WHSP에 따라 노드 DL_B의 데이터를 노드 DO_1로 전송한다. 전송게이트 T7은 리드 제어신호 RSN, RSP에 따라 인버터 IV4에 의해 반전된 노드 DO_1의 데이터를 데이터 버퍼 버스부(400)로 출력 한다. NMOS 트랜지스터 N15는 제어신호 WHSP에 따라 노드 DO_1을 풀다운 시킨다.
데이터 아웃 조정부(380)는 리드 모드시에는 리드 데이터가 데이터 버퍼 버스부(400) 및 라이트 스위치부(390)로 모두 출력되도록 하며, 라이트 모드시에는 전송게이트 T7를 오프시켜 라이트 데이터가 라이트 스위치부(390)로 만 출력되도록 한다.
라이트 스위치부(370)는 제어신호 LSN, LSP에 따라 데이터 아웃 조정부(380)의 데이터를 공통 데이터버스부(200)로 출력한다. 여기에서, 라이트 스위치부(390)는 노드 DO_2와 공통 데이터버스부(200) 사이에 연결되어 제어신호 LSN, LSP에 따라 온/오프 되는 전송게이트 T8을 구비한다.
도 9a 및 도 10a는 각각 도 7의 풀다운 레벨 조정부(330)에 대한 제 1 및 제 2 실시예를 나타내는 구성도이다. 그리고, 도 9b 및 도 10b는 각각 도 9a 및 도 10a에서의 센싱 동작 파형을 나타내는 도면이다.
도 9a에서는 하나의 NMOS 트랜지스터 N7_1만이 NMOS 트랜지스터 N8과 직렬 연결되며, 도 10a에서는 복수개의 NMOS 트랜지스터들 N7_1 ∼ N7_n이 NMOS 트랜지스터 N8과 병렬 연결된다.
공통 데이터버스부(200)의 전압이 하이 레벨로 프리차지되고 버스 풀다운 제어신호 BUS_PDC가 활성화되면 풀다운 조정부(320)가 활성화된다. 풀다운 조정부(320)가 활성화되면 풀다운 레벨 조정부(330)가 활성화되어 공통 데이터버스부(200)의 전압이 풀다운된다. 공통 데이터버스부(200)의 전압이 타켓 전압까지 다운되면, 낸드 게이트 ND1의 일측 입력단(공통 데이터버스부와 연결된 입력단)이 로우로 바뀌게 되어 풀다운 신호 PD가 로우 레벨로 천이된다. 따라서, 풀다운 레벨 조정부(330)에 의한 공통 데이터버스부(200)의 풀다운이 중단된다. 공통 데이터버스부(200)의 전압이 타켓 전압으로 설정된 후, 공통 데이터버스부(200)의 전압은 메인 비트라인 MBL의 전압크기에 따라 서로 다르게 변화된다.
이때, 도 9b 및 도 10b에서와 같이, 공통 데이터버스부(200)의 전압이 하이 레벨에서 타켓 전압까지 다운되는데 소요되는 시간은 NMOS 트랜지스터 N8과 연결되는 NMOS 트랜지스터들 N7_1 ∼ N7_n의 수에 따라 조절 가능함을 알 수 있다.
도 11은 도 7의 풀다운 레벨 조정부(330)에 대한 제 3 실시예를 나타내는 구성도이다.
본 실시예에서는 병렬 연결되는 NMOS 트랜지스터들 N7_1 ∼ N7_n의 수를 프로그래머블하게 조절하기 위해 NMOS 트랜지스터 N7_1의 출력단과 NMOS 트랜지스터들 N7_2 ∼ N7_n의 출력단을 각각 프로그래머블하게 연결시켜주는 복수개의 조정 스위치부들 C_SW(2) ∼ C_SW(n)을 구비한다.
도 12는 도 11의 각 조정 스위치부의 구성을 나타내는 구성도이다.
조정 스위치부들 C_SW(2) ∼ C_SW(n)은 풀다운 인에이블 신호 PDEN에 따라 온/오프되어 NMOS 트랜지스터 N7_1의 출력단과 NMOS 트랜지스터들 N7_2 ∼ N7_n의 출력단을 선택적으로 연결시켜주는 스위치부 S/W 및 프로그래머블하게 풀다운 인에이블 신호 PDEN를 출력하는 강유전체 레지스터부(332)를 구비한다.
도 13은 도 12의 강유전체 레지스터부의 회로구성을 상세하게 나타낸 회로도이다.
강유전체 레지스터는 풀업 스위치 P9, 풀업 구동부(334), 강유전체 캐패시터부(336), 풀다운 구동부(338), 및 풀다운 스위치 N18을 구비한다.
풀업 스위치 P9는 전원전압 VCC과 풀업 구동부(334) 사이에 연결되어 게이트로 풀업 인에이블 신호 ENP를 수신하는 PMOS 트랜지스터로 이루어져, 풀업 인에이블 신호 ENP가 활성화시 전원전압 VCC을 풀업 구동부(334)로 인가한다.
풀업 구동부(334)는 풀업 스위치 P9로부터 인가되는 전원전압 VCC을 구동시킨다. 이러한 풀업 구동부(334)는 풀업 스위치 P9와 강유전체 캐패시터부(336) 사이에 위치하며, 양 출력단자 사이에 래치구조로 연결된 PMOS 트랜지스터 P10, P11를 구비한다.
강유전체 캐패시터부(336)는 셀 플레이트 신호 CPL에 따라 양 출력단에 전압차를 발생시켜 인가되는 데이터를 저장한다.
풀다운 구동부(338)는 양 출력단 사이에 래치구조로 연결되어 풀다운 스위치 N18로부터 인가되는 접지전압을 구동시킨다. 이러한 풀다운 구동부(338)는 강유전체 캐패시터부(336)와 풀다운 스위치 N18 사이에 위치하며, 양 출력단 사이에 래치구조로 연결된 NMOS 트랜지스터 N16, N17을 구비한다.
풀다운 스위치 N18은 풀다운 구동부(338)와 접지전압 VSS 사이에 연결되며 게이트를 통해 풀다운 인에이블 신호 ENN를 인가받는 NMOS 트랜지스터로 이루어져, 풀다운 인에이블 신호 ENN가 활성화시 접지전압 VSS을 풀다운 구동부(338)로 인가한다.
셀 플레이트 신호 CPL는 전원이 안정된 레벨에 도달하면 발생되는 파워 업 감지펄스(Power-up Detection Pulse)에 의해 하이로 천이된다. 강유전체 캐패시터 FC1, FC2에 저장되었던 전하는 셀 플레이트 신호 CPL가 하이로 인가시 강유전체 캐패시터 FC3, FC4의 캐패시턴스 로드에 의해 양 출력단에 전압차를 발생시킨다. 레지스터의 양 출력단에 충분한 전압차가 발생하면, 풀업 인에이블 신호 ENP와 풀다운 인에이블 신호 ENN를 각각 로우와 하이로 활성화시킴으로써, 양 출력단의 데이터가 증폭된다. 증폭이 완료되면 셀 플레이트 신호 CPL를 다시 로우로 천이 시켜 파괴되었던 강유전체 캐패시터 FC1 또는 FC2의 하이 데이터를 다시 복구한다.
도 14는 본 발명의 센스앰프 어레이부(300)에서 데이터를 검출하는 동작을 설명하기 위한 타이밍도이다.
T0 구간은 워드라인 WL 및 플레이트 라인 PL이 비활성화 상태이고, 메인 비트라인 MBL 및 제어 공통 데이터버스부(200)이 하이 레벨로 프리차지되는 구간이다. 이때, 서브 비트라인 SBL은 로오 레벨로 프리차지되며, 노드 SL은 제어신호 SPU에 의해 하이 레벨로 프리차지된다. 그리고, 제어신호 SEN1, SEN2, 버스 풀다운 제어신호 BSU_PDC는 디스에이블 상태이다. 그리고, 풀다운 신호 PD 및 락신호 LockN는 하이로 레벨로 인에이블되어 있는 상태이이다.
T1 구간에서 셀 데이터가 리드되면 해당 데이터 값에 따라 서브 비트라인 SBL의 센싱전압 레벨이 결정된다. 그리고, 서브 비트라인 SBL의 센싱전압에 따라 하이 레벨로 프리차지된 메인 비트라인 MBL 및 공통 데이터버스부(200)의 전압이 다운되게 된다. 여기에서, T1구간 진입 직전에, 데이터버스 풀업 제어신호 DBPUC 및 버스 풀다운 제어신호 BUS_PDC가 하이 레벨로 인에이블되어, 버스 풀업부(310) 에 의한 공통 데이터버스부(200)의 풀업은 중단되고 풀다운 레벨 조정부(330)에 의한 공통 데이터버스(200)의 풀다운이 진행된다. 이때, 공통 데이터버스부(200)의 풀다운 시간(T1)은 도 9 및 도 10에서와 같이 풀다운 레벨 조정부(330)에서 병렬 연결되는 NMOS 트랜지스터들 N7_2 ∼ N7_n의 수에 따라 결정된다.
T1 시간이 경과하여 공통 데이터버스부(200)의 전압이 타켓 전압까지 풀다운되면, 낸드 게이트 ND1의 출력이 로오에서 하이로 천이되어 풀다운 신호 PD가 디스에이블된다.
T2 구간에서, 서브 비트라인 SBL의 센싱전압에 따라 NMOS 트랜지스터 N3에 흐르는 전류량이 달라져 메인 비트라인 MBL 및 공통 데이터버스부(200)의 센싱전압 변화율이 서로 상이하게 된다. 이때, 공통 데이터버스부(200)의 전압은 T1 구간에서 이미 타켓 전압(센싱감지 임계전압)으로 풀다운 된 상태이므로 보다 빠르게 데이터 로오 또는 하이 상태로 변환된다. 즉, 종래에는 서브 비트라인 SBL의 센싱전압에 따라 공통 데이터버스부(200)의 전압이 하이 레벨 상태에서 데이터 센싱이 가능한 레벨로 감소할 때 까지 기다려야 했었다. 그러나, 본 발명에서는 공통 데이터버스부(200)의 전압이 센싱동작 이전에 미리 센싱감지 임계전압까지 다운되므로, 서브 비트라인 SBL의 센싱전압에 따라 공통 데이터버스부(200)의 전압이 보다 빠르게 데이터 센싱이 가능한 레벨로 변화하게 된다.
공통 데이터버스부(200)의 전압이 안정되게 데이터 센싱이 가능한 레벨로 변화되면, T3 진입시 제어신호 SEN1가 활성화되어 센스 앰프부(340)에서 공통 데이터버스부(200)의 센싱전압을 센싱한다. 즉, T3 구간에서는, 공통 데이터버스부(200) 의 센싱전압은 셀 데이터에 따라 안정적으로 센싱감지 임계전압 보다 높거나 낮게 된다. 따라서, 센스 앰프부(340)의 CMOS 트랜지스터(P6, N9)가 선택적으로 온되어 노드 SL, SL_B의 데이터 값이 데이터 하이와 데이터 로오로 구별된다. 노드 SL, SL_B의 데이터는 T4에서 제어신호 SEN2가 활성화됨으로써 래치부(360)에 래치된다. 데이터가 래치부(360)에 래치되면, T5에서 락신호 LockN가 비활성화되어 센스 앰프부(340)의 출력이 래치부(360)에 인가되지 않도록 차단한다. 래치된 데이터는 데이터 아웃 조정부(380)를 통해 데이터 버퍼 버스부(400)로 출력되거나 라이트 스위치부(390)를 통해 재저장된다.
도 15는 본 발명의 센스앰프 어레이부(300)에서 라이트 모드시 선택된 컬럼이 동작할 때의 타이밍도이다.
라이트 인에이블 신호 WEB가 비활성화 되고 컬럼 선택 디코더 신호 Yi<n>이 활성화됨에 따라 라이트 제어신호 WSN 및 WHSN가 각각 하이 및 로오로 된다. 다음에, 데이터 센싱 구간에서 센싱 제어신호 SEN1이 활성화되고 제어신호 SEN2는 제어신호 SEN1이 활성화된 구간 내에서 활성화되어 센싱된 데이터가 데이터 래치부(360)에 래치된다. 그러나, 래치된 센싱 데이터는 라이트 제어신호 WHSN이 비활성화되어 있으므로 공통 데이터버스부(200)로 전달되지 않는다.
센싱 데이터가 래치된 후 센싱 제어신호 SEN1이 비활성화되면 동시에 락 신호 LockN도 비활성화되어 센싱된 데이터가 더이상 데이터 래치부(360)로 전달되지 못하도록 차단된다.
다음에, 데이터 버퍼 버스부(400)로 라이트될 데이터가 인가되면, 해당 데이 터는 데이터 래치부(360)에 래치된다. 다음에, 라이트 제어신호 WHSN이 활성화되면 래치된 데이터는 데이터 아웃 조정부(380)의 노드 DO_2로 전달된다. 노드 D0_2의 데이터는 제어신호 LSN이 하이로 활성화됨으로써 공통 데이터버스부(200)로 전달된다.
도 16은 본 발명의 타이밍 데이터 레지스터 어레이부(30)에서 라이트 모드시 선택되지 않은 컬럼이 동작할 때의 타이밍도이다.
컬럼 선택 디코더 신호 Yi<m>이 선택되지 않음으로써, 라이트 제어신호 WSN이 로오로 비활성화되어 데이터 버퍼 버스부(400)의 라이트 데이터가 데이터 래치부(360)로 전달되지 않게 된다.
따라서, 센싱구간에서 센싱된 데이터가 데이터 래치부(360)에 저장되었다가 바로 공통 데이터버스부(200)로 전달된다. 즉, 선택되지 않은 컬럼 데이터는 재저장(restore) 모드로 동작하게 된다.
도 17은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.
먼저, t0 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다.
t1, t2 구간은 풀업 구간이다. 즉, 워드라인 WL 및 플레이트 라인 PL이 활성화되기 전에 메인 비트라인 풀업 제어신호 MBLPUC 및 데이터버스 풀업 제어신호 DBPUC에 의해 메인 비트라인 MBL과 공통 데이터버스부(200)가 각각 풀업된다. 그리고, t2 구간에서 워드라인 WL이 인에이블 되고 서브 비트라인 풀다운 신호 SBPD 가 로우로 디스에이블되도록 하여 셀의 저장 노드가 접지레벨로 초기화 되도록 한다. 이때, 워드라인 WL을 플레이트 라인 PL보다 일정시간 먼저 활성화시킴으로써 초기 동작시 셀 저장 노드의 상태를 안정시켜 센싱 마진을 향상시킨다.
t3, t4 구간은 센싱구간이다. t3 구간에서 플레이트 라인 PL이 펌핑전압 VPP 레벨로 활성화되고 메인 비트라인 MBL에 셀 데이터가 인가된다. 그리고 데이터버스 풀업 제어신호 DBPUC가 하이로 활성화되어 버스 풀업부(310)는 공통 데이터버스부(200)의 풀업을 중지한다. t4 구간에서 센싱 제어신호 SEN1이 하이로 활성화되어 센스 앰프부(340)는 공통 데이터버스부(200)의 데이터를 센싱한다. 센싱된 데이터는 제어신호 SEN2의 활성화로 데이터 래치부(360)에 래치된다. 다음에 센싱 제어신호 SEN1이 로오로 비활성화됨과 동시에 락 신호 LockN/LockP가 비활성화되어 t5 구간 인가시의 데이터가 데이터 래치부(360)에 저장된다.
이어서, t5 구간 진입시 플레이트 라인 PL의 전압 레벨이 로오로 비활성화되고 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 활성화된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되어 서브 비트라인 SBL의 전압레벨이 접지레벨이 되어 메인 비트라인 MBL이 하이로 활성화된다.
다음에, t6 구간에 진입시 워드라인 WL의 전압 레벨이 상승되어 셀 데이터 "하이"를 라이트하게 된다. 그리고, 서브 비트라인 풀업신호 SBPU가 하이로 활성화되고 서브 비트라인 선택신호 SBSW2의 레벨이 상승하여, 서브 비트라인 SBL의 전압 레벨은 펌핑전압 VPP 레벨로 상승하게 된다. 또한, 서브 비트라인 풀다운 신호 SBPD는 로오로 비활성화된다. 그리고, 데이터 버퍼 버스부(400)로 인가된 라이트 데이터는 데이터 래치부(360)에 저장된다.
다음에, t7 구간의 진입시 라이트 인에이블 신호 /WE가 하이로 활성화되면, 라이트 제어신호 WHSN가 활성화되어 데이터 래치부(360)에 저장된 데이터는 공통 데이터버스부(200)로 전달된다. 공통 데이터버스부(200)의 데이터는 컬럼 선택 스위치부(140)에 의해 메인 비트라인 MBL에 전달된다. 그리고, 메인 비트라인 MBL의 데이터는 서브 비트라인 선택신호 SBSW1이 활성화되어 서브 비트라인 SBL로 전달된다. 따라서, 새로운 데이터를 라이트하기 위해 서브 비트라인 선택신호 SBSW1이 활성화되어 있는 동안에 센스앰프 어레이부(300)에 저장된 데이터를 메인 비트라인 MBL 및 서브 비트라인 SBL에 각각 인가함으로써 데이터가 "0" 레벨인 경우 메모리 셀에 "0"레벨의 데이터가 저장된다.
그런데, t6 구간 즉 데이터 "0"을 라이트하기 이전 구간에서 메인 비트라인 MBL을 하이 레벨로 풀업하게 되는데, 이때의 메인 비트라인 MBL의 풀업은 데이터버스 풀업 제어신호 DBPUC에 따라 버스 풀업부(310)에 의해 수행된다.
도 18은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 레벨을 유지한다. 그리고, t6 구간 이후에 데이터 출력 유효 구간을 유지한다.
이때, 라이트 제어신호 WSN을 로우 레벨 상태로 유지시켜, 데이터 버퍼 버스부(400)를 통해 입력되는 데이터를 셀에 기록하지 않고 데이터 래치부(360)에 저장된 리드 데이터를 다시 셀에 저장하는 재저장(restore)이 이루어진다.
또한, t3 ∼ t8 구간에서 리드 선택신호 RSN을 활성화시켜 데이터 래치부(34)에 저장된 리드 데이터가 데이터 버퍼 버스부(400)로 전달되도록 한다.
상술한 바와 같이 본 발명의 데이터버스 풀다운 센싱기능을 갖는 불휘발성 강유전체 메모리 장치는 데이터 센싱 이전에 하이 레벨로 프리차지된 공통 데이터버스부의 전압을 특정 레벨(센싱감지 임계전압)까지 미리 풀다운 시킴으로써 보다 빠르게 데이터를 센싱할 수 있다.

Claims (13)

  1. 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이에서 데이터버스를 통해 출력된 데이터를 센싱하여 저장하는 센스앰프 어레이에 있어서,
    프리차지시 상기 데이터버스를 풀업시키는 버스 풀업부;
    데이터 센싱 직전에, 풀업된 상기 데이터버스의 전압을 특정 레벨까지 풀다운 시키는 버스 풀다운부;
    기 설정된 센싱감지 임계전압에 따라 상기 데이터버스의 센싱전압을 센싱하는 센스 앰프부;
    락신호에 따라 상기 센스 앰프부의 센싱값을 선택적으로 전달하는 락 스위치부;
    상기 락 스위치부를 통해 전달된 데이터를 저장하는 데이터 래치부;
    상기 데이터 래치부에 저장된 데이터를 상기 데이터 버퍼 버스부로 전달하는 데이터 아웃 조정부; 및
    데이터 재저장을 위해 상기 데이터 아웃 조정부의 데이터를 상기 데이터버스로 전송하는 라이트 스위치부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이.
  2. 제 1항에 있어서, 상기 버스 풀다운부는
    버스 풀다운 제어신호가 활성화시 상기 데이터버스의 전압이 상기 특정 레벨보다 큰 경우 풀다운 신호를 활성화시키는 풀다운 조정부; 및
    상기 풀다운 신호가 활성화시 상기 데이터버스의 전압을 상기 특정 레벨까지 풀다운시키는 풀다운 레벨 조정부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이.
  3. 제 2항에 있어서, 상기 풀다운 레벨 조정부는
    상기 풀다운 제어신호가 활성화시 상기 풀다운 레벨 조정부를 활성화시키는 제 1 스위치부; 및
    상기 풀다운 레벨 조정부가 활성화시 상기 풀다운 신호에 따라 상기 데이터버스가 상기 특정 레벨까지 풀다운되는데 소요되는 시간을 조절하는 제 2 스위치부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이.
  4. 제 3항에 있어서, 상기 제 2 스위치부는
    상기 데이터버스와 상기 제 1 스위치부 사이에 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 적어도 하나의 스위치소자들이 병렬 연결되는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이.
  5. 제 3항에 있어서, 상기 제 2 스위치부는
    상기 데이터버스와 상기 제 1 스위치부 사이에 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 제 3 스위치부; 및
    상기 제 3 스위치부와 선택적으로 병렬 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 적어도 하나의 제 4 스위치부들; 및
    상기 제 3 스위치부와 상기 제 4 스위치부들을 선택적으로 병렬 연결시키는 조정 스위치부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이.
  6. 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센신전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 갖는 메모리 장치에 있어서,
    상기 셀 어레이를 구비하는 복수개의 셀 어레이 블럭;
    상기 복수개의 셀 어레이 블럭에 공유되어 상기 셀 어레이 블럭에 대한 리드 데이터 및 라이트 데이터를 전송하는 공통 데이터버스부; 및
    상기 공통 데이터버스부와 연결되어 상기 리드 데이터를 센싱하고 상기 라이트 데이터를 상기 공통 데이터버스부로 출력하는 센스앰프 어레이부를 구비하며,
    상기 센스앰프 어레이부는 상기 리드 데이터 센싱 직전에 상기 공통 데이터버스부의 전압을 특정 레벨까지 풀다운 시키는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  7. 제 6항에 있어서, 상기 센스앰프 어레이부는
    프리차지시 상기 공통 데이터버스부를 풀업시키는 버스 풀업부;
    상기 리드 데이터 센싱 직전에, 풀업된 상기 데이터버스부의 전압을 특정 레벨까지 풀다운 시키는 버스 풀다운부;
    기 설정된 센싱감지 임계전압에 따라 상기 데이터버스부의 센싱전압을 센싱하는 센스 앰프부;
    락신호에 따라 상기 센스 앰프부의 센싱값을 선택적으로 전달하는 락 스위치부;
    상기 락 스위치부를 통해 전달된 데이터를 저장하는 데이터 래치부;
    라이드 동작시, 상기 라이트 데이터를 상기 공통 데이터버스부로부터 인가받아 상기 데이터 래치부로 전달하는 데이터 인 조정부;
    동작 모드에 따라 상기 데이터 래치부에 저장된 데이터를 선택적으로 상기 공통 데이터버스부로 전달하는 데이터 아웃 조정부; 및
    데이터 재저장을 위해 상기 데이터 아웃 조정부의 데이터를 상기 데이터버스부로 전송하는 라이트 스위치부를 구비하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  8. 제 7항에 있어서, 상기 버스 풀다운부는
    버스 풀다운 제어신호가 활성화시 상기 데이터버스의 전압이 상기 특정 레벨보다 큰 경우 풀다운 신호를 활성화시키는 풀다운 조정부; 및
    상기 풀다운 신호가 활성화시 상기 데이터버스의 전압을 상기 특정 레벨까지 풀다운시키는 풀다운 레벨 조정부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  9. 제 8항에 있어서, 상기 풀다운 레벨 조정부는
    상기 풀다운 제어신호가 활성화시 상기 풀다운 레벨 조정부를 활성화시키는 제 1 스위치부; 및
    상기 풀다운 레벨 조정부가 활성화시 상기 풀다운 신호에 따라 상기 데이터버스가 상기 특정 레벨까지 풀다운되는데 소요되는 시간을 조절하는 제 2 스위치부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  10. 제 9항에 있어서, 상기 제 2 스위치부는
    상기 데이터버스와 상기 제 1 스위치부 사이에 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 적어도 하나의 스위치소자들이 병렬 연결되는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 2 스위치부는
    상기 데이터버스와 상기 제 1 스위치부 사이에 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 제 3 스위치부; 및
    상기 제 3 스위치부와 선택적으로 병렬 연결되며, 상기 풀다운 신호에 따라 선택적으로 온/오프되는 적어도 하나의 제 4 스위치부들; 및
    상기 제 3 스위치부와 상기 제 4 스위치부들을 선택적으로 병렬 연결시키는 조정 스위치부를 구비하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치.
  12. 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센신전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 갖는 복수개의 셀 어레이 블럭 및 상기 셀 어레이 블럭들에 공유되는 공통 데이터버스를 갖는 메모리 장치에서의 데이터 센싱방법에 있어서,
    프리차지시 상기 메인 비트라인 및 상기 공통 데이터버스를 풀업시키는 제 1 단계;
    데이터 센싱 직전에 상기 풀업된 공통 데이터버스를 특정 레벨까지 풀다운시키는 제 2 단계; 및
    상기 메인 비트라인에 유도된 센싱전압에 의해 변화된 상기 공통 데이터버스의 센싱전압을 기 설정된 센싱감지 임계전압을 이용하여 센싱하는 제 3 단계를 포함하는 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법.
  13. 제 12항에 있어서, 상기 특정 레벨은
    상기 센싱감지 임계전압인 것을 특징으로 하는 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법.
KR1020030087529A 2003-12-04 2003-12-04 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치, 그리고 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법 KR100583117B1 (ko)

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