KR100527539B1

KR100527539B1 - 고속 센싱을 위한 불휘발성 강유전체 메모리 장치

Info

Publication number: KR100527539B1
Application number: KR10-2003-0097450A
Authority: KR
Inventors: 강희복; 정동윤; 임재형
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-11-09
Also published as: KR20050066198A; US7382641B2; US20050141258A1

Abstract

본 발명은 고속으로 셀 데이터를 센싱하기 위한 불휘발성 강유전체 메모리 장치에 관한 것이다.

본 발명의 불휘발성 강유전체 메모리 장치는 메인 비트라인과 서브 비트라인을 구비하며, 메인 비트라인 쌍에 대응되며 불휘발성 강유전체 캐패시터를 갖는 두 개의 단위 셀에 차동 데이터를 저장하는 복수개의 셀 어레이 블럭; 상기 셀 어레이 블럭과 일대일 대응되며, 센싱 동작시 상기 메인 비트라인 쌍에 유도된 차동 데이터를 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들; 상기 센스앰프부와 일대일 대응되며, 상기 센스앰프부에서 출력되는 차동 데이터와 상기 센스앰프부로 전송될 차동 데이터를 전송하는 복수개의 로컬 데이터버스부; 상기 복수개의 로컬 데이터버스부에 공유되어 상기 차동 데이터를 전송하는 글로벌 데이터버스부; 및 상기 로컬 데이터버스와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이들을 구비함으로써, 1T1C 구조로 이루어진 메모리 셀을 2T2C 구조로 운영이 가능하며 메인 비트라인의 센싱전압을 직접 센싱할 수 있어 고속 센싱 및 저 전압에서의 동작특성을 향상시킬 수 있다.

Description

고속 센싱을 위한 불휘발성 강유전체 메모리 장치{FeRAM for high sensing speed}

본 발명은 저 밀도의 메모리 용량에서 고속으로 메모리를 구동시키기 위한 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 1T1C 구조로 이루어진 메모리 셀을 2T2C 구조로 운영하고 메인 비트라인의 센싱전압이 바로 센스앰프로 인가되도록 구성하여 고속 센싱 및 저 전압에서의 동작특성을 향상시키는 불휘발성 강유전체 메모리 장치에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.

상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 출원번호 제 1998-14400호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 동작원리에 관한 자세한 설명은 생략한다.

FeRAM의 칩 동작 전압이 저 전압화되면서, 셀 센싱 전압이 감소하여 1T1C(1-Transistor 1-Capacitor)의 회로 구성에서 빠른 동작 속도 구현에 어려움을 초래하고 있다.

특히 셀 데이터 센싱전압이 작을 경우 센싱전압 마진이 감소하여 고속으로 정확히 데이터를 센싱하기가 곤란하게 된다.

따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 1T1C 구조를 갖는 메모리 장치를 2T2C 구조로 운영하고, 비트라인의 센싱전압이 스위칭소자를 거치지 않고 바로 센스앰프로 인가되어 센싱되도록 메모리 장치의 구조를 개선하여 센싱전압 마진을 향상시켜 고속의 데이터 센싱이 가능하도록 하는데 있다.

위와 같은 목적을 달성하기 위한 본 발명의 고속 센싱을 위한 불휘발성 강유전체 메모리 장치는 메인 비트라인과 서브 비트라인을 구비하며, 메인 비트라인 쌍에 대응되며 불휘발성 강유전체 캐패시터를 갖는 두 개의 단위 셀에 차동 데이터를 저장하는 복수개의 셀 어레이 블럭; 상기 셀 어레이 블럭과 일대일 대응되며, 센싱 동작시 상기 메인 비트라인 쌍에 유도된 차동 데이터를 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들; 상기 센스앰프부와 일대일 대응되며, 상기 센스앰프부에서 출력되는 차동 데이터와 상기 센스앰프부로 전송될 차동 데이터를 전송하는 복수개의 로컬 데이터버스부; 상기 복수개의 로컬 데이터버스부에 공유되어 상기 차동 데이터를 전송하는 글로벌 데이터버스부; 및 상기 로컬 데이터버스와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이들을 구비한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.

본 발명의 강유전체 메모리 장치는 복수개의 셀 어레이 블럭들(100), 복수개의 센스앰프부들(200), 복수개의 로컬 데이터버스들(300), 글로벌 데이터버스(400), 복수개의 데이터버스 스위치들(500), 메인앰프(600) 및 데이터 버퍼(700)를 구비한다.

셀 어레이 블럭(100)은 서로 반대되는 차동 데이터(Differential Data)를 저장하는 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(n)을 구비한다. 즉, 각 서브 셀 어레이 SCA(0) ∼ SCA(n)는 하나의 단위 셀(1T1C)을 이용하여 하나의 데이터를 저장하지 않고, 이웃하는 두 비트라인에 대해 동일한 위치에 있는 두 개의 단위 셀(2T2C)에 서로 반대되는 차동 데이터(Differential Data)를 저장한다. 또한, 본 발명의 셀 어레이 블럭(100)은 하나의 메인 비트라인에 복수개의 서브 비트라인들이 선택적으로 연결되며, 셀 데이터에 의한 서브 비트라인의 전압크기에 따라 메인 비트라인에서 누출되는 전류량이 달라져 메인 비트라인의 센싱전압이 유도되는 멀티 비트라인 구조를 갖는다. 이때, 서브 비트라인은 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에 대응되게 구비되고, 메인 비트라인은 전체 서브 셀 어레이 SCA(0) ∼ SCA(n)에 공유된다. 이러한 셀 어레이 블럭(100)의 구조는 상세하게 후술된다.

센스앰프부(200)는 셀 어레이 블럭(100)의 이웃하는 두개의 메인 비트라인에 유도된 센싱전압을 인가받아 차동 데이터를 센싱한 후 센싱된 차동 데이터(리드 데이터)를 선택적으로 로컬 데이터버스(300)로 출력한다. 그리고, 센스앰프부(200)는 로컬 데이터버스(300)를 통해 인가되는 각 차동 데이터(라이트 데이터)를 셀 어레이 블럭(100)의 대응하는 두 메인 비트라인으로 전송한다. 이러한, 센스앰프부(200)는 셀 어레이 블럭(100)에 일대일 대응되게 셀 어레이 블럭(100)과 로컬 데이터버스(300) 사이에 설치되며, 그 일측 입출력 단자가 메인 비트라인과 직접 연결되어 메인 비트라인의 센싱전압을 직접 센싱한다.

로컬 데이터버스(300)는 센스앰프부(200)에서 센싱된 리드 데이터를 글로벌 데이터버스(400)로 전송하고, 글로벌 데이터버스(400)를 통해 인가되는 라이트 데이터를 센스앰프부(200)로 전송한다. 이러한, 로컬 데이터버스(300)는 셀 어레이 블럭(100)과 일대일 대응되게 센스앰프부(200)의 일측에 설치된다. 그리고, 로컬 데이터버스(300)는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터 수에 대응되는 일정수의 버스선을 구비한다. 각 로컬 데이터버스들(300)은 데이터버스 스위치(500)의 온/오프 동작에 따라 글로벌 데이터버스(400)와 선택적으로 연결되어 글로벌 데이터버스(400)를 공유한다.

글로벌 데이터버스(400)는 로컬 데이터버스들(300)로부터 인가되는 리드 데이터를 메인앰프(600)로 전송하고, 메인앰프(600)로부터 인가되는 라이트 데이터를 로컬 데이터버스(300)로 전송한다.

메인앰프(600)는 글로벌 데이터버스(400)로부터 인가되는 리드 데이터를 증폭하여 데이터 버퍼(700)로 전송하고, 데이터 버퍼(700)를 통해 인가되는 라이트 데이터를 증폭하여 글로벌 데이터버스(400)로 전송한다.

데이터 버퍼(700)는 외부로 출력될 리드 데이터를 버퍼링한 후 I/O 포트(800)로 전송하고, I/O 포트(800)를 통해 외부에서 입력되는 라이트 데이터를 버퍼링한 후 메인앰프(600)로 전송한다.

도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.

도 2의 구성에서는 셀 어레이 블럭들(100)이 글로벌 데이터버스(400)를 중심으로 상·하 대칭되게 배치되며, 각 셀 어레이 블럭(100)에는 도 1에서와 같이 센스앰프부(200)와 로컬 데이터버스(300)가 일대일 대응되게 구비된다.

글로벌 데이터버스(400)는 데이터버스 스위치(500)의 온/오프 동작에 따라 상·하에 있는 로컬 데이터버스들(300)에 공유된다.

이외, 각 구성요소들의 구조 및 기능은 도 1의 그것들과 동일하다.

도 3은 도 1 및 도 2의 서브 셀 어레이들 SCA(0) ∼ SCA(n)의 멀티 비트라인 구조를 나타내는 회로도이다.

메인 비트라인 MBL은 전체 서브 셀 어레이들 SCA(0) ∼ SCA(n)에 공유되고, 서비 비트라인들은 서브 셀 어레이들 SCA(0) ∼ SCA(n) 마다 구비되어 메인 비트라인 MBL을 공유한다.

도 3은 어느 한 메인 비트라인 MBL<0>과 메인 비트라인 MBL<0>을 공유하는 복수개의 서브 비트라인들 중 어느 한 서브 비트라인 SBL<0>의 연결관계를 나타낸다.

복수개의 서브 비트라인 선택신호 SBSW1 중 어느 하나만이 활성화되면 해당 NMOS 트랜지스터 N5가 턴온 된다. 그러므로, 메인 비트라인 MBL<0>의 로드가 한개의 서브 비트라인 수준으로 부담된다. 또한, 서브 비트라인 SBL<0>은 서브 비트라인 풀다운 신호 SBPD가 활성화됨으로써 NMOS 트랜지스터 N3가 턴온 되면 접지전압 레벨로 조정된다.

서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 SBL<0>에 서브 비트라인 풀업 신호 SBPU가 인가되도록 조정하는 신호이다. 예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로서 공급하고 서브 비트라인 선택신호 SBSW2를 활성화시킨다. 서브 비트라인 선택신호 SBSW2의 활성화로 NMOS 트랜지스터 N4가 턴온되면 서브 비트라인 SBL<0>에 높은 전압이 공급된다.

그리고, 서브 비트라인 SBL(0)에는 복수개의 단위 셀들이 연결된다.

NMOS 트랜지스터 N1은 접지전압단과 NMOS 트랜지스터 N2 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N2는 NMOS 트랜지스터 N1과 메인 비트라인 MBL<0> 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0>과 연결된다. NMOS 트랜지스터 N2는 메인 비트라인 풀다운 신호 MBPD가 활성화시 서브 비트라인 SBL<0>의 센싱전압에 따라 메인 비트라인 MBL<0>으로부터 누출되는 전류량을 조절하여 메인 비트라인 MBL<0>의 센싱전압을 유도한다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL<0>의 전압이 높아지게 되고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL<0>의 전압 레벨을 많이 다운시킨다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL<0>의 전압이 낮아지고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL<0>의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에서 센싱전압의 레벨 차이가 발생하게 되며 이를 이용하여 셀 데이터를 센싱한다.

특히, 본 발명의 서브 셀 어레이들 SCA(0) ∼ SCA(n)은 도 4와 같이 이웃하는 두 메인 비트라인들 (MBL<0>, /MBL<0>)이 쌍을 이루어, 두 메인 비트라인들 (MBL<0>, /MBL<0>)에 대해 동일한 위치에 있는 두 개의 셀에 서로 반대되는 차동 데이터(Differential Data)를 저장한다. 즉, 하나의 단위 셀(1T1C)을 이용하여 하나의 데이터를 저장하는 것이 아니라, 두 개의 단위 셀(2T2C)을 이용하여 하나의 데이터를 저장하는 것이다.

도 5는 셀 어레이 블럭(100)에 구비된 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)과 센스앰프부(200)의 연결관계를 나타내는 구성도이다.

각 셀 어레이 블럭(100)에는 차동 데이터를 리드 및 라이트하기 위한 복수개의 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)이 수직방향으로 평행하게 구비된다.

센스앰프부(200)는 각 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)과 직접 연결되는 복수개의 센스앰프들 S/A<0> ∼ S/A<m>을 구비한다.

각 센스앰프 S/A<0> ∼ S/A<m>는 대응되는 각 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)에 유도된 센싱전압을 인가받아 차동 데이터를 센싱한다.

도 6은 센스앰프부(200) 및 데이터 버스(300, 400)의 관계를 보다 상세하게 나타낸 구성도이다.

센스앰프 S/A<0> ∼ S/A<m>의 일측은 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)과 직접 연결되고, 다른 일측은 컬럼선택스위치 C/S를 통해 로컬 데이터버스(300)와 연결된다.

리드 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 대응하는 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)에 유도된 센싱 전압을 인가받아 차동 데이터를 센싱한다. 그리고, 각 센스앰프 S/A<0> ∼ S/A<m>는 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 센싱된 차동 데이터를 로컬 데이터버스(300)로 출력한다. 또한, 센스앰프 S/A<0> ∼ S/A<m>는 센싱된 차동 데이터를 다시 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)로 전송하여 재저장한다.

라이트 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 로컬 데이터버스(300)로부터 인가되는 차동 데이터(라이트 데이터)를 대응하는 메인 비트라인 쌍들 (MBL<0>, /MBL<0>) ∼ (MBL<m>, /MBL<m>)로 전송하여 셀 어레이 블럭(100)에 기록되도록 한다. 이때, 하나의 컬럼선택신호 Yi<0> ∼ Yi<k>를 인가받는 컬럼선택스위치 C/S의 수는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터수에 대응된다.

로컬 데이터버스(300)는 데이터버스 스위치(500)를 통해 글로벌 데이터버스(400)와 선택적으로 연결된다.

도 7은 도 6의 센스앰프 S/A<0> ∼ S/A<m>의 구성을 보다 상세하게 나타낸 회로도이다.

각 센스앰프 S/A<0> ∼ S/A<m>는 메인 비트라인 센싱 로드부(241), 센스앰프 스위치부(242), 데이터 래치부(243), 제 1 라이트 구동부(244), 제 2 라이트 구동부(245), 라이트 선택부(246) 및 리드 선택부(247)를 구비한다.

메인 비트라인 센싱 로드부(241)는 로드신호 LOAD에 따라 메인 비트라인 쌍 (MBL<m>, /MBL<m>)의 센싱 로드를 제어한다.

이러한 메인 비트라인 센싱 로드부(241)는 전원전압 VCC와 메인 비트라인 쌍 (MBL<m>, /MBL<m>) 사이에 각각 연결되고 게이트 단자로 센싱로드신호 LOAD를 인가받는 PMOS 트랜지스터 P1 및 P2를 구비한다.

센스앰프 스위치부(242)는 리드 모드시 센스앰프 스위치신호 SA_SW에 따라 온되어 메인 비트라인 쌍 (MBL<m>, /MBL<m>)에 유도된 센싱전압을 데이터 래치부(243)로 전송한다. 이때, 센스앰프 스위치신호 SA_SW는 센싱제어신호 SEN, SEP가 활성화되기 전에 활성화된다.

이러한 센스앰프 스위치부(242)는 메인 비트라인 /MBL<m>과 노드 SL 사이에 연결되어 센스앰프 스위치신호 SA_SW에 따라 온/오프 되는 전송게이트 T1 및 메인 비트라인 MBL<m>과 노드 SLB 사이에 연결되어 센스앰프 스위치신호 SA_SW에 따라 온/오프 되는 전송게이트 T2를 구비한다.

데이터 래치부(243)는 센싱제어신호 SEN, SEP에 따라 활성화되어 센스앰프 스위치부(242)를 통해 전송된 메인 비트라인 쌍 (MBL<m>, /MBL<m>)의 차동 데이터(리드 데이터)를 센싱 및 래치한다.

이러한 데이터 래치부(243)는 크로스 커플된(Cross-Coupled) 래치회로 구조를 갖는 PMOS 트랜지스터 P4, P5과 NMOS 트랜지스터 N6, N7, 그리고 센싱제어신호 SEP 및 SEN가 활성화시 래치회로를 활성화시키는 PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N8를 구비한다.

제 1 라이트 구동부(244)는 데이터 라이트 또는 재저장시 라이트 제어신호 WDN 및 WDP에 따라 활성화되어 데이터 래치부(245)에 저장된 데이터를 메인 비트라인 /MBL<m>으로 전송한다.

이러한 제 1 라이트 구동부(244)는 전원전압 VCC와 메인 비트라인 /MBL<m> 사이에 직렬 연결되는 PMOS 트랜지스터 P6, P7 및 메인 비트라인 MBL과 접지전압 VSS 사이에 연결되는 NMOS 트랜지스터 N9, N10을 구비한다. 여기에서, PMOS 트랜지스터 P6 및 NMOS 트랜지스터 N10의 게이트 단자에는 각각 라이트 제어신호 WDP 및 WDN이 인가되고, PMOS 트랜지스터 P7 및 NMOS 트랜지스터 N9의 게이트 단자는 노드 SL에 공통 연결된다.

제 2 라이트 구동부(245)는 데이터 라이트 또는 재저장시 라이트 제어신호 WDN 및 WDP에 따라 활성화되어 데이터 래치부(245)에 저장된 데이터를 메인 비트라인 MBL<m>으로 전송한다.

이러한 제 2 라이트 구동부(245)는 전원전압 VCC와 메인 비트라인 MBL<m> 사이에 직렬 연결되는 PMOS 트랜지스터 P8, P9 및 메인 비트라인 MBL과 접지전압 VSS 사이에 연결되는 NMOS 트랜지스터 N11, N12를 구비한다. 여기에서, PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N12의 게이트 단자에는 각각 라이트 제어신호 WDP 및 WDN이 인가되고, PMOS 트랜지스터 P9 및 NMOS 트랜지스터 N11의 게이트 단자는 노드 SLB와 공통 연결된다.

라이트 선택부(246)는 쓰기 컬럼선택신호 W_Yi<k>에 따라 로컬 데이터버스(300)로부터 인가된 라이트 데이터를 데이터 래치부(243)로 전송한다.

이러한 라이트 선택부(246)는 노드 SL과 입출력단자 IO 사이에 연결되고 게이트 단자가 쓰기컬럼선택신호 W_Yi<k>를 인가받는 NMOS 트랜지스터 N13 및 노드 SLB와 입출력단자 IOB 사이에 연결되고 게이트 단자가 쓰기컬럼선택신호 W_Yi<k>를 인가받는 NMOS 트랜지스터 N14를 구비한다.

리드 선택부(247)는 읽기 컬럼선택신호 R_Yi<k>에 따라 데이터 래치부(243)에 저장된 데이터를 로컬 데이터버스(300)로 전송한다.

이러한 리드 선택부(247)는 입출력노드 IO와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N15, N15 및 입출력노드 IOB와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N17, N18를 구비한다. 여기에서, NMOS 트랜지스터 N15, N17의 게이트 단자는 읽기컬럼선택신호 R_Yi<k>를 인가받으며, NMOS 트랜지스터 N16 및 N18의 게이트 단자는 각각 노드 SLB 및 노드 SL과 연결된다.

도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.

먼저, t0 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다.

t0, t1 구간에서 워드라인 WL 및 플레이트 라인 PL이 활성화되기 이전에 서브 비트라인 풀다운신호 SBPD가 활성화되어 서브 비트라인이 풀다운된다.

t2 구간에서 워드라인 WL이 인에이블 되고 서브 비트라인 풀다운 신호 SBPD가 로우로 디스에이블되도록 하여 셀의 저장 노드가 접지레벨로 초기화 되도록 한다. 이때, 워드라인 WL을 플레이트 라인 PL보다 일정시간 먼저 활성화시키는 것은 초기 동작시 셀 저장 노드의 상태를 안정시켜 센싱 마진을 향상시키기 위함이다.

t3, t4 구간은 센싱구간이다. t3 구간에서 플레이트 라인 PL이 활성화되면 셀 데이터가 서브 비트라인 SBL에 인가된다. 이에 따라, 서브 비트라인의 센싱전압이 셀 데이터에 따라 서로 다른 레벨로 상승한다. 메인 비트라인 풀다운 신호 MBPD가 활성화된 상태에서 서브 비트라인 SBL의 전압 상승으로 NMOS 트랜지스터 N2가 온되어 하이레벨로 프리차지된 메인 비트라인 MBL의 센싱전압이 하강하게 된다.

이때, 센스앰프 스위치신호 SA_SW가 활성화되어 메인 비트라인 쌍(MBL<m>, /MBL<m>)의 차동 데이터가 센스앰프 스위치부(242)를 통해 데이터 래치부(243)로 인가된다.

t5 구간 진입시 센싱제어신호 SEN가 활성화되면, 데이터 래치부(243)가 활성화되어 센스앰프 스위치부(242)를 통해 인가된 차동 데이터를 센싱하여 래치한다.

이어서, 플레이트 라인 PL의 전압 레벨이 로오로 비활성화되고 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 활성화된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되어 서브 비트라인 SBL의 전압레벨이 접지레벨로 되어 메인 비트라인 MBL이 하이로 활성화된다.

다음에, t6 구간에서 워드라인 WL의 전압 레벨이 펌핑레벨로 증가하면, 선택된 워드라인 WL과 플레이트 라인 PL의 모든 단위 셀에 히든 데이터 "1"이 기록된다. 그리고, 서브 비트라인 풀업신호 SBPU가 하이로 활성화되고 서브 비트라인 선택신호 SBSW2의 레벨이 상승하여, 서브 비트라인 SBL의 전압 레벨은 펌핑전압 VPP 레벨로 상승하게 된다. 또한, 쓰기 컬럼선택신호 W_Yi<k>가 활성화되어 로컬 데이터버스(300)를 통해 인가되는 데이터가 데이터 래치부(243)에 래치된다.

t7 구간에서 라이트 인에이블 신호 /WE 및 라이트 제어신호 WDN, WDP가 활성화되면, 데이터 래치부(243)에 저장된 차동 데이터는 메인 비트라인 쌍 (MBL<m>, /MBL<m>)으로 전달된다. 그리고, 메인 비트라인 쌍 (MBL<m>, /MBL<m>)의 차동 데이터는 서브 비트라인 선택신호 SBSW1의 활성화로 인해 서브 비트라인 쌍 (SBL<0>, /SBL<0>)로 전달된다. 따라서, 새로운 데이터를 라이트하기 위해 서브 비트라인 선택신호 SBSW1이 활성화되어 있는 동안에 로컬 데이터버스(300)를 통해 인가되는 차동 데이터를 메인 비트라인 쌍 (MBL<m>, /MBL<m>) 및 서브 비트라인 쌍 (SBL<0>, /SBL<0>)에 각각 인가함으로써 데이터가 "0" 레벨인 경우 메모리 셀에 "0" 레벨의 데이터가 저장된다.

도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.

리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 레벨을 유지한다.

t6 구간에서, 리드 컬럼선택신호 R_Yi<k>가 활성화되어 데이터 래치부(243)에 저장된 차동 데이터가 로컬 데이터버스(300)로 전송된다.

센싱이 완료된 후, t7 구간에서 라이트 제어신호 WDN을 활성화시켜 데이터 래치부(243)에 저장된 데이터를 메인 비트라인 쌍 (MBL<m>, /MBL<m>)으로 전송한다. 이때, 라이트 컬럼선택신호 W_Yi<k>는 로우 레벨 상태로 유지시켜, 로컬 데이터버스(300)를 통해 입력되는 데이터를 차단시킴으로써 데이터 래치부(243)에 저장된 리드 데이터가 다시 셀에 저장되도록 하는 재저장(restore)이 이루어진다.

또한, t6 ∼ t8 구간에서 리드 컬럼선택신호 R_Yi<k>을 활성화시켜 데이터 래치부(243)에 저장된 차동 데이터가 로컬 데이터버스(300)로 전송되도록 한다.

재저장이 완료된 후에는, 워드라인 WL을 플레이트라인 PL 보다 일정시간 먼저 비활성화시킨다.

상술한 바와 같이, 본 발명의 고속 센싱을 위한 불휘발성 강유전체 메모리 장치는 1T1C 구조로 이루어진 메모리 셀을 2T2C 구조로 운영하여 두 개의 단위 셀에 차동 데이터를 저장 및 센싱하고, 메인 비트라인의 센싱전압이 바로 센스앰프로 인가되도록 구성되어 고속 센싱 및 저 전압에서의 동작특성을 향상시킨다.

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.

도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.

도 3은 도 1 및 도 2의 서브 셀 어레이들의 멀티 비트라인 구조를 나타내는 회로도.

도 4는 차동 데이터를 저장하기 위한 메인 비트라인 쌍에 대응되는 서브 셀 어레이의 구성을 나타내는 도면.

도 5는 셀 어레이 블럭(100)에 구비된 메인 비트라인 쌍들과 센스앰프부의 연결관계를 나타내는 구성도.

도 6은 센스앰프부 및 데이터 버스의 관계를 보다 상세하게 나타낸 구성도.

도 7은 도 6의 센스앰프의 구성을 보다 상세하게 나타낸 회로도.

도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.

도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도.

Claims

메인 비트라인과 서브 비트라인을 구비하며, 메인 비트라인 쌍에 대응되는 두 개의 단위 셀에 차동 데이터를 저장하는 복수개의 셀 어레이 블럭;

상기 셀 어레이 블럭과 일대일 대응되며, 센싱 동작시 상기 메인 비트라인 쌍에 유도된 차동 데이터를 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들;

상기 센스앰프부와 일대일 대응되며, 상기 센스앰프부에서 출력되는 차동 데이터와 상기 센스앰프부로 전송될 차동 데이터를 전송하는 복수개의 로컬 데이터버스부;

상기 복수개의 로컬 데이터버스부에 공유되어 상기 차동 데이터를 전송하는 글로벌 데이터버스부; 및

상기 로컬 데이터버스와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이들을 구비하는 고속 센싱을 위한 불휘발성 강유전체 메모리 장치.
제 1항에 있어서, 상기 센스앰프부는

상기 메인 비트라인 쌍과 일대일 대응되며, 상기 메인 비트라인 쌍의 차동 데이터를 센싱한 후 컬럼선택신호에 따라 센싱된 상기 차동 데이터를 상기 로컬 데이터버스부로 전송하는 복수개의 센스앰프를 구비하는 것을 특징으로 하는 고속 센싱을 위한 불휘발성 강유전체 메모리 장치.
제 1항 또는 제 2항에 있어서, 상기 메인 비트라인 쌍은

서로 인접한 두 개의 메인 비트라인인 것을 특징으로 하는 고속 센싱을 위한 불휘발성 강유전체 메모리 장치.
제 2항에 있어서, 상기 센스앰프는

로드신호에 따라 상기 메인 비트라인 쌍의 센싱 로드를 제어하는 메인 비트라인 센싱 로드부;

리드 모드시, 센스앰프 스위치신호에 따라 온되어 상기 메인 비트라인 쌍에 유도된 센싱전압을 전송하는 센스앰프 스위치부;

센싱제어신호에 따라 활성화되어 상기 센스앰프 스위치부를 통해 전송된 상기 메인 비트라인 쌍의 센싱전압을 센싱하여 상기 차동 데이터를 래치하는 데이터 래치부;

데이터 라이트 또는 재저장시, 라이트 제어신호에 따라 활성화되어 상기 데이터 래치부에 래치된 상기 차동 데이터를 상기 메인 비트라인 쌍으로 전송하는 라이트 구동부;

쓰기 컬럼선택신호에 따라 상기 로컬 데이터버스로부터 인가되는 차동 데이터를 상기 데이터 래치부로 전송하는 라이트 선택부; 및

읽기 컬럼선택신호에 따라 상기 데이터 래치부에 래치된 상기 차동 데이터를 상기 로컬 데이터버스로 전송하는 리드 선택부를 구비하는 것을 특징으로 하는 고속 센싱을 위한 불휘발성 강유전체 메모리 장치.
제 4항에 있어서, 상기 라이트 구동부는

상기 라이트 제어신호에 따라 활성화되어 상기 데이터 래치부에 래치된 상기 차동 데이터 중 제 1 데이터를 상기 메인 비트라인 쌍 중 제 1 메인 비트라인으로 전송하는 제 1 라이트 구동부; 및

상기 라이트 제어신호에 따라 활성화되어 상기 데이터 래치부에 래치된 상기 차동 데이터 중 제 2 데이터를 상기 메인 비트라인 쌍 중 제 2 메인 비트라인으로 전송하는 제 2 라이트 구동부를 구비하는 것을 특징으로 하는 고속 센싱을 위한 불휘발성 강유전체 메모리 장치.