KR19990021972A - 강유전체 메모리 장치 - Google Patents

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모리 가즈히로
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Abstract

레퍼런스 메모리셀 방식에 의한 기준전위의 편차를 더 한층 적게 하는 강유전체 메모리 장치를 제공하는 것을 목적으로 한다. 상기 목적을 달성하기 위하여 강유전체 메모리 장치는 예를 들면, 도 1에 도시된 바와 같이 하이레벨의 데이터를 기억한 2개의 레퍼런스 메모리셀용 강유전체 커패시터 CD00, CD20과 로우레벨의 데이터를 기억한 2개의 레퍼런스 메모리셀용 강유전체 커패시터 CD10과 CD30으로부터 판독된 각 전위를 평균화하여 기준전위를 생성하는 방식의 레퍼런스 전위 발생회로를 갖는다.

Description

강유전체 메모리 장치
최근, 메모리셀의 커패시터에 강유전체 재료를 이용함으로써 기억 데이터의 비휘발성을 실현한 강유전체 메모리 장치가 고안되어 있다. 강유전체 커패시터는 히스테리시스 특성을 갖고, 전계가 영일 때에도 이력에 따른 다른 극성의 잔류분극이 남는다. 기억 데이터를 강유전체 커패시터의 잔류분극으로 나타냄으로써 비휘발성 메모리 장치를 실현하는 것이다.
미국특허 4,873,664호 명세서에는, 두개의 타입의 강유전체 메모리 장치가 개시되어 있다.
제 1 타입은 메모리셀을 1비트당 l 개의 트랜지스터 및 1 개의 커패시터(lTlC)에 의해 구성되는 것으로, 예를 들면 256개의 본체 메모리셀용 강유전체 커패시터(노멀셀)마다 1개의 레퍼런스 메모리셀용 강유전체 커패시터가 설정된다.
제 2 타입은 레퍼런스 메모리셀용 강유전체 커패시터를 설정하지 않고, 메모리셀이 l 비트당 2개의 트랜지스터 및 2개의 커패시터(2T2C)로 구성되는 것이며, 1 쌍의 상보데이터가 l 쌍의 본체 메모리셀용 강유전체 커패시터에 기억된다.
메모리의 대용량화에 대해서는 1TlC 형이 유리하고, 이 때, 저전압 동작이나 긴수명 동작 등을 위하여 본체 메모리셀용 강유전체 커패시터에 대하여 레퍼런스 셀용 강유전체 커패시터의 설계가 중요하게 된다.
또한, 커패시터를 구성하는 강유전체 재료로서는, KNO3, PbLa2O3-ZrO2-TiO2및 PbTiO3-PbZrO3등이 알려져 있다. PCT 국제공개 제 WO93/12542공보에 의하면, 강유전체 메모리 장치에 적합한 PbTiO3-PbZrO3에 비교해서 매우 피로가 작은 강유전체 재료도 알려져 있다.
이하, 종래의 1TlC 타입의 강유전체 메모리 장치에 대하여 그 구성에 대하여 간단히 설명하기로 한다.
도 7은 메모리셀 구성도, 도 8은 센스 증폭기 회로도, 도 9는 동작 타이밍 도이다.
도 7에 있어서, C00∼C37은 본체 메모리셀용 강유전체 커패시터, CD00∼CD31은 레퍼런스 메모리셀용 강유전체 커패시터이다. CPD는 셀 플레이트 드라이브, REW0∼REW1은 레퍼런스 메모리셀 재기입 신호선이다. SA0∼SA3은 센스 증폭기, CP는 셀 플레이트 신호선이다. WL0∼WL7은 워드선, RWL0∼RWLl은 레퍼런스 워드선이고, BLO∼BL3,/BL0∼/BL3은 비트선이다. 또, 도 8, 도 9에서 BP는 비트선 프리차지신호, /SAP, SAN은 센스 증폭기 제어신호이다. 또, VSS는 접지전압, VDD는 전원전압이다.
메모리셀 구성으로서는, 도 7에 도시하는 바와 같이, 예컨대, 센스 증폭기 (SA0)에 비트선(BL0과 /BL0)이 접속되어 있다. 그리고, 비트선(BL0)에는 워드선 (WLO)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr1)를 통해, 본체 메모리셀용 강유전체 커패시터(C00)가 접속되어 있다. 또, 비트선(/BL0)에는 레퍼런스 워드선(RWL0)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr2)를 통해, 레퍼런스 메모리셀용 강유전체 커패시터(CD00)가 접속되어 있다. 또, 강유전체 커패시터(C00, CD00)는 셀 플레이트 드라이버(CPD)에서 구동되는 셀 플레이트 신호선(CP)에 접속되어 있다.
또한, 비트선(/BL0과 /BL1)은 레퍼런스 워드선(RWL0)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr3)를 통하여 접속되어 있다. 또한, 비트선(BL0)과 레퍼런스메모리셀용 강유전체 커패시터(CD00)는 레퍼런스 메모리셀 재기입 신호선(REW0)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr5)를 통하여 접속되어 있다.
또한, 도 8에 도시하는 바와 같이, 센스 증폭기(SA0)는 센스 증폭기 제어신호/SAP, SAN에 의해 제어되고, 비트선 프리차지신호(BP)에 의하여 비트선(BL0과 /BL0)의 프리차지가 제어되는 회로구성이다.
상기 종래의 lT1C 구성의 강유전체 메모리 장치는, 본체 메모리셀용 강유전체 커패시터와 거의 같은 크기의 강유전체 커패시터를 2개 이용하여 각각으로부터 “H”(high)의 데이터를 한 개와,“L”(low)의 데이터를 한 개 판독하여, 이들 2개의 데이터를 평균화시키는 방법이다(일본국 특개평 7-262768 공개공보 참조).
상기 종래의 lTlC 구성의 강유전체 메모리 장치의 동작에 대하여 워드선(WLO)이 선택되어 있는 경우를 중심으로 도 9를 참조하면서 설명하기로 한다.
우선, 비트선 프리차지신호(BP)가 H일 때, 비트선(BL0과 /BL0)은 논리전압“L”로 프리차지되어 있다. 비트선(BL1과 /BL1)에 대해서도, 마찬가지로 논리전압“L”로 프리차지되어 있다.
다음에, 비트선 프리차지신호(BP)를 논리전압L”로 하면, 비트선(BL0과 /BL0) 및 비트선(BL1과 /BL1)은 플로팅 상태로 된다.
또한, 다음에, 워드선(WL0)과 레퍼런스 워드선(RWL0)을 논리전압“H”로 하고, 다음에 셀 플레이트 신호선(CP)을 논리전압“H”로 한다. 여기서는, 워드선 (WL0)의 논리전압“H”의 전위 레벨은 전원전압(VDD) 이상으로 승압된 전압이다. 레퍼런스 워드선(RWL0)이 논리전압“H로 됨으로써 N 채널형 MOS 트랜지스터(Tr2∼Tr4)는 온 상태가 된다. 또, 본 명세서에서는 상술한 바와 같이, 예들 들면, 워드선(WL0)을 논리전압“H”로 한다는 표현을 한 경우, 워드선(WL0)의 전위를 논리전압“H”로 하는 것을 뜻하고 있는 것이다.
이 때, 강유전체 커패시터(C00, CD00, C10, CDl0)의 각각의 양 전극에 전계가 걸려 강유전체 커패시터와 비트선 용량의 용량비에 의해, 각각의 전위가 결정된다. 그리고, 이들 각 전위가, 각각 비트선(BL0,/BL0, BLl,/BL1)으로부터 판독된다.
이 때, 레퍼런스 메모리셀용 강유전체 커패시터(D00 및 CDl0)로부터 판독된 데이터는 N 채널형 MOS 트랜지스터(Tr2∼Tr4)가 온 상태로 됨으로써, 비트선(/BL0과 /BL1)이 전기적으로 접속되어 있기 때문에, 쌍방의 데이터가 평균화된 데이터(전위)가 된다. 여기서는, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD01)에 “H(high)의 데이터가 또, 레퍼런스 메모리셀용 강유전체 커패시터(CDl0, CDl1)에 “L(low)의 데이터가 기록된다.
다음에, 레퍼런스 워드선(RWL0)을 논리전압 “L”로 하고, N 채널형 MOS 트랜지스터(Tr2∼Tr4)를 오프 상태로 함으로써 비트선(/BL0)과 비트선(/BL1)을 전기적으로 절단한다.
다음으로, 센스 증폭기 제어신호(/SAP)를 논리전압“L”, SAN을 논리전압“H”로 하여 센스 증폭기를 작동시킨다.
이에 따라서, 비트선에 판독된 전위는 전원전압(VDD)과 접지전압(VSS)으로 증폭된다.
다음에, 레퍼런스 메모리셀 재기입 신호선(REW0)을 논리전압을“H”로 하고, 레퍼런스 메모리셀용 강유전체 커패시터(CD00 및 CDl0)에 대하여, 다음의 판독 동작을 위하여 “H”와 “L”의 전위를 기입하도록 한다.
다음에, 재기입 동작으로서 셀 플레이트 신호선(CP)을 논리전압 “L”로 한다. 그 다음은, 비트선 프리차지신호(BP)를 논리전압“H”로 하고, 비트선(BL0과 /BL0)은 논리전압“L”로 프리차지되어 워드선(WL0)과 레퍼런스 워드선(RWL0)을 논리전압“L”로서 초기 상태로 한다.
이와 같이, 상기 종래의 1TlC 타입의 강유전체 메모리 장치에서는 워드선(WLO)이 선택된 경우, 비트선(BL0)과 비트선(BL1)의 전위를 판독할 때 이용하는 레퍼런스 전위는 레퍼런스 메모리셀용 강유전체 커패시터(CD00과 CDl0)의 평균값이다. 그 평균값은 비트선(/BL0과 /BL1)으로부터 판독된다. 또, 비트선(BL2와 BL3)의 전위를 판독할 때에 이용하는 레퍼런스 전위는, 레퍼런스 메모리셀용 강유전체 커패시터(CD20과 CD30)의 평균값이다. 그 평균값은 비트선(/BL0과 /BL1)으로부터 판독된다.
또, 워드선(WL1)이 선택된 경우는 비트선 쌍의 역할이 상기의 경우와 반대로 되고, 레퍼런스 메모리셀용 강유전체 커패시터도 다르다.
즉, 비트선(/BL0과 /BL1)의 전위를 판독할 때 이용하는 레퍼런스 전위는 레퍼런스 메모리셀용 강유전체 커패시터(CD01과 CDl1)의 평균값이다. 그 평균값은 비트선(BL0과 BL1)으로부터 판독된다. 또, 비트선(/BL2와 /BL3)의 전위를 판독할 때 이용하는 레퍼런스 전위는 레퍼런스 메모리셀용 강유전체 커패시터(CD21과 CD31)의 평균값이다. 그 평균값은 비트선(BL0과 BL1)으로부터 판독된다.
따라서, 도 7에 도시하는 구성에서 8개의 워드선(WL0∼WL7)에 대하여 레퍼런스 전위는 4종류가 된다.
그러나, 종래의 lTlC 타입의 강유전체 메모리 장치의 레퍼런스 메모리셀 방식에서는 다음과 같은 과제가 있었다.
즉, 종래의 경우“H”와 “L”의 데이터가 기입된 각각 l 개씩의 레퍼런스용의 강유전체 커패시터(예를 들면, 레퍼런스 메모리셀용 강유전체 커패시터(CD00과 CDl0)를 전기적으로 접속하고 쌍방의 전위를 평균화하여, 이것을 데이터 판독을 위한 레퍼런스 전위로 하였다. 그 때문에, 이들 레퍼런스 메모리셀용의 강유전체 커패시터의 편차에 의해 각 레퍼런스 전위에 편차가 생기게 된다. 따라서, 원래는 같은 값으로 되어야 하는 이상적인 레퍼런스 전위가 얻어지지 않는 경우가 있고, 강유전체 메모리 장치로서의 수율을 저하시키는 원인이 되는 문제점이 있었다.
또한, 특히 이들 레퍼런스 메모리셀용 강유전체 커패시터의 편차는 레이아웃의 배치위치에도 크게 좌우되어, 레퍼런스 메모리셀용 강유전체 커패시터와 본체 메모리셀용 강유전체 커패시터와의 배치위치가 서로 먼 경우에는, 이상적인 레퍼런스 전위를 얻지 못하는 경우가 있다는 문제점이 있었다.
또한, 종래의 1TlC 타입의 강유전체 메모리 장치의 레퍼런스 메모리셀 방식에 있어서는, 제어용 신호나 제어용 스위치 소자인 N 채널형 MOS 트랜지스터 및 레퍼런스 메모리셀용 강유전체 커패시터가 1개의 비트선마다 필요하고 레이아웃적으로 큰 면적을 차지한다는 문제점이 있었다.
본 발명은 강유전체 메모리 장치에 관한 것이다.
도 1은 본 발명의 제 l 실시예의 메모리 구성도이다.
도 2는 본 발명의 제 2 실시예의 메모리셀 구성도이다.
도 3은 본 발명의 제 3 실시예의 메모리셀 구성도이다.
도 4는 본 발명의 제 3 실시예에 있어서의 다른 실시예의 메모리셀 구성도이다.
도 5는 본 발명의 제 4 실시예의 메모리셀 구성도이다.
도 6은 본 발명의 제 4 실시예에 있어서의 다른 실시예의 메모리셀 구성도이다.
도 7은 종래예의 메모리셀 구성도이다
도 8은 종래예의 센스 증폭기 회로도이다.
도 9는 종래 예의 동작 타이밍도이다.
(부호의 설명)
COO∼C37 : 본체 메모리셀용 강유전체 커패시터
CD00∼CD31 : 레퍼런스 메모리셀용 강유전체 커패시터
CPD : 셀 플레이트 드라이버 SA0∼SA3 : 센스 증폭기
CP : 셀 플레이트 신호선 WL0∼WL7 : 워드선
RWL0∼RWLl : 레퍼런스 워드선
REW0∼REW1 : 레퍼런스 메모리셀 재기입 신호선
EQ0∼EQ1 : 레퍼런스 전위 신호선 BL0∼BL3,/BL0∼/BL3 : 비트선
BP : 비트선 프리차지신호 /SAP, SAN 센스 증폭기 제어신호
VSS : 접지전압 VDD : 전원전압
본 발명은, 상기 종래의 문제점을 고려하여 이루어진 것으로, 기준전위의 편차를 종래에 비교하여 더 한층 적게 할 수 있는 강유전체 메모리 장치를 제공하는 것을 목적으로 한다.
청구항 l 기재의 본 발명은, 본체 메모리셀용 강유전체 커패시터에 대하여 비휘발성 데이터를 기억하는 강유전체 메모리 장치에 있어서, 실질적으로 하이레벨의 데이터를 기억하는 복수개의 제 1 강유전체 메모리셀과, 실질적으로 로우레벨의 데이터를 기억하는 복수개의 제 2 강유전체 메모리셀과, 상기 제 1 및 제 2 강유전체 메모리셀의 각각으로부터 판독된 전위를 평균화하는 이퀄라이저 회로수단과, 상기 평균화된 전위를 기준전위로서 이용하여 상기 본체 메모리셀용 강유전체 커패시터에 기억된 데이터의 판독을 행하는 판독수단을 구비하는 강유전체 메모리 장치이다.
청구항 7 기재의 본 발명은, 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과, 상기 본체 메모리셀용 강유전체 커패시터로부터 데이터의 판독에 이용하는 비트선이 매트릭스 형상으로 배열된, 1개의 상기 본체 메모리셀용 강유전체 커패시터에 대하여 1비트의 비휘발성 데이터를 기억하는 강유전체 메모리 장치에 있어서, 다른 상기 워드선에 대하여 공용하는 레퍼런스용 강유전체 메모리셀과, 상기 레퍼런스용 강유전체 메모리셀로부터 판독된 전위에 따라서 얻어진 기준전위를 이용하여, 상기 본체 메모리셀용 강유전체 커패시터의 상기 데이터의 판독을 하는 판독수단을 구비한 강유전체 메모리 장치이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예의 강유전체 메모리 장치에 있어서의 메모리셀 구성도이고, 도 1을 이용하여 본 실시예의 구성을 설명하기로 한다.
또, 센스 증폭기 회로나 동작 타이밍도에 대해서는 종래예의 도 8 및 도 9와 같다.
도 1에 도시하는 바와 같이, C00∼C37은 본체 메모리셀용 강유전체 커패시터, CD00∼CD31은 레퍼런스 메모리셀용 강유전체 커패시터이다. CPD는 셀 플레이트 드라이버, REW0∼REWl은 레퍼런스 메모리셀 재기입 신호선이다. 또, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD20)에는 “H”의 데이터가, 또 레퍼런스 메모리셀용 강유전체 커패시터(CDl0, CD30)에는 “L”의 데이터가 기록된다. 또, 레퍼런스 메모리셀용 강유전체 커패시터(CD01,CD21)에는“H”의 데이터가, 또 레퍼런스 메모리셀용 강유전체 커패시터(CDl1,CD31)에는 “L”의 데이터가 기록된다.
또, EQ0∼EQ1은 레퍼런스 전위 신호선, SA0∼SA3은 센스 증폭기, Cp는 셀 플레이트 신호선이다. 또, WL0∼WL7은 워드선, RWL0∼RWL1은 레퍼런스 워드선이고, BL0∼BL3, /BL0∼/BL3은 비트선이다. 또, BP는 비트선 프리차지신호, /SAP,SAN은 센스 증폭기 제어신호이다. 또, VSS는 접지전압, VDD는 전원전압이다. 또, 레퍼런스 전위 신호선(EQ0∼EQ1)은 각각 레퍼런스 워드선(RWLO∼RWL1)이 선택된 때에 레퍼런스 전위가 발생되는 신호선이다.
또, 도 1에 도시하는 바와 같이 본체 메모리셀용 강유전체 커패시터를 선택하는 상기 각 워드선과, 전위의 판독에 이용되는 상기 각 비트선이 매트릭스 형상으로 배열된다. 또, 본체 메모리셀용 강유전체 커패시터 등에 의해 후술하는 메모리셀 어레이가 구성된다.
메모리셀 어레이 구성은 도 1에 도시하는 바와 같이, 센스 증폭기(SA0∼SA3)에 비트선(BL0∼BL3과 /BL0∼/BL3)이 접속되어 있다. 그리고, 비트선(BL0∼BL3)에는 워드선(WL0)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 본체 메모리셀용 강유전체 커패시터(C00, C10, C20, C30)가 접속된다. 또, 비트선(/BL0, /BL1, /BL2, /BL3)에는 레퍼런스 워드선(RWL0)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr2, Tr4, Tr7, Tr9)를 통하여 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CDl0, CD20, CD30)가 각각 접속되어 있다.
또, 이퀄라이저 회로는 N 채널형 MOS 트랜지스터(Tr0, Tr3, Tr6, Tr8) 등으로서 구성된 회로이다. 즉, 이퀄라이저 회로는 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CDl0, CD20, CD30)의 각각에 기억된 상기 각종 데이터가 비트선(/BL0, /BLl, /BL2, /BL3)으로부터 각종 전위로서 판독될 때, 그들 전위를 평균화하는 회로이다. 이퀄라이저 회로에 의해 평균화된 전위는 본체 메모리셀용 강유전체 커패시터로부터 판독된 데이터를 센스 증폭기로써 증폭하기 위하여 이용되는 기준전위이다.
또, 강유전체 커패시터(C00∼C37, CD00∼CD31)는 셀 플레이트 드라이버(CPD)에서 구동되는 셀 플레이트 신호선(CP)에 접속된다.
또, 비트선(BL0)과 레퍼런스 메모리셀용 강유전체 커패시터(CD00)란, 레퍼런스 메모리셀 재기입 신호선(REW0)을 게이트로 하는 N 채널형 MOS 트랜지스터(Tr5)를 통하여 접속된다. 다른 비트선(/BL0, BL2,/BL2)에 대해서도 비트선(BL0)과 같이 각 N 채널형 MOS 트랜지스터를 통하여, 각각 레퍼런스 메모리셀용 강유전체 커패시터(CDl0, CD20, CD30)에 접속된다.
또, 센스 증폭기(SA0)는 센스 증폭기 제어신호 (/SAP, SAN)로서 제어되어, 비트선 프리차지신호(BP)에 의해서 비트선(BL0∼BL3과 /BL0∼/BL3)의 프리차지가 제어되는 회로구성이다. 또, 본 발명의 판독 수단은 센스 증폭기(SA0) 등이 대응한다.
상기 제 1 실시예에서는 본체 메모리셀용 강유전체 커패시터와 거의 같은 크기의 강유전체 커패시터를 4개 이용하여 그 중의 2개로부터 “H” 데이터를, 또한, 나머지의 2개로부터 “L” 데이터를 각각 판독하여, 이들 데이터를 평균화하는 방법이다.
이하에, 본 실시예의 동작을 설명하기로 한다.
본 실시예의 동작의 타이밍에 있어서는 도 9에 도시한 종래예와 마찬가지다.
여기서, 종래예와의 주된 상위점을 설명하기로 한다. 즉, 종래의 경우에는 상술한 바와 같이 1개의 “H” 데이터와 1개의 “L” 데이터를 이용하여, 그것들을 평균화함으로써 기준전위를 얻게 된다. 이에 대하여, 본 실시예에서는 복수개의 “H” 데이터, 복수개의 “L” 데이터를 이용하여, 이들을 평균화함으로써 기준전위를 얻는 점이 종래의 경우와 다르다.
이와 같이, 본 실시예의 강유전체 메모리 장치에서는 워드선(WLO)이 선택된 경우, 비트선(BL0, BL1, BL2, BL3)의 전위를 판독할 때에 이용되는 레퍼런스 전위는, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD10, CD20, CD30)의 평균값이다. 그 평균값은 비트선(/BLO, /BL1, /BL2, /BL3)으로부터 각각 판독된다.
또, 워드선(WL1)이 선택된 경우는, 비트선 쌍의 역할이 상기의 경우와 반대로 되고, 레퍼런스 메모리셀용 강유전체 커패시터도 다르게 된다.
즉, 비트선(/BL0, /BL1, /BL2, /BL3)의 전위를 판독할 때 이용하는 레퍼런스 전위는, 레퍼런스 메모리셀용 강유전체 커패시터(CD01, CDl1, CD21, CD31)의 평균값이다. 그 평균값은 비트선(BL0, BL1, BL2 BL3)으로부터 각각 판독된다.
따라서, 도 1에 도시한 구성에서는 8개의 워드선(WL0∼WL7)에 대하여, 레퍼런스 전위는 두 종류가 된다. 또, 본 발명의 제 1 강유전체 메모리셀은 예를 들면, 레퍼런스 메모리셀용 강유전체 커패시터(CD00,CD20)에 대응되고, 제 2 강유전체 메모리셀은 레퍼런스 메모리셀용 강유전체 커패시터(CD10,CD30)에 대응된다.
제 1 실시예의 특징은, 복수의 “H”데이터와 복수의 “L”데이터를 평균화하기 때문에 레퍼런스 메모리셀용 강유전체 커패시터에 편차가 있는 경우에도 그 영향이 적어 이상에 가까운 레퍼런스 전위를 얻을 수 있다는 것이다.
여기에서는, 4개의 레퍼런스 메모리셀용 강유전체 커패시터(CD00∼CD30)를 평균화하는 실시예에 대하여 나타내고 있지만, 이것에 한정되지 않고 예컨대, 평균화하는 레퍼런스 메모리셀용 강유전체 커패시터의 개수를 늘리는 것은 가능하다.
이와 같이, 평균화하는 레퍼런스 메모리셀용 강유전체 커패시터의 개수를 늘리면, 그들 레퍼런스 메모리셀용 강유전체 커패시터의 편차의 영향도 적어지는 것은 분명하다.
예를 들면, 16개의 평균을 취하는 경우를 2개의 평균을 취하는 경우와 비교하면, “H” 데이터를 출력해야 할 1개의 강유전체 커패시터가 “L” 데이터를 출력하였을 때, 이상적인 레퍼런스 전위로부터의 어긋남은 1/8로 억제할 수 있다.
이와 같이, 이상의 레퍼런스 전위에서의 어긋남이 작게 억제되기 때문에, 센스 증폭기에 약간의 동작 이득을 확보해 놓으면 더 한층 정상적으로 동작할 수 있는 강유전체 메모리 장치를 얻을 수 있다.
(제 2 실시예)
도 2는 본 발명의 제 2 실시예의 강유전체 메모리 장치에 있어서의 메모리셀의 구성도이며, 도 2를 이용하여 본 실시예의 구성과 동작을 설명하기로 한다.
본 실시예의 구성은 이하의 점을 제외하고는, 전기적 접속을 포함하여 기본적으로는 제 1 실시예와 같다.
즉, 본 실시예의 특징은 레퍼런스 메모리셀용 강유전체 커패시터(CD00∼CD31) 및 이퀄라이저 회로를 포함하는 레퍼런스 전위 발생회로와, 셀 플레이트 드라이버(CPD)를 도 2에 도시한 바와 같이 비트선의 길이 방향의 중앙부근에 배치한 것이다.
여기서, 본 실시예의 이퀄라이저 회로는 도 2에 도시한 바와 같이 제 1 이퀄라이저 회로(A)와 제 2 이퀄라이저 회로(B)로서 구성된다.
즉, 제 1 이퀄라이저 회로(A)는 N 채널형 MOS 트랜지스터(Tr0, Tr3, Tr6, Tr8) 등으로 구성된 회로이다. 즉, 이퀄라이저 회로는 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD10, CD20, CD30)의 각각에 기억된 상기 각종 데이터가 비트선 (/BL0, /BL1, /BL2, /BL3)으로부터 각종 전위로서 판독될 때, 그들 전위를 평균화하는 회로이다. 또, 그 평균화된 전위가 신호선(EQ0)에 발생된다.
또, 제 1 이퀄라이저 회로(A)와 마찬가지로 제 2 이퀄라이저 회로(B)가 설치된다. 즉, 제 2 이퀄라이저 회로(B)는 레퍼런스 메모리셀용 강유전체 커패시터(CD01, CDl1, CD21, CD31)의 각각에 기억된 상기 각종 데이터가, 비트선(BL0, BL1, BL2, BL3)으로부터 각종전위로서 판독될 때, 그들 전위를 평균화하는 회로이다. 또, 그 평균화된 전위는 신호선(EQ1)에 발생된다.
레퍼런스 전위 발생회로를 도 2에 도시하는 바와 같이, 비트선의 길이 방향의 중앙부근에 배치함으로써 다음과 같은 효과가 있다.
즉, 강유전체 커패시터의 배치장소에 따라 특성의 편차가 있는 경우에도, 레퍼런스 메모리셀용 강유전체 커패시터는 본체 메모리셀용 강유전체 커패시터군의 중앙부근에 위치하기 때문에 그 영향을 적게 할 수 있다.
또, 셀 플레이트 드라이버(CPD)를 도 2에 도시하는 바와 같이, 비트선(/BL3)의 오른쪽으로서, 또한, 각 비트선의 길이 방향의 중앙부근에 배치함으로써, 다음과 같은 효과가 있다.
즉, 셀 플레이트 드라이버(CPD)에 의한 구동 타이밍의 지연차의 영향을 적게 할 수 있게 되어 고속동작이 가능하게 된다. 즉, 예를 들면, 본체 메모리셀용 강유전체 커패시터(CO0)가 선택된 경우와, 본체 메모리셀용 강유전체 커패시터(C06)가 선택된 경우의 셀 플레이트신호의 타이밍의 지연차를 적게 할 수 있다. 구체적으로는, 도 2의 경우의 타이밍의 지연차는 도 1에 도시하는 바와 같은 구성의 경우에 비교하여 약1/2로 된다.
(실시예3)
도 3은 본 발명의 제 3 실시예의 강유전체 메모리 장치에 있어서의 메모리셀구성도이고, 도 3을 이용하여 본 실시예의 구성과 동작을 설명하고자 한다.
본 실시예의 구성은 이하의 점을 제외하고는, 기본적으로는 제 1 실시예와 유사하다.
즉, 본 실시예의 제 1 특징은 레퍼런스 메모리셀용 강유전체 커패시터를 비트선의 길이 방향의 복수의 위치에 분산시켜 배치한 것이다.
구체적으로는, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD01, CDl0, CD11)를 센스 증폭기(SA, SA1)에 가까운 위치에 배치하고, 레퍼런스 메모리셀용 강유전체 커패시터(CD20, CD21, CD30, CD31)를 센스 증폭기(SA2, SA3)로부터 먼 위치에 배치하고 있다.
또, 제 2 특징은 도 3에 도시하는 바와 같이 이퀄라이저 회로(D)는 비트선의 길이 방향의 중앙부근에 배치한 것이다.
이와 같이 레퍼런스 메모리셀용 강유전체 커패시터를 분산하여 배치함으로써, 그 배치상의 강유전체 커패시터 특성의 편차의 영향을 적게 할 수 있음과 동시에, “H”데이터와 “L”데이터를 평균화하였을 때의, 그 평균화된 전위의 비트선의 길이 방향의 시간차에 의한 차이의 영향을 적게 할 수 있게 되어 고속동작에도 효과가 있다.
즉, 도 3에 있어서 레퍼런스 메모리셀 강유전체 커패시터(CD00, CDl0)에 접속된 셀 플레이트 신호선은 셀 플레이트 구동회로(CDP)에서 가깝기 때문에 전위 발생이 빠르다. 또, 레퍼런스 메모리셀 강유전체 커패시터(CD20, CD30)에 접속된 셀 플레이트 신호선은 셀 플레이트 구동회로(CDP)에서 멀기 때문에 전위의 발생이 느리다. 이들, 레퍼런스 메모리셀 강유전체 커패시터(CD00, CDl0, CD20, CD30)를 평균화함으로서 레퍼런스 전위가 발생되는 속도가 평균화된다. 따라서, 비트선의 길이 방향의 시간차에 의한 레퍼런스 전위차의 영향을 적게 할 수 있게 된다.
또한, 여기서는 레퍼런스 전위 발생용 비트선 이퀄라이저 회로는 비트선의 길이 방향의 중앙부근에 1개 배치하고 있지만, 센스 증폭기에 가까운 측과 먼 측에도 배치하는 것은 물론 가능하다. 또, 레퍼런스 메모리셀용 강유전체 커패시터를 비트선의 길이 방향의 중앙부근에도 배치할 수도 있다.
다음에, 도 4에 도시하는 바와 같이 다른 실시예에 대하여 간단히 설명하기로 한다.
즉, 이 예는 도 4에 도시하는 바와 같이 도 3에서 설명한 구성과 비교하여, 셀 플레이트 드라이버(CPD)를 복수개의 비트선 배열중의 실질상 중앙의 위치에, 또한, 그 배열에 따라 배치되어 있는 점이 다르다. 그 밖의 구성은 도 3에 도시한 바와 같으므로 그 설명은 생략한다.
이에 따라, 셀 플레이트 신호선(CP)의 각 레퍼런스 메모리셀용 강유전체 커패시터에의 길이가 균등하게 된다. 따라서, 셀 플레이트 구동회로(CPD)의 구동시에 있어서 지연시간의 장소 의존성이 적고, 타이밍 차가 적다는 효과를 발휘한다.
(실시예4)
도 5는 본 발명의 제 4 실시예의 강유전체 메모리 장치에 있어서의 메모리셀 구성도이고, 도 5를 이용하여 본 실시예의 구성과 동작을 설명하기로 한다.
상기 제 4 실시예의 특징은 1개의 레퍼런스 메모리셀용 강유전체 커패시터를 복수의 비트선에 선택적으로 접속함으로써 레퍼런스 전위 발생용의 레퍼런스 메모리셀용 강유전체 커패시터 등의 레이아웃 면적을 작게 할 수 있게 된다.
메모리셀 구성은 도 5에 도시하는 바와 같이, 센스 증폭기(SA0∼SA3)에 비트선(BL0∼BL3과 /BL0∼/BL3)이 접속되어 있다. 또, 비트선(BLO∼BL3)에는 워드선(WL0)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 본체 메모리셀용 강유전체 커패시터(C00, C10, C20, C30)가 접속되어 있다. 비트선(/BL0∼/BL3)에는 레퍼런스 워드선(RWL0)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD10, CD20, CD30)가 접속되어 있다. 또, 비트선(BL0∼BL3)에도 레퍼런스 워드선(RWL1)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD10, CD20, CD30)가 접속되어 있다.
즉, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CDl0, CD20, CD30)는 비트선(BL0∼BL3)에도 비트선(/BL0∼/BL3)에도 접속 가능한 구성으로 된다.
강유전체 커패시터(C00∼C37, CD00∼CD31)는 셀 플레이트 드라이버(CPD)에서 구동되는 셀 플레이트 신호선(CP)에 접속된다. 또한, 비트선(/BL0∼/BL3)은 레퍼런스 워드선(RWL0)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 접속된다. 또, 비트선(BL0∼BL3)과 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD10, CD20, CD30)는 레퍼런스 메모리셀 재기입 신호선(REW0)을 게이트로 하는 N 채널형 MOS 트랜지스터를 통하여 접속된다.
또한, 센스 증폭기(SA0)는 센스 증폭기 제어신호(/SAP, SAN)에 의하여 제어되고, 비트선 프리차지신호(BP)에 의해서 비트선(BL0∼BL3과 /BL0∼/BL3)의 프리차지가 제어되는 회로구성이다.
상기 제 4 실시예에서도, 제 1 실시예와 같이 본체 메모리셀용 강유전체 커패시터와 거의 같은 크기의 강유전체 커패시터를 4개 이용하여, 그 안의 2개로부터 “H”의 데이터와 나머지의 2개로부터 “L”의 데이터를 각각 판독하여, 이들 데이터를 평균화하는 방법을 사용한다.
이와 같이, 본 실시예의 강유전체 메모리 장치에서는 워드선(WLO)이 선택된 경우, 비트선(BL0, BL1, BL2, BL3)의 전위를 판독할 때 이용하는 레퍼런스 전위는 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CDl0, CD20, CD30)의 평균값이다. 그 평균값은 비트선(/BL0, /BL1, /BL2, /BL3)으로부터 각각 판독된다.
또, 워드선 WL1이 선택된 경우는 비트선 쌍의 역할이 상기의 경우와 반대로 되지만, 레퍼런스 메모리셀용 강유전체 커패시터는 상기와 같은 것이 이용된다.
따라서, 도 5에 도시하는 구성에서는 8개의 워드선(WL0∼WL7)에 대하여 레퍼런스 전위는 1개로 된다. 또, 본 발명의 제 1 강유전체 메모리셀은 예를 들면, 레퍼런스 메모리셀용 강유전체 커패시터(CD00, CD20)에 대응하고 있고, 제 2 강유전체 메모리셀은 레퍼런스 메모리셀용 강유전체 커패시터(CDl0, CD30)에 대응하고 있다.
여기서는, 1개의 레퍼런스 메모리셀용 강유전체 커패시터를 2개의 비트선 쌍으로 공용하는 구성이지만, 더욱 많은 비트선과 공용하는 것도 가능하다. 이 제 4 실시예와 같이 2개의 비트선 쌍에서 공용하는 경우의 레이아웃은 배선층도 적고 비교적 간단히 실현된다. 제 4 실시예의 레이아웃 면적은 제 1 실시예의 경우에 비교하여 레퍼런스 메모리셀용 강유전체 커패시터의 개수가 1/2로 된다.
또한, 이 레퍼런스 전위 발생회로나 레퍼런스 전위 발생용의 비트선 이퀄라이저 회로는 비트선의 길이 방향의 중앙부근에 배치하는 것도 물론 가능하다.
다음에, 도 6에 도시하는 별도의 실시예에 대하여 간단히 설명하기로 한다.
도 6에 도시하는 바와 같이, 본 실시예는 도 5에 도시하는 실시예의 다른 예이다. 즉, 도 5에서는, 예를 들면, 레퍼런스 메모리셀 강유전체 커패시터(CD00)를 1개의 비트선쌍(예를 들면, 어떤 센스 증폭기(SA0)에 접속된 비트선쌍의 BLO와 /BL0)에서 공용하고 있다. 이에 대하여, 도 6에서는 다른 비트선쌍에 있어서 공용한다. 예를 들면, 도 6에 도시하는 바와 같이, 레퍼런스 메모리셀 강유전체 커패시터(CD00)를 비트선(/BL0)과 비트선(BL1)에 공용한다.
이와 같이, 본 실시예에 의하면, 다른 워드선에 대하여도 레퍼런스 메모리셀용 강유전체 커패시터를 공용하고 있기 때문에 레퍼런스 메모리셀용 강유전체 커패시터의 개수를 상기 실시예와 같이 삭감할 수 있다.
이와 같이, 상기 실시예에 의하면, 레퍼런스 메모리셀용 강유전체 커패시터에 편차가 있는 경우에도 그 영향이 적고, 이상에 가까운 레퍼런스 전위를 얻을 수 있어 수율도 향상된다.
또한, 레퍼런스 메모리셀용 강유전체 커패시터나 이퀄라이저 회로의 배치에 의해 더욱 더 이상에 가까운 레퍼런스 전위를 얻을 수 있고, 고속동작의 강유전체 메모리 장치로 할 수 있는 효과도 있다.
또한, 레퍼런스 전위 발생용의 레퍼런스 메모리셀용 강유전체 커패시터의 레이아웃 면적을 작게 할 수 있는 효과도 있다.
상술한 바로부터 분명해진 것과 같이, 청구항 1 기재의 본 발명은, 예를 들면, 하이레벨의 데이터를 기억하는 복수개의 레퍼런스 메모리셀용 강유전체 커패시터와, 로우레벨의 데이터를 기억하는 복수개의 레퍼런스 메모리셀용 강유전체 커패시터로부터 판독된 각 전위를 평균화하기 때문에, 각 레퍼런스 메모리셀용 강유전체 커패시터에 편차가 있는 경우에도 그 영향이 적고 종래에 비교해서 더 한층 편차가 적은 레퍼런스 전위를 얻을 수 있다는 작용을 갖는다. 또한, 이퀄라이저 회로를 복수의 비트선 사이에 접속한 구성으로 함으로써 레퍼런스 전위 발생용의 레퍼런스 메모리셀용 강유전체 커패시터 등의 레이아웃 면적을 종래에 비교하여 증가시키지 않고 실현할 수 있는 효과가 있다.
또, 청구항 2 기재의 본 발명은, 청구항 1 기재의 발명에 있어서, 예를 들면, 이퀄라이저 회로를 복수의 비트선 사이에 접속하고, 또 비트선의 길이방향의 중앙부근에 배치함으로써 비트선의 이퀄라이저 상태의 장소에 의한 영향이 적고, 비트선의 각 장소에서 이상에 가까운 레퍼런스 전위를 얻을 수 있는 효과가 있다.
또, 청구항 3 기재의 본 발명은, 청구항 1 기재의 발명에 있어서, 예를 들면, 레퍼런스 메모리셀용 강유전체 커패시터를 복수의 비트선에 접속하여, 비트선의 길이 방향의 중앙부근에 배치함으로써 레퍼런스 메모리셀용 강유전체 커패시터와 본체 메모리셀용 강유전체 커패시터의 배치장소에 의한 영향을 적게 하여, 각 레퍼런스 메모리셀용 강유전체 커패시터에 편차가 있는 경우에도 그 영향이 적고 이상에 가까운 레퍼런스 전위를 얻을 수 있는 효과가 있다.
또, 청구항 4 기재의 본 발명은, 청구항 1 기재의 발명에 있어서, 예를 들면, 레퍼런스용 강유전체 메모리셀을 복수의 비트선에 접속하고, 비트선의 길이 방향의 복수의 위치에 배치함으로써, 또 레퍼런스 메모리셀용 강유전체 커패시터와 본체 메모리셀용 강유전체 커패시터의 배치장소에 의한 영향을 적게 하여, 각 레퍼런스 메모리셀용 강유전체 커패시터에 편차가 있는 경우에도 그 영향이 적고 이상에 가까운 레퍼런스 전위를 얻을 수 있는 효과가 있다.
또, 청구항 5 기재의 본 발명에서는, 청구항 6 기재의 발명과 거의 같이, 예를 들면, 셀 플레이트 드라이버(CPD)에 의한 구동 타이밍의 지연차의 영향을 적게 할 수 있어 고속동작이 가능해진다.
또, 청구항 2 내지6 기재의 어느 한 항의 발명도 더욱 이상에 가까운 레퍼런스 전위를 얻을 수 있다는 점에서, 고속동작이 가능한 강유전체 메모리 장치를 실현할 때 효과적이다.
또, 청구항 7 기재의 본 발명은, 예를 들면, 어떤 1개의 레퍼런스용 강유전체 메모리셀이 스위치 소자를 통하여 복수의 비트선에 접속함으로써 레퍼런스 전위 발생용의 레퍼런스용 강유전체 메모리셀 등의 레이아웃 면적을 종래에 비교하여 작게 할 수 있는 효과가 있다. 또한, 청구항 1 기재의 발명의 구성과 함께 이용함으로써 레퍼런스용 강유전체 메모리셀 커패시터에 편차의 영향이 적고, 더욱 더 이상에 가까운 레퍼런스 전위를 얻을 수 있고, 또한, 레이아웃 면적도 작게 할 수 있게 된다.
또, 청구항 8 기재의 본 발명은, 예를 들면, 센스 증폭기에 접속된 2개의 비트선쌍에 대하여 각각의 스위치 소자를 통하여 1개의 레퍼런스용 강유전체 메모리셀을 접속함으로써 레퍼런스 전위 발생용의 레퍼런스용 강유전체 메모리셀 등의 레이아웃 면적을 종래에 비교하여 작게 할 수 있는 효과가 있다. 또한, 이 경우, 상기 예에 비교하여 2개의 비트선쌍에 대하여 레퍼런스용 강유전체 메모리셀을 공용화하고 있을 뿐이기 때문에, 레퍼런스용 강유전체 메모리셀의 사용빈도가 적고 수명적으로 유리하다. 또한, 이웃이 되는 2개의 비트선쌍에 대하여 스위치 소자를 설정하는 것만으로 되기 때문에, 레이아웃 면적도 작아지게 된다.
이상 설명한 바와 같이, 본 발명의 강유전체 메모리 장치는, 예를 들면, 실질적으로 하이레벨의 데이터를 기억하는 복수개의 제 1 강유전체 메모리셀과, 실질적으로 로우레벨의 데이터를 기억하는 복수개의 제 2 강유전체 메모리셀과, 제 1 및 제 2 강유전체 메모리셀의 각각으로부터 판독된 전위를 평균화하는 이퀄라이저 회로수단과, 평균화된 전위를 기준전위로서 이용하여 본체 메모리셀용 강유전체 커패시터에 기억된 데이터를 판독하는 판독수단을 가지며, 이에 따라 기준전위의 편차를 종래에 비교해서 더 한층 적게 할 수 있다.

Claims (8)

  1. 본체 메모리셀용 강유전체 커패시터에 대하여 비휘발성 데이터를 기억하는 강유전체 메모리 장치에 있어서,
    실질적으로 하이레벨의 데이터를 기억하는 복수개의 제 1 강유전체 메모리셀과,
    실질적으로 로우레벨의 데이터를 기억하는 복수개의 제 2 강유전체 메모리셀과,
    상기 제 1 및 제 2 강유전체 메모리셀의 각각으로부터 판독된 전위를 평균화하는 이퀄라이저 회로수단과,
    상기 평균화된 전위를 기준전위로서 이용하여, 상기 본체 메모리셀용 강유전체 커패시터에 기억된 데이터를 판독하는 판독수단을 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과 상기 전위의 판독에 이용되는 비트선이 매트릭스 형상으로 배열되고, 상기 본체 메모리셀용 강유전체 커패시터에 의해 메모리셀 어레이가 구성되며,
    상기 이퀄라이저 회로수단은, 상기 복수의 비트선의 안, 전부 또는 일부의 비트선에 접속되고, 또한, 상기 비트선의 길이 방향의 중앙부근에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과 상기 전위의 판독에 이용되는 비트선이 매트릭스 형상으로 배열되고, 상기 본체 메모리셀용 강유전체 커패시터에 의해 메모리셀 어레이가 구성되며,
    상기 제 1 및 제 2 강유전체 메모리셀은, 상기 복수의 비트선의 안, 전부 또는 일부의 비트선에 접속되고, 또한, 상기 비트선의 길이 방향의 중앙부근에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과 상기 전위의 판독에 이용되는 비트선이 매트릭스 형상으로 배열되고, 상기 본체 메모리셀용 강유전체 커패시터에 의해 메모리셀 어레이가 구성되며,
    상기 제 1 및 제 2 강유전체 메모리셀은, 상기 복수의 비트선에 접속되고, 또한, 상기 비트선의 길이 방향의 복수의 위치에 분산되어 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과 상기 전위의 판독에 이용되는 비트선이 매트릭스 형상으로 배열되고, 상기 본체 메모리셀용 강유전체 커패시터에 의해 메모리셀 어레이가 구성되며,
    상기 셀 플레이트 구동수단은, 상기 비트선의 길이 방향의 중앙부근에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 본체 메모리셀용 강유전체 커패시터에 대하여, 소정전위를 인가하는 셀 플레이트 구동수단을 구비하며,
    상기 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과 상기 전위의 판독에 이용되는 비트선이 매트릭스 형상으로 배열되고, 상기 본체 메모리셀용 강유전체 커패시터에 의해 메모리셀 어레이가 구성되며,
    상기 셀 플레이트 구동수단은, 복수 라인의 상기 비트선의 상기 배열중의 실질상 중앙부근에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  7. 본체 메모리셀용 강유전체 커패시터를 선택하는 워드선과, 상기 본체 메모리셀용 강유전체 커패시터로부터 데이터의 판독에 이용되는 비트선이 매트릭스 형상으로 배열된, 상기 본체 메모리셀용 강유전체 커패시터에 대하여 비휘발성 데이터를 기억하는 강유전체 메모리 장치에 있어서,
    다른 상기 워드선에 대하여 공용하는 레퍼런스용 강유전체 메모리셀과,
    상기 레퍼런스용 강유전체 메모리셀로부터 판독된 전위에 따라서 얻어진 기준전위를 이용하여, 상기 본체 메모리셀용 강유전체 커패시터의 상기 데이터를 판독하는 판독수단을 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 레퍼런스용 강유전체 메모리셀은, 센스 증폭기에 접속된 2개의 비트선쌍에 대하여 각각의 스위치 소자를 통하여 접속되는 것을 특징으로 하는 강유전체 메모리 장치.
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