KR100308188B1 - 안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리 - Google Patents

안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리 Download PDF

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Abstract

여기에 개시되는 강유전체 랜덤 액세스 메모리에는, 메모리 셀에 연결되어 메모리 셀로부터 데이터를 직접적으로 센싱하는데 사용되는 비트 라인의 전압을 변화시키는 방식과 동일한 방식의 커패시터 커플링 구조를 가지는 기준 전압 공급 회로가 제공된다. 상기 기준 전압 공급 회로는 상기 커패시터 커플링 구조에 기초하여 구성되는 커플링 커패시터 및 스위칭 트랜지스터들로 이루어져 있다. 본 발명의 기준 전압 공급 회로에 따르면, 강유전체 메모리 셀과 기준 전압 공급 회로가 각각 연결되는 비트 라인들 상의 전압들은 파워 노이즈가 생길 때 동시에 움직인다. 그러므로, 비록 독출 동작 동안 파워 노이즈가 생기더라도 안정된 감지 마진을 확보할 수 있다.

Description

안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리{FERROELECTRIC RANDOM ACCESS MEMORY WITH A STABLE SENSING MARGIN}
본 발명의 집적 회로 메모리들에 관한 것으로서, 구체적으로는 강유전체 랜덤 액세스 메모리 장치에 관한 것이다.
강유전체 랜덤 액세스 메모리 (ferroelectric random access memory)는 각 메모리 셀의 저장 소자로서 강유전체 커패시터를 사용하고 있다. 각 메모리 셀은 강유전체 커패시터의 전기적인 분극 (polarization)에 기초하여 로직 상태 (logic state)를 저장한다. 강유전체 커패시터는 양 전극들 사이에 PZT (lead zirconate titanate)와 같은 강유전체를 포함하는 유전체를 가지고 있다. 강유전체 커패시터의 플레이트들에 전압이 인가될 때, 강유전체는 전계 방향으로 분극된다. 강유전체 커패시터의 분극 상태를 변화시키기 위한 스위칭 드레솔드 (switching threshold)를 강제 전압 (coercive voltage)이라 정의하고 있다. 강유전체 커패시터는 히스테리시스 (hysterisis)를 나타내며, 분극 상태에 따른 전류가 커패시터로 흐른다. 커패시터에 인가되는 전압이 강제 전압보다 크면, 강유전체 커패시터는 인가된 전압의 극성에 따라 분극 상태들을 변화시킬 것이다. 분극 상태는 전원이 제거된 후 유지되며, 그 결과 불 휘발성을 제공한다. 강유전체 커패시터는 약 1 ns (nanosecond) 내에서 분극 상태들 사이에서 변화될 수 있고, 상기 약 1 ns는 EPROM들(erasable programmable read only memories), EEPROM들(electrically erasable programmable read only memories), 또는 플래시 EEPROM들과 같은 대부분의 다른 불 휘발성 메모리들의 프로그램 시간보다 빠르다.
메모리 셀에 저장된 데이터는 다음과 같이 독출된다. 먼저, 메모리 셀의 강유전체 커패시터의 전극들 양단에 전압이 인가된다. 그 다음에, 상기 메모리 셀에 연결된 비트 라인 상에 야기되는 전하들의 변화량이 감지된다. 비트 라인 상에 야기된 전하들의 변화량, 즉, 비트 라인 상의 전압 변화를 감지하기 위해서는, 데이터 '1'에 대응하는 전압과 데이터 '0'에 대응하는 전압 사이의 중간값을 가지는 기준 전압을 발생하는 회로를 필요로 한다. 일반적으로, 메모리 셀과 동일한 특성을 가지는 강유전체 커패시터를 포함하는 기준 셀 (reference cell)을 이용하여 기준 전압을 생성한다.
메모리 셀 내의 강유전체 커패시터의 분극 상태를 감지하는 데 있어서 주된 문제점은 시간의 경과에 따라 강유전체 커패시터의 전계/분극 특성 루프 (히스테리시스 루프)가 변화한다는 사실이며, 이는 사용하기 때문에 생기는 노화 또는 오랜 시간 동안 임의의 분극 상태로 놓여져 있기 때문에 생기는 노화로 인한 것이다. 일반적으로, 시간이 경과함에 따른 분극 특성의 변화로 인해서 결국 히스테리시스 곡선이 쇠약해진다. 이는 전계/분극 순환 하에서 강유전체의 적어도 일부분에서 생기는 비반전성 (non-reversibility)으로 인한 근본적인 물질적 현상이다. 이러한 강유전체의 변화는 강유전체 메모리 셀의 분극 상태를 결정하기 위해 레퍼런스 셀을 사용하는 것이 매우 어렵게 한다.
앞서 언급된 문제점을 극복하기 위한 다양한 방법들이 제안되어 왔다. 그 중 한가지 방법이 USP No. 5,432,731에FERROELECTRIC MEMORY CELL AND METHOD OF SENSING AND WRITING THE POLARIZATION STATE THEREOF라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
상기 '731 특허에 개시된 기준 셀을 가지는 일 커패시터 강유전체 메모리 셀 (one capacitor ferroelectric memory cell)이 도 1에 도시되어 있다.
도 1에 도시된 바와 같이, '731 특허는 기준 셀 (12)을 개시하고 있으며, 상기 기준 셀 (12)은 제 1 스위칭 트랜지스터 (35), 제 2 스위칭 트랜지스터 (37) 그리고 레퍼런스 커패시터 (39)를 포함한다. 제 1 스위칭 트랜지스터 (35)의 게이트는 레퍼런스 워드 라인 (REF WORD) (40)에 연결되고 소오스는 비트 라인 (BITC) (25)에 연결된다. 레퍼런스 커패시터 (39)의 일 플레이트는 접지에 연결되고 다른 플레이트는 상기 제 1 스위칭 트랜지스터 (35)의 드레인에 그리고 상기 제 2 스위칭 트랜지스터 (37)의 소오스에 공통으로 연결된다. 상기 제 2 스위칭 트랜지스터 (37)의 드레인은 레퍼런스 전위 (REF INIT)에 연결되고 게이트는 레퍼런스 초기 신호 (reference initial signal)를 받아들이도록 연결된다.
상기 '731 특허의 기준 셀 (12)은, 전압 덤핑 구조 (voltage dumping structure)에 따라 기준 전압이 비트 라인 (BITC) 상에 공급되도록 구성되어 있다. 그러한 전압 덤핑 구조는 다음과 같은 결점을 가진다. 독출 동작 동안 파워 노이즈가 생기지 않을 때, 비트 라인들 (BIT) 및 (BITC)의 전압들 (VBIT) 및 (VBITC) 간의 마진, 즉 감지 마진은 도 2에서 알 수 있듯이 일정하게 유지될 것이다. 독출 동작 동안 파워 노이즈가 생길 때, 비트 라인들 (BIT) 및 (BITC) 상의 전압들 (VBIT) 및 (VBITC)은 상기 파워 노이즈로 인해서 변화될 것이다. 하지만, 도 2에 도시된 바와 같이, 비트 라인 (BIT)은 상기 파워 노이즈에 의해서 비트 라인 (BITC)보다 먼저 영향을 받을 것이다. 이는 비트 라인 (BIT)의 전압 (VBIT)은 커패시터 커플링 구조에 의해서 변화되고 비트 라인 (BITC)의 전압 (VBITC)은 전압 덤핑 구조에 의해서 변화되기 때문이다. 다시 말하면, 데이터 감지 동작 동안에, 비트 라인 (BIT)의 전위는 비트 라인으로의 전하공급수단(즉, 메모리 셀 커패시터)과 그 비트 라인 간의 용량 결합에 의해 변하도록 설계되어 있기 때문에 비트 라인 전위의 변화는 시간적으로 전원전압의 변화를 추종한다. 하지만, 전압 덤핑 구조에 따르면, 데이터 감지 동작 동안에, 레퍼런스 전위 (REF INIT)가 레퍼런스 커패시터 (39)에 완전히 충전된 후, 그렇게 충전된 레퍼런스 전압이 비트 라인 (BITC)에 일시에 덤프 (dump)된다. 이는 비트 라인들 (BIT) 및 (BITC) 각각의 전압 변화가 시간적으로 서로 다르게 나타내게 한다. 서로 다른 구조의 결과로서, 독출 동작 동안 파워 노이즈가 생길 때, 도 2에 도시된 바와 같이, 비트 라인들 (BIT) 및 (BITC) 사이의 감지 마진이 감소될 것이다. 이는 잘못된 독출 동작의 원인이 된다.
본 발명의 목적은 파워 노이즈가 생기더라도 안정된 감지 마진을 확보할 수 있는 강유전체 랜덤 액세스 메모리를 제공하는 것이다.
도 1은 종래 기술에 따른 레퍼런스 셀을 가지는 일 커패시터 강유전체 메모리 셀을 보여주는 도면;
도 2는 정상적인 감지 마진과 파워 노이즈로 인해 감소된 감지 마진을 비교하기 위한 도면;
도 3은 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 액세스 메모리를 보여주는 회로도; 그리고
도 4는 도 3에 도시된 강유전체 랜덤 액세스 메모리에서 사용되는 제어 신호들 사이의 타이밍을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명
110, 110a : 메모리 셀 어레이 120, 120a : 플레이트 라인 선택 회로
130, 130a : 플레이트 라인 구동기 140, 140a : 비트 라인 프리챠지 회로
150, 150a : 입출력 게이트 회로 160, 160a : 기준 전압 공급 회로
170 : 감지 증폭기 회로
(구성)
본 발명의 일 특징에 따르면, 강유전체 랜덤 액세스 메모리에는, 워드 라인과 제 1 비트 라인의 교차 영역에 배열되는 메모리 셀과, 상기 제 1 비트 라인과 제 2 비트 라인 사이에 연결된 감지 증폭기, 그리고 상기 제 2 비트 라인으로 기준 전압을 공급하는 기준 전압 공급 회로가 제공된다. 본 발명의 기준 전압 공급 회로는 커패시터 커플링 스킴을 이용하여 상기 제 2 비트 라인으로 기준 전압을 공급하도록 구성되어 있다. 구체적으로는, 상기 기준 전압 공급 회로는 커플링 커패시터와, 제 1 스위칭 제어 신호에 응답해서 상기 제 2 비트 라인을 상기 커플링 커패시터의 제 1 플레이트에 연결하는 제 1 스위칭 소자 및, 제 2 스위칭 제어 신호에 응답해서 상기 커플링 커패시터의 제 2 플레이트를 전원 전압을 받아들이는 제 1 파워 노드에 연결하는 제 2 스위칭 소자로 구성되어 있다. 여기서, 상기 커플링 커패시터가 플로팅되는 것을 방지하기 위해서, 상기 제 1 스위칭 제어 신호는 상기 제 2 스위칭 제어 신호보다 먼저 활성화된다.
본 발명의 강유전체 랜덤 액세스 메모리에는, 플레이트 라인과 플레이트 라인 구동기가 부가적으로 제공된다. 상기 플레이트 라인은 상기 워드 라인에 대응하도록 배열된다. 상기 플레이트 라인 구동기는 상기 플레이트 라인 및 전원 전압을 받아들이는 제 2 파워 노드에 공통으로 연결되며, 플레이트 라인 구동 신호에 응답해서 상기 플레이트 라인을 구동한다. 특히, 상기 제 1 및 제 2 파워 노드들을 연결하는 배선의 길이는, 상기 두 노드 간을 연결하는 도전성 배선의 커패시턴스에 의해 전원전압 공급수단으로부터 상기 각 노드로 전달되는 전원전압의 전달시간차이를 최소화하기 위해, 가능한 짧도록 설계하는 것이 바람직하다.
(작용)
앞서 언급된 바와 같은 본 발명의 기준 전압 공급 회로에 따르면, 제 1 및 제 2 비트 라인들 그리고 플레이트 라인 상의 전압들은 파워 노이즈가 생길 때 동시에 움직인다. 그 결과, 비록 독출 동작 동안 파워 노이즈가 생기더라도 제 1 및 제 2 비트 라인들 상의 전압들의 차, 즉 감지 마진을 일정하게 유지할 수 있다.
(실시예)
이하 참조 도면들에 의거하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
본 발명에 따른 강유전체 랜덤 액세스 메모리를 보여주는 회로도가 도 3에 도시되어 있다. 도 3을 참조하면, 강유전체 랜덤 액세스 메모리는 행들과 열들로 배열된 복수 개의 메모리 셀들 (MC)을 가지는 제 1 메모리 셀 어레이 (first memory cell array) (110)를 포함한다. 복수 개의 제 1 워드 라인들 (WL0_T)-(WLi_T)은 제 1 메모리 셀 어레이 (110)를 통해 행들로 배열되어 있다. 제 1 워드 라인들 (WL0_T)-(WLi_T) 각각은 제 1 메모리 셀 어레이 (110)의 대응하는 행의 메모리 셀들 (MC)에 공통으로 연결되어 있다. 복수 개의 제 1 플레이트 라인들 (PL0_T)-(PLi_T)은 제 1 워드 라인들 (WL0_T)-(WLi_T)에 각각 대응하도록 행들로 배열되어 있다.
메모리 셀들 (MC) 각각은 강유전체 커패시터와 액세스 트랜지스터를 포함한다. 강유전체 커패시터는 대응하는 제 1 플레이트 라인 (예를 들면, PL0_T)에 연결된 일 플레이트를 가진다. 액세스 트랜지스터는 대응하는 워드 라인 (예를 들면, WL0_T)에 연결된 게이트 및, 대응하는 비트 라인 (예를 들면, BL0_T)과 강유전체 커패시터의 다른 플레이트 사이에 형성되는 전류 통로를 가진다.
상기 제 1 플레이트 라인들 (PL0_T)-(PLi_T)은 제 1 플레이트 라인 선택 회로 (120)에 연결되며, 상기 선택 회로 (120)는 제 1 워드 라인들 (WL0_T)-(WLi_T) 상의 제 1 워드 라인 구동 신호들에 응답해서 제 1 플레이트 라인들 (PL0_T)-(PLi_T) 중 하나를 선택한다. 제 1 플레이트 라인 선택 회로 (120)는 복수 개의 전계 효과 트랜지스터들, 즉 NMOS 트랜지스터들 (201)-(202)로 이루어져 있다. NMOS 트랜지스터들 (201)-(202) 각각은 대응하는 제 1 워드 라인에 연결된 게이트및, 제 1 플레이트 라인 구동기 (130)와 대응하는 제 1 플레이트 라인 사이에 연결된 전류 통로를 가진다. 제 1 플레이트 라인 구동기 (130)는 제 1 플레이트 라인 구동 신호 (SPL_T)에 응답해서 상기 선택된 제 1 플레이트 라인을 구동한다.
강유전체 랜덤 액세스 메모리는 제 1 비트 라인 프리챠지 회로 (140)를 포함하며, 상기 회로 (140)는 제 1 프리챠지 신호 (BLP_T)에 응답해서 소정 전압, 예를 들면, 접지 전압 (VSS)으로 상기 제 1 비트 라인들 (BL0_T) 및 (BL1_T)을 프리챠지한다. 제 1 비트 라인 프리챠지 회로 (140)는 복수 개의 NMOS 트랜지스터들 (203) 및 (204)로 이루어지며, 각각이 제 1 프리챠지 신호 (BLP_T)에 연결된 게이트 및, 대응하는 제 1 비트 라인과 접지 (VSS) 사이에 형성된 전류 통로를 가진다. 제 1 비트 라인들 (BL0_T) 및 (BL1_T)은 제 1 입출력 게이트 회로 (150)를 통해 대응하는 입출력 라인들 (IO0_T) 및 (IO1_T)와 각각 연결된다. 제 1 비트 라인들 (BL0_T) 및 (BL1_T)은 감지 증폭기 회로 (170)에 연결되며, 상기 회로 (170)는 제 1 비트 라인들 (BL0_T) 및 (BL1_T)에 각각 대응하는 복수 개의 감지 증폭기들 (SA)을 포함한다.
2 개의 열들에 대응하는 제 1 비트 라인들 (BL0_T) 및 (BL1_T)의 한 쌍만이 도 3에 도시되어 있지만, 더 많은 쌍들의 제 1 비트 라인들이 행 방향으로 제공될 수 있음은 이 분야에 숙련된 자들에게 자명하다.
강유전체 랜덤 액세스 메모리에는, 독출 동작 동안 스위칭 제어 신호들 (BLEQ_T) 및 (VCHEN_T)에 응답해서 상기 제 1 비트 라인들 (BL0_T) 및 (BL1_T)으로 기준 전압을 공급하는 제 1 기준 전압 공급 회로 (160)가 제공된다.
도 3에 도시된 바와 같이, 제 1 기준 전압 공급 회로 (160)는 제 1 및 제 2 NMOS 트랜지스터들 (스위칭 소자로서 동작함) (205) 및 (206), PMOS 트랜지스터 (207), 그리고 커플링 커패시터 (208)로 이루어져 있다. 커플링 커패시터 (208)는 양 전극들 사이에 상유전체 (paraelectric)를 포함한 유전체를 가진다. 제 1 NMOS 트랜지스터 (205)는 스위칭 제어 신호, 즉, 비트 라인 등화 신호 (BLEQ_T)에 응답해서 제 1 비트 라인 (BL0_T)을 커플링 커패시터 (208)의 일 플레이트에 연결한다. 제 2 NMOS 트랜지스터 (206)는 상기 스위칭 제어 신호 (BLEQ_T)에 응답해서 제 2 비트 라인 (BL1_T)을 커플링 커패시터 (208)의 일 플레이트에 연결한다. 그리고 PMOS 트랜지스터 (207)는 스위칭 제어 신호 (VCHEN_T)에 응답해서 커플링 커패시터 (208)의 타 플레이트를 전원 전압 (VCC)에 연결한다. 도 3에서, 상기 제 1 및 제 2 NMOS 트랜지스터들 (205) 및 (206)이 비트 라인 등화 기간에 활성되는 상기 스위칭 제어 신호 (BLEQ_T)에 응답하여 비트 라인 등화기로서 동작함을 알 수 있다.
본 발명의 강유전체 랜덤 액세스 메모리는 게다가 복수 개의 제 2 워드 라인들 (WL0_B)-(WLi_B), 상기 제 2 워드 라인들 (WL0_B)-(WLi_B)에 각각 대응하는 복수 개의 제 2 플레이트 라인들 (PL0_B)-(PLi_B), 상기 제 1 비트 라인들 (BL0_T) 및 (BL1_T)에 각각 대응하는 복수 개의 제 2 비트 라인들 (BL0_B) 및 (BL1_B), 제 2 메모리 셀 어레이 (110a), 제 2 플레이트 라인 선택 회로 (120a), 제 2 플레이트 라인 구동기 (130a), 제 2 비트 라인 프리챠지 회로 (140a), 제 2 입출력 게이트 회로 (150a), 그리고 제 2 기준 전압 공급 회로 (160a)를 포함한다. 상기 감지 증폭기 회로 (170)의 하측에 배열된 구성 요소들 (110a), (120a), (130a), (140a),(150a), 그리고 (160a)이 감지 증폭기 회로 (170)의 상측에 배열된 것과 동일한 구성을 가지기 때문에, 그것에 대한 설명은 그러므로 생략된다.
앞서 언급된 제 1 및 제 2 기준 전압 공급 회로들 (160) 및 (160a)은, 종래 기술의 '전압 덤핑 구조' 대신에, 메모리 셀에 연결되어 메모리 셀로부터 데이터를 직접적으로 센싱하는데 사용되는 비트 라인의 전압 변화를 일으키는 방식과 동일한 방식의 '커패시터 커플링 구조'를 가진다. 커플링 효과를 얻기 위해서는, 상기 커플링 커패시터 (208)/(208a)의 일 플레이트가 플로팅되는 것을 방지하여야 한다. 이를 위해서, 스위칭 제어 신호들간 (BLEQ_T/B) 및 (VCHEN_T/B)의 타이밍은 스위칭 제어 신호들 (BLEQ_T/B)이 활성화된 후에 스위칭 제어 신호들 (VCHEN_T/B)이 활성화되도록 제어되어야 한다.
게다가, 본 발명에 따르면, 도 3에 도시된 바와 같이, 상기 제 1 기준 전압 공급 회로 (160)에 전원 전압 (VCC)을 받아들이기 위한 파워 노드 (N1)는 상기 제 2 플레이트 라인 구동기 (130a)에 전원 전압 (VCC)을 받아들이기 위한 파워 노드 (N2)에 전기적으로 연결된다. 특히, 상기 파워 노드들 (N1) 및 (N2)을 연결하는 배선의 길이는, 상기 두 노드 간을 연결하는 도전성 배선의 커패시턴스에 의해 전원전압 공급수단으로부터 상기 각 노드로 전달되는 전원전압의 전달시간차이를 최소화하기 위해, 가능한 짧도록 설계하는 것이 바람직하다. 상기 제 2 기준 전압 공급 회로 (160a)에 전원 전압 (VCC)을 받아들이기 위한 파워 노드 (N3)는 상기 제 1 플레이트 라인 구동기 (130)에 전원 전압 (VCC)을 받아들이기 위한 파워 노드 (N4)에 전기적으로 연결된다. 특히, 상기 파워 노드들 (N3) 및 (N4)을 연결하는 배선의 길이는, 상기 두 노드 간을 연결하는 도전성 배선의 커패시턴스에 의해 전원전압 공급수단으로부터 상기 각 노드로 전달되는 전원전압의 전달시간차이를 최소화하기 위해, 가능한 짧도록 설계하는 것이 바람직하다.
메모리 셀에 연결되어 메모리 셀로부터 데이터를 직접적으로 센싱하는데 사용되는 비트 라인의 전압 변화를 일으키는 방식과 동일한 '커패시터 커플링 구조'를 갖는 기준 전압 공급 회로에 따르면, 독출 동작 동안 파워 노이즈가 생길 때, 비트 라인들 (예를 들면, BL0_T 및 BL0_B) 상의 전압들은 동시에 변화된다. 이는 제 1 및 제 2 기준 전압 공급 회로들 (160) 및 (160a)이 커패시터 커플링 스킴을 가지는 메모리 셀과 동일한 구조를 갖도록 구성되어 있기 때문이다. 결과적으로, 비트 라인들 (예를 들면, BL0_T 및 BL0_B) 상의 전압들은 파워 노이즈에 의해서 동시에 영향을 받는다. 이는 파워 노이즈에 관계없이 안정된 감지 마진을 확보할 수 있음을 의미한다. 이러한 효과는 대응하는 파워 노드들 (N1-N2) 및 (N3-N4) 간을 연결하는 배선의 길이가 짧을 수록 더 증대될 수 있다.
앞서 언급된 강유전체 랜덤 액세스 메모리에 있어서, 상기 제 1 메모리 셀 어레이 (110)로부터 데이터가 독출되는 경우, 상기 제 1 메모리 셀 어레이 (110)와 상기 제 2 기준 전압 공급 회로 (160a)가 선택되는 반면에, 상기 제 2 메모리 셀 어레이 (110a)와 제 1 기준 전압 공급 회로 (160)는 비선택된다. 제 2 메모리 셀 어레이 (110a)로부터 데이터가 독출되는 경우, 제 2 메모리 셀 어레이 (110a)와 제 1 기준 전압 공급 회로 (160)는 선택되는 반면에, 제 1 메모리 셀 어레이 (110)와 제 2 기준 전압 공급 회로 (160a)는 비선택된다.
도 4는 도 3에 도시된 강유전체 랜덤 액세스 메모리에서 사용되는 제어 신호들 간의 타이밍을 보여주는 도면이다.
이후, 본 발명의 바람직한 실시예에 따른 동작이 참조 도면들에 의거하여 상세히 설명된다. 상기 제 1 메모리 셀 어레이 (110)의 메모리 셀이 액세스된다고 가정하자. 그러한 가정의 결과로서, 앞서 언급된 바와 같이, 상기 제 2 메모리 셀 어레이 (110a)와 상기 제 1 기준 전압 공급 회로 (160)는 비선택되는 반면에, 상기 제 1 메모리 셀 어레이 (110)와 상기 제 2 기준 전압 공급 회로 (160a)는 선택된다. 상기 선택된 제 1 메모리 셀 어레이 (110)에 대응하는 제 1 워드 라인들 (WL0_T)-(WLi_T) 중 하나가 활성화된다.
임의의 선택된 메모리 셀 (MC)에 저장된 데이터가 로직 '1' (로직 하이)이면, 메모리 셀 (MC)의 강유전체 커패시터는 일 분극 상태에 있다. 만약 선택된 메모리 셀 (MC)에 저장된 데이터가 로직 '0' (로직 로우)이면, 강유전체 커패시터는 정반대의 분극 상태에 있다. 상기 선택된 메모리 셀 (MC)에 저장된 데이터가 로직 '1'이라 가정하여, 본 발명의 동작이 설명된다.
제 1 워드 라인 (WLi_T)이 선택될 때, 상기 선택된 워드 라인 (WLi_T)에 연결된 액세스 트랜지스터는 턴-온된다. 또한, 상기 선택된 워드 라인 (WLi_T)에 대응하는 제 1 플레이트 라인 (PLi_T)은 상기 제 1 플레이트 라인 선택 회로 (120)를 통해서 선택된다.
그 다음에, 상기 제 1 플레이트 라인 구동 신호 (SPL_T)가 활성화될 때, 제 1 플레이트 라인 구동기 (130)는 펄스 형태로 상기 선택된 제 1 플레이트 라인 (PLi_T)을 구동한다. 이 조건에서, 상기 선택된 메모리 셀 (MC)의 강유전체 커패시터 양단에는, 상기 선택된 제 1 플레이트 라인 (PLi_T)에서 제 1 비트 라인 (BL0_T)으로의 전압이 인가된다. 그 결과, 강유전체 커패시터는 스위치된다. 소정 시간이 경과한 후, 상기 선택된 제 1 플레이트 라인 (PLi_T)은 비활성화되고 상기 인가된 전압이 강유전체 커패시터로부터 제거된다 (강유전체 커패시터에 인가되는 전압이 없다). 이때, 상기 선택된 메모리 셀 (MC)에 연결된 제 1 비트 라인 (BL0_T) 상의 전압은 도 4에 도시된 바와 같이 초기 상태 (예를 들면, 접지 레벨)보다 더 높아진다. 로직 '1'의 데이터를 가지는 상기 선택된 메모리 셀 (MC)에 연결된 제 1 비트 라인 (BL0_T) 상의 전압 (VBL1)은 다음과 같다.
식 (1)에서, CSW은 스위칭 (switching)시 강유전체 커패시터의 커패시턴스를 나타내고, CNSW는 비스위칭 (non-switching)시 강유전체 커패시터의 커패시턴스를 나타내며, VPL은 플레이트 라인 상의 전압을 나타낸다. CBL은 제 1 비트 라인 (BL0_T)의 커패시턴스를 나타낸다. 만약 저장된 데이터가 로직 '0'이면, 상기 제 1 비트 라인 (BL0_T) 상의 전압 (VBL0)은 다음과 같다.
그 다음에, 스위칭 제어 신호 (BLEQ_B)가 활성화될 때, 상기 제 2 기준 전압 공급 회로 (160a)의 NMOS 트랜지스터들 (205a) 및 (206a)은 턴-온되며, 그 결과 커플링 커패시터 (208a)의 플레이트가 상기 턴-온된 트랜지스터들 (205a) 및 (206a)을 통해 상기 제 2 비트 라인들 (BL0_B) 및 (BL1_B)에 공통으로 연결된다. 스위칭 제어 신호 (VCHEN_B)가 활성화될 때, 기준 전압들 (VREF)이 커패시터 커플링 스킴에 따라 각각의 제 2 비트 라인들 (BL0_B) 및 (BL1_B) 상에 생성된다. 기준 전압들(VREF)은 상기 NMOS 트랜지스터들 (205a) 및 (206a)을 통해서 등화된다. 기준 전압들 (VREF) 각각은 다음과 같이 계산될 수 있다.
식 (3)에서, CBL은 제 2 비트 라인들 (BL0_B) 및 (BL1_B) 각각의 커패시턴스를 나타내고, CR은 커플링 커패시터 (208a)의 커패시턴스를 나타낸다.
이후, 상기 비트 라인들 (BL0_T) 및 (BL0_B)에 공통으로 연결된 감지 증폭기 (SA)가 활성화될 때, 상기 제 1 비트 라인 (BL0_T) 상의 전압 (VBL1)은 동작 전압, 예를 들면, 전원 전압 (VCC)까지 증폭되고, 제 2 비트 라인 (BL0_B)은 감지 증폭기 (SA)를 통해 접지된다. 신호들 (YSW_T) 및 (YSW-B)이 활성화됨에 따라, 상기 제 1 및 제 2 비트 라인들 (BL0_T) 및 (BL0_B)은 제 1 및 제 2 입출력 게이트 회로들 (150) 및 (150a)을 통해 대응하는 입출력 라인들 (IO0_T) 및 (IO0_B)에 연결된다. 이 분야에 잘 알려진 데이터 재기입 동작이 수행된 후, 일련의 독출 동작이 완료된다.
본 발명에 따른 강유전체 랜덤 액세스 메모리의 실시예가 이 분야에 잘 알려진 '오픈 비트 라인 구조 (open bit line structure)'를 이용하여 설명되었지만, '폴디드 비트 라인 구조 (folded bit line structure)'에 적용될 수 있음은 이 분야의 숙련된 자들에게 자명하다.
본 발명의 기준 전압 공급 회로에 따르면, 독출 동작 동안 파워 노이즈가 생길 때, 상기 전압들 (VBL1(0)), (VREF) 그리고 (VPL)은 동시에 움직인다. 이는 기준 전압 공급 회로들 (160) 및 (160a)이, 종래 기술의 전압 덤핑 구조 대신에, 메모리 셀에 연결되어 메모리 셀로부터 데이터를 직접적으로 센싱하는데 사용되는 비트 라인의 전압 변화를 일으키는 방식과 동일한 방식의 커패시터 커플링 구조를 이용하기 때문이다. 더욱이, 이러한 효과는 대응하는 플레이트 라인 구동기 (130/130a)의 파워 노드 (N4/N2)와 대응하는 기준 전압 공급 회로 (160a/160)의 파워 노드 (N3/N1)를 연결하는 배선이 가능한 짧은 길이를 갖도록 설계되면 더욱 증가된다. 이는 비록 독출 동작 동안 파워 노이즈가 생기더라도 제 1 및 제 2 비트 라인들 (BL0_T) 및 (BL0_B) 상의 전압들 (VBL1(0)) 및 (VREF) 의 차, 즉 감지 마진 (VMRAGIN=VBL1(↕)-VREF(↕))이 일정하게 유지되게 한다 (또는 안정된다). 결과적으로, 강유전체 랜덤 액세스 메모리는 향상된 신뢰성을 가진다.

Claims (12)

  1. 제 1 방향으로 배열된 워드 라인과;
    제 2 방향으로 배열된 제 1 비트 라인과;
    상기 워드 라인과 상기 제 1 비트 라인의 교차 영역에 배열된 메모리 셀과;
    상기 제 2 방향으로 배열된 제 2 비트 라인과;
    상기 제 1 및 제 2 비트 라인들에 공통으로 연결되며, 상기 제 1 및 제 2 비트 라인들 상의 전압차를 감지 증폭하는 감지 증폭기와; 그리고
    스위칭 제어 신호들에 응답해서 상기 제 2 비트 라인으로 기준 전압을 공급하는 기준 전압 공급 회로를 포함하며,
    상기 기준 전압 공급 회로는 커플링 커패시터와, 상기 스위칭 제어 신호들 중에서 비트 라인 등화 기간에 활성되는 하나의 신호에 응답해서 상기 제 2 비트 라인을 상기 커플링 커패시터의 제 1 플레이트에 연결하는 제 1 스위칭 소자 및, 상기 스위칭 제어 신호들 중에서 비트 라인 등화 기간에 활성되는 다른 하나의 신호에 응답해서 상기 커플링 커패시터의 제 2 플레이트를 제 1 파워 노드에 연결하는 제 2 스위칭 소자를 포함하고, 상기 제 1 파워 노드가 전원 전압을 받아들이고, 상기 제 1 스위칭 소자는 데이터 독출 동작 동안에 상기 제 2 스위칭 소자보다 먼저 활성화되는 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    상기 워드 라인에 대응하며, 상기 제 1 방향으로 배열되는 플레이트 라인 및;
    상기 플레이트 라인 및 제 2 파워 노드에 공통으로 연결되며, 플레이트 라인 구동 신호에 응답해서 상기 플레이트 라인을 구동하는 플레이트 라인 구동기를 부가적으로 포함하며,
    상기 제 2 파워 노드는 상기 전원 전압을 받아들이는 랜덤 액세스 메모리.
  3. 제 3 항에 있어서,
    상기 메모리 셀은 상기 제 1 비트 라인에 연결된 드레인, 상기 워드 라인에 연결된 게이트, 그리고 소오스를 가지는 액세스 트랜지스터 및; 상기 액세스 트랜지스터의 소오스에 연결된 제 1 플레이트와 상기 플레이트 라인에 연결된 제 2 플레이트를 가지는 강유전 커패시터를 포함하는 랜덤 액세스 메모리.
  4. 제 1 항에 있어서,
    상기 커플링 커패시터는 양 전극 사이에 상유전체를 포함하는 유전체를 가지는 랜덤 액세스 메모리.
  5. 제 1 방향으로 배열된 워드 라인과;
    제 2 방향으로 각각 배열된 복수 개의 제 1 비트 라인들과;
    상기 워드 라인과 상기 제 1 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들과;
    상기 제 2 방향으로 각각 배열된 복수 개의 제 2 비트 라인들과;
    각각이 상기 제 1 비트 라인들 중 대응하는 제 1 비트 라인과 상기 제 2 비트 라인들 중 대응하는 제 2 비트 라인 사이에 연결되며, 상기 대응하는 제 1 비트 라인 상의 전압과 상기 대응하는 제 2 비트 라인 상의 기준 전압의 차를 감지 증폭하는 복수 개의 감지 증폭기들을 가지는 감지 증폭기 회로와; 그리고
    각각이 대응하는 쌍의 제 2 비트 라인들 사이에 연결되며 비트 라인 등화 기간에 활성되는 제 1 및 제 2 스위칭 제어 신호들에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들로 상기 기준 전압을 공급하는 복수 개의 기준 전압 공급부들을 가지는 기준 전압 공급 회로를 포함하며,
    상기 각 기준 전압 공급부는 커플링 커패시터와, 상기 제 1 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들 중 하나를 상기 커플링 커패시터의 제 1 플레이트에 연결하는 제 1 스위칭 소자와, 상기 제 1 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들 중 다른 하나를 상기 커플링 커패시터의 제 1 플레이트에 연결하는 제 2 스위칭 소자 및, 상기 제 2 스위칭 제어 신호에 응답해서 상기 커플링 커패시터의 제 2 플레이트를 제 1 파워 노드에 연결하는 제 3 스위칭 소자를 포함하며, 상기 제 1 파워 노드는 전원 전압을 받아들이고, 상기 제 1 및 제 2 스위칭 소자들은 데이터 독출 동작 동안에 상기 제 3 스위칭 소자보다 먼저 활성화되는 랜덤 액세스 메모리.
  6. 제 6 항에 있어서,
    상기 워드 라인에 대응하며, 상기 제 1 방향으로 배열으로 플레이트 라인 및;
    상기 플레이트 라인과 제 2 파워 노드에 공통으로 연결되며, 플레이트 라인 구동 신호에 응답해서 상기 플레이트 라인을 구동하는 플레이트 라인 구동기를 부가적으로 포함하며,
    상기 제 2 파워 노드는 상기 전원 전압을 받아들이는 랜덤 액세스 메모리.
  7. 제 8 항에 있어서,
    상기 각 메모리 셀은 대응하는 제 1 비트 라인에 연결된 드레인, 상기 워드 라인에 연결된 게이트, 그리고 소오스를 가지는 액세스 트랜지스터 및; 상기 액세스 트랜지스터의 소오스에 연결된 제 1 플레이트와 상기 플레이트 라인에 연결된 제 2 플레이트를 가지는 강유전 커패시터를 포함하는 랜덤 액세스 메모리.
  8. 제 6 항에 있어서,
    상기 커플링 커패시터는 양 전극 사이에 상유전체를 포함하는 유전체를 가지는 랜덤 액세스 메모리.
  9. 행들과 열들로 배열된 복수 개의 제 1 메모리 셀들을 포함하는 제 1 메모리 셀 어레이와;
    상기 행들과 열들로 배열된 복수 개의 제 2 메모리 셀들을 포함하는 제 2 메모리 셀 어레이와;
    상기 행들로 배열되며, 각각이 상기 제 1 메모리 셀 어레이의 대응하는 행의 메모리 셀들에 연결되는 복수 개의 제 1 워드 라인들과;
    상기 행들로 배열되며, 각각이 상기 제 2 메모리 셀 어레이의 대응하는 행의 메모리 셀들에 연결되는 제 2 워드 라인들과;
    상기 열들로 배열되며, 각각이 상기 제 1 메모리 셀 어레이의 대응하는 열의 메모리 셀들에 연결되는 복수 개의 제 1 비트 라인들과;
    상기 열들로 배열되며, 각각이 상기 제 2 메모리 셀 어레이의 대응하는 열의 메모리 셀들에 연결되는 복수 개의 제 2 비트 라인들과;
    상기 제 1 메모리 셀 어레이에 연결되고 상기 제 1 워드 라인들에 각각 대응하는 복수 개의 제 1 플레이트 라인들과;
    상기 제 2 메모리 셀 어레이에 연결되고 상기 제 2 워드 라인들에 각각 대응하는 복수 개의 제 2 플레이트 라인들과;
    제 1 워드 라인 구동 신호들에 응답해서 상기 제 1 플레이트 라인들 중 하나를 선택하는 제 1 플레이트 라인 선택 회로와;
    제 2 워드 라인 구동 신호들에 응답해서 상기 제 2 플레이트 라인들 중 하나를 선택하는 제 2 플레이트 라인 선택 회로와;
    제 1 플레이트 라인 구동 신호에 응답해서 상기 선택된 제 1 플레이트 라인을 구동하는 제 1 플레이트 라인 구동기와;
    제 2 플레이트 라인 구동 신호에 응답해서 상기 선택된 제 2 플레이트 라인을 구동하는 제 2 플레이트 라인 구동기와;
    각각이 상기 제 1/제 2 비트 라인들 중 대응하는 비트 라인 상의 기준 전압과 상기 제 2/제 1 비트 라인들 중 대응하는 비트 라인 상의 전압의 차를 감지 증폭하는 복수 개의 감지 증폭기들을 가지는 감지 증폭기 회로와;
    각각이 대응하는 쌍의 제 1 비트 라인들 사이에 연결되고 제 1 및 제 2 스위칭 제어 신호들에 응답해서 상기 대응하는 쌍의 제 1 비트 라인들로 상기 기준 전압을 공급하는 복수 개의 제 1 기준 전압 공급부들을 가지는 제 1 기준 전압 공급 회로와; 그리고
    각각이 대응하는 쌍의 제 2 비트 라인들 사이에 연결되고 제 3 및 제 4 스위칭 제어 신호들에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들로 상기 기준 전압을 공급하는 복수 개의 제 2 기준 전압 공급부들을 가지는 제 2 기준 전압 공급 회로를 포함하고,
    상기 각 제 1 기준 전압 공급부는 제 1 커플링 커패시터와, 상기 제 1 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 1 비트 라인들 중 하나의 비트 라인을 상기 제 1 커플링 커패시터의 제 1 플레이트에 연결하는 제 1 스위칭 소자와, 상기 제 1 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 1 비트 라인들 중 다른 하나의 비트 라인을 상기 제 1 커플링 커패시터의 제 1 플레이트에 연결하는 제 2 스위칭 소자 및, 상기 제 2 스위칭 제어 신호에 응답해서 상기 제 1 커플링 커패시터의 제 2 플레이트를 제 1 파워 노드에 연결하는 제 3 스위칭 소자를 포함하되, 상기 제 1 파워 노드는 전원 전압을 받아들이며; 그리고
    상기 각 제 2 기준 전압 공급부는 제 2 커플링 커패시터와, 상기 제 3 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들 중 하나의 비트 라인을 상기 제 2 커플링 커패시터의 제 1 플레이트에 연결하는 제 4 스위칭 소자와, 상기 제 3 스위칭 제어 신호에 응답해서 상기 대응하는 쌍의 제 2 비트 라인들 중 다른 하나의 비트 라인을 상기 제 2 커플링 커패시터의 제 1 플레이트에 연결하는 제 5 스위칭 소자 및, 상기 제 4 스위칭 제어 신호에 응답해서 상기 제 2 커플링 커패시터의 제 2 플레이트를 제 2 파워 노드에 연결하는 제 6 스위칭 소자를 포함하되, 상기 제 2 파워 노드는 전원 전압을 받아들이는 랜덤 액세스 메모리.
  10. 제 11 항에 있어서,
    상기 제 1 스위칭 제어 신호는 상기 제 2 스위칭 제어 신호보다 먼저 활성화되고, 상기 제 3 스위칭 제어 신호는 상기 제 4 스위칭 제어 신호보다 먼저 활성화되는 랜덤 액세스 메모리.
  11. 제 11 항에 있어서,
    상기 각각의 제 1 및 제 2 메모리 셀 어레이들의 각 메모리 셀은 대응하는 플레이트 라인에 연결된 제 1 플레이트 그리고 제 2 플레이트를 가지는 강유전 커패시터 및; 대응하는 비트 라인과 상기 강유전 커패시터의 제 2 플레이트 사이에 형성된 전류 통로 및, 대응하는 워드 라인에 연결된 게이트를 가지는 랜덤 액세스 메모리.
  12. 제 11 항에 있어서,
    상기 제 1 플레이트 라인 선택 회로는 각각이 상기 제 1 플레이트 라인 구동기와 대응하는 제 1 플레이트 라인 사이에 연결된 전류 통로 및 대응하는 제 1 워드 라인에 연결되는 게이트를 가지는 복수 개의 전계 효과 트랜지스터들을 포함하고; 그리고 상기 제 2 플레이트 라인 선택 회로는 각각이 상기 제 2 플레이트 라인 구동기와 대응하는 제 2 플레이트 라인 사이에 연결된 전류 통로 및 대응하는 제 2 워드 라인에 연결되는 게이트를 가지는 복수 개의 전계 효과 트랜지스터들을 포함하는 랜덤 액세스 메모리.
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