CN116935912A - 铁电存储器 - Google Patents

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CN116935912A CN202210373356.4A CN202210373356A CN116935912A CN 116935912 A CN116935912 A CN 116935912A CN 202210373356 A CN202210373356 A CN 202210373356A CN 116935912 A CN116935912 A CN 116935912A
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Abstract

本申请实施例提供了一种铁电存储器，该铁电存储器中的第一存储单元包括晶体管和多个电容，多个电容的第一极板与晶体管的漏极连接，多个电容的第二极板分别对应连接至多条板线，多个电容均为铁电薄膜电容；读写控制器，响应于接收到从多个电容中的第一电容读取数据，在第一时段控制晶体管导通、向第二位线和与晶体管连接的第一位线提供第一信号，向与第一电容连接的第一板线提供第二信号；在第二时段控制晶体管关断、向第一位线和第二位线提供第三信号，向第一板线提供第四信号；在第三时段控制晶体管导通；在第四时段控制放大器使能。该铁电存储器，可以在提高铁电存储器的存储密度的情况下、简化铁电存储器的数据读取的设计。

Description

铁电存储器
技术领域
本申请实施例涉及存储器领域，尤其涉及一种铁电存储器。
背景技术
随着电子技术的发展，数据存储技术得到了快速的提升。铁电随机存储器(FeRAM，ferroelectric random access memory)(也称为“铁电存储器”)，由于具有较快的读写速度、非易失性等特点，得到了广泛的关注。FeRAM的存储单元通常由晶体管和包括铁电薄膜的电容组成。
传统技术中，FeRAM的一个存储单元通常由两个晶体管和两个电容形成，简称2T2C(2transistors and 2capacitors)结构。该2T2C结构的FeRAM中，每一个存储单元的尺寸较大，导致FeRAM的存储密度较低。为了提高FeRAM的存储密度，业界进一步提出采用1T1C(onetransistor and one ferroelectric capacitor)结构的FeRAM，即一个单元由1个晶体管和一个电容组成，如图1所示。在图1中，为了从存储单元中读取“0”、“1”数据，需要向放大器F输入参考电压信号Vref，以使放大器F将位线BL上的电压信号与参考电压信号Vref进行比较。然而，当前1T1C结构的FeRAM中，无论是从存储单元中读取数据“0”还是数据“1”，位线上的电压信号均朝向同一方向变化，如图1中所示的读“0”和读“1”时序。这就需要设置合理的参考电压信号Vref，使得读“0”时位线BL上的电位低于参考电压信号Vref，读“1”时位线BL上的电位高于参考电压信号Vref。这就对参考电压信号Vref的电压值提出了更高的要求，增加了参考电压值的选择难度。由此，如何在提高FRMA的存储密度的情况下、简化FRMA的数据读取的设计成为需要解决的问题。
发明内容
本申请实施例提供的铁电存储器，可以提高FeRAM的存储密度的情况下、简化FeRAM的数据读取的设计。为达到上述目的，本申请采用如下技术方案。
第一方面，本申请实施例提供一种铁电存储器，包括：读写控制器、多个存储单元、多条位线、多条字线、多条板线和放大器；所述多个存储单元中的第一存储单元包括晶体管和多个电容，所述晶体管的栅极与所述多条字线中的第一字线连接，所述晶体管的源极与所述多条位线中的第一位线连接，所述多个电容的第一极板与所述晶体管的漏极连接，所述多个电容的第二极板分别对应连接至所述多条板线，所述放大器连接在所述第一位线和所述多条位线中的第二位线之间，其中，所述多个电容均为铁电薄膜电容；所述读写控制器，响应于接收到从所述多个电容中的第一电容读取数据，在第一时段控制所述晶体管导通、向所述第一位线和所述第二位线提供第一信号，向与所述第一电容连接的第一板线提供第二信号；在第二时段控制所述晶体管关断、向所述第一位线和所述第二位线提供第三信号，向所述第一板线提供第四信号；在第三时段控制所述晶体管导通；在第四时段控制所述放大器使能，所述第一时段、所述第二时段、所述第三时段和所述第四时段为连续的时段；所述放大器，在所述第四时段对所述第一位线上的信号和所述第二位线上的信号放大，分别生成第五信号和第六信号，以及将所述第五信号输出。
本申请实施例中第一位线上的电位围绕第三信号的电位抬升或降低，与现有技术中需要设置合适的参考电压信号相比，本申请实施例可以不需要额外增加参考电压信号的选取，可以极大简化从FeRAM读取数据的设计；另外，本申请实施例提供的铁电存储器中，读写控制器在第二时段同时向第一位线和第二位线提供第三信号，可以实现以使得第一位线上的电位围绕第三信号的电位抬升或降低，因此，本申请实施例提供的FeRAM不需要考虑由于基准电位偏移导致数据读取不准确的问题，与现有技术中额外设置参考电压信号相比，还可以提高FeRAM数据读取的稳定性。另外，本申请实施例通过采用同一个晶体管连接多个电容的方式，可以使得一个存储单元可以存储更多个比特位，从而可以提高FeRAM的存储密度。
在一种可能的实现方式中，所述读写控制器还用于：在第五时段，向所述第一板线提供第七信号，其中，所述第五时段是所述第四时段之后且与所述第四时段连续的时段。
在一种可能的实现方式中，所述第一信号与所述第四信号之间的电位差，使所述第一电容中的铁电薄膜极化方向翻转；所述第二信号与所述第一信号之间的电位差、以及所述第二信号与所述第四信号之间的电位差，均保持所述铁电薄膜的极化方向不变；所述第三信号的电位，位于所述第一信号的电位与所述第二信号的电位之间；所述第七信号的电位与所述第一信号的电位相同。
在一种可能的实现方式中，所述第一信号为低电平信号；所述第四信号为高电平信号；所述第二信号的电位为所述第四信号的电位的二分之一。
在一种可能的实现方式中，所述第一信号为高电平信号；所述第四信号为低电平信号；所述第二信号的电位为所述第一信号的电位的二分之一。
在一种可能的实现方式中，所述读写控制器还用于：在第六时段，向所述第一板线提供第八信号，向所述第一位线和所述第二位线提供第九电压信号，所述第八信号和所述第九信号的电位，与所述第二信号的电位相同；在第七时段，控制所述晶体管关断。
在一种可能的实现方式中，所述读写控制器还用于：在所述第一时段至所述第四时段的任意时段，向所述多条板线中除所述第一板线之外的任意板线提供第十信号，所述第十信号的电位与所述第二信号的电位相同。
在一种可能的实现方式中，所述铁电存储器还包括均衡器，所述均衡器连接在所述第一位线和所述第二位线之间；所述均衡器用于：在所述第一时段从所述读写控制器接收所述第一信号，以及将所述第一信号提供至所述第一板线和所述第二板线；在所述第二时段从所述读写控制器接收所述第二信号，以及将所述第二信号提供至所述第一板线和所述第二板线；在所述第六时段从所述读写控制器接收所述第九信号，以及将所述第九信号提供至所述第一板线和所述第二板线。
在一种可能的实现方式中，所述读写控制器还用于：响应于接收到向所述第一电容写入数据，在第八时段，控制所述晶体管导通，向所述第一板线提供第十一信号，向所述第一位线提供第十二信号；其中，所述第十一信号与所述第十二信号之间的电位差，使所述第一电容中的铁电薄膜极化方向翻转。
在一种可能的实现方式中，所述读写控制器还用于：在第九时段，向所述第一板线提供第十三信号，所述第十三信号的电位为所述第二电压信号；所述第十三信号与所述第十一信号之间的电位差、以及所述第十三信号与所述第十二信号之间的电位差，均使所述铁电薄膜的极化方向不变；所述第九时段为所述第八时段之后、且与所述第八时段连续的时段。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的现有技术中铁电存储器的一个结构示意图；
图2是本申请实施例提供的铁电薄膜存储器的一个结构示意图；
图3是本申请实施例提供的用于从图2所示的铁电薄膜存储器中读取数据时的一个驱动时序示意图；
图4是本申请实施例提供的用于从图2所示的铁电薄膜存储器中读取数据时的又一个驱动时序示意图；
图5是本申请实施例提供的用于向图2所示的铁电薄膜存储器中写入数据时的一个驱动时序示意图；
图6是本申请实施例提供的铁电薄膜存储器的又一个结构示意图；
图7是本申请实施例提供的放大器和均衡器的内部结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文所提及的"第一"、或"第二"以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，"一个"或者"一"等类似词语也不表示数量限制，而是表示存在至少一个。"连接"等类似的词语并非限定于物理的或者机械的直接连接，而是可以包括电性的连接，不管是直接的还是间接的，等同于广义上的联通。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个存储单元是指两个或两个以上的存储单元。
请参考图2，图2是本申请实施例提供的FeRAM100的一个结构示意图。如图2所示，FeRAM100可以包括多个存储阵列，图2中示意性的示出了存储阵列0和存储阵列0两个存储阵列。需要说明的是，FeRAM100可以包括更多个存储阵列，本申请实施例对此不做具体限定。图2中详细示出了存储阵列0的结构，存储阵列1的结构可以与存储阵列0的结构相同，本申请实施例以存储阵列0为例进行详细描述。在图2中，存储阵列0包括：多个存储单元00、01、0m…nm，多条位线BL0、BL1…、BLn，多条字线WL0、WL1…WLm。多个存储单元10中的每一个存储单元10，分别与多条位线中的其中一条位线和多条字线中的其中一条字线连接。例如，图2中的存储单元00与字线WL0和位线BL0连接。如图2中，每一个存储单元均包括一个晶体管M1和多个电容，图2中示意性的示出了每一个存储单元包括电容C1和电容C2两个电容，需要说明的是，本申请实施例对每一个存储单元所包括的电容的数目不做限定，根据场景的需要设置。其中，电容C1和电容C2均为铁电薄膜电容。每一个存储单元与位线和字线的连接关系均相同。以存储单元00为例，对各存储单元的结构以及与位线和字线的连接关系进行描述。存储单元00中，晶体管M1的栅极与字线WL0连接，晶体管M1的源极与位线BL0连接，晶体管M1的漏极与电容C1以及电容C2的一端连接形成节点F00，电容C1的另外一端与板线PL0连接，电容C2的另外一端与板线PL1连接。下文中将电容C1和电容C2与晶体管M1连接的一端称为上极板，电容C1和电容C2与板线连接的一端称为下极板。本申请实施例中，每一个存储单元可以用于存储多比特位的数据，每一个存储单元所存储的比特位的数目与每一个存储单元中所包括的电容的数目相同。例如，图2中每一个存储单元包括两个电容，则每一个存储单元可以存储两比特的数据。
FeRAM100还包括读写控制器C。本申请实施例中所述的读写控制器C可以是一个集成控制器，具体实现中，读写控制器C可以为各种数字逻辑器件或电路，包括但不限于：微控制器或微处理器等。读写控制器C可以与外部装置(例如中央处理器、人工智能处理器或者其他处理器或装置)连接。读写控制器C可以从外部装置接收访问某一地址的指令，基于该指令所指示的地址，控制各存储单元中的晶体管导通或者关断。此外，读写控制器C还用于基于预设时序(例如图3、图4或者图5所示的时序)，向多条位线、多条字线以及板线发送各种电压信号，以实现外部装置对FeRAM100的访问。该访问是指读取FeRAM100中各存储单元存储的数据或者向存储单元写入数据。
举例来说，假设读写控制器C接收到用于从存储单元00中的电容C1读取数据的指令，读写控制器C可以在时段t1控制存储单元00中的晶体管G1导通，向位线BL0和位线BL1提供电压信号V1，向板线PL0和板线PL1提供电压信号V2；读写控制器C可以在时段t2控制晶体管G1关断、向位线BL0和位线BL1提供电压信号V3，向板线PL0提供电压信号V4；读写控制器C可以在时段t3控制晶体管G1导通；从而外部装置可以从位线BL0读取数据。时段t1～时段t3为连续的时段。本申请实施例可以通过多种方式设置上述电压信号V1～电压信号V4。在一种可选的实现方式中，电压信号V1的电位可以为“0”，电压信号V2的电位可以为电位Vw/2，电压信号V3的电位可以为介于电位“0”和电位Vw/2之间，电压信号V4的电位可以为电位Vw。在第二种可选的实现方式中，电压信号V1的电位可以为电位Vw，电压信号V2的电位可以为电位Vw/2，电压信号V3的电位可以介于电位Vw和电位Vw/2之间，电压信号V4的电位可以为电位“0”。上述电位Vw为使得电容C1中的铁电薄膜极化方向翻转的电位。
需要说明的是，基于铁电薄膜的特性，当对电容C1两端施加的电压小于电位Vw时，无论电容C1中的铁电薄膜此前的极化方向如何，电容C1中的铁电薄膜的极化方向均保持不变；当对电容C1两端施加的电压差为Vw、且方向由电容的上极板指向下极板时，无论电容C1中的铁电薄膜此前的极化方向如何，电容C1中的铁电薄膜的极化方向由电容C1上极板指向下极板；当对电容C1两端施加的电压差为Vw、且方向由电容的下极板指向上极板时，无论电容C1中的铁电薄膜此前的极化方向如何，电容C1中的铁电薄膜的极化方向由电容C1下极板指向上极板。因此，本申请实施例中，从电容C1读取数据或者向电容C1写入数据时，为了避免未被选中的电容C2中的铁电薄膜的极化方向发生翻转，本申请实施例中将未被选中的电容C2所对应的板线的电位始终保持电位Vw/2不变。
FeRAM100还包括多个放大器A0、放大器A1、…放大器An。放大器设置于两条位线之间，该两条位线分别位于不同的存储阵列中。如图2所示，存储阵列1包括位线BL0’、位线BL1’、…BLn’，位线BL0与位线BL0’之间设置有放大器A0，位线BL1与位线位线BL1’之间设置有放大器A1，位线BLn与位线BL0’之间设置有放大器An。也即图2所示的FeRAM100中，放大器的数目与一个存储阵列所包括的位线的数目相同，例如为n个。当外部装置从FeRAM100中的存储单元读取数据时，放大器基于读写控制器C的控制，可以在上述时段t3之后的时段t4获得所连接的两条位线上的电位，将该两条位线上的电位进行比较后、对两条位线上的电位进行放大，以使其中一条位线上的电位为低电平(“0”)，另外一条位线上的电位为高电平(“1”)，从而实现外部装置从存储单元所连接的位线上读取数据“0”或者数据“1”。
基于图2所示的FeRAM100的电路结构，请参考图3，图3是本申请实施例提供的用于驱动FeRAM100工作的时序200。该时序200可以为图2所示的读写控制器C响应于外部装置读取FeRAM100中的数据而生成的。下面以读取FeRAM100中的存储单元00中的电容C1存储的数据为例，结合图2所示的FeRAM100的结构、图3所示的时序200，对外部装置从FeRAM100读取数据的工作原理进行描述。图3中所示的电位V0为低电平，也即“0”，例如为0V，电位Vw为使得电容C1中的铁电薄膜极化方向翻转的电位，例如为2V，电位Vdd为高电平，也即“1”，其电位通常为电位Vw加上晶体管G1的导通压降，例如3V。此外，FeRAM100处于待命状态(也即等待被访问的状态)时，各条字线上的电位为V0，各条板线上的电位为Vw/2，各条位线上的电位为Vw/2，每一个存储单元中浮栅(FG，floating gate)结点的电位为Vw/2。如图3所示，读取FeRAM100中的存储单元00存储的数据包括六个时段。
在时段t1，向字线WL0提供电位Vdd，向位线BL0和位线BL0’提供电位V0，保持板线PL0的电位Vw/2不变，保持其余各条位线和字线的电位不变。在该时段，晶体管G1导通，位线BL0上的电位V0通过晶体管G1提供至节点F00，也即电容C1的上极板。由于电容C1下极板的电位为Vw/2，该时段电容C1下极板与上极板之间的差值为Vw/2。基于如上所述的铁电薄膜的特性，电容C1的极化方向不变。
在时段t2，向字线WL0提供电位V0，向板线PL0提供电位Vw，向位线BL0和位线BL0’提供电位V0，保持其余各条位线和字线的电位不变。在该时段，晶体管G1关断，电容C1下极板的电位为Vw。由于晶体管G1处于关断状态，电容C1下极板的电位为Vw。此时电容C1下极板与上极板之间的压差为(Vw-Vf0)，即正向压差。基于电容C1中铁电薄膜的极化方向，该时段中F00的电位变化又可以分为以下两种情况。第一种情况，当电容C1中铁电薄膜的极化方向由下极板指向上极板时(本申请实施例中下文将该极化方向称为正极化方向)，也即铁电薄膜的极化方向与电容C1两端的压差方向相同，铁电薄膜的极化方向不改变，电容C1上极板的电位(也即节点F00的电位)不发生改变，仍为Vf0，如图3中所示的实线。第二种情况，当电容C1中铁电薄膜的极化方向由上极板指向下极板时(本申请实施例中下文将该极化方向称为负极化方向)，也即铁电薄膜的极化方向与电容C1两端的压差方向相反，铁电薄膜的极化方向由负极化方向转为正极化方向。在第二种情况下，电容C1中的铁电薄膜的电荷流向上极板，使得节点F00的电荷为Vf1，如图3中所示的虚线。基于时段t2中节点F00的电位变化，可以理解的是，在上述第一种情况下，电容C1存储的数据可以示为“0”；在上述第二种情况下，电容C1存储的数据可以示为“1”。
在时段t3，向字线WL0提供电位Vdd，保持其余各条信号线的电位不变。在该时段，晶体管G1导通，位线BL0上的电荷与电位V00上的电荷进行中和。基于如上所述的两种情况，当结点F00的电位为Vf0时，位线BL0上的电荷通过晶体管G1流向结点F00，使得位线BL0上的电位由VP1降低至Vrd0，结点F00的电位抬高至Vrd0，如图3中所示的实线；当结点F00的电位为Vf1时，结点F00上的电荷通过晶体管G1流向位线BL0，结点F00的电位由Vf1降低Vrd1，位线BL0上的电位由VP1抬高至Vrd1，如图3中所示的虚线。此外，在该时段，位线BL0’上的电位保持不变，仍为VP1。
在时段t4，保持FeRAM100上的各条信号线的电位不变，向放大器A0输入信号以使放大器A0工作。在该时段，位线BL0和位线BL0’上的电位分别提供至放大器A0。基于如上所述的两种情况，当位线BL0上的电位为Vrd0时，由于位线BL0’上的电位为VP1，电位VP1高于电位Vrd0，放大器A0对位线BL0上的电位和位线BL0’上的电位进行比较放大，将位线BL0上的电位降低为V0，将位线BL0’上的电位抬升至Vw，如图3中所示的实线；从而，在该种情况下，外部装置从位线BL0上读取的数据为“0”。当位线BL0上的电位为Vrd1时，由于位线BL0’上的电位为VP1，电位VP1低于电位Vrd1，放大器A0对位线BL0上的电位和位线BL0’上的电位进行比较放大，将位线BL0上的电位抬升为Vw，将位线BL0’上的电位降低至V0，如图3中所示的虚线；从而，在该种情况下，外部装置从位线BL0上读取的数据为“1”。
综上，经过上述时段t1～时段t4，当上述时段t2中电容C1内的铁电薄膜保持正极性方向不变时，外部装置从位线BL0读取数据“0”；当上述时段t2中电容C1内的铁电薄膜由负极性方向翻转为正极性方向时，外部装置从位线BL0读取数据“1”。从图2所示的FeRAM100以及图3所示的驱动时序可以看出，本申请实施例通过将被选中的存储单元00所位于的位线BL0相邻的位线BL0’作为参考电压信号线，在上述时段t2向位线BL0和位线BL0’同时充基准电位VP1。然后上述时段t3，通过位线BL0和节点F00之间的电荷中和，使得读“0”时位线BL0上的电位由基准电位VP1降低至电位Vrd0，读“1”时位线BL0上的电位由基准电位VP1抬升至电位Vrd1。也即是说，放大器A0只要检测出位线BL0上的电位相比于位线BL0’上的电位下降，即可将位线BL0上的电位拉低至“0”，放大器A0只要检测出位线BL0上的电位相比于位线BL0’上的电位抬升，即可将位线BL0上的电位抬高至“1”。因此，本申请实施例中由于位线BL0上的电位围绕基准电位VP1抬升或降低，与图1所示的现有技术中需要设置合适的参考电压信号相比，本申请实施例可以不需要额外增加参考电压信号的选取，可以极大简化从FeRAM100读取数据的设计；另外，本申请实施例提供的如图3所示的数据读取驱动时序，由于在图3所示的时段t2中同时向位线BL0和位线BL0’提供基准电位VP1，也即是说无论何时位线BL0上的电位均围绕基准电位VP1抬升或降低，因此，本申请实施例提供的FeRAM100不需要考虑由于基准电位偏移导致数据读取不准确的问题，与图1所示的现有技术中额外设置参考电压信号相比，还可以提高FeRAM100数据读取的稳定性。另外，本申请实施例通过采用同一个晶体管连接多个电容的方式，可以使得一个存储单元可以存储更多个比特位，从而可以提高FeRAM100的存储密度。
另外，本申请实施例中通过在一个存储单元中设置多个电容，除了可以增加FeRAM的存储密度之外，当从电容C1中读“0”时，在上述时段t2，与电容C1连接于同一节点F00的其余电容还可以分担电容C1上极板的电荷，从而使得节点F00的电位进一步被拉低。此外，由公式(1)和公式(2)可以看出，当从电容C1中读“1”时、位线BL0的电位Vrd1，与从电容C1中读“0”时、位线BL0的电位Vrd0之间的电位差ΔV，由公式(3)体现。其中，CFG为节点F00的等效电容，CBL为位线BL0的等效电容，Vf1为读“1”时节点F00的电位，Vf2为读“0”时节点F00的电位。由此，通过调节一个存储单元中的电容的数目以及位线的长度，即可设置足够的电位差ΔV，以供放大器准确读取以及在位线上生成“0”或“1”，有利于提高数据读取的准确性。
Vf1·CFG+VP·CBL＝Vrd1·(CFG+CBL) 公式(1)
Vf0·CFG+VP·CBL＝Vrd·(CFG+CBL) 公式(2)
经过上述时段t1～时段t4，电容C1中的铁电薄膜的极化方向被破坏。本申请实施例中，在上述时段t4之后，还包括恢复铁电薄膜的极化方向至初始方向(也即在时段t1时铁电薄膜的极化方向)的过程，该过程也称为写回。请继续参考图3，如图3所示的时段t5为写回过程。在时段t5，向板线PL0提供电位V0，保持其余信号线的电位不变。在该时段，如果位线BL0的信号为V0，也即读取的信号为“0”时，由于在时段t2铁电薄膜的极性未发生翻转，在时段t4放大器A0将位线BL0上的电位拉低至V0且保持该电位不变，位线BL0的电位通过晶体管G1传递至节点F00，使得节点F00的电位为V0。由于板线PL0的电位为V0，电容C1两端的电位相同，电容C1中的铁电薄膜的极性不改变，仍为正极性方向，如图3中的实线。如果位线BL0的信号为Vw，也即读取的信号为“1”时，由于在时段t2铁电薄膜的极性由负极性方向翻转为正极性方向，在时段t4放大器A0将位线BL0上的电位抬高至Vw且保持该电位不变，位线BL0的电位通过晶体管G1传递至节点F00，使得节点F00的电位为Vw。由于板线PL0的电位为V0，电容C1下极板与上极板之间的压差为(V0-Vw)，电容C1中的铁电薄膜的极性由正极性方向翻转为负极性方向。由此，完成写回。
综上，基于图3所示的时序200，本申请实施例从FeRAM100中读取数据时，如果从电容C1上读取数据“0”，在上述时段t1～时段t5中的任意时段，电容C1中的铁电薄膜的极化方向均未发生翻转，即均为正极化方向(由下极板指向上极板)；如果从电容C1上读取数据“1”，在上述时段t2，电容C1中的铁电薄膜的极化方向由上极板指向下极板(负极化方向)翻转为由下极板指向上极板(正极化方向)，在上述时段t5，电容C1中的铁电薄膜的极化方向由下极板指向上极板(正极化方向)翻转为由上极板指向上极板(负极化方向)。
本申请实施例中，在如图3所示的时段t5执行完写回过程后，还包括预充过程。请继续参考图3，如图3所示的时段t6为预充过程。在时段t6，向板线PL0提供电位Vw/2，向位线BL0和位线BL0’提供电位Vw/2，控制放大器A0停止工作，保持其余信号线电位不变。在该时段，电容C1的下极板电位被抬升至Vw/2，位线BL0的电位Vw/2通过晶体管G1提供至结点F00，从而电容C1两端的电位相同，电容C1中的铁电薄膜的极化方向不变。由此，实现电容C1的预充。此外，在上述预充过程之后，向字线WL0提供电位V0，以控制晶体管G1关断。
图3示出了从FeRAM100读取数据时，用于驱动FeRAM100工作的一个时序200。本申请实施例还可以采用其他时序驱动FeRAM100以从FeRAM100中读取数据。请继续参考图4，图4是本申请实施例提供的用于驱动FeRAM100工作的又一个时序300。与图3所示的时序200不同的是，如图4所示的时序300中，在时段t1，向位线BL0和位线BL0’提供电位Vw，在时段t2，向位线BL0和位线BL0’提供电位Vp2，在时段t2～时段t4，向板线PL0提供电位V0，在时段t5～时段t6，向板线PL0提供电位Vw。从而，基于图4所示的时序300，本申请实施例从FeRAM100中读取数据时，如果从电容C1上读取数据“1”，在上述时段t1～时段t5中的任意时段，电容C1中的铁电薄膜的极化方向均未发生翻转，即均为负极化方向(由上极板指向下极板)；如果从电容C1上读取数据“0”，在上述时段t2，电容C1中的铁电薄膜的极化方向由下极板指向上极板(正极化方向)翻转为由上极板指向下极板(负极化方向)，在上述时段t5，电容C1中的铁电薄膜的极化方向由上极板指向下极板(负极化方向)翻转为由下极板指向上极板(正极化方向)。其中，FeRAM100基于图4所示的时序300工作的原理，与FeRAM100基于图3所示的时序200工作的原理相类似，具体工作原理参考图3所示的实施例的相关描述，不再赘述。
基于图2所示的FeRAM100的结构，图3和图4所示的从FeRAM100读取数据时、驱动FeRAM100工作的时序，在以上任意实施例的基础上，当向图2所示的FeRAM100中写入数据时，本申请实施例还提供一种驱动FeRAM100工作的时序400。下面以向FeRAM100中的存储单元00中的电容C1写入数据为例，结合图2所示的FeRAM100的结构、图5所示的时序400，对外部装置向FeRAM100写入数据的工作原理进行描述。图5所示的时序400中的各附图标记，与图3所示的时序200中的各附图标记相同，不再赘述。当FeRAM100处于待命状态(也即等待被访问的状态)时，各条字线上的电位为V0，各条板线上的电位为Vw/2，各条位线上的电位为Vw/2，每一个存储单元中浮栅结点的电位为Vw/2。向存储单元00写入的数据分两种情况。
当向存储单元00中的电容C1写入“0”时，外部装置向字线BL0提供电位V0，如图5中所示的实线。在时段t7，读写控制器C向位线WL0提供电位Vdd，向板线PL0提供电位Vw。在该种情况下，晶体管G1导通，位线BL0的电位V0通过晶体管G1提供至结点F00，从而电容C1的下极板与上极板之间的电位差为(Vw-V0)，电容C1中的铁电薄膜的极化方向由电容C1的下极板指向电容C1的上极板(也即极化方向正向)。在时段t8，读写控制器C向板线PL0提供电位V0，保持其余信号线上的电位不变。在时段t8，节点F00的电位为V0，电容C1的下极板与上极板之间的电位差为0，电容C1中的铁电薄膜的极化方向不发生改变。在时段t9，读写控制器C控制晶体管N0关断，向板线PL0和位线BL0均提供电位Vw/2，保持其余信号线的电位不变，电容C1两极板之间的电位差为0，电容C1中的铁电薄膜的极化方向不发生改变。另外，在时段t9之后，向字线WL0提供电位V0，晶体管G1关断。由此，完成向存储单元00中的电容C1写入数据“0”。
当向存储单元00中的电容C1写入“1”时，外部装置向字线BL0提供电位Vw，如图5中所示的虚线。在时段t7，读写控制器C向位线WL0提供电位Vdd，向板线PL0提供电位Vw。在该种情况下，晶体管G1导通，位线BL0的电位Vw通过晶体管G1提供至结点F00，电容C1的下极板与上极板之间的电位差为0，电容C1中的铁电薄膜的极化方向不发生改变。在时段t8，读写控制器C向板线PL0提供电位V0，保持其余信号线上的电位不变。在时段t8，节点F00的电位为Vw，电容C1的下极板与上极板之间的电位差为(V0-Vw)，电容C1中的铁电薄膜的极化方向由电容C1的上极板指向电容C1的下极板(也即极化方向负向)。在时段t9，读写控制器C控制晶体管N0关断，向板线PL0和位线BL0均提供电位Vw/2，保持其余信号线的电位不变，电容C1两极板之间的电位差为0，电容C1中的铁电薄膜的极化方向不发生改变。另外，在时段t9之后，向字线WL0提供电位V0，晶体管G1关断。由此，完成向存储单元00中的电容C1写入数据“1”。
在以上各实施例的基础上，本申请实施例提供的FeRAM100中，还包括均衡器，均衡器设置于每两条位线之间，如图6所示，图6为本申请实施例提供的FeRAM100的又一个结构示意图。图6中除了包括图2所示的FeRAM100的各器件之外，还包括多个均衡器B0、B1…Bn。均衡器设置于两条位线之间，该两条位线分别位于不同的存储阵列中。如图6所示，位线BL0与位线BL0’之间设置有均衡器B0，位线BL1与位线BL1’之间设置有均衡器B1，位线BLn与位线BLn’之间设置有均衡器Bn。也即图6所示的FeRAM100中，均衡器的数目为n。各均衡器用于从读写控制器C接收电压信号，以及将所接收到的电压信号分别提供至其所连接的两条位线。例如，均衡器B0从读写控制器C接收电压信号，该电压信号例如为电位Vw、电位VP或者电位Vw/2中的一个，以及将所接收的电压信号分别提供至位线BL0和位线BL0’上。基于图6所示的放大器和均衡器，请继续参考图7，图7示出了如图6所示的放大器和均衡器的内部结构示意图。以放大器A0和均衡器B0为例进行说明，其余放大器的结构以及工作原理与放大器A0相同，其余均衡器的结构以及工作原理与均衡器B0相同。
如图7所示，放大器A0包括晶体管G2、晶体管G3、晶体管G4和晶体管G5。晶体管G2和晶体管G3可以为N型晶体管，晶体管G4和晶体管G5可以为P型晶体管。晶体管G2的漏极与位线BL0连接，晶体管G2的源极和晶体管G3的漏极与信号线SAN连接，晶体管G3的源极与位线BL0’连接；晶体管G4的漏极与位线BL0连接，晶体管G4的源极和晶体管G5的漏极与信号线SAP连接，晶体管G5的源极与位线BL0’连接。晶体管G2和晶体管G4的栅极与位线BL0’连接，晶体管G3和晶体管G5的栅极与位线BL2连接。当采用如图3所示的驱动时序从存储单元00中的电容C1读取数据时，读取控制器C可以在图3所示的时段t4～时段t5，向信号线SAN提供图3所示的电位V0，向信号线SAP提供图3所示的电位Vw。
均衡器B0包括晶体管G6、晶体管G7和晶体管G8。晶体管G6、晶体管G7和晶体管G8可以均为N型晶体管。晶体管G6、晶体管G7和晶体管G8的栅极均与信号线E连接，晶体管G7和晶体管G9的漏极与位线BL0连接，晶体管G8和晶体管G9的源极与位线BL0’连接，晶体管G7的源极与晶体管G8的漏极连接，形成结点a，该结点a连接至读写控制器C。读写控制器C向节点a分时段提供电位Vw、电位V0和电位Vw/2，均衡器B将电位分别提供至位线BL0和位线BL0’。当采用如图3所示的驱动时序从存储单元00中的电容C1读取数据时，在时段t1，读写控制器C向信号线E提供高电平信号，晶体管G6、晶体管G7和晶体管G8导通，读写控制器C向节点a输入电位V0，晶体管G6和晶体管G7分别将电位V0提供至位线BL0和位线BL0’；在时段t2，读写控制器C向节点a输入电位Vp1，晶体管G6和晶体管G7分别将电位Vp1提供至位线BL0和位线BL0’；在时段t6，读写控制器C向节点a输入电位Vw/2，晶体管G6和晶体管G7分别将电位Vw/2提供至位线BL0和位线BL0’。
请继续参考图6，本申请实施例一种可能的实现方式中，FeRAM100的每一个存储阵列中还包括多个晶体管M0、M1、…Mn，其中一个晶体管对应连接至多条位线中的一条位线上。其中，晶体管M0连接至位线BL0上，晶体管M1连接至位线BL1上，晶体管Mn连接至位线BLn上。另外，FeRAM100还包括控制信号线CSL，多个晶体管MM0、M1、…Mn的栅极均连接至控制信号线CSL。读写控制器C还用于在接收到数据访问的指令时，向控制信号线CSL传输控制信号以控制各晶体管导通。此外，外部装置从FeRAM100读取数据以及向FeRAM100写入数据时，控制信号线CSL上的电位为高电平，晶体管M0、M1、…Mn导通。
请继续参考图6，本申请实施例一种可能的实现方式中，FeRAM100的每一个存储阵列中还包括多个晶体管N0、N1、…Nn，每一个晶体管的源极对应连接至多条位线的其中一条位线上，每一个晶体管的漏极用于接收写入的数据，每一个晶体管的栅极连接至控制信号线WE，如图2所示。其中，晶体管N0的源极连接至位线BL0，晶体管N1的源极连接至位线BL1，晶体管Nn的源极连接至位线BLn。此外，多个晶体管N0、N1、…Nn中，每一个晶体管的漏极还设置有缓冲器，外部输入的数据通过缓冲器传输晶体管的漏极，经过晶体管传输至信号线。如图2所示，晶体管N0的漏极与缓冲器F0连接，晶体管N1的漏极与缓冲器F1连接，晶体管Nn的漏极与缓冲器Fn连接。读写控制器C还用于在接收到数据写入的指令时，向控制信号线WE传输控制信号以控制各晶体管导通。此外，外部装置从存储阵列1中读取数据时，控制信号线WE上的电位为低电平，晶体管N0、N1、…Nn截止；外部装置向存储阵列1中写入数据时，控制信号线WE上的电位为高电平，晶体管N0、N1、…Nn导通，例如当外部装置向FeRAM100的存储单元00中的电容C1写入数据时，外部装置通过缓冲器F0、晶体管N0和晶体管M0向位线BL0输入信号(例如写“1”时输入高电平信号、写“0”时输入低电平信号)。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种铁电存储器，其特征在于，包括读写控制器、多个存储单元、多条位线、多条字线、多条板线和放大器；
所述多个存储单元中的第一存储单元包括晶体管和多个电容，所述晶体管的栅极与所述多条字线中的第一字线连接，所述晶体管的源极与所述多条位线中的第一位线连接，所述多个电容的第一极板与所述晶体管的漏极连接，所述多个电容的第二极板分别对应连接至所述多条板线，所述放大器连接在所述第一位线和所述多条位线中的第二位线之间，其中，所述多个电容均为铁电薄膜电容；
所述读写控制器，响应于接收到从所述多个电容中的第一电容读取数据，在第一时段控制所述晶体管导通、向所述第一位线和所述第二位线提供第一信号，向与所述第一电容连接的第一板线提供第二信号；在第二时段控制所述晶体管关断、向所述第一位线和所述第二位线提供第三信号，向所述第一板线提供第四信号；在第三时段控制所述晶体管导通；在第四时段控制所述放大器使能，所述第一时段、所述第二时段、所述第三时段和所述第四时段为连续的时段；
所述放大器，在所述第四时段对所述第一位线上的信号和所述第二位线上的信号放大，分别生成第五信号和第六信号，以及将所述第五信号输出。
2.根据权利要求1所述的铁电存储器，其特征在于，所述读写控制器还用于：
在第五时段，向所述第一板线提供第七信号，其中，所述第五时段是所述第四时段之后且与所述第四时段连续的时段。
3.根据权利要求2所述的铁电存储器，其特征在于，
所述第一信号与所述第四信号之间的电位差，使所述第一电容中的铁电薄膜极化方向翻转；
所述第二信号与所述第一信号之间的电位差、以及所述第二信号与所述第四信号之间的电位差，均保持所述铁电薄膜的极化方向不变；
所述第三信号的电位，位于所述第一信号的电位与所述第二信号的电位之间；
所述第七信号的电位与所述第一信号的电位相同。
4.根据权利要求3所述的铁电存储器，其特征在于，
所述第一信号为低电平信号；
所述第四信号为高电平信号；
所述第二信号的电位为所述第四信号的电位的二分之一。
5.根据权利要求3所述的铁电存储器，其特征在于，
所述第一信号为高电平信号；
所述第四信号为低电平信号；
所述第二信号的电位为所述第一信号的电位的二分之一。
6.根据权利要求1-5任一项所述的铁电存储器，其特征在于，所述读写控制器还用于：
在第六时段，向所述第一板线提供第八信号，向所述第一位线和所述第二位线提供第九电压信号，所述第八信号和所述第九信号的电位，与所述第二信号的电位相同；
在第七时段，控制所述晶体管关断。
7.根据权利要求1-6任一项所述的铁电存储器，其特征在于，所述读写控制器还用于：
在所述第一时段至所述第四时段的任意时段，向所述多条板线中除所述第一板线之外的任意板线提供第十信号，所述第十信号的电位与所述第二信号的电位相同。
8.根据权利要求6所述的铁电存储器，其特征在于，所述铁电存储器还包括均衡器，所述均衡器连接在所述第一位线和所述第二位线之间；所述均衡器用于：
在所述第一时段从所述读写控制器接收所述第一信号，以及将所述第一信号提供至所述第一位线和所述第二位线；
在所述第二时段从所述读写控制器接收所述第二信号，以及将所述第二信号提供至所述第一位线和所述第二位线；
在所述第六时段从所述读写控制器接收所述第九信号，以及将所述第九信号提供至所述第一位线和所述第二位线。
9.根据权利要求1-8任一项所述的铁电存储器，其特征在于，所述读写控制器还用于：
响应于接收到向所述第一电容写入数据，在第八时段，控制所述晶体管导通，向所述第一板线提供第十一信号，向所述第一位线提供第十二信号；其中，
所述第十一信号与所述第十二信号之间的电位差，使所述第一电容中的铁电薄膜极化方向翻转。
10.根据权利要求9所述的铁电存储器，其特征在于，所述读写控制器还用于：
在第九时段，向所述第一板线提供第十三信号，所述第十三信号的电位为所述第二电压信号；
所述第十三信号与所述第十一信号之间的电位差、以及所述第十三信号与所述第十二信号之间的电位差，均使所述铁电薄膜的极化方向不变；
所述第九时段为所述第八时段之后、且与所述第八时段连续的时段。
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