CN113808639B - 一种铁电存储单元读写特性验证电路结构 - Google Patents

一种铁电存储单元读写特性验证电路结构 Download PDF

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Abstract

本发明属于铁电存储器技术领域，具体为提供一种能够测试铁电存储单元读写特性的电路设计。对于基于铁电材料的铁电存储器电路，其性能参数主要在于铁电存储单元的电滞回线，在晶体管级的仿真过程中，铁电存储单元通过铁电材料的两种极化状态来表示数据(1、0)，铁电电容的写状态(数据写入铁电电容的实际状态)、读出台阶差(读数据时铁电电容释放电荷能力)、读出脉冲能够反映铁电单元在不同的仿真条件下的变化情况，从而判断其工作的性能指标。存储单元在读写操作时会受到其他连接在位线上的存储单元所产生寄生电容的影响，这种影响是存储器规模无法无限扩大的主要原因之一。同时,字线负载的增加导致连接到存储单元的选择晶体管栅极电压减少,数据传输损耗导致铁电电容极化状态减弱。为了评估这种影响并且找到合适的位线电容的大小，需要对存储单元的参数以及位线电容大小对读取数据时的影响做定量的分析。

Description

一种铁电存储单元读写特性验证电路结构
技术领域
本发明属于铁电存储器技术领域，具体为提供一种能够验证铁电存储单元读写特性的电路设计。
背景技术
1894年，泡克尔斯发现了罗息盐存在着一种异常的压电常数。随后的瓦拉塞克在1920 年发现了罗息盐晶体铁电电滞回线，此后又在其他类似的晶体中发现了铁电性，迄今为止已经发现了一千多种具有此效应的晶体。1921年，科学家研发了一种新型的铁电存储技术。但是直到1993年，在美国的一家科学技术应用公司才将此技术应用到存储器的设计中。基于铁电材料的铁电存储器可以在不加外部电压的情况下将数据长期的保存，存储器具有非易失性的特性，而实现这一特性的基本原理就是晶体存在的铁电效应。铁电效应就是将一定强度的电场加在铁电晶体的结构上，其晶体的中心原子就可以在这一特定的电场作用下产生规则运动，在这种状态达到了稳定之后，移除之前在晶体上施加的特定电场，晶体的中心原子仍旧可以保持其原有的位置上。这是因为晶体的中间层是一个高能阶，铁电晶体的中心原子在没有获取外部能量的情况下，是不能够越过高能阶到达另一个稳定的位置，使得基于铁电材料的铁电存储器同其他类型的ROM一样具有非易失性的存储特性。铁电效应解释这一原理，由于铁电材料具有两个或多个电极性稳定态，且各电极性稳定态之间可以通过施加特定的电场相互转换。因而，铁电材料具有抗电磁干扰、抗辐照性等高可靠性的特点。
对于基于铁电材料的铁电存储器电路，其性能参数主要在于铁电存储单元的电滞回线，在晶体管级的仿真过程中，铁电存储单元通过铁电材料的两种极化状态来表示数据(1、0)，铁电电容的写状态(数据写入铁电电容的实际状态)、读出台阶差(读数据时铁电电容释放电荷能力)、读出脉冲能够反映铁电单元在不同的仿真条件下的变化情况，从而判断其工作的性能指标。存储单元在读写操作时会受到其他连接在位线上的存储单元所产生寄生电容的影响，这种影响是存储器规模无法无限扩大的主要原因之一。同时,字线负载的增加导致连接到存储单元的选择晶体管栅极电压减少,数据传输损耗导致铁电电容极化状态减弱。为了评估这种影响并且找到合适的位线电容的大小，需要对存储单元的参数以及位线电容大小对读取数据时的影响做定量的分析。
针对上述要求，本发明主要是在传统的铁电读写电路的基础之上，根据不同容量以及性能要求进行优化改进，从而节约资源和仿真时间。实现铁电存储器存储规模扩大的快速设计验证，为后续设计提供参考依据。
发明内容
本发明的目的在于针对目前铁电存储器存储单元在读写操作过程中的性能测试，铁电存储器由于其设计架构、布局布线、工艺偏差、环境变化、材料特性变化等因素，会影响铁电电容的读写特性，提出的一种快速读写特性验证电路结构，该设计能够在保证铁电单元在读写操作时所需要满足的时序、电压要求的同时，对电路关键部分进行模拟负载变化验证，获取铁电存储器在读写过程中产生的关键数据信息。
本发明提供一种简化电路，铁电存储器的关键部分在于存储单元的存储特性，通过设计包含字线升压电路、板线转换电路与灵敏放大器等铁电存储器关键模块的验证电路，能够验证铁电存储器随着铁电存储单元阵列扩展后的读写特性的变化趋势。
由于选择MOS管在传输电压时存在阈值损失，导致加载在铁电电容上的电压降低而不能使其充分极化。验证电路中，字线升压电路产生电源电压加上阈值电压(VDD+VTH)加载到选择MOS管栅极。从而保证电源电压能完全传输到铁电电容，使其充分极化。由于阵列规模不同，其字线部分所挂载的存储单元随之增大，在实际设计中往往需要增大此电压。本电路通过在字线挂载逐级增大的MOS电容，实现对字线电压的匹配。
验证电路中，灵敏放大器能够识别互补位线BL、BLN两端在存储单元读出时的微小台阶差△U是实现功能的关键，△U越大，灵敏放大器越易分辨并放大对应的位线状态。但是阵列规模扩大，挂载在位线上的未选中存储单元存在MOS寄生电容，以及布局布线或工艺因素产生的位线寄生电容，导致台阶差△U也随之变小。通过对存储单元电容与位线电容进行优值匹配能够提高此台阶差△U。
本发明的技术方案：一种铁电存储单元读写特性验证电路结构，可以用于铁电存储器在设计过程中的快速读写性能测试。其特征在于，电路结构包括字线升压电路模块、板线转化控制模块、灵敏放大器模块、泄放电荷模块以及可配置负载模块。电路的启动信号需要从外部加入，写入时，存储单元在位线获得所需存储数据，字线和板线通过字线升压模块和板线转化控制模块接入铁电存储单元实现数据的存入。读出时，控制信号接入产生字线和板线，铁电存储单元释放所存储的电荷，此时灵敏放大器工作，通过差分运放的作用，将依据BL、BLN互补信号两端的电压差，将电压高的一拉升至高电平，将电压低的一端降至低电平。互补信号BL、BLN上将通过可配置负载单元加上模拟位线电容，泄放电荷模块将在电路工作结束时将位线拉至低电平保持。
本发明提出以下创新点：
1)设计使能信号与时钟信号控制的移位寄存器，将逐级增大的MOS电容施加在字线信号端，模拟读写过程中字线负载情况，实现字线电容匹配。
2)时钟信号可配置负载单元在位线数据读出时增加负载，影响所释放的台阶差电荷，实现对台阶差变化的检测。
3)电路的关键单元可分段测试，模拟读写周期的极限情况和数据表现状态。
4)对于输入控制信号变化要求迅速的模块，加入buffer模块增强信号翻转能力。
本发明的优点主要包括：
1.简化电路设计过程中存储单元的性能测试仿真模块，实现快速检测。
2.通用性强，模拟电路不同设计架构，实现前期电路框架确立。
3.读写控制简单，灵活性强，应用场景可以根据电压、温度、工艺脚的变化进行设计检测。级联的负载变化设计，能够在不同的周期内对变化的数据进行仿真。
附图说明
图1是本发明的铁电存储单元验证电路的整体结构示意图
图2是本发明的读写功能电路的结构示意图
图3是本发明的加入灵敏放大器的2T2C铁电存储单元的结构示意图
图4是本发明的可配置负载单元的结构示意图
图5是本发明的字线升压电路模块的基本仿真示意图
图6是本发明的泄放电荷电路模块的结构示意图
图7是本发明的应用实例1电路图
图8是本发明的应用实例2电路图
图9是本发明的应用实例2的基本时序示意图
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域的技术人员可以通过本说明书所描述的相关操作方式内容较为容易的掌握本发明所需要的控制要求，了解本发明所展示其他优点与应用场景。本发明可以依据应用的具体实施场景加以拓展应用，本说明书中的各项细节也可以基于不同的观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
参阅附图1～9，需要说明的是本发明所阐述的具体实例是设计之初的基本构想，附图所涉及的各个组件并非电路实际应用过程中的全部电路设计，其包含的数量、形态以及尺寸要求可以依据设计应用中的要求进行调整改动，故在最终的实施过程中，电路的组件构成、综合布局也可能变得复杂。
下面结合附图对本发明进行详细的描述
如图1所示，本发明提供了一种铁电存储单元读写特性验证电路结构，字线升压模块包含5个输入控制信号，1个输出字线信号；板线转化控制模块包含2个输入控制信号，一个输出板线信号；铁电存储单元采用铁电存储单元存储结构，包括2个输入控制信号(字线、板线)，2个互补数据传输信号(BL、BLN)；灵敏放大器模块包含1个输入控制信号，2个互补数据传输信号(BL、BLN)；泄放电荷模块包含1个输入控制信号，4个输出信号；可配置负载单元包含2个输入控制信号，8个输出负载信号。输出出入控制模块包含一个控制信号、两个输入数据信号与两个输出数据信号。此外，电路根据设计要求在每个输入端口增加整形buffer，减少信号翻转变化对电路的设计影响。
电路未工作时，泄放电荷模块接入控制信号，通过内部的NMOS管接地，将互补字线信号拉至低电平保持，此时输入输出控制模块将内部传输管关断，阻止数据的传入与传出。其他模块信号均无效，为低功耗状态。
在写操作时，字线升压模块将WL升至高电平，使得NMOS管导通，铁电电容上级板与外部位线BL、BLN联通，假设BL的逻辑电平为“1”，BLN的逻辑电平为“0”。由于数据通过NMOS管均在阈值损失，施加在NMOS栅极的字线电压需要达到Vdd+Vth的导通电压， Vth为NMOS的阈值电压，才能够减少阈值损失，保证数据的完整性。同时，字线将通过板线转化模块内部传输管，将外加板线信号转换接入铁电电容下级板，BLN所接入的铁电电容向负方向极化，BL所接入的铁电电容向正方向极化。实现数据的写入操作，此时WL拉低， PL拉低，数据保持在铁电存储单元中。
在读操作时，首先，泄放电荷模块将位线BL、BLN拉至低电平，随后WL升至高电压，PL产生并接入铁电电容下级板。此时铁电电容两端都为逻辑高电平与逻辑低电平，极化方向都为负方向，写操作所改变的极化强度再次发生改变，铁电电容向位线释放不同量的电荷，产生BL、BLN上的台阶差△U。接下来，灵敏放大器开始工作，放大字线上的微小电压差，电压高的拉至高电平，电压低的拉至低电平。通过输入输出控制模块，传输到信号输出端。
如图2所示，存储电路需要匹配测试存储单元栅极导通电压，字线WL所能表现的实际电压将影响电路数据传输至铁电电容，从而影响铁电电容的极化程度。位线作为数据传输信号线，横向传输数据至铁电电容载荷量也将直接影响数据写入与读出的可靠性。由于电路的阵列规模、布局布线或工艺条件等因素的影响，实际生成电路在以上信号线上将产生寄生电容，这会使得栅电压降低，数据通过传输MOS管产生损耗，铁电电容读写过程的极化状态所释放电荷降低，铁电电容的充放电将因此变得缓慢。灵敏放大器不能识别台阶差△U，从而存储器不能正常工作。
如图3所示，实际电路的阵列规模确定需要满足存储单元的性能。图中所示为存储单元和与之相连的灵敏放大器作为电路的关键部分，将实际电路中其余未工作选中阵列模块简化为集总式的位线电容，存储单元结构包含两个NOMS场效应晶体管和两个铁电电容，通过字线与位线的配合控制，将BL与BLN上的数据写入铁电电容中，两个铁电电容的极化状态将表现实际数据传输的逻辑电平，为此将极化状态等效为电容的表面电荷密度，可以较为直观的理解铁电电容的性能。位线两端挂载的位线电容作为影响因素，假设字线作为栅电压完美打开NMOS管，等效为一根导线，此时位线与铁电电容极板直接连接。读出时，位线的电压等于铁电电容等效转移的电荷Q和位线的电容CBL来表示,由于Q不可测，所以位线电容将直接影响位线上的实际电压，从而影响台阶差△U。
Figure SMS_1
如图4～5所示，实际电路中列项的选择由字线完成，阵列规模越大，其字线负载越大。由于升压过程中需要作为诸多存储单元的栅电压，其升压能力的表现也决定着选中存储单元的NMOS管是否完美开启。为模拟电路在实际工作状况中的影响因素，通过使能信号配合时钟信号在存储单元连续的读写周期中，依次挂载逐级递增的负载电容，模拟不同阵列规模的情况下，字线升压模块的升压能力。此负载模块采用MOS电容，改变电源电压、工作温度等影响因素，可以对比获得字线WL的电压变化趋势，从而确定实际电路中字线需要满足的栅电压条件。
如图6所示，泄放电荷单元采用四个NMOS晶体管，为了使互补位线在未进行数据传输时保持稳定低电平，减少了验证电路过程中的干扰因素。通过外加控制信号，将位线拉低至 GND。
综上，本发明可以实现铁电存储单元的快速性能验证，通过简化电路关键路径，施加集成的电容模块，模拟电路在不同规模阵列、寄生电容、工艺条件等因素的影响下所带来的问题。通过匹配字线电压，调整晶体管导通栅电压，减少位线数据传输的损耗，从而改善铁电电容的极化状态。而位线电容用可配置负载单元替代，从而确定位线寄生对台阶差△U的影响状况，确定当前规模电路的合理性。为后续电路设计，同时提高灵敏放大器精度或调节布局布线，从而解决上述问题，提供参考依据。
所以，本发明能有效地克服了现有技术的缺点而具有应用前景。
应用实例一：利用上文所述的验证电路，存储单元采用由一个选择晶体管和一个铁电电容构成的1T1C结构，实现对存储单元为1T1C结构的铁电存储器的读写特性验证。如图7 所示，电路主要包含1T1C铁电存储单元、灵敏放大器以及1T1C单元构成的挂载电路。存储单元NMOS的栅端连接WL，铁电电容下极板连接PL，BL上的数据通过NMOS写入铁电电容，在BL线上连接接地的普通电容模拟实际电路中的位线寄生电容，挂载电路通过移位实现逐级挂载至位线端，在不同的读写周期可以获得相应的铁电电容极化状态、写状态、读脉冲等相关数据，理想情况下写1数据应该将铁电电容极化至VDD，而读脉冲最大值也应至 VDD电压，由于负载电容的增加，消耗相应电荷，读脉冲降低至2.2V，由此可以根据性能需求确定设计所需要满足的阵列规模是否具有合理性。
应用实例二：利用上文所述的验证电路，存储单元采用由两个选择晶体管和两个铁电电容构成的2T2C结构，实现对存储单元为2T2C结构的铁电存储器的读写特性验证。如图8 所示，电路主要包含2T2C铁电存储单元、灵敏放大器以及由2T2C单元构成的挂载电路。存储单元NMOS的栅端连接WL，两组铁电电容下极板连接PL，由于采用2T2C作为存储单元，具有互补的一组位线，在互补位线增加接地的普通电容，移位电路将2T2C的CELL挂载至相应的互补位线。能够获得一组互补的电容极化状态，而读脉冲的最高电压来自数据存储为 1的铁电电容。设计者可以根据工作电压和采用的铁电晶体调整验证电路的结构，能够从仿真层面获得相应的参数性能信息。图9提供了依据本设计实现电路的时序示意图，参考时序能够产生电路的基本信号，完成存储器读写特性验证。
上述实施例已经充分说明了本发明的必要技术内容，普通技术人员能够依据说明加以实施，故不再赘述其他技术细节。
以上所述，仅是本发明的具体实施案例方式。因此，凡所属技术领域中具有通用性，允许在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，但仍应由本发明的权利要求所涵盖。

Claims (3)

1.一种铁电存储单元读写特性验证电路结构，可用于铁电存储器在读写操作过程中的性能测试；其特征在于，电路结构包括字线升压模块、板线转化控制模块、铁电存储单元、灵敏放大器模块、泄放电荷模块、可配置负载单元模块以及输入输出控制模块；此外，电路根据设计要求在每个输入端口增加整形反相器，减少信号翻转变化对电路的设计影响；铁电存储单元读写特性验证电路结构中通过增加字线、位线负载，在保证铁电单元在读写操作时所需要满足的时序、电压要求的同时，对电路关键部分进行模拟负载变化验证，获取铁电存储器在读写过程中产生的关键数据信息，包括铁电电容的写状态、读出台阶差、读出脉冲等，从而判断其工作的性能指标；
所述字线升压模块，其特征在于，由于选择MOS管在传输电压时存在阈值损失，导致加载在铁电电容上的电压降低而不能使其充分极化，字线升压电路产生电源电压加上阈值电压VDD+VTH加载到选择MOS管栅极；从而保证电源电压能完全传输到铁电电容，使其充分极化；由于阵列规模不同，其字线部分所挂载的存储单元随之增大，在实际设计中需要增大字线电压；本电路通过在字线挂载逐级增大的MOS电容，实现对字线电压的匹配。
2.根据权利要求1所述的铁电存储单元读写特性验证电路结构，其特征在于，提供了一种简化电路，铁电存储器的关键部分在于存储单元的存储特性，通过设计包含字线升压电路、板线转换电路与灵敏放大器等铁电存储器关键模块的测试电路，能够验证铁电存储器随着铁电存储单元阵列扩展后的读写特性的变化趋势。
3.根据权利要求1所述的铁电存储单元读写特性验证电路结构，其特征在于，验证电路中，灵敏放大器能够识别互补位线BL、BLN两端在存储单元读出时的微小台阶差△U是实现功能的关键，△U越大，灵敏放大器越易分辨并放大对应的位线状态；但是阵列规模扩大，挂载在位线上的未选中存储单元存在MOS寄生电容，以及布局布线或工艺因素产生的位线寄生电容，导致台阶差△U也随之变小；通过对存储单元电容与位线电容进行优值匹配能够提高此台阶差△U。
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