KR20200010980A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 도전 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더, 제2 도전 라인들을 통해 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들, 행 디코더에 제1 전압을 공급하고, 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기, 그리고 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함한다. 행 디코더, 쓰기 드라이버들 및 감지 증폭기들, 전압 생성기, 그리고 데이터 버퍼 중 적어도 하나는 전압을 증폭하도록 구성되는 제1 강유전체 커패시터를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 수동 소자를 통해 전압을 증폭하여 사용하는 반도체 메모리 장치에 관한 것이다.
컴퓨터, 스마트폰, 스마트패드 등과 같은 컴퓨팅 장치들은 반도체 메모리 장치를 사용한다. 컴퓨팅 장치들은 반도체 메모리 장치를 주 기억 장치 또는 보조 기억 장치로 사용할 수 있다. 주 기억 장치는 컴퓨팅 장치들이 운영 체제, 응용 등과 같은 다양한 소프트웨어들을 구동하는 데에 사용된다. 보조 기억 장치는 컴퓨팅 장치가 운영 체제, 응용 등의 원본 데이터, 또는 이들에 의해 생성되는 사용자 데이터를 보존하는 데에 사용된다.
반도체 메모리 장치는 컴퓨팅 장치의 전력 소비량을 결정하는 주요 원인 중 하나이다. 반도체 메모리 장치가 소비하는 전력량이 감소할수록, 컴퓨팅 장치가 소비하는 전력량이 감소한다. 특히, 스마트폰, 스마트패드 등과 같이 한정된 전력량을 갖는 배터리를 사용하는 모바일 장치들에서, 반도체 메모리 장치가 소비하는 전력량이 모바일 장치들의 동작 시간을 결정할 수 있다.
반도체 메모리 장치의 전력 소비량을 줄이기 위하여, 반도체 메모리 장치는 저전력을 소비하도록 설계될 수 있다. 전력 소비량을 줄이기 위해, 반도체 메모리 장치의 동작 전압이 낮아져야 한다. 반도체 메모리 장치의 동작 전압이 낮아지면, 반도체 메모리 장치의 동작 전압의 스윙 폭이 감소하고, 이는 반도체 메모리 장치의 동작 속도를 제약할 수 있다.
본 발명의 목적은 동작 전압을 유지하면서 동작 전압의 스윙 폭을 높여 동작 속도의 제약을 극복하는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 도전 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더, 제2 도전 라인들을 통해 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들, 행 디코더에 제1 전압을 공급하고, 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기, 그리고 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함한다. 행 디코더, 쓰기 드라이버들 및 감지 증폭기들, 전압 생성기, 그리고 데이터 버퍼 중 적어도 하나는 전압을 증폭하도록 구성되는 제1 강유전체 커패시터를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 도전 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더, 제2 도전 라인들을 통해 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들, 행 디코더에 제1 전압을 공급하고, 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기, 그리고 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함한다. 제1 도전 라인들 또는 제2 도전 라인들의 각각은 강유전체 커패시터를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 도전 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더, 제2 도전 라인들을 통해 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들, 행 디코더에 제1 전압을 공급하고, 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기, 그리고 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함한다. 메모리 셀들의 각각은 적어도 하나의 비트를 저장하는 저장 소자, 그리고 제1 도전 라인들 중 하나의 제1 도전 라인의 전압에 따라 제2 도전 라인들 중 하나의 제2 도전 라인과 다른 하나의 제2 도전 라인의 사이에 저장 소자를 전기적으로 연결하는 적어도 하나의 트랜지스터를 포함한다. 적어도 하나의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함한다.
본 발명에 따르면, 트랜지스터의 게이트에 전달되는 전압은 강유전체 물질을 통해 증폭된다. 따라서, 동작 전압을 유지하면서 트랜지스터의 게이트에 전달되는 전압의 스윙 폭을 높임으로써 향상된 동작 속도 또는 특정한 동작 속도 내에서의 안정성을 달성하는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 보여준다.
도 3은 본 발명의 제1 실시 예에 따른 메모리 셀을 보여준다.
도 4는 본 발명의 실시 예에 따른 트랜지스터를 보여준다.
도 5는 본 발명의 제2 실시 예에 따른 메모리 셀을 보여준다.
도 6은 본 발명의 제3 실시 예에 따른 메모리 셀을 보여준다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 9는 행 디코더 또는 쓰기 드라이버들 및 감지 증폭기들에 구현되는 전압 증폭 소자들과 연관된 구성 요소들의 예를 보여준다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 11은 전압 생성기에 구현되는 전압 증폭 소자들과 연관된 구성 요소들의 예를 보여준다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 13은 데이터 버퍼에 구현되는 전압 증폭 소자들과 연관된 구성 요소들의 예를 보여준다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)을 포함한다.
메모리 셀 어레이(110)는 메모리 셀들을 포함한다. 메모리 셀들은 행들 및 열들로 배열될 수 있다. 메모리 셀들의 행들은 제1 도전 라인들(CL1)에 연결될 수 있다. 메모리 셀들의 열들은 제2 도전 라인들(CL2)에 연결될 수 있다. 메모리 셀들의 각각은 하나 또는 그보다 많은 비트들을 저장할 수 있다.
행 디코더(120)는 제1 도전 라인들(CL1)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더(120)는 주소 버퍼(150)로부터 행 주소(RA)를 수신하고, 전압 생성기(170)로부터 제1 전압들(V1)(또는 제1 전류들)을 수신할 수 있다. 행 디코더(120)는 행 주소에 응답하여 제1 도전 라인들(CL1) 중 읽기 또는 쓰기의 대상인 메모리 셀들의 행에 연결된 하나의 제1 도전 라인을 선택할 수 있다.
행 디코더(120)는 선택된 제1 도전 라인에 제1 전압들(V1)(또는 제1 전류들) 중 선택 전압 또는 선택 전류를 인가하고, 비선택된 제1 도전 라인들에 제1 전압들(V1)(또는 제1 전류들) 중 비선택 전압 또는 비선택 전류를 인가할 수 있다. 제1 도전 라인들(CL1)은 워드 라인들이라 불릴 수 있다.
쓰기 드라이버들 및 감지 증폭기들(130)은 제2 도전 라인들(CL2)을 통해 메모리 셀 어레이(110)에 연결된다. 쓰기 드라이버들 및 감지 증폭기들(130)은 주소 버퍼(150)로부터 열 주소(CA)를 수신하고, 전압 생성기(170)로부터 제2 전압들(V2)(또는 제2 전류들)을 수신할 수 있다.
쓰기 드라이버들 및 감지 증폭기들(130)은 제2 전압들(V2)(또는 제2 전류들)을 제2 도전 라인들(CL2)에 인가함으로써, 행 디코더(120)에 의해 선택된 행의 메모리 셀들에 데이터를 기입하거나 선택된 행의 메모리 셀들로부터 데이터를 읽을 수 있다.
쓰기 드라이버들 및 감지 증폭기들(130)은 선택된 행의 메모리 셀들 중에서 열 주소(CA)에 의해 선택된 메모리 셀들에 대해 쓰기 또는 읽기를 수행할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(130)은 선택된 메모리 셀들에 기입될 데이터를 데이터 버퍼(140)로부터 수신할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(130)은 선택된 메모리 셀들로부터 읽은 데이터를 데이터 버퍼(140)로 전송할 수 있다.
데이터 버퍼(140)는 외부 장치, 예를 들어 외부의 메모리 제어기로부터 수신되는 데이터(DATA)를 쓰기 드라이버들 및 감지 증폭기들(130)로 전달할 수 있다. 또한, 데이터 버퍼(140)는 쓰기 드라이버들 및 감지 증폭기들(130)로부터 전달되는 데이터(DATA)를 외부의 장치로 전달할 수 있다.
주소 버퍼(150)는 외부의 장치, 예를 들어 외부의 메모리 제어기로부터 주소(ADDR)를 수신할 수 있다. 주소 버퍼(150)는 수신된 주소(ADDR) 중에서 행 주소(RA)를 행 디코더(120)로 전달할 수 있다. 주소 버퍼(150)는 수신된 주소(ADDR) 중에서 열 주소(CA)를 쓰기 드라이버들 및 감지 증폭기들(130)로 전달할 수 있다.
명령 버퍼(160)는 외부의 장치, 예를 들어 외부의 메모리 제어기로부터 명령(CMD)을 수신할 수 있다. 명령 버퍼(160)는 수신된 명령(CMD)을 제어 로직 블록(180)으로 전달할 수 있다.
전압 생성기(170)는 반도체 메모리 장치(100)에서 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(170)는 제1 전압들(V1)을 생성하여 행 디코더(120)에 전달할 수 있다. 전압 생성기(170)는 제2 전압들(V2)을 생성하여 쓰기 드라이버들 및 감지 증폭기들(130)로 전달할 수 있다.
제어 로직 블록(180)은 외부의 장치, 예를 들어 외부의 메모리 제어기로부터 제어 신호들(CTRL)을 수신할 수 있다. 제어 로직 블록(180)은 명령 버퍼(160)로부터 명령(CMD)을 수신할 수 있다. 제어 로직 블록(180)은 제어 신호들(CTRL) 및 명령(CMD)에 응답하여 반도체 메모리 장치(100)의 구성 요소들의 동작들을 제어할 수 있다.
예를 들어, 제어 로직 블록(180)은 적절한 타이밍에 제1 도전 라인들(CL1) 중 행 주소(RA)에 대응하는 하나의 제1 도전 라인을 선택하도록 행 디코더(120)를 제어할 수 있다. 제어 로직 블록(180)은 선택된 행의 메모리 셀들 중 열 주소(CA)에 대응하는 메모리 셀들에 대해 읽기 또는 쓰기를 수행하도록 쓰기 드라이버들 및 감지 증폭기들(130)을 적절한 타이밍에 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 셀 어레이(110)는 전압 증폭 소자들(11)을 포함할 수 있다. 전압 증폭 소자들(11)은 수신되는 전압을 증폭하여 출력하도록 구성될 수 있다. 전압 증폭 소자들(11)의 각각은 하나의 수동(passive) 전기 소자로 구성될 수 있다. 따라서, 복잡도를 크게 높이지 않으면서 그리고 반도체 메모리 장치(100)의 동작 전압을 높이지 않으면서, 메모리 셀 어레이(110)의 내부에서 사용되는 전압이 상승될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이(110)를 보여준다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 행들 및 열들로 배열된 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)의 행들은 제1 도전 라인들(CL1), 더 상세하게는 m 개(m은 양의 정수)의 제1 도전 라인들(CL1_1~CL1_m)에 연결될 수 있다.
메모리 셀들(MC)의 열들은 제2 도전 라인들(CL2), 더 상세하게는 n 개(n은 양의 정수)의 제2a 도전 라인들(CL2a_1~CL2a_n) 및 n 개의 제2b 도전 라인들(CL2b_1~CL2b_n)에 연결될 수 있다. 메모리 셀들(MC)의 각각은 제1 도전 라인들(CL1_1~CL1_n) 중 하나의 제1 도전 라인, 제2a 도전 라인들(CL2a_1~CL2a_n) 중 하나의 제2a 도전 라인, 그리고 제2b 도전 라인들(CL2b_1~CL2b_n) 중 하나의 제2b 도전 라인에 연결될 수 있다.
예를 들어, 제1 도전 라인들(CL1_1~CL1_m)은 워드 라인들이라 불릴 수 있다. 제2a 도전 라인들(CL2a_1~CL2a_n)은 비트 라인들이라 불릴 수 있다. 제2b 도전 라인들(CL2b_1~CL2b_n)은 반전 비트 라인들 또는 소스 라인들이라 불릴 수 있다.
도 3은 본 발명의 제1 실시 예에 따른 메모리 셀(MC)을 보여준다. 도 2 및 도 3을 참조하면, 첫 번째 제1 도전 라인(CL1_1), 첫 번째 제2a 도전 라인(CL2a_1), 그리고 첫 번째 제2b 도전 라인(CL2b_1)에 연결된 메모리 셀(MC)이 도시된다.
메모리 셀(MC)은 제1 내지 제6 트랜지스터들(T1~T6)을 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 직렬 연결될 수 있다. 제1 트랜지스터(T1)는 PMOS 트랜지스터이고, 제2 트랜지스터(T2)는 NMOS 트랜지스터일 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 직렬 연결될 수 있다. 제3 트랜지스터(T3)는 PMOS 트랜지스터이고, 제4 트랜지스터(T4)는 NMOS 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트들과 제2a 도전 라인(CL2a_1)의 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트는 제1 도전 라인(CL1_1)에 연결될 수 있다. 제5 트랜지스터(T5)는 NMOS 트랜지스터일 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 게이트들과 제2b 도전 라인(CL2b_1)의 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트는 제1 도전 라인(CL1_1)에 연결될 수 있다. 제6 트랜지스터(T6)는 NMOS 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터들(T1~T4)은 크로스 결합된(cross coupled) 인버터들로 기능할 수 있다. 제1 내지 제4 트랜지스터들(T1~T4)은 메모리 셀(MC)에서 데이터를 저장하는 저장 소자로 기능할 수 있다. 제5 및 제6 트랜지스터들(T5, T6)은 저장 소자를 제2a 도전 라인(CL2a_1)과 제2b 도전 라인(CL2b_1)의 사이에 전기적으로 연결하는 선택 소자로 기능할 수 있다.
메모리 셀(MC)은 정적 랜덤 액세스 메모리(SRAM) 셀일 수 있다. 예시적으로 6T SRAM 셀의 예가 도 3에 도시되었다. 그러나 본 발명의 실시 예에 따른 메모리 셀(MC)은 6T SRAM 셀로 한정되지 않는다. 메모리 셀(MC)은 다양한 형태의 SRAM 셀로 구현될 수 있다.
제1 내지 제6 트랜지스터들(T1~T6)의 각각은 전압 증폭 소자들(11)을 포함할 수 있다. 예를 들어, 제1 내지 제6 트랜지스터들(T1~T6)의 각각은 게이트에 인가되는 전압을 증폭하여 바디(body)에 전달할 수 있다. 제1 내지 제6 트랜지스터들(T1~T6)은 수동 소자를 이용하여 전압 증폭을 수행할 수 있다. 바디에 전달되는 전압이 증폭되면, 제1 내지 제6 트랜지스터들(T1~T6)의 응답 속도가 향상되므로, 메모리 셀(MC)이 더 빠르게 액세스 될 수 있다.
도 4는 본 발명의 실시 예에 따른 트랜지스터를 보여준다. 예시적으로, 트랜지스터(T)는 도 3의 제1 내지 제6 트랜지스터들(T1~T6) 중 하나일 수 있다. 도 3 및 도 4를 참조하면, 트랜지스터(T)는 게이트 전극(G), 바디(BD), 바디(BD)에 형성되는 제1 정션(J1) 및 제2 정션(J2), 그리고 바디(BD)와 게이트 전극(G)의 사이에 배치되는 전압 증폭 소자(11)를 포함할 수 있다.
게이트 전극(G)은 트랜지스터(T)의 게이트로 기능할 수 있다. 제1 정션(J1) 및 제2 정션(J2)은 트랜지스터(T)의 드레인 및 소스로 기능할 수 있다. 트랜지스터(T)가 NMOS일 때, 바디(BD)는 P형으로 도핑되고, 제1 정션(J1) 및 제2 정션(J2)은 N형으로 도핑될 수 있다. 트랜지스터(T)가 PMOS일 때, 바디(BD)는 N형으로 도핑되고, 제1 정션(J1) 및 제2 정션(J2)은 P형으로 도핑될 수 있다.
전압 증폭 소자(11)는 게이트 전극(G)과 바디(BD)의 사이에서 절연막으로 기능할 수 있다. 또한, 전압 증폭 소자(11)는 게이트 전극(G)에 전달되는 전압을 증폭하여 바디(BD)의 표면에 전달할 수 있다. 전압 증폭 소자(11)는 강유전체(ferroelectric) 물질을 포함할 수 있다.
강유전체 물질은 자신의 상태(예를 들어, 전기 편극 상태 등)와 관계없이, 일단에 전달되는 전압을 증폭하여 타단에 전달하는 특성을 갖는다. 이러한 특성은 부의 커패시터(negative capacitor)라 불릴 수 있다. 예를 들어, 외부 전압이 강유전체 막에 인가될 때, 강유전체 막 내부의 다이폴들(dipoles)의 이동에 의해 초기 극성 상태에서 다른 상태로의 위상 변화로 인해 부의 커패시턴스 효과(negative capacitance effect)가 발생할 수 있다.
도 4를 참조하여 설명된 바와 같이, 도 3의 제1 내지 제6 트랜지스터들(T1~T6)의 게이트 절연막들이 강유전체 물질로 구현되면, 제1 내지 제6 트랜지스터들(T1~T6)의 각은 게이트 전압을 증폭하여 바디(BD)에 전달한다. 따라서, 메모리 셀(MC)의 선택 소자 및 저장 소자의 응답 속도가 빨라지고, 메모리 셀(MC)의 액세스 속도가 향상될 수 있다.
예시적으로, 전압 증폭 소자(11)는 Zr, Si, Al 및 La 중 적어도 하나가 도핑된 HfO를 포함할 수 있다. Zr, Si, Al 및 La 중 적어도 하나가 소정의 비율로 HfO에 도핑됨으로써, 전압 증폭 소자(11)는 사방정계 결정 구조(Orthorhombic crystal structure)를 가질 수 있다. 강유전체 막이 사방정계 결정 구조를 가질 때 음의 커패시턴스 효과가 발생할 수 있다.
전압 증폭 소자(11)가 ZrHfO를 포함할 경우, 전제 Zr 및 Hf 원자들 중 Zr 원자의 비율(Zr/(Hf+Zr))은 45 at% 내지 55 at%일 수 있다. 전압 증폭 소자(11)가 SiHfO를 포함할 경우, 전제 Si 및 Hf 원자들 중 Si 원자의 비율(Si/(Hf+Si))은 4 at% 내지 7 at%일 수 있다. 전압 증폭 소자(11)가 AlHfO를 포함할 경우, 전제 Al 및 Hf 원자들 중 Al 원자의 비율(Al/(Hf+ Al))은 4 at% 내지 7 at%일 수 있다. 전압 증폭 소자(11)가 LaHfO를 포함할 경우, 전제 La 및 Hf 원자들 중 La 원자의 비율(La/(La+ Al))은 5 at% 내지 10 at%일 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 메모리 셀(MC)을 보여준다. 도 2 및 도 5를 참조하면, 첫 번째 제1 도전 라인(CL1_1), 첫 번째 제2a 도전 라인(CL2a_1), 그리고 첫 번째 제2b 도전 라인(CL2b_1)에 연결된 메모리 셀(MC)이 도시된다.
메모리 셀(MC)은 선택 소자(SE) 및 저장 소자로 기능하는 가변 저항 소자(RE)를 포함할 수 있다. 선택 소자(SE)는 가변 저항 소자(RE)와 제2a 도전 라인(CL2a_1)의 사이에 연결되고, 제1 도전 라인(CL1_1)의 전압에 의해 제어되는 트랜지스터를 포함할 수 있다.
가변 저항 소자(RE)는 선택 소자(SE) 및 제2b 도전 라인(CL2b_1)의 사이에 연결될 수 있다. 가변 저항 소자(RE)는 가변 저항 소자(RE)에 인가되는 전압 또는 가변 저항 소자(RE)를 통해 흐르는 전류에 따라 변화하는 저항값을 가질 수 있다. 가변 저항 소자(RE)의 저항값을 조절함으로써, 가변 저항 소자(RE)에 데이터가 저장될 수 있다. 가변 저항 소자(RE)의 저항값을 검출함으로써, 가변 저항 소자(RE)에 기입된 데이터가 읽혀질 수 있다.
예를 들어, 가변 저항 소자(RE)는 상 변화 물질, 강유전체 물질, 저항성(resistive) 물질, 자기(magnetic) 물질 중 적어도 하나를 포함할 수 있다. 상 변화 물질은 온도에 따라 서로 다른 결정 구조들을 갖고, 결정 구조에 따라 서로 다른 저항값들을 가질 수 있다.
강유전체 물질은 자기장 또는 전기장에 따라 서로 다른 전기 편극 상태들을 갖고, 편극 상태들에 따라 서로 다른 저항값들을 가질 수 있다. 저항성 물질은 전압에 따라 전기 통로를 생성 또는 소멸하고, 전기 통로의 유무에 따라 서로 다른 저항값들을 가질 수 있다. 자기 물질은 자기장 또는 전류의 흐름에 따라 달라지는 자화 방향들을 갖고, 자화 방향들에 따라 서로 다른 저항값들을 가질 수 있다.
선택 소자(SE)의 트랜지스터는 도 4를 참조하여 설명된 것과 동일하게 구현될 수 있다. 예를 들어, 선택 소자(SE)의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함할 수 있다. 선택 소자(SE)의 트랜지스터는 게이트 전압을 증폭하여 바디(BD)(도 4 참조)에 전달하는 전압 증폭 소자(11)를 포함하도록 구현될 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 메모리 셀(MC)을 보여준다. 도 2 및 도 6을 참조하면, 첫 번째 제1 도전 라인(CL1_1), 첫 번째 제2a 도전 라인(CL2a_1), 그리고 첫 번째 제2b 도전 라인(CL2b_1)에 연결된 메모리 셀(MC)이 도시된다.
메모리 셀(MC)은 선택 소자(SE) 및 저장 소자로 기능하는 커패시터(C)를 포함할 수 있다. 선택 소자(SE)는 가변 저항 소자(RE)와 제2a 도전 라인(CL2a_1)의 사이에 연결되고, 제1 도전 라인(CL1_1)의 전압에 의해 제어되는 트랜지스터를 포함할 수 있다. 커패시터(C)는 전압을 충전 또는 방전함으로써 데이터를 저장할 수 있다. 메모리 셀(MC)은 동적 랜덤 액세스 메모리(DRAM) 셀일 수 있다.
선택 소자(SE)의 트랜지스터는 도 4를 참조하여 설명된 것과 동일하게 구현될 수 있다. 예를 들어, 선택 소자(SE)의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함할 수 있다. 선택 소자(SE)의 트랜지스터는 게이트 전압을 증폭하여 바디(BD)(도 4 참조)에 전달하는 전압 증폭 소자(11)를 포함하도록 구현될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(200)를 보여주는 블록도이다. 도 7을 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 행 디코더(220), 쓰기 드라이버들 및 감지 증폭기들(230), 데이터 버퍼(240), 주소 버퍼(250), 명령 버퍼(260), 전압 생성기(270), 그리고 제어 로직 블록(280)을 포함한다.
메모리 셀 어레이(210)는 도 2, 도 3, 도 5 및 도 6을 참조하여 설명된 것과 같이 구현될 수 있다. 메모리 셀 어레이(210)의 메모리 셀들(MC)의 각각은 도 4를 참조하여 설명된 것과 같이 전압 증폭 소자(11)를 포함하도록 구현될 수 있다. 다른 예로서, 메모리 셀 어레이(210)의 메모리 셀들(MC)의 각각은 전압 증폭 소자(11)를 갖지 않도록 구현될 수 있다. 메모리 셀들(MC)의 각각의 트랜지스터의 게이트 절연막은 통상적인 절연막 또는 상유전체로 구현될 수 있다.
행 디코더(220), 쓰기 드라이버들 및 감지 증폭기들(230), 데이터 버퍼(240), 주소 버퍼(250), 명령 버퍼(260), 전압 생성기(270), 그리고 제어 로직 블록(280)은 도 1을 참조하여 설명된 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)과 동일하게 구현될 수 있다.
행 디코더(220)는 제1 도전 라인들(CL1_1~CL1_m)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 제1 도전 라인들(CL1_1~CL1_m)의 각각은 전압 증폭 소자들(12)을 포함할 수 있다. 전압 증폭 소자들(12)은 강유전체 물질이 충진된 커패시터(예를 들어, 강유전체 커패시터)의 형태로 구현될 수 있다.
제1 도전 라인들(CL1_1~CL1_m)이 전압 증폭 소자들(12)을 포함하면, 행 디코더(220)가 제1 도전 라인들(CL1_1~CL1_m)에 인가하는 전압들이 증폭되어 메모리 셀 어레이(210)에 전달될 수 있다. 특히, 메모리 셀들(MC)은 기판(substrate)의 위에 형성되며, 크기의 제약을 받는다.
반면, 제1 도전 라인들(CL1_1~CL1_m)은 메탈 계층들(metal layers)을 포함하는 다양한 계층들에 형성되며, 크기의 제약을 메모리 셀들(MC)보다 덜 받는다. 따라서, 제1 도전 라인들(CL1_1~CL1_m)에 형성되는 전압 증폭 소자들(12)은 메모리 셀들(MC)에 형성되는 전압 증폭 소자들(11)보다 크게 제조될 수 있다. 따라서, 제1 도전 라인들(CL1_1~CL1_m)의 전압 증폭 소자들(12)의 증폭률이 메모리 셀들(MC)의 전압 증폭 소자들(11)의 증폭률보다 높을 수 있다.
쓰기 드라이버들 및 감지 증폭기들(230)은 제2 도전 라인들(CL2_1~CL2_n)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 제2 도전 라인들(CL2_1~CL2_n)의 각각은 제2a 도전 라인 및 제2b 도전 라인의 쌍으로 구현될 수 있다. 제2 도전 라인들(CL2_1~CL2_n)의 각각은 전압 증폭 소자들(13)을 포함할 수 있다. 전압 증폭 소자들(13)은 강유전체 물질이 충진된 커패시터(예를 들어, 강유전체 커패시터)의 형태로 구현될 수 있다.
제1 도전 라인들(CL1_1~CL1_m)의 전압 증폭 소자들(12)과 마찬가지로, 제2 도전 라인들(CL2_1~CL2_n)의 전압 증폭 소자들(13)의 전압 증폭률은 메모리 셀들(MC)의 전압 증폭 소자들(11)의 전압 증폭률보다 높을 수 있다.
예시적으로, 제1 도전 라인들(CL1_1~CL1_m)에만 전압 증폭 소자들(12)이 제공되거나 또는 제2 도전 라인들(CL2_1~CL2_n)에만 전압 증폭 소자들(13)이 제공되도록 반도체 메모리 장치(200)가 구현될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(300)를 보여주는 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 쓰기 드라이버들 및 감지 증폭기들(330), 데이터 버퍼(340), 주소 버퍼(350), 명령 버퍼(360), 전압 생성기(370), 그리고 제어 로직 블록(380)을 포함한다.
메모리 셀 어레이(310)는 도 2, 도 3, 도 5 및 도 6을 참조하여 설명된 것과 같이 구현될 수 있다. 메모리 셀 어레이(310)의 메모리 셀들(MC)의 각각은 도 4를 참조하여 설명된 것과 같이 전압 증폭 소자(11)를 포함하도록 구현될 수 있다. 다른 예로서, 메모리 셀 어레이(310)의 메모리 셀들(MC)의 각각은 전압 증폭 소자(11)를 갖지 않도록 구현될 수 있다. 메모리 셀들(MC)의 각각의 트랜지스터의 게이트 절연막은 통상적인 절연막 또는 상유전체로 구현될 수 있다.
제1 도전 라인들(CL1)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(12)을 포함하도록 구현될 수 있다. 제2 도전 라인들(CL2)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(13)을 포함하도록 구현될 수 있다.
행 디코더(320), 쓰기 드라이버들 및 감지 증폭기들(330), 데이터 버퍼(340), 주소 버퍼(350), 명령 버퍼(360), 전압 생성기(370), 그리고 제어 로직 블록(380)은 도 1을 참조하여 설명된 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)과 동일하게 구현될 수 있다.
행 디코더(320)는 도 1을 참조하여 설명된 행 디코더(120)에 더하여 전압 증폭 소자들(14)을 포함할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(330)은 도 1을 참조하여 설명된 쓰기 드라이버들 및 감지 증폭기들(130)에 더하여 전압 증폭 소자들(15)을 포함할 수 있다.
도 9는 행 디코더(320) 또는 쓰기 드라이버들 및 감지 증폭기들(330)에 구현되는 전압 증폭 소자들(14 또는 15)과 연관된 구성 요소들의 예를 보여준다. 도 8 및 도 9를 참조하면, 행 디코더(320) 또는 쓰기 드라이버들 및 감지 증폭기들(330)은 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 인버터(INV1), 그리고 전압 증폭 소자(14 또는 15)를 포함한다.
제7 트랜지스터(T7)는 제1 활성 신호(EN1)에 응답하여 행 디코더(320) 또는 쓰기 드라이버들 및 감지 증폭기들(330)의 내부 라인(IL)을 도전 라인(CL)(예를 들어, 제1 도전 라인 또는 제2 도전 라인)과 전기적으로 연결할 수 있다. 제8 트랜지스터(T8)는 제1 활성 신호(EN1)가 제1 인버터(INV1)에 의해 반전된 신호에 응답하여, 내부 라인(IL)을 전압 증폭 소자(14 또는 15)를 통해 도전 라인(CL)에 연결할 수 있다.
제7 트랜지스터(T7)가 턴-온 된 때에, 내부 라인(IL)의 전압은 전압 증폭 소자(14 또는 15)를 통하지 않고 도전 라인(CL)으로 전달될 수 있다. 제8 트랜지스터(T8)가 턴-온 된 때에, 내부 라인(IL)의 전압은 전압 증폭 소자(14 또는 15)에 의해 증폭되어 도전 라인(CL)으로 전달될 수 있다.
도 9에서, 행 디코더(320) 또는 쓰기 드라이버들 및 감지 증폭기들(330)은 도전 라인(CL)에 인가되는 전압을 선택적으로 증폭하는 데에 전압 증폭 소자들(14 또는 15)을 사용하는 것으로 설명되었다. 그러나 전압 증폭 소자들(14 또는 15)의 용도는 한정되지 않는다.
예를 들어, 제1 인버터(INV1)와 같은 연산자들을 구성하는 트랜지스터들의 게이트 절연막이 도 4를 참조하여 설명된 바와 같이 강유전체 물질을 포함하도록 구현될 수 있다. 또는, 전압이 전달되는 배선에서 일정 간격으로 강유전체 커패시터들이 배치될 수 있다. 또는, 특정한 조합 논리들의 사이에서 신호가 전달되는 배선들에 강유전체 커패시터들이 배치될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(400)를 보여주는 블록도이다. 도 10을 참조하면, 반도체 메모리 장치(400)는 메모리 셀 어레이(410), 행 디코더(420), 쓰기 드라이버들 및 감지 증폭기들(430), 데이터 버퍼(440), 주소 버퍼(450), 명령 버퍼(460), 전압 생성기(470), 그리고 제어 로직 블록(480)을 포함한다.
메모리 셀 어레이(410)는 도 2, 도 3, 도 5 및 도 6을 참조하여 설명된 것과 같이 구현될 수 있다. 메모리 셀 어레이(410)의 메모리 셀들(MC)의 각각은 도 4를 참조하여 설명된 것과 같이 전압 증폭 소자(11)를 포함하도록 구현될 수 있다. 다른 예로서, 메모리 셀 어레이(410)의 메모리 셀들(MC)의 각각은 전압 증폭 소자(11)를 갖지 않도록 구현될 수 있다. 메모리 셀들(MC)의 각각의 트랜지스터의 게이트 절연막은 통상적인 절연막 또는 상유전체로 구현될 수 있다.
제1 도전 라인들(CL1)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(12)을 포함하도록 구현될 수 있다. 제2 도전 라인들(CL2)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(13)을 포함하도록 구현될 수 있다.
행 디코더(420), 쓰기 드라이버들 및 감지 증폭기들(430), 데이터 버퍼(440), 주소 버퍼(450), 명령 버퍼(460), 전압 생성기(470), 그리고 제어 로직 블록(480)은 도 1을 참조하여 설명된 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)과 동일하게 구현될 수 있다.
행 디코더(420) 또는 쓰기 드라이버들 및 감지 증폭기들(430)은 도 8 및 도 9를 참조하여 설명된 바와 같이 전압 증폭 소자들(14 또는 15)을 포함하도록 구현될 수 있다. 전압 생성기(470)는 도 1의 전압 생성기(170)에 더하여 전압 증폭 소자들(16)을 더 포함할 수 있다.
도 11은 전압 생성기(470)에 구현되는 전압 증폭 소자들(16)과 연관된 구성 요소들의 예를 보여준다. 도 10 및 도 11을 참조하면, 전압 생성기(470)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제2 인버터(INV2), 그리고 전압 증폭 소자(16)를 포함한다
제9 트랜지스터(T9)는 제2 활성 신호(EN2)에 응답하여 전압 생성기(470)의 생성 전압(VG)이 출력되는 생성 노드(NG)를 전압 생성기(470)의 출력 전압(VO)이 출력되는 출력 노드(NO)와 전기적으로 연결할 수 있다. 제10 트랜지스터(T10)는 제2 활성 신호(EN2)가 제2 인버터(INV2)에 의해 반전된 신호에 응답하여, 생성 노드(NG)를 전압 증폭 소자(16)를 통해 출력 노드(NO)에 연결할 수 있다.
제9 트랜지스터(T9)가 턴-온 된 때에, 생성 노드(NG)의 생성 전압(VG)은 전압 증폭 소자(16)를 통하지 않고 출력 전압(VO)으로서 출력 노드(NO)를 통해 출력될 수 있다. 제10 트랜지스터(T10)가 턴-온 된 때에, 생성 노드(NG)의 생성 전압(VG)은 전압 증폭 소자(16)에 의해 증폭되어 출력 전압(VO)으로서 출력 노드(NO)를 통해 출력될 수 있다.
출력 전압(VO)은 제1 전압들(V1) 또는 제2 전압들(V2) 중 하나의 전압으로 출력될 수 있다. 예시적으로, 도 11에 도시된 구성들이 제1 전압들(V1) 및 제2 전압들(V2)의 각각에 대해 제공될 수 있다.
도 11에서, 전압 생성기(470)는 출력 전압(VO)을 선택적으로 증폭하는 데에 전압 증폭 소자들(16)을 사용하는 것으로 설명되었다. 그러나 전압 증폭 소자들(16)의 용도는 한정되지 않는다. 예를 들어, 제2 인버터(INV2)와 같은 연산자들을 구성하는 트랜지스터들의 게이트 절연막이 도 4를 참조하여 설명된 바와 같이 강유전체 물질을 포함하도록 구현될 수 있다. 또는, 전압이 전달되는 배선에서 일정 간격으로 강유전체 커패시터들이 배치될 수 있다. 또는, 특정한 조합 논리들의 사이에서 신호가 전달되는 배선들에 강유전체 커패시터들이 배치될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(500)를 보여주는 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 행 디코더(520), 쓰기 드라이버들 및 감지 증폭기들(530), 데이터 버퍼(540), 주소 버퍼(550), 명령 버퍼(560), 전압 생성기(570), 그리고 제어 로직 블록(580)을 포함한다.
메모리 셀 어레이(510)는 도 2, 도 3, 도 5 및 도 6을 참조하여 설명된 것과 같이 구현될 수 있다. 메모리 셀 어레이(510)의 메모리 셀들(MC)의 각각은 도 4를 참조하여 설명된 것과 같이 전압 증폭 소자(11)를 포함하도록 구현될 수 있다. 다른 예로서, 메모리 셀 어레이(510)의 메모리 셀들(MC)의 각각은 전압 증폭 소자(11)를 갖지 않도록 구현될 수 있다. 메모리 셀들(MC)의 각각의 트랜지스터의 게이트 절연막은 통상적인 절연막 또는 상유전체로 구현될 수 있다.
제1 도전 라인들(CL1)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(12)을 포함하도록 구현될 수 있다. 제2 도전 라인들(CL2)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(13)을 포함하도록 구현될 수 있다.
행 디코더(520), 쓰기 드라이버들 및 감지 증폭기들(530), 데이터 버퍼(540), 주소 버퍼(550), 명령 버퍼(560), 전압 생성기(570), 그리고 제어 로직 블록(580)은 도 1을 참조하여 설명된 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)과 동일하게 구현될 수 있다.
행 디코더(520) 또는 쓰기 드라이버들 및 감지 증폭기들(530)은 도 8 및 도 9를 참조하여 설명된 바와 같이 전압 증폭 소자들(14 또는 15)을 포함하도록 구현될 수 있다. 전압 생성기(570)는 도 10 및 도 11을 참조하여 설명된 바와 같이 전압 증폭 소자들(16)을 포함하도록 구현될 수 있다. 데이터 버퍼(540)는 도 1의 데이터 버퍼(140)에 더하여 전압 증폭 소자들(17)을 포함하도록 구현될 수 있다.
도 13은 데이터 버퍼(540)에 구현되는 전압 증폭 소자들(17)과 연관된 구성 요소들의 예를 보여준다. 도 12 및 도 13을 참조하면, 데이터 버퍼(540)는 직렬화기(541), 역 직렬화기(542), 전압 증폭 소자들(17), 제1 내지 제3 패드들(P1~P3), 제1 및 제2 송신기들(TX1, TX2), 제1 내지 제3 수신기들(RX1~RX3), 제1 및 제2 플립플롭들(FF1, FF2), 그리고 신호 생성기(543)를 포함한다.
직렬화기(541)는 쓰기 드라이버들 및 감지 증폭기들(530)로부터 전달되는 신호들(예를 들어, 비트들)을 직렬화하여 제1 플립플롭(FF1)에 전달할 수 있다. 역 직렬화기(542)는 제2 플립플롭(FF2)으로부터 전달되는 신호들(예를 들어, 비트들)을 역 직렬화(또는 병렬화)하여 쓰기 드라이버들 및 감지 증폭기들(530)에 전달할 수 있다.
제1 플립플롭(FF1)은 신호 생성기(543)의 출력 신호에 동기되어, 직렬화기(541)의 출력 신호들을 제1 송신기(TX1)에 전달할 수 있다. 제1 송신기(TX1)는 제1 플립플롭(FF1)의 출력 신호를 전압 증폭 소자(17)를 통해 제1 패드(P1)로 출력할 수 있다. 제1 패드(P1)는 외부 장치, 예를 들어, 외부의 메모리 제어기와 연결될 수 있다.
제1 수신기(RX1)는 제1 패드(P1)로부터 전압 증폭 소자(17)를 통해 전달되는 신호를 제2 플립플롭(FF2)에 전달할 수 있다. 제2 플립플롭(FF2)은 제2 수신기(RX2)의 출력 신호에 동기되어, 제1 수신기(RX1)의 출력 신호를 역 직렬화기(542)로 전달할 수 있다.
제2 수신기(RX2)는 제2 패드(P2)로부터 전압 증폭 소자(17)를 통해 신호를 수신할 수 있다. 제2 수신기(RX2)의 출력 신호는 제2 플립플롭(FF2)의 클럭 입력에 전달될 수 있다. 제2 송신기(TX2)는 신호 생성기(543)의 출력 신호를 전압 증폭 소자(17)를 통해 제2 패드(P2)로 출력할 수 있다. 제2 패드(P2)는 외부 장치, 예를 들어 외부의 메모리 제어기와 연결될 수 있다.
제3 수신기(RX3)는 제3 패드(P3)로부터 전압 증폭 소자(17)를 통해 신호를 수신할 수 있다. 제3 수신기(RX3)의 출력 신호는 신호 생성기(543)로 전달된다. 제3 패드(P3)는 외부의 장치, 예를 들어 외부의 메모리 제어기와 연결될 수 있다.
신호 생성기(543)는 제3 수신기(RX3)의 출력 신호로부터 로우 레벨과 하이 레벨을 천이하며 동작 타이밍들을 알려주는 타이밍 신호(예를 들어, 토글 신호, 스트로브 신호 또는 토글 신호)를 생성할 수 있다. 신호 생성기(543)의 출력 신호는 제1 플립플롭(FF1)의 클럭 입력 및 제2 송신기(TX2)에 전달될 수 있다.
예를 들어, 제3 패드(P3)는 데이터 버퍼(540)가 외부 장치로부터 타이밍 신호를 수신하도록 구성될 수 있다. 제3 패드(P3)를 통해 수신되는 신호는 데이터 스트로브 신호 또는 클럭 신호로 불릴 수 있다. 제3 패드(P3)의 신호는 신호 생성기(543)가 또 다른 타이밍 신호, 예를 들어 또 다른 데이터 스트로브 신호를 생성하는 데에 사용될 수 있다.
제2 패드(P2)는 데이터 버퍼(540)가 데이터 입력 사이클 또는 데이터 출력 사이클에 타이밍 신호, 예를 들어 데이터 스트로브 신호를 통신하도록 구성될 수 있다.
데이터 입력 사이클에서, 제2 패드(P2)로부터 전압 증폭 소자(17) 및 제2 수신기(RX2)를 통해 데이터 스트로브 신호가 수신될 수 있다. 제2 플립플롭(FF2)은 데이터 스트로브 신호에 동기되어, 제1 패드(P1)로부터 전압 증폭 소자(17) 및 제1 수신기(RX1)를 통해 전달되는 데이터 신호를 식별할 수 있다.
데이터 출력 사이클에서, 신호 생성기(543)에 의해 생성된 데이터 스트로브 신호가 제2 송신기(TX2) 및 전압 증폭 소자(17)를 통해 제2 패드(P2)로 출력될 수 있다. 제1 플립플롭(FF1)은 데이터 스트로브 신호에 동기되어, 제1 송신기(TX1) 및 전압 증폭 소자(17)를 통해 제1 패드(P1)로 데이터 신호를 출력할 수 있다.
도 13에 도시된 바와 같이, 데이터 버퍼(540)에서 수신되는 신호들은 전압 증폭 소자들(17)을 통해 전달된다. 또한, 데이터 버퍼(540)에서 출력되는 신호들은 전압 증폭 소자들(17)을 통해 출력된다. 따라서, 데이터 버퍼(540)가 외부의 장치, 예를 들어 외부의 메모리 제어기와 통신하는 신호의 강도가 추가적인 자원 없이 강화되고, 신호의 무결성이 향상될 수 있다.
도 13에서, 데이터 버퍼(540)는 외부 장치와 통신하는 신호들을 증폭하는 데에 전압 증폭 소자들(17)을 사용하는 것으로 설명되었다. 그러나 전압 증폭 소자들(17)의 용도는 한정되지 않는다. 예를 들어, 인버터, 논리 게이트와 같은 연산자들을 구성하는 트랜지스터들의 게이트 절연막이 도 4를 참조하여 설명된 바와 같이 강유전체 물질을 포함하도록 구현될 수 있다. 또는, 전압이 전달되는 배선에서 일정 간격으로 강유전체 커패시터들이 배치될 수 있다. 또는, 특정한 조합 논리들의 사이에서 신호가 전달되는 배선들에 강유전체 커패시터들이 배치될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(600)를 보여주는 블록도이다. 도 14를 참조하면, 반도체 메모리 장치(600)는 메모리 셀 어레이(610), 행 디코더(620), 쓰기 드라이버들 및 감지 증폭기들(630), 데이터 버퍼(640), 주소 버퍼(650), 명령 버퍼(660), 전압 생성기(670), 그리고 제어 로직 블록(680)을 포함한다.
메모리 셀 어레이(610)는 도 2, 도 3, 도 5 및 도 6을 참조하여 설명된 것과 같이 구현될 수 있다. 메모리 셀 어레이(610)의 메모리 셀들(MC)의 각각은 도 4를 참조하여 설명된 것과 같이 전압 증폭 소자(11)를 포함하도록 구현될 수 있다.
제1 도전 라인들(CL1_1~CL1_m)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(12)을 포함하도록 구현될 수 있다. 제2 도전 라인들(CL2_1~CL2_n)은 도 7을 참조하여 설명된 바와 같이 전압 증폭 소자들(13)을 포함하도록 구현될 수 있다.
행 디코더(620), 쓰기 드라이버들 및 감지 증폭기들(630), 데이터 버퍼(640), 주소 버퍼(650), 명령 버퍼(660), 전압 생성기(670), 그리고 제어 로직 블록(680)은 도 1을 참조하여 설명된 행 디코더(120), 쓰기 드라이버들 및 감지 증폭기들(130), 데이터 버퍼(140), 주소 버퍼(150), 명령 버퍼(160), 전압 생성기(170), 그리고 제어 로직 블록(180)과 동일하게 구현될 수 있다.
행 디코더(620) 및 쓰기 드라이버들 및 감지 증폭기들(530)은 도 8 및 도 9를 참조하여 설명된 바와 같이 전압 증폭 소자들(14, 15)을 포함하도록 구현될 수 있다. 전압 생성기(670)는 도 10 및 도 11을 참조하여 설명된 바와 같이 전압 증폭 소자들(16)을 포함하도록 구현될 수 있다. 데이터 버퍼(640)는 도 12 및 도 13을 참조하여 설명된 바와 같이 전압 증폭 소자들(17)을 포함하도록 구현될 수 있다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 반도체 메모리 장치들(100, 200, 300, 400, 500, 600)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300, 400, 500, 600: 반도체 메모리 장치
110, 210, 310, 410, 510, 610: 메모리 셀 어레이
120, 220, 320, 420, 520, 620: 행 디코더
130, 230, 330, 430, 530, 630: 쓰기 드라이버들 및 감지 증폭기들
140, 240, 340, 440, 540, 640: 데이터 버퍼
150, 250, 350, 450, 550, 650: 주소 버퍼
160, 260, 360, 460, 560, 660: 명령 버퍼
170, 270, 370, 470, 570, 670: 전압 생성기
180, 280, 380, 480, 580, 680: 제어 로직 블록
11, 12, 13, 14, 15, 16, 17: 전압 증폭 소자들

Claims (20)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더;
    제2 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들;
    상기 행 디코더에 제1 전압을 공급하고, 상기 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기; 그리고
    상기 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 상기 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함하고,
    상기 행 디코더, 상기 쓰기 드라이버들 및 감지 증폭기들, 상기 전압 생성기, 그리고 상기 데이터 버퍼 중 적어도 하나는 전압을 증폭하도록 구성되는 제1 강유전체 커패시터를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀들의 각각은:
    전원 전압이 공급되는 전원 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드의 사이에 직렬 연결되는 제3 트랜지스터 및 제4 트랜지스터,
    상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트에 공통으로 연결되는 제1 노드, 상기 제2 도전 라인들 중 하나의 제2 도전 라인에 연결되는 제2 노드, 그리고 상기 제1 도전 라인들 중 하나의 제1 도전 라인에 연결되는 게이트를 갖는 제5 트랜지스터; 그리고
    상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 공통으로 연결되는 제3 노드, 상기 제2 도전 라인들 중 다른 하나의 제2 도전 라인에 연결되는 제4 노드, 그리고 상기 하나의 제1 도전 라인에 연결되는 게이트를 갖는 제6 트랜지스터를 포함하고,
    상기 제1 내지 제6 트랜지스터들 중 적어도 하나의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀들의 각각은:
    상기 제2 도전 라인들 중 하나의 제2 도전 라인에 연결되는 가변 저항 소자;
    상기 제2 도전 라인들 중 다른 하나의 제2 도전 라인에 연결되는 제1 노드, 상기 가변 저항 소자에 연결되는 제2 노드, 그리고 상기 제1 도전 라인들 중 하나의 제1 도전 라인에 연결되는 게이트를 갖는 트랜지스터를 포함하고,
    상기 트랜지스터의 게이트 절연막은 강유전체 물질을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 가변 저항 소자는 상 변화 물질, 강유전체 물질, 저항성(resistive) 물질, 자기(magnetic) 물질 중 적어도 하나를 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀들의 각각은:
    상기 제2 도전 라인들 중 하나의 제2 도전 라인에 연결되는 커패시터;
    상기 제2 도전 라인들 중 다른 하나의 제2 도전 라인에 연결되는 제1 노드, 상기 커패시터에 연결되는 제2 노드, 그리고 상기 제1 도전 라인들 중 하나의 제1 도전 라인에 연결되는 게이트를 갖는 트랜지스터를 포함하고,
    상기 트랜지스터의 게이트 절연막은 강유전체 물질을 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 도전 라인들 또는 상기 제2 도전 라인들의 각각은 제2 강유전체 커패시터를 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서:
    상기 행 디코더는:
    상기 제1 도전 라인들 중 하나의 제1 도전 라인 및 상기 하나의 제1 도전 라인에 대응하는 내부 라인의 사이에 연결되는 제1 트랜지스터; 그리고
    상기 하나의 제1 도전 라인 및 상기 내부 라인의 사이에 직렬 연결되는 제2 트랜지스터 및 상기 제1 강유전체 커패시터를 포함하고,
    상기 제2 트랜지스터 및 상기 제1 강유전체 커패시터는 상기 제1 트랜지스터와 병렬로 연결되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상보적인 신호들에 의해 제어되는 반도체 메모리 장치.
  8. 제1항에 있어서:
    상기 쓰기 드라이버들 및 감지 증폭기들은:
    상기 제2 도전 라인들 중 하나의 제2 도전 라인 및 상기 하나의 제2 도전 라인에 대응하는 내부 라인의 사이에 연결되는 제1 트랜지스터; 그리고
    상기 하나의 제2 도전 라인 및 상기 내부 라인의 사이에 직렬 연결되는 제2 트랜지스터 및 상기 제1 강유전체 커패시터를 포함하고,
    상기 제2 트랜지스터 및 상기 제1 강유전체 커패시터는 상기 제1 트랜지스터와 병렬로 연결되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상보적인 신호들에 의해 제어되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 전압 생성기는:
    전압 생성 노드 및 전압 출력 노드의 사이에 연결되는 제1 트랜지스터; 그리고
    상기 전압 생성 노드 및 상기 전압 출력 노드의 사이에 직렬 연결되는 제2 트랜지스터 및 상기 제1 강유전체 커패시터를 포함하고,
    상기 제2 트랜지스터 및 상기 제1 강유전체 커패시터는 상기 제1 트랜지스터와 병렬로 연결되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상보적인 신호들에 의해 제어되고,
    상기 전압 출력 노드의 전압은 상기 제1 전압 또는 상기 제2 전압으로서 상기 행 디코더 또는 상기 감지 증폭기들 및 쓰기 드라이버들에 전달되는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 데이터 버퍼는:
    상기 외부 장치와 연결되도록 구성되는 제1 패드;
    상기 제1 패드로부터 수신되는 제1 신호를 증폭하여 제2 신호를 생성하도록 구성되는 제1 수신기; 그리고
    상기 제1 패드와 상기 제1 수신기의 사이에 연결되는 상기 제1 강유전체 커패시터를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 데이터 버퍼는:
    내부 신호를 증폭하여 제3 신호를 생성하고, 상기 제3 신호를 상기 제1 패드로 전송하도록 구성되는 제1 송신기; 그리고
    상기 제1 패드와 상기 제1 송신기의 사이에 연결되는 제2 강유전체 커패시터를 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 데이터 버퍼는:
    상기 외부 장치와 연결되도록 구성되는 제2 패드;
    상기 제2 패드로부터 수신되는 제4 신호를 증폭하여 제5 신호를 생성하도록 구성되는 제2 수신기;
    상기 제2 수신기와 상기 제2 패드의 사이에 연결되는 제3 강유전체 커패시터;
    상기 제2 수신기의 상기 제5 신호에 동기되어 상기 제1 수신기의 상기 제2 신호를 디지털 값으로 변환하도록 구성되는 플립플롭을 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 데이터 버퍼는 상기 플립플롭의 출력들을 역 직렬화하여 상기 감지 증폭기들 및 쓰기 드라이버들에 전달하도록 구성되는 역 직렬화기를 더 포함하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 데이터 버퍼는:
    상기 외부 장치와 연결되도록 구성되는 제2 패드;
    상기 제2 패드로부터 수신되는 제4 신호를 증폭하여 제5 신호를 생성하도록 구성되는 제2 수신기;
    상기 제2 패드와 상기 제2 수신기의 사이에 연결되는 제3 강유전체 커패시터;
    상기 제2 수신기의 상기 제5 신호로부터 제6 신호를 생성하도록 구성되는 신호 생성기;
    상기 제6 신호에 동기되어 상기 제1 송신기에 상기 내부 신호를 전달하도록 구성되는 플립플롭을 더 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 데이터 버퍼는 상기 감지 증폭기들 및 상기 쓰기 드라이버들로부터 전송되는 신호들을 직렬화하여 상기 플립플롭에 전달하도록 구성되는 직렬화기를 더 포함하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 데이터 버퍼는:
    상기 외부 장치와 연결되도록 구성되는 제3 패드;
    상기 신호 생성기의 상기 제6 신호를 증폭하여 제7 신호를 생성하고, 그리고 상기 제7 신호를 상기 제3 패드로 전송하도록 구성되는 제2 송신기; 그리고
    상기 제3 패드와 상기 제2 송신기의 사이에 연결되는 제4 강유전체 커패시터를 더 포함하는 반도체 메모리 장치.
  17. 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더;
    제2 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들;
    상기 행 디코더에 제1 전압을 공급하고, 상기 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기; 그리고
    상기 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 상기 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함하고,
    상기 제1 도전 라인들 또는 상기 제2 도전 라인들의 각각은 강유전체 커패시터를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 셀들의 각각은:
    적어도 하나의 비트를 저장하는 저장 소자; 그리고
    상기 제1 도전 라인들 중 하나의 제1 도전 라인의 전압에 따라 상기 제2 도전 라인들 중 하나의 제2 도전 라인과 다른 하나의 제2 도전 라인의 사이에 상기 저장 소자를 전기적으로 연결하는 적어도 하나의 트랜지스터를 포함하고,
    상기 적어도 하나의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함하는 반도체 메모리 장치.
  19. 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더;
    제2 도전 라인들을 통해 상기 메모리 셀 어레이에 연결되는 쓰기 드라이버들 및 감지 증폭기들;
    상기 행 디코더에 제1 전압을 공급하고, 상기 쓰기 드라이버들 및 감지 증폭기들에 제2 전압을 공급하도록 구성되는 전압 생성기; 그리고
    상기 쓰기 드라이버들 및 감지 증폭기들에 연결되고, 상기 쓰기 드라이버들 및 감지 증폭기들과 외부 장치와의 사이에서 데이터를 교환하도록 구성되는 데이터 버퍼를 포함하고,
    상기 메모리 셀들의 각각은:
    적어도 하나의 비트를 저장하는 저장 소자; 그리고
    상기 제1 도전 라인들 중 하나의 제1 도전 라인의 전압에 따라 상기 제2 도전 라인들 중 하나의 제2 도전 라인과 다른 하나의 제2 도전 라인의 사이에 상기 저장 소자를 전기적으로 연결하는 적어도 하나의 트랜지스터를 포함하고,
    상기 적어도 하나의 트랜지스터의 게이트 절연막은 강유전체 물질을 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 데이터 버퍼는 외부 장치와 연결되도록 구성되는 패드를 포함하고,
    상기 패드는 강유전체 커패시터를 통해 상기 데이터 버퍼의 내부 회로들과 연결되는 반도체 메모리 장치.
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