TW202006724A - 半導體記憶元件 - Google Patents
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Abstract
一種半導體記憶元件包括：記憶體單元陣列，包括記憶體單元；列解碼器，經由第一導電線連接至記憶體單元陣列；寫入驅動器及感測放大器，經由第二導電線連接至記憶體單元陣列；電壓產生器，向列解碼器供應第一電壓，且向寫入驅動器及感測放大器供應第二電壓；以及資料緩衝器，連接至寫入驅動器及感測放大器，且在寫入驅動器及感測放大器與外部元件之間傳送資料。列解碼器、寫入驅動器及感測放大器、電壓產生器以及資料緩衝器中的至少一者包括第一鐵電電容器以放大電壓。
Description
實施例是有關於一種半導體元件，且更具體而言，是有關於一種藉由被動部件放大及使用電壓的半導體記憶元件。
計算元件（例如，電腦、智慧型電話及智慧型平板）使用半導體記憶元件作為主儲存元件或輔助儲存元件。主儲存元件用於供計算元件驅動各種軟體（例如，作業系統及應用）。輔助儲存元件用於保存原始資料（例如作業系統及應用）或者由作業系統及應用產生的使用者資料。
半導體記憶元件是計算元件中功率的主要消耗裝置中的一者。具體而言，在使用具有有限功率量的電池的行動元件（例如，智慧型電話及智慧型平板）中，半導記憶元件所消耗的功率量可能決定行動元件的操作時間。
為減少半導體記憶元件的功耗，可將半導體記憶元件設計成消耗少量的功率。為減少功耗，可降低半導體記憶元件的操作電壓。當半導體記憶元件的操作電壓降低時，半導體記憶元件的操作電壓的擺動（swing）可能減小，因此限制半導體記憶元件的操作速度。
根據示範性實施例，一種半導體記憶元件包括：記憶體單元陣列，包括記憶體單元；列解碼器，經由第一導電線連接至所述記憶體單元陣列；寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列；電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及資料緩衝器，連接至所述寫入驅動器及感測放大器且在所述寫入驅動器及感測放大器與外部元件之間傳送資料。所述列解碼器、所述寫入驅動器及感測放大器、所述電壓產生器以及所述資料緩衝器中的至少一者包括第一鐵電電容器，所述第一鐵電電容器被配置成放大電壓。
根據示範性實施例，一種半導體記憶元件包括：記憶體單元陣列，包括記憶體單元；列解碼器，經由第一導電線連接至所述記憶體單元陣列；寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列；電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及資料緩衝器，連接至所述寫入驅動器及感測放大器且在所述寫入驅動器及感測放大器與外部元件之間傳送資料。所述第一導電線或所述第二導電線中的每一者包括鐵電電容器。
根據示範性實施例，一種半導體記憶元件包括：記憶體單元陣列，包括記憶體單元；列解碼器，經由第一導電線連接至所述記憶體單元陣列；寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列；電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及資料緩衝器，連接至所述寫入驅動器及感測放大器且在所述寫入驅動器及感測放大器與外部元件之間傳送資料。所述記憶體單元中的每一者包括：儲存部件，儲存至少一個位元；以及至少一個電晶體，端視所述第一導電線中的一者的電壓在所述第二導電線中彼此不同的兩條第二導電線之間電性連接所述儲存部件。所述至少一個電晶體的閘極絕緣層包含鐵電材料。
圖1示出根據實施例的半導體記憶元件100。參照圖1，半導體記憶元件100包括記憶體單元陣列110、列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180。
記憶體單元陣列110包括記憶體單元。記憶體單元可排列成列及行。第一導電線CL1可沿記憶體單元的列延伸。第二導電線CL2可沿記憶體單元的行延伸。記憶體單元中的每一者可儲存一或多個位元。
列解碼器120經由第一導電線CL1連接至記憶體單元陣列110。列解碼器120可自位址緩衝器150接收列位址RA，且可自電壓產生器170接收第一電壓V1（或第一電流）。列解碼器120可因應於列位址RA而自第一導電線CL1選擇連接至旨在用於讀取或寫入操作的列的記憶體單元的第一導電線。
列解碼器120可將為第一電壓V1（或第一電流）的選擇電壓（或選擇電流）施加至所選擇的第一導電線，且可將為第一電壓V1（或第一電流）的非選擇電壓（或非選擇電流）施加至未選擇的第一導電線。第一導電線CL1被稱為「字元線」。
寫入驅動器及感測放大器130經由第二導電線CL2連接至記憶體單元陣列110。寫入驅動器及感測放大器130可自位址緩衝器150接收行位址CA，且可自電壓產生器170接收第二電壓V2（或第二電流）。
寫入驅動器及感測放大器130可將第二電壓V2（或第二電流）施加至第二導電線CL2，以將資料寫入由列解碼器120選擇的列的記憶體單元中或者自所選擇的列的記憶體單元讀取資料。
寫入驅動器及感測放大器130可對所選擇的列的記憶體單元中藉由行位址CA選擇的記憶體單元實行讀取或寫入操作。寫入驅動器及感測放大器130可自資料緩衝器140接收待寫入所選擇的記憶體單元中的資料。寫入驅動器及感測放大器130可將自所選擇的記憶體單元讀取的資料傳輸至資料緩衝器140。
資料緩衝器140可將自外部元件（例如，外部記憶體控制器）接收到的資料「DATA」傳輸至寫入驅動器及感測放大器130。另外，資料緩衝器140可將自寫入驅動器及感測放大器130提供的資料「DATA」傳輸至外部元件。
位址緩衝器150可自外部元件（例如，外部記憶體控制器）接收位址ADDR。位址緩衝器150可將接收到的位址ADDR的列位址RA傳輸至列解碼器120。位址緩衝器150可將接收到的位址ADDR的行位址CA傳輸至寫入驅動器及感測放大器130。
命令緩衝器160可自外部元件（例如，外部記憶體控制器）接收命令CMD。命令緩衝器160可將接收到的命令CMD傳輸至控制邏輯區塊180。
電壓產生器170可產生半導體記憶元件100所需的各種電壓。舉例而言，電壓產生器170可產生第一電壓V1且可將第一電壓V1傳輸至列解碼器120。電壓產生器170可產生第二電壓V2且可將第二電壓V2傳輸至寫入驅動器及感測放大器130。
控制邏輯區塊180可自外部元件（例如，外部記憶體控制器）接收控制訊號CTRL。控制邏輯區塊180可自命令緩衝器160接收命令CMD。控制邏輯區塊180可因應於控制訊號CTRL及命令CMD來控制半導體記憶元件100的組件的操作。
舉例而言，控制邏輯區塊180可使列解碼器120以適當的時序在第一導電線CL1中選擇與列位址RA對應的一條第一導電線。控制邏輯區塊180可使寫入驅動器及感測放大器130以適當的時序對所選擇的列的記憶體單元中與行位址CA對應的記憶體單元實行讀取或寫入操作。
根據實施例的記憶體單元陣列110可包括電壓放大部件11。電壓放大部件11可放大並輸出接收到的電壓。電壓放大部件11中的每一者可以一個被動電性部件實施。因此，可在不增大半導體記憶元件100的操作電壓且僅略微增加複雜度的條件下增大記憶體單元陣列110內所使用的電壓。
圖2是示出根據實施例的記憶體單元陣列110的圖。參照圖1及圖2，記憶體單元陣列110可包括排列成列及行的記憶體單元MC。列中的記憶體單元MC可連接至第一導電線CL1，詳言之，「m」條第一導電線CL1_1至CL1_m（m為正整數）。
行中的記憶體單元MC可連接至第二導電線CL2，詳言之，「n」條第2a導電線CL2a_1至CL2a_n及「n」條第2b導電線CL2b_1至CL2b_n（n為正整數）。記憶體單元MC中的每一者可連接至第一導電線CL1_1至CL1_m中的一個第一導電線、第2a導電線CL2a_1至CL2a_n中的一條第2a導電線以及第2b導電線CL2b_1至CL2b_n中的一條第2b導電線。
舉例而言，第一導電線CL1_1至CL1_m被稱為「字元線」。第2a導電線CL2a_1至CL2a_n被稱為「位元線」。第2b導電線CL2b_1至CL2b_n被稱為「互補位元線」或「源極線」。
圖3示出根據第一實施例的記憶體單元MC。圖3中示出連接至第一導電線CL1_1、第2a導電線CL2a_1及第2b導電線CL2b_1的記憶體單元MC。
記憶體單元MC可包括第一電晶體T1到第六電晶體T6。第一電晶體T1與第二電晶體T2可串聯連接在電源節點與接地節點之間，電源供應電壓VDD被供應至電源節點，接地電壓VSS被供應至接地節點。第一電晶體T1可為P型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）電晶體，且第二電晶體T2可為N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體。
第三電晶體T3與第四電晶體T4可串聯連接在電源節點與接地節點之間，電源供應電壓VDD被供應至電源節點，接地電壓VSS被供應至接地節點。第三電晶體T3可為PMOS電晶體，且第四電晶體T4可為NMOS電晶體。
第五電晶體T5可連接在第三電晶體T3及第四電晶體T4的閘極與第2a導電線CL2a_1之間。第五電晶體T5的閘極可連接至第一導電線CL1_1。第五電晶體T5可為NMOS電晶體。
第六電晶體T6可連接在第一電晶體T1及第二電晶體T2的閘極與第2b導電線CL2b_1之間。第六電晶體T6的閘極可連接至第一導電線CL1_1。第六電晶體T6可為NMOS電晶體。
第一電晶體T1到第四電晶體T4可用作交叉耦合反相器。第一電晶體T1到第四電晶體T4可用作將資料儲存於記憶體單元MC中的儲存部件。第五電晶體T5及第六電晶體T6可用作選擇部件，所述選擇部件在第2a導電線CL2a_1與第2b導電線CL2b_1之間電性連接儲存部件。
記憶體單元MC可為靜態隨機存取記憶體（static random access memory，SRAM）單元。圖3中示出6電晶體式（6T）SRAM單元的實例。在實施方案中，記憶體單元MC可以各種形狀的SRAM單元實施。
第一電晶體T1到第六電晶體T6可分別為電壓放大部件11。舉例而言，第一電晶體T1到第六電晶體T6中的每一者可放大施加至其閘極的電壓，且可將經放大的電壓傳輸至本體。第一電晶體T1到第六電晶體T6可使用被動部件實行電壓放大。當傳輸至本體的電壓被放大時，由於第一電晶體T1到第六電晶體T6的響應速度提高，因此記憶體單元MC可更快地被存取。
圖4示出根據實施例的電晶體。在實施例中，電晶體「T」可為圖3的第一電晶體T1到第六電晶體T6中的一者。參照圖3及圖4，電晶體「T」可包括閘極電極「G」、本體BD、形成於本體BD中的第一接面J1及第二接面J2以及位於本體BD與閘極電極「G」之間的電壓放大部件11。
閘極電極「G」可用作電晶體「T」的閘極。第一接面J1及第二接面J2可用作電晶體「T」的汲極及源極。當電晶體「T」為NMOS電晶體時，本體BD可摻雜有p型雜質，而第一接面J1及第二接面J2可摻雜有N型雜質。當電晶體「T」是PMOS電晶體時，本體BD可摻雜有n型雜質，而第一接面J1及第二接面J2可摻雜有p型雜質。
電壓放大部件11可用作閘極電極「G」與本體BD之間的絕緣層。另外，電壓放大部件11可放大施加至閘極電極「G」的電壓，且可將經放大的電壓傳送至本體BD的表面上。電壓放大部件11可包含鐵電材料。
鐵電材料的特徵可在於：施加至一個端的電壓被放大且被傳送至相對端，而不論其本身的狀態（例如，電性極化狀態）如何。此種特徵被稱為「負電容器」。舉例而言，當將外部電壓施加至鐵電層時，鐵電層中的偶極子可能移動，且因此，相位可自初始極性狀態改變為另一狀態。此種相變可能引起負電容效應。
如參照圖4所述，當圖3的第一電晶體T1到第六電晶體T6的閘極絕緣層由鐵電材料形成時，第一電晶體T1到第六電晶體T6中的每一者放大閘極電壓，且將經放大的電壓傳送至本體BD。因此，記憶體單元MC的選擇部件及儲存部件的響應速度可能變得更高，且因此，可提高存取記憶體單元MC的速度。
在實施例中，電壓放大部件11可包含摻雜有鋯（Zr）、矽（Si）、鋁（Al）、鑭（La）等中的至少一者的氧化鉿（HfO）。當Zr、Si、Al、La等中的至少一者以給定比率用於對HfO進行摻雜時，電壓放大部件11可具有斜方晶體結構（orthorhombic crystal structure）。當鐵電層具有斜方晶體結構時，可能發生負電容效應。
當電壓放大部件11包含氧化鋯鉿（ZrHfO）時，Zr原子對總原子的原子比率（Zr/（Hf+Zr））可為45原子%至55原子%。當電壓放大部件11包含氧化矽鉿（SiHfO）時，Si原子對總原子的原子比率（Si/（Hf+Si））可為4原子%至7原子%。當電壓放大部件11包含氧化鋁鉿AlHfO時，Al原子對總原子的原子比率（Al/（Hf+Al））可為4原子%至7原子%。在電壓放大部件11包含氧化鑭鉿（LaHfO）的情形中，La原子對總原子的原子比率（La/（La+Al））可為5原子%至10原子%。
圖5示出根據第二實施例的記憶體單元MC。圖5中示出連接至第一導電線CL1_1、第2a導電線CL2a_1及第2b導電線CL2b_1的記憶體單元MC。
記憶體單元MC可包括選擇部件SE及用作儲存部件的可變電阻部件RE。選擇部件SE可包括連接在可變電阻部件RE與第2a導電線CL2a_1之間的電晶體，且由第一導電線CL1_1的電壓控制。
可變電阻部件RE可連接在選擇部件SE與第2b導電線CL2b_1之間。可變電阻部件RE可具有電阻值，所述電阻值隨施加至可變電阻部件RE的電壓或流經可變電阻部件RE的電流而變化。可藉由對可變電阻部件RE的電阻值進行調節，將資料儲存於可變電阻部件RE中。可藉由對可變電阻部件RE的電阻值進行偵測來讀取寫入可變電阻部件RE中的資料。
舉例而言，可變電阻部件RE可包含相變材料、鐵電材料、電阻材料及磁性材料中的至少一者。端視溫度而定，相變材料可具有不同的結晶結構，且端視結晶結構而定，相變材料可具有不同的電阻值。
端視磁場或電場而定，鐵電材料可具有不同的電性極化狀態，且端視極化狀態而定，鐵電材料可具有不同的電阻值。端視電壓而定，電阻材料可選擇性地形成電性路徑，且端視是否形成電性路徑而定，電阻材料可具有不同的電阻值。磁性材料可具有磁化方向，所述磁化方向隨磁場或電流的流動而變化，且端視磁化方向而定，磁性材料可具有不同的電阻值。
選擇部件SE的電晶體可與參照圖4所述的電晶體相同地實施。舉例而言，選擇部件SE的電晶體的閘極絕緣層可包含鐵電材料。選擇部件SE的電晶體可被實施成包括電壓放大部件11，電壓放大部件11放大閘極電壓且將經放大的電壓傳送至本體BD（參照圖4）。
圖6示出根據第三實施例的記憶體單元MC。圖6中示出連接至第一導電線CL1_1、第2a導電線CL2a_1及第2b導電線CL2b_1的記憶體單元MC。
記憶體單元MC可包括選擇部件SE及用作儲存部件的電容器「C」。選擇部件SE可包括連接在電容器「C」與第2a導電線CL2a_1之間的電晶體且由第一導電線CL1_1的電壓控制。電容器「C」可藉由對電壓進行充電或放電來儲存資料。記憶體單元MC可為動態隨機存取記憶體（dynamic random access memory，DRAM）單元。
選擇部件SE的電晶體可與參照圖4所述的電晶體相同地實施。舉例而言，選擇部件SE的電晶體的閘極絕緣層可包含鐵電材料。選擇部件SE的電晶體可被實施成包括電壓放大部件11，電壓放大部件11放大閘極電壓且將經放大的電壓傳送至本體BD（參照圖4）。
圖7示出根據另一實施例的半導體記憶元件200。參照圖7，半導體記憶元件200包括記憶體單元陣列210、列解碼器220、寫入驅動器及感測放大器230、資料緩衝器240、位址緩衝器250、命令緩衝器260、電壓產生器270以及控制邏輯區塊280。
記憶體單元陣列210可如參照圖2及圖3以及圖5或圖6所述來實施。記憶體單元陣列210的記憶體單元MC中的每一者可被實施成包括如參照圖4所述的電壓放大部件11。對於另一實例，記憶體單元陣列210的記憶體單元MC中的每一者可被實施成不包括電壓放大部件11。每一記憶體單元MC的電晶體的閘極絕緣層可以一般絕緣層或順電性（paraelectric）材料實施。
列解碼器220、寫入驅動器及感測放大器230、資料緩衝器240、位址緩衝器250、命令緩衝器260、電壓產生器270以及控制邏輯區塊280可被實施成與參照圖1所述的列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180相同。
列解碼器220可經由第一導電線CL1_1至CL1_m連接至記憶體單元陣列210。第一導電線CL1_1至CL1_m中的每一者可包括電壓放大部件12。電壓放大部件12可以包含鐵電材料的電容器（例如，鐵電電容器）的形式實施。
當第一導電線CL1_1至CL1_m包括電壓放大部件12時，列解碼器220施加至第一導電線CL1_1至CL1_m的電壓可被放大且可被傳送至記憶體單元陣列210。具體而言，記憶體單元MC可形成於基板上且具有大小限制。
相比之下，第一導電線CL1_1至CL1_m形成於包括金屬層在內的各種層中，且關於第一導電線CL1_1至CL1_m的大小限制小於記憶體單元MC的大小限制。因此，在第一導電線CL1_1至CL1_m處形成的電壓放大部件12可被製造成大於記憶體單元MC的電壓放大部件11。因此，第一導電線CL1_1至CL1_m的電壓放大部件12的放大因子可大於記憶體單元MC的電壓放大部件11的放大因子。
寫入驅動器及感測放大器230可經由第二導電線CL2_1至CL2_n連接至記憶體單元陣列210。第二導電線CL2_1至CL2_n中的每一者可以一對第2a導電線與第2b導電線實施。第二導電線CL2_1至CL2_n中的每一者可包括電壓放大部件13。電壓放大部件13可以包含鐵電材料的電容器（例如，鐵電電容器）的形式實施。
與第一導電線CL1_1至CL1_m的電壓放大部件12相同，第二導電線CL2_1至CL2_n的電壓放大部件13的放大因子可大於記憶體單元MC的電壓放大部件11的放大因子。在實施例中，半導體記憶元件200可被實施成使得電壓放大部件12僅位於第一導電線CL1_1至CL1_m上，或者電壓放大部件13僅位於第二導電線CL2_1至CL2_n上。
圖8示出根據另一實施例的半導體記憶元件300。參照圖8，半導體記憶元件300包括記憶體單元陣列310、列解碼器320、寫入驅動器及感測放大器330、資料緩衝器340、位址緩衝器350、命令緩衝器360、電壓產生器370以及控制邏輯區塊380。
記憶體單元陣列310可如參照圖2及圖3以及圖5或圖6所述來實施。記憶體單元陣列310的記憶體單元MC中的每一者可被實施成包括如參照圖4所述的電壓放大部件11。對於另一實例，記憶體單元陣列310的記憶體單元MC中的每一者可被實施成不包括電壓放大部件11。每一記憶體單元MC的電晶體的閘極絕緣層可以一般絕緣層或順電性材料實施。
第一導電線CL1可被實施成包括如參照圖7所述的電壓放大部件12。第二導電線CL2可被實施成包括如參照圖7所述的電壓放大部件13。
列解碼器320、寫入驅動器及感測放大器330、資料緩衝器340、位址緩衝器350、命令緩衝器360、電壓產生器370以及控制邏輯區塊380可被實施成與參照圖1所述的列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180相同。
除參照圖1所述的列解碼器120外，列解碼器320可包括電壓放大部件14。除參照圖1所述的寫入驅動器及感測放大器130外，寫入驅動器及感測放大器330可包括電壓放大部件15。
圖9示出與在列解碼器320或寫入驅動器及感測放大器330中實施的電壓放大部件14或電壓放大部件15相關聯的組件的實例。參照圖8及圖9，列解碼器320或寫入驅動器及感測放大器330可包括第七電晶體T7、第八電晶體T8、第一反相器INV1以及電壓放大部件14或電壓放大部件15。
第七電晶體T7可因應於第一賦能訊號EN1而電性連接列解碼器320或寫入驅動器及感測放大器330的內線IL與導電線CL（例如，第一導電線或第二導電線）。第八電晶體T8可因應於與輸入第一賦能訊號EN1的第一反相器INV1的輸出對應的訊號，藉由電壓放大部件14或電壓放大部件15來連接內線IL與導電線CL。
當第七電晶體T7導通時，可在不經過電壓放大部件14或電壓放大部件15的條件下將內線IL的電壓傳送至導電線CL。當第八電晶體T8導通時，內線IL的電壓可被電壓放大部件14或電壓放大部件15放大，且可被傳送至導電線CL。
參照圖9來闡述列解碼器320或寫入驅動器及感測放大器330使用電壓放大部件14或電壓放大部件15來選擇性地放大內線IL的電壓以選擇性地將經放大的電壓施加至導電線CL的實例。在實施方案中，可將構成運算器（operator）（例如，第一反相器INV1）的電晶體的閘極絕緣層實施成包含如參照圖4所述的鐵電材料。作為另一選擇，鐵電電容器可在傳送電壓所經由的線處按照給定的間隔排列。作為另一選擇，鐵電電容器可在特定組合邏輯之間傳送訊號所經由的線處排列。
圖10示出根據另一實施例的半導體記憶元件400。參照圖10，半導體記憶元件400包括記憶體單元陣列410、列解碼器420、寫入驅動器及感測放大器430、資料緩衝器440、位址緩衝器450、命令緩衝器460、電壓產生器470以及控制邏輯區塊480。
記憶體單元陣列410可如參照圖2及圖3以及圖5或圖6所述來實施。記憶體單元陣列410的記憶體單元MC中的每一者可被實施成包括如參照圖4所述的電壓放大部件11。對於另一實例，記憶體單元陣列410的記憶體單元MC中的每一者可被實施成不包括電壓放大部件11。每一記憶體單元MC的電晶體的閘極絕緣層可以一般絕緣層或順電性材料實施。
第一導電線CL1可被實施成包括如參照圖7所述的電壓放大部件12。第二導電線CL2可被實施成包括如參照圖7所述的電壓放大部件13。
列解碼器420、寫入驅動器及感測放大器430、資料緩衝器440、位址緩衝器450、命令緩衝器460、電壓產生器470以及控制邏輯區塊480可被實施成與參照圖1所述的列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180相同。
列解碼器420或寫入驅動器及感測放大器430可被實施成包括如參照圖8或圖9所述的電壓放大部件14或電壓放大部件15。除參照圖1所述的電壓產生器170外，電壓產生器470可更包括電壓放大部件16。
圖11示出與在電壓產生器470中實施的電壓放大部件16相關聯的組件的實例。參照圖10及圖11，電壓產生器470包括第九電晶體T9、第十電晶體T10、第二反相器INV2及電壓放大部件16。
第九電晶體T9可因應於第二賦能訊號EN2而電性連接產生節點NG與輸出節點NO，電壓產生器470的產生電壓VG是自產生節點NG輸出，電壓產生器470的輸出電壓VO是自輸出節點NO輸出。第十電晶體T10可因應於與輸入第二賦能訊號EN2的第二反相器INV2的輸出對應的訊號，經由電壓放大部件16來連接產生節點NG與輸出節點NO。
當第九電晶體T9導通時，產生節點NG的產生電壓VG可在不經過電壓放大部件16的條件下作為輸出電壓VO經由輸出節點NO輸出。當第十電晶體T10導通時，產生節點NG的產生電壓VG可被電壓放大部件16放大，且可作為輸出電壓VO經由輸出節點NO輸出。
輸出電壓VO可作為第一電壓V1或第二電壓V2中的一者輸出。在實施例中，可對圖11中所示的組件提供第一電壓V1及第二電壓V2中的每一者。
參照圖11來闡述電壓產生器470使用電壓放大部件16來選擇性地放大輸出電壓VO的實例。在實施方案中，可將構成運算器（例如，第二反相器INV2）的電晶體的閘極絕緣層實施成包含如參照圖4所述的鐵電材料。作為另一選擇，鐵電電容器可在傳送電壓所經由的線處按照給定的間隔排列。作為另一選擇，鐵電電容器可在特定組合邏輯之間傳送訊號所經由的線處排列。
圖12示出根據另一實施例的半導體記憶元件500。參照圖12，半導體記憶元件500包括記憶體單元陣列510、列解碼器520、寫入驅動器及感測放大器530、資料緩衝器540、位址緩衝器550、命令緩衝器560、電壓產生器570以及控制邏輯區塊580。
記憶體單元陣列510可如參照圖2及圖3以及圖5或圖6所述來實施。記憶體單元陣列510的記憶體單元MC中的每一者可被實施成包括如參照圖4所述的電壓放大部件11。對於另一實例，記憶體單元陣列510的記憶體單元MC中的每一者可被實施成不包括電壓放大部件11。每一記憶體單元MC的電晶體的閘極絕緣層可以一般絕緣層或順電性材料實施。
第一導電線CL1可被實施成包括如參照圖7所述的電壓放大部件12。第二導電線CL2可被實施成包括如參照圖7所述的電壓放大部件13。
列解碼器520、寫入驅動器及感測放大器530、資料緩衝器540、位址緩衝器550、命令緩衝器560、電壓產生器570以及控制邏輯區塊580可被實施成與參照圖1所述的列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180相同。
列解碼器520或寫入驅動器及感測放大器530可被實施成包括如參照圖8或圖9所述的電壓放大部件14或電壓放大部件15。電壓產生器570可被實施成包括如參照圖11所述的電壓放大部件16。除參照圖1所述的資料緩衝器140外，資料緩衝器540可被實施成包括電壓放大部件17。
圖13示出與在資料緩衝器540中實施的電壓放大部件17相關聯的組件的實例。參照圖12及圖13，資料緩衝器540包括串化器541、解串器542、電壓放大部件17、第一接墊P1到第三接墊P3、第一傳輸器TX1及第二傳輸器TX2、第一正反器FF1及第二正反器FF2以及訊號產生器543。
串化器541可將自寫入驅動器及感測放大器530傳送的訊號（例如，位元）進行串化，以便將所述訊號傳送至第一正反器FF1。解串器542可對自第二正反器FF2傳送的訊號（例如，位元）進行解串，以便將所述訊號傳送至寫入驅動器及感測放大器530。
第一正反器FF1可將串化器541的輸出訊號與訊號產生器543的輸出訊號同步地傳送至第一傳輸器TX1。第一傳輸器TX1可經由電壓放大部件17將第一正反器FF1的輸出訊號輸出至第一接墊P1。第一接墊P1可與外部元件（例如，外部記憶體控制器）連接。
第一接收器RX1可將經由電壓放大部件17傳送的訊號自第一接墊P1傳送至第二正反器FF2。第二正反器FF2可將第一接收器RX1的輸出訊號與第二接收器RX2的輸出訊號同步地傳送至解串器542。
第二接收器RX2可經由電壓放大部件17自第二接墊P2接收訊號。第二接收器RX2的輸出訊號可被傳送至第二正反器FF2的時脈輸入。第二傳輸器TX2可經由電壓放大部件17將訊號產生器543的輸出訊號輸出至第二接墊P2。第二接墊P2可與外部元件（例如，外部記憶體控制器）連接。
第三接收器RX3可經由電壓放大部件17自第三接墊P3接收訊號。第三接收器RX3的輸出訊號被傳送至訊號產生器543。第三接墊P3可與外部元件（例如，外部記憶體控制器）連接。
訊號產生器543可自第三接收器RX3的輸出訊號產生時序訊號（timing signal）（例如，雙態觸變訊號（toggle signal）或選通訊號（strobe signal）），所述時序訊號在低位準與高位準之間轉變的同時通知操作時序。訊號產生器543的輸出訊號可被傳送至第一正反器FF1的時脈輸入及第二傳輸器TX2。
舉例而言，第三接墊P3可被配置成使資料緩衝器540自外部元件接收時序訊號。經由第三接墊P3接收到的訊號被稱為「資料選通訊號」或「時脈訊號」。第三接墊P3的訊號可用於使訊號產生器543產生另一時序訊號（例如，另一資料選通訊號）。
第二接墊P2可被配置成使資料緩衝器540傳達時序訊號，例如，在資料輸入循環或資料輸出循環時的資料選通訊號。在資料輸入循環時，可經由電壓放大部件17及第二接收器RX2自第二接墊P2接收資料選通訊號。第二正反器FF2可識別與資料選通訊號同步地經由電壓放大部件17及第一接收器RX1自第一接墊P1傳送的資料訊號。在資料輸出循環時，由訊號產生器543產生的資料選通訊號可經由第二傳輸器TX2及電壓放大部件17輸出至第二接墊P2。第一正反器FF1可將資料訊號與資料選通訊號同步地經由第一傳輸器TX1及電壓放大部件17輸出至第一接墊P1。
如圖13中所示，輸入至資料緩衝器540的訊號經由電壓放大部件17傳送。另外，自資料緩衝器540輸出的訊號經由電壓放大部件17輸出。因此，資料緩衝器540與外部元件（例如，外部記憶體控制器）進行交換的訊號的強度得以改善，因此使資料的完整性更佳。
參照圖13來闡述資料緩衝器540使用電壓放大部件17來選擇性地放大與外部元件進行交換的訊號的實例。然而，電壓放大部件17的用途並不限於此。舉例而言，可將構成運算器（例如反相器及邏輯閘）的電晶體的閘極絕緣層實施成包含如參照圖4所述的鐵電材料。作為另一選擇，鐵電電容器可在傳送電壓所經由的線處按照給定的間隔排列。作為另一選擇，鐵電電容器可在特定組合邏輯之間傳送訊號所經由的線處排列。
圖14示出根據另一實施例的半導體記憶元件600。參照圖14，半導體記憶元件600包括記憶體單元陣列610、列解碼器620、寫入驅動器及感測放大器630、資料緩衝器640、位址緩衝器650、命令緩衝器660、電壓產生器670以及控制邏輯區塊680。
記憶體單元陣列610可如參照圖2及圖3以及圖5或圖6所述來實施。記憶體單元陣列610的記憶體單元MC中的每一者可被實施成包括如參照圖4所述的電壓放大部件11。
第一導電線CL1_1至CL1_m可被實施成包括如參照圖7所述的電壓放大部件12。第二導電線CL2_1至CL2_n可被實施成包括如參照圖7所述的電壓放大部件13。
列解碼器620、寫入驅動器及感測放大器630、資料緩衝器640、位址緩衝器650、命令緩衝器660、電壓產生器670以及控制邏輯區塊680可被實施成與參照圖1所述的列解碼器120、寫入驅動器及感測放大器130、資料緩衝器140、位址緩衝器150、命令緩衝器160、電壓產生器170以及控制邏輯區塊180相同。
列解碼器620或寫入驅動器及感測放大器630可被實施成包括如參照圖8或圖9所述的電壓放大部件14或電壓放大部件15。電壓產生器670可被實施成包括如參照圖10及圖11所述的電壓放大部件16。資料緩衝器640可被實施成包括如參照圖12及圖13所述的電壓放大部件17。
以上使用用語「第一」、「第二」、「第三」等來闡述半導體記憶元件100、200、300、400、500及600的組件。然而，用語「第一」、「第二」、「第三」等可用於區分各組件，而不限制本揭露。舉例而言，用語「第一」、「第二」、「第三」等不涉及任何形式的次序或數字含義。
在以上實施例中，使用區塊來闡述根據實施例的組件。所述區塊可以各種硬體元件（例如，積體電路、應用專用積體電路（application specific IC，ASIC）、現場可程式化閘陣列（field programmable gate array，FPGA）及複雜可程式化邏輯元件（complex programmable logic device，CPLD））、在硬體元件中驅動的韌體、軟體（例如，應用）或者硬體元件與軟體的組合來實施。另外，所述區塊可包括電路或以積體電路中的半導體部件實施的智慧財產（intellectual property，IP）。
根據一或多個實施例，藉由鐵電材料放大傳送至電晶體的閘極的電壓。根據一或多個實施例，使用鐵電電容器放大電壓。因此，當在維持操作電壓的同時增大電壓的擺動時，提供在提高操作速度或特定操作速度範圍內確保穩定性的半導體記憶元件。因此，本文中的半導體記憶元件藉由在維持操作電壓的同時大大增大操作電壓的擺動而提供低功耗，同時提高操作速度。
本文中已揭露示例性實施例，且儘管採用具體用語，但該些用語僅用於並被解釋為通常意義及闡述性意義，而並非用以限制目的。在一些情況下，除非另外明確地指明，否則如在本申請案提出申請之前對於此項技術中具有通常知識者而言將顯而易見，結合特定實施例所闡述的特徵、特性及/或部件可單獨使用或與結合其他實施例所闡述的特徵、特性及/或部件組合使用。因此，熟習此項技術者將理解，在不背離在以下申請專利範圍中所述的本發明的精神及範圍的條件下，可作出各種形式及細節上的改變。
11、12、13、14、15、16、17‧‧‧電壓放大部件
100、200、300、400、500、600‧‧‧半導體記憶元件
110、210、310、410、510、610‧‧‧記憶體單元陣列
120、220、320、420、520、620‧‧‧列解碼器
130、230、330、430、530、630‧‧‧寫入驅動器及感測放大器
140、240、340、440、540、640‧‧‧資料緩衝器
150、250、350、450、550、650‧‧‧位址緩衝器
160、260、360、460、560、660‧‧‧命令緩衝器
170、270、370、470、570、670‧‧‧電壓產生器
180、280、380、480、580、680‧‧‧控制邏輯區塊
541‧‧‧串化器
542‧‧‧解串器
543‧‧‧訊號產生器
ADDR‧‧‧位址
BD‧‧‧本體
C‧‧‧電容器
CA‧‧‧行位址
CL‧‧‧導電線
CL1、CL1_1、CL1_2、CL1_m‧‧‧第一導電線
CL2、CL2_1、CL2_n‧‧‧第二導電線
CL2a_1、CL2a_2、CL2a_n‧‧‧第2a導電線
CL2b_1、CL2b_2、CL2b_n‧‧‧第2b導電線
CMD‧‧‧命令
CTRL‧‧‧控制訊號
DATA‧‧‧資料
EN1‧‧‧第一賦能訊號
EN2‧‧‧第二賦能訊號
FF1‧‧‧第一正反器
FF2‧‧‧第二正反器
G‧‧‧閘極電極
IL‧‧‧內線
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
J1‧‧‧第一接面
J2‧‧‧第二接面
MC‧‧‧記憶體單元
NG‧‧‧產生節點
NO‧‧‧輸出節點
P1‧‧‧第一接墊
P2‧‧‧第二接墊
P3‧‧‧第三接墊
RA‧‧‧列位址
RE‧‧‧可變電阻部件
RX1‧‧‧第一接收器
RX2‧‧‧第二接收器
RX3‧‧‧第三接收器
SE‧‧‧選擇部件
T‧‧‧電晶體
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
T9‧‧‧第九電晶體
T10‧‧‧第十電晶體
TX1‧‧‧第一傳輸器
TX2‧‧‧第二傳輸器
V1‧‧‧第一電壓
V2‧‧‧第二電壓
VDD‧‧‧電源供應電壓
VG‧‧‧產生電壓
VO‧‧‧輸出電壓
VSS‧‧‧接地電壓
藉由參照附圖詳細闡述示範性實施例，對於熟習此項技術者而言，特徵將變得顯而易見，在附圖中：
圖1示出根據實施例的半導體記憶元件。
圖2示出根據實施例的記憶體單元陣列。
圖3示出根據第一實施例的記憶體單元。
圖4示出根據實施例的電晶體。
圖5示出根據第二實施例的記憶體單元。
圖6示出根據第三實施例的記憶體單元。
圖7示出根據另一實施例的半導體記憶元件。
圖8示出根據另一實施例的半導體記憶元件。
圖9示出與在列解碼器或寫入驅動器及感測放大器中實施的電壓放大部件相關聯的組件的實例。
圖10示出根據另一實施例的半導體記憶元件。
圖11示出與在電壓產生器中實施的電壓放大部件相關聯的組件的實例。
圖12示出根據另一實施例的半導體記憶元件。
圖13示出與在資料緩衝器中實施的電壓放大部件相關聯的組件的實例。
圖14示出根據另一實施例的半導體記憶元件。
11‧‧‧電壓放大部件
100‧‧‧半導體記憶元件
110‧‧‧記憶體單元陣列
120‧‧‧列解碼器
130‧‧‧寫入驅動器及感測放大器
140‧‧‧資料緩衝器
150‧‧‧位址緩衝器
160‧‧‧命令緩衝器
170‧‧‧電壓產生器
180‧‧‧控制邏輯區塊
ADDR‧‧‧位址
CA‧‧‧行位址
CL1‧‧‧第一導電線
CL2‧‧‧第二導電線
CMD‧‧‧命令
CTRL‧‧‧控制訊號
DATA‧‧‧資料
RA‧‧‧列位址
V1‧‧‧第一電壓
V2‧‧‧第二電壓
Claims (20)
- 一種半導體記憶元件，包括： 記憶體單元陣列，包括記憶體單元； 列解碼器，經由第一導電線連接至所述記憶體單元陣列； 寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列； 電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及 資料緩衝器，連接至所述寫入驅動器及感測放大器，所述資料緩衝器在所述寫入驅動器及感測放大器與外部元件之間傳送資料， 其中所述列解碼器、所述寫入驅動器及感測放大器、所述電壓產生器以及所述資料緩衝器中的至少一者包括第一鐵電電容器以放大電壓。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述記憶體單元中的每一者包括： 第一電晶體及第二電晶體，串聯連接在電源節點與接地節點之間，電源供應電壓被供應至所述電源節點，接地電壓被供應至所述接地節點； 第三電晶體及第四電晶體，串聯連接在所述電源節點與所述接地節點之間； 第五電晶體，具有共同連接至所述第三電晶體的閘極及所述第四電晶體的閘極的第一節點、連接至所述第二導電線中的一者的第二節點以及連接至所述第一導電線中的一者的閘極；以及 第六電晶體，具有共同連接至所述第一電晶體的閘極及所述第二電晶體的閘極的第三節點、連接至所述第二導電線中的另一者的第四節點以及連接至所述一個第一導電線的閘極， 其中所述第一電晶體至所述第六電晶體中的至少一個電晶體的閘極絕緣層包含鐵電材料。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述記憶體單元中的每一者包括： 可變電阻部件，連接至所述第二導電線中的一者；以及 電晶體，具有連接至所述第二導電線中的另一者的第一節點、連接至所述可變電阻部件的第二節點以及連接至所述第一導電線中的一者的閘極， 其中所述電晶體的閘極絕緣層包含鐵電材料。
- 如申請專利範圍第3項所述的半導體記憶元件，其中所述可變電阻部件包含相變材料、鐵電材料、電阻材料及磁性材料中的至少一者。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述記憶體單元中的每一者包括： 電容器，連接至所述第二導電線中的一者； 電晶體，具有連接至所述第二導電線中的另一者的第一節點、連接至所述電容器的第二節點以及連接至所述第一導電線中的一者的閘極， 其中所述電晶體的閘極絕緣層包含鐵電材料。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述第一導電線或所述第二導電線中的每一者包括第二鐵電電容器。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述列解碼器包括： 第一電晶體，連接在所述第一導電線中的一者與對應於所述一條第一導電線的內線之間；以及 第二電晶體及第一鐵電電容器，串聯連接在所述一條第一導電線與所述內線之間， 其中所述第二電晶體及所述第一鐵電電容器與所述第一電晶體並聯連接，且 其中所述第一電晶體及所述第二電晶體由互補訊號控制。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述寫入驅動器及感測放大器包括： 第一電晶體，連接在所述第二導電線中的一者與對應於所述一條第二導電線的內線之間；以及 第二電晶體及第一鐵電電容器，串聯連接在所述一條第二導電線與所述內線之間， 其中所述第二電晶體及所述第一鐵電電容器與所述第一電晶體並聯連接，且 其中所述第一電晶體及所述第二電晶體由互補訊號控制。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述電壓產生器包括： 第一電晶體，連接在電壓產生節點與電壓輸出節點之間；以及 第二電晶體及第一鐵電電容器，串聯連接在所述電壓產生節點與所述電壓輸出節點之間，其中 所述第二電晶體及所述第一鐵電電容器與所述第一電晶體並聯連接， 所述第一電晶體及所述第二電晶體由互補訊號控制，且 所述電壓輸出節點的電壓作為所述第一電壓或所述第二電壓被傳送至所述列解碼器或者所述寫入驅動器及感測放大器。
- 如申請專利範圍第1項所述的半導體記憶元件，其中所述資料緩衝器包括： 第一接墊，與外部元件連接； 第一接收器，放大自所述第一接墊接收到的第一訊號以產生第二訊號；以及 所述第一鐵電電容器，連接在所述第一接墊與所述第一接收器之間。
- 如申請專利範圍第10項所述的半導體記憶元件，其中所述資料緩衝器更包括： 第一傳輸器，放大內部訊號以產生第三訊號，且將所述第三訊號傳送至所述第一接墊；以及 第二鐵電電容器，連接在所述第一接墊與所述第一傳輸器之間。
- 如申請專利範圍第11項所述的半導體記憶元件，其中所述資料緩衝器包括： 第二接墊，與所述外部元件連接； 第二接收器，放大自所述第二接墊接收到的第四訊號以產生第五訊號； 第三鐵電電容器，連接在所述第二接收器與所述第二接墊之間；以及 正反器，將所述第一接收器的所述第二訊號與所述第二接收器的所述第五訊號同步地轉換成數位值。
- 如申請專利範圍第12項所述的半導體記憶元件，其中所述資料緩衝器更包括解串器，所述解串器對所述正反器的輸出進行解串，以便將所述輸出傳送至所述寫入驅動器及感測放大器。
- 如申請專利範圍第11項所述的半導體記憶元件，其中所述資料緩衝器更包括： 第二接墊，與所述外部元件連接； 第二接收器，放大自所述第二接墊接收到的第四訊號以產生第五訊號； 第三鐵電電容器，連接在所述第二接墊與所述第二接收器之間； 訊號產生器，自所述第二接收器的所述第五訊號產生第六訊號；以及 正反器，將所述內部訊號與所述第六訊號同步地傳送至所述第一傳輸器。
- 如申請專利範圍第14項所述的半導體記憶元件，其中所述資料緩衝器更包括串化器，所述串化器對自所述寫入驅動器及感測放大器傳送的訊號進行串化，以便將所述訊號傳送至所述正反器。
- 如申請專利範圍第14項所述的半導體記憶元件，其中所述資料緩衝器更包括： 第三接墊，與所述外部元件連接； 第二傳輸器，放大所述訊號產生器的所述第六訊號以產生第七訊號，且將所述第七訊號傳送至所述第三接墊；以及 第四鐵電電容器，連接在所述第三接墊與所述第二傳輸器之間。
- 一種半導體記憶元件，包括： 記憶體單元陣列，包括記憶體單元； 列解碼器，經由第一導電線連接至所述記憶體單元陣列； 寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列； 電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及 資料緩衝器，連接至所述寫入驅動器及感測放大器，所述資料緩衝器在所述寫入驅動器及感測放大器與外部元件之間傳送資料， 其中所述第一導電線或所述第二導電線中的每一者包括鐵電電容器。
- 如申請專利範圍第17項所述的半導體記憶元件，其中所述記憶體單元中的每一者包括： 儲存部件，儲存至少一個位元；以及 至少一個電晶體，端視所述第一導電線中的一者的電壓而在所述第二導電線中彼此不同的兩條第二導電線之間電性連接所述儲存部件， 其中所述至少一個電晶體的閘極絕緣層包含鐵電材料。
- 一種半導體記憶元件，包括： 記憶體單元陣列，包括記憶體單元； 列解碼器，經由第一導電線連接至所述記憶體單元陣列； 寫入驅動器及感測放大器，經由第二導電線連接至所述記憶體單元陣列； 電壓產生器，向所述列解碼器供應第一電壓，且向所述寫入驅動器及感測放大器供應第二電壓；以及 資料緩衝器，連接至所述寫入驅動器及感測放大器，所述資料緩衝器在所述寫入驅動器及感測放大器與外部元件之間傳送資料， 所述記憶體單元中的每一者包括： 儲存部件，儲存至少一個位元；以及 至少一個電晶體，端視所述第一導電線中的一者的電壓在所述第二導電線中彼此不同的兩條第二導電線之間電性連接所述儲存部件， 其中所述至少一個電晶體的閘極絕緣層包含鐵電材料。
- 如申請專利範圍第19項所述的半導體記憶元件，其中： 所述資料緩衝器包括與所述外部元件連接的接墊，且 所述接墊經由鐵電電容器與所述資料緩衝器的內部電路連接。
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