KR20200035854A - 금속-강유전체-금속 디바이스들을 갖는 저장-복원 회로 - Google Patents

금속-강유전체-금속 디바이스들을 갖는 저장-복원 회로 Download PDF

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KR20200035854A
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카우식 베이드야나탄
다니엘 에이치. 모리스
후이추 리우
딜립 제이. 쿠리안
우이가르 이. 아브치
타네이 카르닉
이안 에이. 영
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인텔 코포레이션
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Abstract

실시예들은 MFM(metal-ferroelectric-metal) 디바이스들을 포함하는 저장-복원 회로와 연관된 장치들, 방법들, 및 시스템들을 포함한다. 저장-복원 회로는 한 쌍의 교차 결합된 인버터의 비트 노드 및/또는 비트 바 노드에 결합되어 연관된 회로 블록이 휴면 상태로 천이할 때 비트 노드 및/또는 비트 바 노드의 상태를 저장하고 및 연관된 회로 블록이 휴면 상태로부터 활성 상태로 천이할 때 비트 노드 및/또는 비트 바 노드의 상태를 복원할 수 있다. 저장-복원 회로는 플립플롭 회로, 레지스터 파일 회로, 및/또는 다른 적합한 유형의 회로에서 사용될 수 있다. 저장-복원 회로는 비트 노드(또는 비트 바 노드)와 내부 노드 사이에 결합된 전송 게이트, 및 내부 노드와 플레이트 라인 사이에 결합된 MFM 디바이스를 포함할 수 있다. 다른 실시예들이 설명되고 청구된다.

Description

금속-강유전체-금속 디바이스들을 갖는 저장-복원 회로{SAVE-RESTORE CIRCUITRY WITH METAL-FERROELECTRIC-METAL DEVICES}
본 발명의 실시예들은 일반적으로 전자 회로의 기술 분야에 관한 것으로, 더 구체적으로는 금속-강유전체-금속((metal-ferroelectric-metal, MFM) 디바이스들을 갖는 저장-복원 회로(save-restore circuitry)에 관한 것이다.
본 명세서에 제공되는 배경 설명은 개시내용의 맥락을 일반적으로 제시하기 위한 목적을 갖는다. 이 배경 부분에서 설명되는 범위까지의 현재 거명된 발명자들의 연구뿐만 아니라 출원 시점에서 종래 기술로서의 자격을 갖출 수 없는 설명의 양태들은, 명시적으로든 묵시적으로든 본 개시내용에 대한 종래 기술로서 인정되지 않는다. 본 명세서에서 달리 언급하지 않는 한, 이 부분에 설명된 접근법들은 본 개시내용에서의 청구항들에 대한 종래 기술이 아니며, 이 부분에 포함되어 있다는 것에 의해 종래 기술인 것으로 인정되지도 않는다.
프로세서와 같은 많은 전자 회로는 사용 중이 아닌 회로 블록들을 턴오프하기 위해 전력 게이팅을 사용하고, 그에 의해 전력을 절약한다. 통상적으로, 일부 데이터는 회로 블록을 턴오프하기 위해 유지되어야만 한다. 해당 데이터는 다른 옵션들 중에서도 플립플롭 및/또는 레지스터 파일 회로에 저장될 수 있다. 전력 게이팅에 대한 일부 주요 도전적 과제들은 휴면 모드로부터 웨이크업하는데 있어서의 레이턴시를 감소시키고 또한 휴면 모드에서 스탠바이 전력 소비를 감소시키는 것이다.
실시예들은 첨부 도면들과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 동일한 참조 번호들은 동일한 구조적 요소들을 나타낸다. 실시예들은 첨부 도면들에서 제한이 아니라 예로서 도시되어 있다.
도 1은 다양한 실시예들에 따라 저장-복원 회로에서 사용될 수 있는 MFM 디바이스의 단면도를 도시한다.
도 2는 다양한 실시예들에 따른, MFM 디바이스에 대한 전하 대 전압 히스테리시스 루프를 도시한다.
도 3a는 다양한 실시예들에 따라, MFM 디바이스를 포함하는 메모리 셀이 메모리 셀에 논리 0을 기입하는 기입 동작을 수행하기 위한 예시적인 전압들을 도시한다.
도 3b는 다양한 실시예들에 따라, MFM 디바이스를 포함하는 메모리 셀이 메모리 셀에 논리 1을 기입하는 기입 동작을 수행하기 위한 예시적인 전압들을 도시한다.
도 3c는 다양한 실시예들에 따라, MFM 디바이스를 포함하는 메모리 셀이 메모리 셀에 의해 저장된 논리 값을 유지하는 홀드 동작을 수행하기 위한 예시적인 전압들을 도시한다.
도 3d는 다양한 실시예들에 따라, MFM 디바이스를 포함하는 메모리 셀이 메모리 셀에 의해 저장된 논리 값을 판독하는 판독 동작을 수행하기 위한 예시적인 전압들을 도시한다.
도 4는 다양한 실시예들에 따른, 저장-복원 회로를 포함하는 교차 결합 회로(cross-couple circuit)를 도시한다.
도 5는 다양한 실시예들에 따라, 도 4의 교차 결합 회로를 통합할 수 있는 플립플롭 회로를 도시한다.
도 6은 다양한 실시예들에 따라, 데이터 비트가 논리 0일 때의 저장-복원 프로세스를 위한 도 4의 교차 결합 회로 및/또는 도 5의 플립플롭 회로의 신호들의 전압-시간 플롯들을 도시하는 타이밍도이다.
도 7은 다양한 실시예들에 따라, 데이터 비트가 논리 1일 때의 저장-복원 프로세스를 위한 도 4의 교차 결합 회로 및/또는 도 5의 플립플롭 회로의 신호들의 전압-시간 플롯들을 도시하는 타이밍도이다.
도 8은 다양한 실시예들에 따른, 저장-복원 회로를 포함하는 또 다른 교차 결합 회로를 도시한다.
도 9는 다양한 실시예들에 따른, 저장-복원 회로를 포함하는 또 다른 교차 결합 회로를 도시한다.
도 10은 다양한 실시예들에 따른, 저장-복원 회로를 포함하는 레지스터 파일 회로를 도시한다.
도 11은 다양한 실시예들에 따라, 데이터 비트가 논리 1일 때의 저장-복원 프로세스에 대한 도 10의 레지스터 파일 회로의 신호들의 전압-시간 플롯들을 도시하는 타이밍도이다.
도 12는 다양한 실시예들에 따라, 데이터 비트가 논리 0일 때의 저장-복원 프로세스에 대한 도 10의 레지스터 파일 회로의 신호들의 전압-시간 플롯들을 도시하는 타이밍도이다.
도 13은 다양한 실시예들에 따른, 저장-복원 회로를 포함하는 또 다른 레지스터 파일 회로를 도시한다.
도 14는 다양한 실시예에 따른, MFM 디바이스의 보다 상세한 단면도이다.
도 15는 다양한 실시예들에 따른, 본 명세서에 설명된 장치들 및 방법들을 사용하도록 구성된 예시적인 시스템을 도시한다.
하기의 상세한 설명에서, 본 명세서의 일부를 형성하고 - 도면 전반에서 비슷한 번호들은 비슷한 부분들을 가리킴 - 실시될 수 있는 실시예들이 예시로서 도시되어 있는 첨부 도면들이 참조된다. 다른 실시예들이 이용될 수 있고 또한 본 개시내용의 범위에서 벗어나지 않고서 구조적 및 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미를 갖는 것이 아니며, 실시예들의 범위는 첨부된 청구범위 및 그 등가물에 의해 정의된다.
다양한 동작들이 청구된 주제를 이해하는 데 가장 유용한 방식으로 다수의 개별 액션들 또는 동작들로서 차례로 설명될 수 있다. 그렇지만, 설명의 순서는 이러한 동작들이 꼭 순서 의존적임을 암시하는 것으로 해석해서는 안 된다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며 및/또는 설명한 동작들이 추가적인 실시예들에서 생략될 수 있다.
용어 "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "가까운(near)", 및 "약(about)"은 일반적으로 목표 값의 +/ -10% 내에 있음을 가리킨다. 달리 명시되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1(first)", "제2(second)" 및 "제3(third)" 등을 사용하는 것은, 단지 유사한 대상들의 상이한 사례들이 지칭되고 있다는 점을 표시할 뿐이며, 이렇게 설명되는 대상들이, 시간적으로, 공간적으로, 순위적으로, 또는 임의의 다른 방식 중 어느 하나로 주어진 시퀀스로 이루어져야만 한다는 점을 암시하도록 의도되는 것은 아니다.
본 개시내용의 목적을 위해, 구문 "A 및/또는 B" 및 "A 또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
본 설명은, 각각이 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있는 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 문구들을 사용할 수 있다. 더욱이, 본 개시내용의 실시예들에 관해 사용되는 용어들 "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등은 동의어들이다.
본 명세서에서 사용될 때, 용어 "회로(circuitry)"는 주문형 집적 회로(ASIC), 전자 회로, 프로세서(공유형, 전용, 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능성을 제공하는 다른 적절한 하드웨어 컴포넌트들을 지칭하거나 그 일부이거나 그것을 포함할 수 있다. 본 명세서에서 사용될 때, "컴퓨터-구현된 방법"은 하나 이상의 프로세서, 하나 이상의 프로세서를 갖는 컴퓨터 시스템, (하나 이상의 프로세서를 포함할 수 있는) 스마트폰과 같은 모바일 디바이스, 태블릿, 랩톱 컴퓨터, 셋톱 박스, 게임 콘솔 등에 의해 실행되는 임의의 방법을 지칭할 수 있다.
MFM 디바이스들을 포함하는 저장-복원 회로와 연관된 장치들, 방법들 및 시스템들이 본 명세서에 설명된다. 저장-복원 회로는 연관된 회로 블록이 휴면 상태로 천이할 때 비트 노드 및/또는 비트 바 노드의 상태를 저장하기 위해 한 쌍의 교차 결합된 인버터의 비트 노드 및/또는 비트 바 노드에 결합될 수 있고, 연관된 회로 블록이 휴면 상태로부터 활성 상태로 천이할 때 비트 노드 및/또는 비트 바 노드의 상태를 복원할 수 있다. 저장-복원 회로는 플립플롭 회로, 레지스터 파일 회로, 및/또는 또 다른 적합한 유형의 회로에서 사용될 수 있다. 저장-복원 회로는 비트 노드(또는 비트 바 노드)와 내부 노드 사이에 결합된 전송 게이트, 및 내부 노드와 플레이트 라인 사이에 결합된 MFM 디바이스를 포함할 수 있다. 일부 실시예들에서, 저장-복원 회로는 복원 동작의 일부로서 MFM 디바이스와의 전하 공유를 제공하기 위해 내부 노드와 접지 사이에 결합된 용량성 부하를 포함할 수 있다. 일부 실시예들에서, 용량성 부하는 또 다른 MFM 디바이스일 수 있다.
그에 부가하여 또는 대안적으로, 저장-복원 회로는 내부 노드와 접지 사이에 결합되어 내부 노드를 접지에 초기화하고(예를 들어, 0 볼트) 및/또는 저장 동작 전에 MFM 디바이스를 논리 0에 초기화하기 위한 셀렉터 디바이스(예를 들어, 트랜지스터)를 포함할 수 있다. 셀렉터 디바이스는 추가적으로 또는 대안적으로 복원 동작 전에 내부 노드를 접지에 초기화할 수 있다.
본 명세서에 설명된 저장-복원 회로는, 인-플레이스 저장-복원, 휴면 상태와 활성 상태 사이에서 스위칭하기 위한 감소된 레이턴시, 휴면 상태와 활성 상태 사이에서 스위칭하기 위한 감소된 에너지 비용, 및/또는 휴면 상태 동안 데이터를 유지하기 위한 감소된 스탠바이 전력을 비롯하여, 종래의 전력 게이팅 기술들을 넘어서는 여러 이점들을 제공할 수 있다.
도 1은 다양한 실시예들에 따라, 저장-복원 회로에서(예를 들어, 플립플롭 및/또는 레지스터 파일 회로에 대해) 사용될 수 있는 MFM(metal-ferroelectric-metal) 디바이스(100)의 단면도를 도시한다. MFM 디바이스(100)는 제1 전극(102) 및 제2 전극(104)을 포함할 수 있고, 제1 전극(102)과 제2 전극(104) 사이에 강유전성 재료(106)가 있다. 강유전성 재료(106)는 HfZrO2(HZO)와 같은 임의의 적절한 재료일 수 있다.
통상의 유전체 기반 커패시터와는 달리, (이하에서 더 논의되는 바와 같이) 메모리 셀에서 구현될 때, MFM 디바이스는 메모리 상태들을 저장하기 위해 분극 전하를 사용한다. 예를 들어, 포지티브 또는 네거티브 분극 전하는 제각기 논리 1 또는 논리 0을 나타낼 수 있다. MFM 디바이스의 상태를 스위칭하기 위해, MFM 디바이스 양단에 걸쳐(예를 들어, 제1 전극(102)과 제2 전극(104) 사이에) 인가되는 전압은 임계값(예를 들어, 강유전성 보자장 전압(coercive voltage)에 대응함)보다 커야만 한다. 예를 들어, 인가된 전압은 MFM 디바이스의 상태를 논리 0으로부터 논리 1로 스위칭하기 위해 포지티브 임계값보다 클 수 있고, MFM 디바이스의 상태를 논리 1에서 논리 0으로 스위칭하기 위해 네거티브 임계값보다 작을 수 있다.
MFM 디바이스(100)는 종래의 회로에서 사용되는 "두꺼운" 강유전성 커패시터들과는 상이한 재료들(특수, HZO) 및 프로세스 통합을 사용할 수 있다. MFM 디바이스(100)는 두꺼운 강유전성 커패시터들에서 가능한 것보다 스케일링된 두께들(예를 들어, 10 나노미터 미만)에서 더 큰 분극 밀도를 달성할 수 있다. 추가적으로, MFM 디바이스들(100)은 로직 디바이스들과 통합될 수 있는데, 그 이유는 이들이 스케일링가능한 구조 및 비교적 얇은 강유전성 재료(106) 층을 사용하기 때문이다.
도 2는 다양한 실시예들에 따른, MFM 디바이스(예를 들어, MFM 디바이스(100))에 대한 전하 대 전압 히스테리시스 루프(200)를 도시한다. 통상의 커패시터와는 대조적으로, MFM 디바이스는 MFM 디바이스 양단에 걸친 전압이 없을 때에도 분극 전하를 저장한다. 도 2에 도시된 전압들은 단지 예들이고, 스케일링된 MFM 디바이스들은 도 2에 도시된 것보다 더 낮은 전압들로 스위칭될 수 있다.
MFM 디바이스(예를 들어, MFM 디바이스(100))의 동작을 예시하기 위해, 도 3a 내지 도 3d는 다양한 실시예들에 따라, MFM 디바이스(302)를 포함하는 메모리 셀(300)상에서 다양한 동작들을 수행하는 데 사용될 수 있는 예시적인 전압들을 도시한다. 도 3a 내지 도 3d에 도시된 전압 값들은 다양한 동작들을 수행하기 위한 상이한 노드들에서의 전압들 사이의 관계를 예시하기 위해 제공되는 예들에 불과하다. 일부 실시예들은 예를 들어 동일한 상대적 관계를 갖는 다른 전압 값들을 사용할 수 있다.
메모리 셀(300)은 셀렉터 디바이스(예를 들어, 트랜지스터)(304)를 더 포함할 수 있다. 트랜지스터의 소스 단자는 비트 라인 신호를 수신하기 위해 비트 라인(BL)에 결합될 수 있고, 트랜지스터(304)의 게이트 단자는 워드 라인 신호를 수신하기 위해 워드 라인(WL)에 결합될 수 있고, 트랜지스터(304)의 드레인 단자는 메모리 셀(300)의 내부 노드(306)에 결합될 수 있다. MFM 디바이스(302)는 내부 노드(306)에 결합된 하나의 단자 및 플레이트 라인 신호를 수신하기 위해 플레이트 라인(PL)에 결합된 다른 단자를 가질 수 있다.
도 3a는 메모리 셀(300)에 논리 0을 기입하기 위한 기입 동작 동안의 비트 라인 신호, 워드 라인 신호, 및 플레이트 라인 신호의 예시적인 전압들을 도시한다. 예를 들어, 도시된 바와 같이, 워드 라인 신호는 트랜지스터(304)를 턴온하기 위해 1.5V일 수 있고, 비트 라인 신호는 0V를 내부 노드(306)에 전달하기 위해 0V일 수 있다. 플레이트 라인 신호는 1.5V와 같은 기입 0 전압일 수 있다. 내부 노드(306)에서의 전압과 플레이트 라인(PL)에서의 전압 사이의 차이는 MFM 디바이스(302)가 논리 0에 대응하는 제1 분극 전하를 저장하게 야기할 수 있다.
도 3b는 메모리 셀(300)에 논리 1을 기입하기 위한 기입 동작 동안의 비트 라인 신호, 워드 라인 신호, 및 플레이트 라인 신호의 예시적인 전압들을 도시한다. 예를 들어, 도시된 바와 같이, 워드 라인 신호는 트랜지스터(304)를 턴온하기 위해 1.5V일 수 있고, 비트 라인 신호는 1.5V를 내부 노드(306)에 전달하기 위해 1.5V일 수 있다. 플레이트 라인 신호는 -0.3V와 같은 기입 1 전압일 수 있다. 내부 노드(306)에서의 전압과 플레이트 라인(PL)에서의 전압 사이의 차이는 MFM 디바이스(302)가 논리 1에 대응하는 제2 분극 전하를 저장하게 야기할 수 있다.
도 3c는 메모리 셀(300)의 저장된 값을 유지하기 위한 홀드 동작 동안의 메모리 셀(300)의 다양한 노드들에서의 예시적인 전압들을 도시한다. 도시된 바와 같이, 워드 라인, 비트 라인, 플레이트 라인, 및 내부 노드는 모두 0V에 있을 수 있다. 이것은 저장된 값을 유지하기 위해 홀드 전압이 메모리 셀들에 인가되어야만 하는 전통적인 커패시터들을 갖는 메모리 셀들과 대조적이다.
도 3d는 메모리 셀(300)에 의해 저장된 논리 값을 판독하기 위한 판독 동작 동안의 워드 라인 신호 및 플레이트 라인 신호의 예시적인 전압들을 도시한다. 도시된 바와 같이, 용량성 부하(308)가 MFM 디바이스(302)에 대한 전하 공유를 제공하기 위해 비트 라인(BL)(예를 들어, 비트 라인(BL)과 접지 사이)에 결합될 수 있다. 워드 라인 신호는 트랜지스터(304)를 턴온하기 위해 1.5V에 있을 수 있다. 플레이트 라인 신호는 1.5V와 같은 판독 전압에 있을 수 있다. MFM 디바이스(302)는 트랜지스터(304)에 의해 비트 라인(BL)에 전도성으로 결합될 수 있고, MFM 디바이스에 의해 저장된 분극 전하에 기초하는 (및 따라서 MFM 디바이스에 의해 저장된 논리 값에 기초하는) 비트 라인(BL)에서의 전압을 제공하기 위해 용량성 부하(306)와의 전하 공유에 관여할 수 있다. 따라서, 메모리 셀(300)에 의해 저장된 비트의 논리 값은 판독 동작 동안 비트 라인(BL)에서의 전압에 기초하여 결정될 수 있다.
도 4는 다양한 실시예들에 따른 교차 결합 회로(400)를 도시한다. 교차 결합 회로(400)는 일부 실시예들에서 플립플롭에 포함될 수 있다. 예를 들어, 교차 결합 회로(400)는 마스터 슬레이브 플립플롭의 슬레이브 교차 결합 스테이지일 수 있다.
도 5는, 일 실시예에 대해, 교차 결합 회로(400)에 대응할 수 있는 슬레이브 교차 결합 스테이지(502)를 갖는 마스터 슬레이브 플립플롭 회로(500)를 도시한다. 플립플롭 회로(500)는 입력(D)(504) 및 출력(Q)(506)을 포함할 수 있다. 도 5에 도시된 바와 같은, 마스터 슬레이브 플립플롭 회로(500)의 나머지 컴포넌트들 및 기능성은 여기서 더 설명되지 않을 것이다.
플립플롭 회로(500)의 다른 실시예들은 상이한 컴포넌트들 및/또는 토폴로지를 포함할 수 있다는 것이 명백할 것이다. 교차 결합 회로(400)는 추가적으로 또는 대안적으로 아래에 더 설명되는 바와 같은 레지스터 파일 회로, 및/또는 저장-복원 기능성이 요구되는 또 다른 타입의 회로에서 사용될 수 있다.
교차 결합 회로(400)는 비트 노드(404)와 비트 노드(406) 사이에 결합된 한 쌍의 교차 결합된 인버터들(402a 및 402b)을 포함할 수 있다. 교차 결합 회로(400)는 비트 노드(404) 및 비트 바 노드(406)에 제각기 결합된 저장-복원 회로(408a) 및 (408b)를 더 포함할 수 있다. 저장-복원 회로(408a)는, 저장-복구 회로(408a)가 플립플롭 회로의 정상 동작 동안(예를 들어, 플립플롭 회로를 포함하는 회로가 파워 온될 때) 비트 노드(404)로부터 전기적으로 분리될 수 있게 하기 위해 내부 노드(bitnv)와 비트 노드(404) 사이에 결합된 전송 게이트(410)를 포함할 수 있다. 전송 게이트(410)는 내부 노드(bitnv)를 비트 노드(404)와 선택적으로 전도성으로 결합하기 위한 트랜지스터 및/또는 또 다른 타입의 전송 게이트일 수 있다. 저장-복원 회로(408a)는 플레이트 라인(PL)(414)과 내부 노드(bitnv) 사이에 결합된 MFM 디바이스(412)를 더 포함할 수 있다. 일부 실시예들에서, MFM 디바이스(412)는 MFM 디바이스(100)에 대응할 수 있다.
다양한 실시예들에서, 이하에서 더 설명되는 바와 같이, 제2 MFM 디바이스(416)가 용량성 부하로서 작용하기 위해 내부 노드(bitnv)와 접지(예를 들어, 플레이트 라인 단자가 접지에 결합됨) 사이에 결합될 수 있다. 제2 MFM 디바이스(416)는 제1 MFM 디바이스(412)와 유사한 크기/분극일 수 있다. 일부 실시예에서, 또 다른 유형의 용량성 부하가 MFM 디바이스(416) 대신에 사용될 수 있다. 예를 들어, 종래의 커패시터가 사용될 수 있고, 및/또는 비트 노드(404)의 커패시턴스가 용량성 부하를 위해 사용될 수 있다. 용량성 부하(예를 들어, 제2 MFM 디바이스(416))가 전하 공유를 제공하기 위해 MFM 디바이스(412)와 유사한 커패시턴스 값을 갖는 것이 바람직할 수 있다. 예를 들어, 용량성 부하는 MFM 디바이스(412)의 커패시턴스 값의 0.2 내지 5배의 커패시턴스 값을 가질 수 있다. 일부 실시예들에서, MFM 디바이스들(412 및 416)은 동일한 구조 및 치수를 가질 수 있다.
일부 실시예들에서, 저장-복원 회로(408a)는 내부 노드(bitnv)와 접지 사이에 결합된 셀렉터 디바이스(예를 들어, 트랜지스터)(418)를 더 포함할 수 있다. 셀렉터 디바이스(418)는 방전 초기화(discinit) 신호에 응답하여 내부 노드(bitnv)를 접지에 선택적으로 결합할 수 있다.
다양한 실시예들에서, 저장-복원 회로(408b)는 저장-복원 회로(408a)와 유사한 컴포넌트들을 포함할 수 있고, 비트 바 노드(406)에 결합될 수 있다. 예를 들어, 저장-복원 회로(408b)는 비트 바 노드(406)와 내부 노드(bitbnv) 사이에 결합된 전송 게이트(420), 내부 노드(bitbnv)와 플레이트 라인(424)(이는 동일한 플레이트 라인 신호를 수신하기 위해 플레이트 라인(414)과 결합될 수 있고 및/또는 이것과 동일한 플레이트 라인의 일부일 수 있음) 사이에 결합된 MFM 디바이스(422), 용량성 부하를 제공하기 위해 내부 노드(bitbnv)와 접지 사이에 결합된 MFM 디바이스(426), 및 내부 노드(bitbnv)와 접지 사이에 결합되고 또한 discinit 신호에 응답하여 내부 노드(bitbnv)를 접지에 선택적으로 결합하도록 구성된 셀렉터 디바이스(예를 들어, 트랜지스터)(428)를 포함할 수 있다.
교차 결합 회로(400)에 대한 저장-복원 프로세스가 도 6에 도시된 타이밍도(600)를 참조하여 설명될 것이다. 타이밍도(600)는 데이터 비트가 논리 0일 때(예를 들어, 비트 노드(404)의 상태가 논리 0이고 비트 바 노드(406)의 상태가 논리 1일 때) 교차-결합 회로(400) 및/또는 플립플롭 회로(500)와 연관된 다양한 신호들을 도시한다. 추가적으로, 도 7은 데이터 비트가 논리 1일 때(예를 들어, 비트 노드(404)의 상태가 논리 1이고 비트 바 노드의 상태가 논리 0임) 저장-복원 프로세스 동안의 다양한 신호들을 도시하는 타이밍도(700)를 도시한다. 도 6 및 도 7에 도시된 신호들은 단지 예들이고, 다른 실시예들은 본 명세서에 설명된 기술을 수행하기 위해 도 6 및 도 7에 도시된 신호들에 대한 적합한 수정들을 포함할 수 있다는 것이 명백할 것이다. 도시된 바와 같이, 도 6 및 도 7은 전력 레일 VCC, (NOR 게이트의 출력이 인버터(402a)의 제어 단자로 진행하면서, 복원 신호에 의해 NOR 게이트에 전달되는) 클록 신호 CLK, 저장-복원(SR) 신호, 플립플롭의 입력(D), 플립플롭의 출력(O), 방전 초기화 신호 DISCINIT(도 6 및 도 7에서 DISC.로서 도시됨), 플레이트 라인 신호 PL, 복원 신호(RES.), 비트 노드(404)에서의 비트 신호(BIT), 비트 바 노드(406)에서의 비트 바 신호(BITB), 저장-복원 회로(408a)의 내부 노드(bitnv)에서의 전압, 및 저장-복원 회로(408b)의 내부 노드(bitbnv)에서의 전압을 예시한다.
일부 실시예들에서, MFM 디바이스들(412 및 422)은 논리 0으로 초기화될 수 있고 및/또는 내부 노드들(bitnv 및 bitbnv)은 접지(예를 들어, 0 볼트)로 초기화될 수 있다. 이것은 플립플롭 회로의 정상 동작에 영향을 미치지 않기 때문에, 이것은 저장-복원 프로세스의 다른 동작들을 수행하기 전에 언제라도 수행될 수 있다. 예를 들어, 셀렉터 디바이스들(418 및 428)은 내부 노드들(bitnv 및 bitbnv)을 접지에 결합하기 위해 (예를 들어, 도 6 에서 602에서) discinit 신호에 의해 턴온될 수 있고, 플레이트 라인들(414 및 424)은 논리 0을 MFM 디바이스들(412 및 422)에 기입하기 위해 (예를 들어, 도 6 에서 604에서) 기입 0 전압에 있을 수 있다.
초기화 후에, 저장 동작은 비트 노드(404) 및/또는 비트 바 노드(406)의 값에 기초하여 MFM 디바이스(412) 또는 MFM 디바이스(422) 중 하나를 논리 1로 기입하기 위해 수행될 수 있다. 예를 들어, MFM 디바이스(412)는 (예를 들어, (606)에서 SR 신호에 응답하여 전송 게이트(410)에 의해) 비트 노드(404)에 결합될 수 있고, MFM 디바이스(422)는 (예를 들어, SR 신호에 응답하여 전송 게이트(420)에 의해) 비트 바 노드(406)에 결합될 수 있다. PL 신호는 기입 1 전압(예를 들어, -0.3V)으로 갈 수 있어서, 비트 노드(404) 또는 비트 바 노드(406)의 논리 레벨들 중 어느 것이 논리 1로 되든 이것은 제각기 MFM 디바이스 (412) 또는 (422)가 논리 1을 저장하게 야기하는 반면, MFM 디바이스 (412) 또는 (422) 중 다른 하나는 논리 0에 유지되도록 한다. 예를 들어, 도 6에 도시된 바와 같이, 내부 노드(bitbnv)는 논리 1에 안착하는 반면, 내부 노드(bitnv) 비트는 논리 0에 안착하는데, 그 이유는 비트 노드(404)가 논리 0이고 비트 바 노드(406)가 논리 1이기 때문이다. 대조적으로, 도 7에 도시된 바와 같이, 비트 노드(404)가 논리 1이고 비트 바 노드(406)가 논리 0일 때, 저장 동작은 내부 노드(bitnv)가 논리 1에 안착하게 야기할 수 있는 반면, 내부 노드(bitbnv)는 논리 0에 안착한다.
다양한 실시예들에서, 저장 동작이 비트 노드(404) 및 비트 노드(406)의 상태를 저장한 후에, 회로는 휴면 모드에 진입하도록 파워 다운될 수 있다(예를 들어, VCC는 도 6의 (608)에 도시된 바와 같이, 0 볼트와 같은 휴면 모드 전압으로 낮추어질 수 있다). 휴면 모드 동안, MFM 디바이스(412) 및 MFM 디바이스(422)는 교차 결합된 인버터들(402a 및 402b)의 상태를 분극 전하로서 차별적으로 저장할 수 있다(예를 들어, MFM 디바이스(412)는 비트 노드(404)의 상태를 저장할 수 있고, MFM 디바이스(422)는 비트 바 노드(406)의 상태를 저장할 수 있다).
그 후, 회로(400)는 휴면 모드로부터 다시 활성 모드(예를 들어, 웨이크업 동작)로 천이할 수 있다. 따라서, VCC는 (예를 들어, 도 6의 (610)에 도시된 바와 같이) 휴면 모드 전압으로부터 활성 모드 전압으로 다시 천이할 수 있다. 회로(400)는 교차 결합된 인버터들(402a 및 402b)의 상태를 복원하기 위해(예를 들어, 비트 노드(404) 및 비트 바 노드(406)에서 논리 값들을 복원하기 위해) 복원 동작을 수행할 수 있다. 복원 동작의 일부로서, 교차 결합된 인버터들(402a 및 402b)은 교차 결합된 인버터들(402a 및 402b)의 재생 피드백(regenerative feedback)을 디스에이블하기 위해 (예를 들어, 도 6의 (612)에 도시된 바와 같이, 제각기, 제어 신호들 restore 및 restoreb를 이용하여) 3 상태로 될 수 있다(tri-stated). 교차 결합된 인버터들(402a-b)이 3 상태인 동안, 내부 노드(bitnv), 내부 노드(bitbnv), 비트 노드(404), 및 비트 바 노드(406)는, 예를 들어 (도 6 의 (614)에 도시된 바와 같이 SR 신호로) 전송 게이트들(410 및 420)을 턴온하고 및 (도 6의 (616)에 도시된 바와 같은 discinit 신호로) 셀렉터 디바이스들(418 및 428)을 턴온함으로써 접지(논리 0)로 초기화될 수 있다.
초기화 동작은 회로(400)가 입력 제어 신호들에 기초하여, (예를 들어, 도 6 에 도시된 바와 같은 전력 레일 천이 이후) 전력 레일(VCC) 천이와 독립적으로 복원 동작을 수행할 수 있게 한다. 이는 플립플롭 회로에서의 저장-복원 동작들이 전력 관리 이외의 목적들을 위해 사용될 수 있게 하는 것, 및/또는 메인 전력 레일(VCC)이 다시 파워 온되기 전에 도착해야 하는 임의의 제어 신호들에 대한 필요성을 제거하는 것을 포함하여, 몇몇 잠재적인 장점들을 제공한다. 다른 실시예들에서, 초기화 동작은 예를 들어, 이하의 도 8과 관련하여 더 상세히 설명되는 바와 같이, 수행되지 않을 수 있다.
다양한 실시예들에서, 복원 동작은 (예를 들어, 차별적인 방식으로) MFM 디바이스들(412 및 422)에서의 분극 전하를 판독하는 것을 더 포함할 수 있다. 판독 동작은 (예를 들어, (618)에 도시된 바와 같이) 플레이트 라인 신호에 응답하여 수행될 수 있다. 판독 동작의 제1 부분 동안, MFM 디바이스(412)의 분극 전하에 기초하여 내부 노드(bitnv)상에 제1 전압을 제공하기 위해 MFM 디바이스(412)와 MFM 디바이스(416) 사이에 전하 공유가 발생할 수 있다. MFM 디바이스(422)의 분극 전하에 기초하여 내부 노드(bitbnv)상에 제2 전압을 제공하기 위해 MFM 디바이스(422)와 MFM 디바이스(426) 사이에 전하 공유가 또한 발생할 수 있다. 제1 전압과 제2 전압 사이의 차이는 제각기 MFM 디바이스들(412 및 422)에 의해 저장된 논리 값들에 대응할 수 있다. 판독 동작의 제1 부분은 전송 게이트들이 오프로 되어 수행될 수 있고, 따라서 MFM 디바이스들(412 및 422)은 제각기 비트 노드(404) 및 비트 노드(406)에 전도성으로 결합되지 않는다.
판독 동작의 제2 부분에서, 전송 게이트들(410 및 420)은 이후, 내부 노드(bitnv) 및 내부 노드(bitbnv)가 제각기 차별 전압으로 비트 노드(404) 및 비트 노드(406)를 시드(seed)하도록 야기하기 위해 (예를 들어, (620)에 도시된 바와 같이 SR 신호에 응답하여) 턴온될 수 있다. 판독 동작의 제3 부분에서, 교차 결합된 인버터들(402a-b)의 재생 피드백은 이후, (예를 들어, restore 및 restoreb 신호들에 의해) 인에이블될 수 있고, 비트 노드(404) 및 비트 바 노드(406)에서의 차별 전압은 비트 노드(404) 및 비트 바 노드(406)로 하여금 정확한 논리 값들에 안착하도록 야기할 수 있고, 그에 의해 교차 결합된 인버터들(402a-b)의 상태를 복원한다.
따라서, 회로(400)는 플립플롭 회로(예를 들어, 플립플롭 회로(500))에 대한 저장-복원 동작을 가능하게 한다. 회로(400)는 종래의 플립플롭 회로를 넘어서는 몇 가지 이점들을 제공한다. 예를 들어, 회로(400)는 인-플레이스 저장-복원을 가능하게 하고, 휴면 상태와 활성 상태 사이에서 스위칭하기 위한 감소된 대기 시간(예를 들어, 나노초 스케일 대 마이크로초 스케일)을 제공하고, 휴면 상태와 활성 상태 사이에서 스위칭하기 위한 감소된 에너지 비용을 제공하고, 및/또는 휴면 상태 동안 데이터를 유지하기 위한 감소된 스탠바이 전력을 제공한다.
도 8은 다양한 실시예들에 따른, 저장-복원 회로(808a-b)를 갖는 또 다른 교차 결합 회로(800)를 도시한다. 교차 결합 회로(800)는, 예를 들어, 교차 결합 회로(400)에 대한 대안으로서, 일부 실시예들에서, 플립플롭 회로(500)에 통합될 수 있다. 교차 결합 회로(800)는, 교차 결합 회로(800)가 셀렉터 디바이스들(418 및 425)을 포함하지 않는다는 점을 제외하고는, 플립플롭 회로(400)와 유사한 컴포넌트들을 포함한다. 추가적으로, 교차 결합된 인버터들(802a 및 802b)은 회로(400)에 대해 전술한 바와 같이 restore 및 restoreb 신호들에 의해 3 상태로 되지 않을 수 있다.
따라서, 교차 결합 회로(800)는 MFM 디바이스들(812 및 822)에서 교차 결합된 인버터들(802a-b)의 상태를 저장하기 전에 초기화 동작을 수행하지 않을 수 있다. 추가적으로, 회로(800)가 휴면 상태로부터 활성 상태로 천이하기 위해 웨이크 업할 때 공급 레일(VCC)을 정상 공급 전압으로 다시 램핑하기 전에 MFM 디바이스들(812 및 822)에 의해 저장된 논리 값들이 판독될 수 있다. 논리 값들은 전력 레일(VCC)이 휴면 모드 전압으로부터 활성 모드 전압으로 램프 업할 때 비트 노드(804) 및 비트 바 노드(806)에 복원될 수 있다. 회로(800)는 전력 레일(VCC)을 램핑하기 전에 제어 신호들이 사용될 필요가 있기 때문에 상이한 전원으로부터 동작하는 제어 신호들을 요구할 수 있다. 이는 플립플롭 회로들에 대한 도전적 과제를 제시할 수 있다.
도 9는 다양한 실시예들에 따른, 저장-복원 회로(908a-b)를 갖는 또 다른 교차 결합 회로(900)를 도시한다. 교차 결합 회로(900)는, 예를 들어 교차 결합 회로(400 및/또는 800)에 대한 대안으로서, 일부 실시예들에서 플립플롭 회로(500)에 통합될 수 있다. 교차 결합 회로(900)는, 교차 결합 회로(900)가 용량성 부하들을 제공하기 위한 MFM 디바이스들(416 및 426) 또는 셀렉터 디바이스들(418 및 425)을 포함하지 않는다는 점을 제외하고는, 교차 결합 회로(900)와 유사한 컴포넌트들을 포함하고 있다. 교차 결합 회로(900)는 비트 노드(904) 및 비트 바 노드(906)의 고유 커패시턴스를 이용하여, MFM 디바이스들(912 및 922)과의 전하 공유를 위한 제각기의 용량성 부하들을 제공할 수 있다. 이는, 예를 들어, MFM 디바이스(912)에 대한 비트 노드(904)의 커패시턴스의 비율이 0.2:1 내지 1:5 일 때 가능할 수 있다. 교차 결합 회로(900)는, 다른 경우에는, 위에서 설명된 바와 같이, 교차 결합 회로(800)와 유사하게 동작할 수 있다.
도 10은 다양한 실시예들에 따른, 저장-복원 기능성을 갖는 레지스터 파일 회로(1000)(이하, "회로(1000)")를 도시한다. 회로(1000)는 저장-복원 기능성을 제공하기 위해 RF 비트셀 및 RF 비트셀에 결합된 저장-복원 회로(1016a-b)를 포함할 수 있다. RF 비트셀은 비트 노드(1004)와 비트 노드(1006) 사이에 교차 결합되는 제1 인버터(1002a) 및 제2 인버터(1002b)를 포함할 수 있다. RF 비트셀은 비트 노드(1004)와 기입 비트 라인(WBL) 사이에 결합된 트랜지스터(1008)를 포함하는 기입 회로를 포함할 수 있다. 트랜지스터(1008)의 게이트 단자는 기입 워드 라인(WWL)에 결합될 수 있다. 따라서, 기입 동작 동안, 트랜지스터(1008)는 WWL에 응답하여 비트 노드(1004)를 WBL에 선택적으로 결합할 수 있고 그에 의해 WBL의 논리 값을 비트 노드(1004)에 기입할 수 있다. 기입 회로는 비트 바 노드(1006)와 기입 비트 라인 바(WBLB) 사이에 결합된 트랜지스터(1010)를 더 포함할 수 있다. 트랜지스터(1010)의 게이트 단자는 WWL에 결합될 수 있다. 따라서, 기입 동작 동안, 트랜지스터(1010)는 WWL에 응답하여 비트 바 노드(1006)를 WBLB에 선택적으로 결합할 수 있고 그에 의해 WBLB의 논리 값을 비트 바 노드(1006)에 기입할 수 있다.
RF 비트셀은 비트 노드(1004) 및/또는 비트 노드(1006)에 의해 저장된 논리 값을 판독하는 판독 회로를 더 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 판독 회로는 트랜지스터들(1012 및 1014)을 포함할 수 있다. 트랜지스터(1014)는 판독 워드 라인(read word line, RWL)에 결합된 게이트 단자 및 판독 비트 라인(read bit line, RBL)에 결합된 단자를 가질 수 있다. 트랜지스터(1012)는 트랜지스터(1014)의 다른 단자와 접지 사이에 결합될 수 있고, 트랜지스터(1012)의 게이트 단자는 비트 바 노드(1006)에 결합된다.
회로(1000)는 비트 노드(1004)에 결합된 저장-복원 회로(1016a) 및/또는 비트 바 노드(1006)에 결합된 저장-복원 회로(1016b)를 더 포함할 수 있다. 저장-복원 회로(1016a-b)는 도 8의 저장-복원 회로(808a-b)와 유사할 수 있다. 저장-복원 회로(1016a-b)는 다른 타입들의 RF 비트셀들과 함께, 예를 들어 상이한 설계들의 기입 회로 및/또는 판독 회로와 함께 사용될 수 있다는 것이 명백할 것이다.
저장-복원 회로(1016a)는 비트 노드(1004)와 내부 노드(bitnv) 사이에 결합된 전송 게이트(1018)를 포함할 수 있다. MFM 디바이스(1020)는 내부 노드(bitnv)와 플레이트 라인(1022) 사이에 결합될 수 있다. 또 다른 MFM 디바이스(1024)는 내부 노드(bitnv)와 접지 사이에 결합되어, MFM 디바이스(1020)와의 전하 공유를 위한 용량성 부하를 제공할 수 있다.
저장-복원 회로(1016b)는 비트 바 노드(1006)와 내부 노드(bitbnv) 사이에 결합된 전송 게이트(1026)를 포함할 수 있다. MFM 디바이스(1028)는 내부 노드(bitbnv)와 플레이트 라인(1030) 사이에 결합될 수 있다(이것은 플레이트 라인(1022)과 결합될 수 있고 및/또는 동일한 플레이트 라인 신호를 수신하도록 구성될 수 있다). 또 다른 MFM 디바이스(1032)는 내부 노드(bitbnv)와 접지 사이에 결합되어 MFM 디바이스(1028)와의 전하 공유를 위한 용량성 부하를 제공할 수 있다.
도 11은 BIT의 값이 1인 경우에(예를 들어, 비트 노드(1004)는 논리 1이고 비트 바 노드는 논리 0임) 회로(1000)에 의해 수행되는 저장-복원 프로세스 동안의 다양한 신호들의 파형들을 도시한다. 도 12는 BIT의 값이 0인 경우(예를 들어, 비트 노드(1004)가 논리 0이고 비트 바 노드(1006)가 논리 1임) 저장-복원 프로세스 동안의 다양한 신호들의 파형들을 도시한다. 저장-복원 프로세스는, 반대 값들이 제각기의 MFM 디바이스들(1020 및 1028)에 기입되는 것을 제외하고는, BIT의 양쪽 값들에 대해 동일하다.
저장-복원 프로세스는 회로(1000)가 활성 모드(예를 들어, 정상 동작)로부터 휴면 모드로 천이할 때 비트 노드(1004) 및 비트 바 노드(1006)의 상태를 저장하는 단계, 회로(1000)가 휴면 모드에 있는 동안 상태를 유지하는 단계, 및 회로(1000)가 휴면 모드로부터 활성 모드로 다시 천이할 때 비트 노드(1004 및 1006)로 상태를 복원하는 단계를 포함한다. 회로(1000)에 의해 수행되는 저장-복원 프로세스는 전술한 회로(800)에 의해 수행되는 저장-복원 프로세스와 유사할 수 있다. 즉, 저장-복원 회로(1016a-b)는 내부 노드들(bitnv 및 bitbnv)과 접지 사이에 셀렉터 디바이스를 포함하지 않을 수 있다. 일부 실시예들에서, 저장-복원 회로(1016a-b)는 복원 동작의 일부로서 내부 노드들(bitnv 및 bitbnv)에서의 전압을 초기화하지 않을 수 있고, 및/또는 복원 동작의 일부로서 내부 노드들(bitnv 및 bitbnv)에서의 전압, 비트 노드(1004), 및/또는 비트 바 노드(1006)를 초기화하지 않을 수 있다. 더욱이, 저장-복원 회로(1016a-b)는 교차 결합된 인버터들(1002a-b)의 재생 피드백을 재결합(re-engage)하고 및 MFM 디바이스들(1020 및 1028)에 의해 저장된 분극 전하에 기초하여 비트 노드(1004) 및 비트 노드(1006)의 상태를 복원하기 위해 전력 레일(VCC)의 램프 업을 이용하여 복원 동작을 수행할 수 있다. 이것은 더 낮은 오버헤드로의 회로 최적화를 허용한다. 복원을 수행하기 위해 전력 레일 램프를 사용하는 것은 플립플롭들에서와 같은 표준 셀 로직에서 지원하기에 도전적인 것이므로, 맞춤 설계된 셀들로부터 컴파일링된 레지스터 파일들에서 그것을 지원하는 것이 실용적이다.
다양한 실시예들에서, 저장-복원 회로(1016a-b)는 정상 동작 동안(예를 들어, 제각기의 전송 게이트들(1018 및 1026)에 의해 RF 비트셀로부터 분리될 수 있다. 회로(1000)가 활성 모드(정상 동작)로부터 휴면 모드로 천이할 때, MFM 디바이스들(1020 및 1028)은 교차 결합된 인버터들(1002a-b)의 상태(예를 들어, 제각기 비트 노드(1004) 및 비트 바 노드(1006)에서의 논리 값들)를 차별적으로 저장할 수 있다.
일부 실시예들에서, 저장 동작은, 비트 노드(1004) 및 비트 바 노드(1006)의 상태에 기초하여 논리 0이 MFM 디바이스(1020 또는 1028) 중 하나에 기입되는 제1 저장 동작, 및 비트 노드(1004) 및 비트 바 노드(1006)의 상태에 기초하여 논리 1이 MFM 디바이스(1020 또는 1028) 중 다른 하나에 기입되는 제2 저장 동작을 포함할 수 있다. 예를 들어, 제1 저장 동작의 일부로서, 전송 게이트들(1018 및 1026)은 (도 11의 (1102)에서) SR 신호에 응답하여 턴온되어, MFM 디바이스들(1020 및 1028)을 제각기 비트 노드(1004) 및 비트 바 노드(1006)에 결합할 수 있다. 동시에, 플레이트 라인 신호는 (예를 들어, 도 11의 (1104)에서의) 기입 0 전압일 수 있다. 따라서, MFM(1020) 또는 MFM(1028) 중 하나는 비트 노드(1004) 및/또는 비트 노드(1006)의 상태에 기초하여 논리 0으로 기입된다(MFM(1020) 또는 MFM(1028) 중 어느 것이라도 비트 노드(1004) 또는 논리 0인 비트 노드(1006)에 결합된다). 예를 들어, BIT=1인 경우, 도 11에 도시된 바와 같이, 비트 바 노드(1006)에 결합된 MFM 디바이스(1028)는 논리 0으로 기입된다. BIT=0인 경우, 도 12에 도시된 바와 같이, 비트 노드(1004)에 결합되는 MFM 디바이스(1020)는 논리 0으로 기입된다.
후속하여, 제2 저장 동작의 일부로서, 플레이트 라인 신호는 (예를 들어, 도 11의 (1106)에서) 논리 1 기입 전압으로 천이할 수 있다. 일부 실시예들에서, 플레이트 라인 신호가 (예를 들어, 도 11 의 (1110)에서) 논리 1 기입 전압에 있을 때, 전송 게이트들은, 다시 턴온되기 전에 플레이트 라인 신호가 (예를 들어, 도 11 에서 (1108)에 도시된 바와 같이 SR 신호에 응답하여) 논리 0 기입 전압으로부터 논리 1 기입 전압으로 천이하는 동안 턴오프될 수 있다. 제2 저장 동작 동안, MFM 디바이스(1020 또는 1028) 중 다른 하나는 비트 노드(1004) 및/또는 비트 노드(1006)의 상태에 기초하여 논리 1로 기입될 수 있다(MFM(1020) 또는 MFM(1028) 중 어느 것이든 논리 1인 비트 바 노드(1006) 또는 비트 노드(1004)에 결합되어 있음). 예를 들어, BIT=1인 경우, 도 11에 도시된 바와 같이, 비트 노드(1004)에 결합된 MFM 디바이스(1020)는 논리 1로 기입된다. BIT=0인 경우, 도 12에 도시된 바와 같이, 비트 바 노드(1006)에 결합되는 MFM 디바이스(1028)는 논리 1에 기입된다.
다른 실시예들에서, 제1 및 제2 저장 동작들은 반대 순서로 수행될 수 있다. 즉, MFM 디바이스들(1020 또는 1028) 중 하나가 논리 1로 기입될 수 있고, 이후 MFM 디바이스들(1020 또는 1028) 중 다른 하나가 논리 0으로 기입될 수 있다.
비트 노드(1004) 및 비트 바 노드(1006)의 상태가 제각기의 MFM 디바이스(1020 및 1028)에 기입된 후, 도 11의 (1112)에 도시된 바와 같이, 전력 레일(VCC)은 휴면 모드 전압(예를 들어, 0 볼트)으로 파워 다운될 수 있다. MFM 디바이스들(1020 및 1028)은 회로(1000)가 휴면 모드에 있는 동안 비트셀의 상태를 유지할 수 있다.
전력 레일(VCC)이 활성 모드 전압으로 다시 램핑되기 전에, 복원 동작이 시작되어 비트 노드(1004) 및 비트 바 노드(1006)의 상태를 복원한다. 복원 동작은 비트셀이 휴면 모드로부터 활성 모드로 천이할 것이라는 전력 관리 회로로부터의 표시에 기초하여 개시될 수 있다.
다양한 실시예들에서, 복원 동작은 (예를 들어, 차별 방식으로) MFM 디바이스들(1020 및 1028)에서 분극 전하를 판독하는 것을 포함할 수 있다. 플레이트 라인 신호는 도 11의 (1114)에 도시된 바와 같이 판독 동작의 일부로서 판독 전압을 제공할 수 있다. 판독 동작 동안, MFM 디바이스(1020)의 분극 전하에 기초하여 내부 노드(bitnv)상에 제1 전압을 제공하기 위해 MFM 디바이스(1020)와 MFM 디바이스(1024) 사이에 전하 공유가 발생할 수 있다. MFM 디바이스(1028)의 분극 전하에 기초하여 내부 노드(bitbnv)상에 제2 전압을 제공하기 위해 MFM 디바이스(1028)와 MFM 디바이스(1032) 사이에 전하 공유가 또한 발생할 수 있다. 제1 전압과 제2 전압 사이의 차이는 제각기의 MFM 디바이스들(1020 및 1028)에 의해 저장된 논리 값들에 대응할 수 있다.
이후, 전송 게이트들(1018 및 1026)은 내부 노드(bitnv) 및 내부 노드(bitbnv)가 차별 전압으로 비트 노드(1004) 및 비트 바 노드(1006)를 제각기 시드하도록 야기하기 위해 (예를 들어, 도 11의 (1116)에서) 턴온될 수 있다. 이후, 전력 레일(VCC)은 (예를 들어, (1118)에서) 램프 업될 수 있고, 이는 교차 결합된 인버터들(1002a-b)의 재생 피드백이 인에이블되게 야기한다. 비트 노드(1004) 및 비트 바 노드(1006)에서의 차별 전압은 비트 노드(1004) 및 비트 바 노드(1006)가 정확한 논리 값들에 안착하게 야기할 수 있고, 그에 의해 비트 노드(1004) 및 비트 바 노드(1006)의 상태를 복원한다.
도 13은 비트셀(1301) 및 저장-복원 회로(1316a-b)를 포함하는 대안 회로(1300)를 도시한다. 저장-복원 회로(1316a-b)가 용량성 부하들을 제공하기 위한 MFM 디바이스들(1024 및 1032)을 포함하지 않는다는 점을 제외하면, 저장-복원 회로(1316 a-b)는 저장-복원 회로(1016a-b)와 유사할 수 있다. 회로(1300)는, MFM 디바이스들(1320 및 1328)과의 전하 공유를 위한 제각기의 용량성 부하들을 제공하기 위해 비트 노드(1304) 및 비트 바 노드(1306)의 고유 커패시턴스를 사용할 수 있다. 교차 결합 회로(1300)는, 다른 경우에는, 위에서 설명된 바와 같이, 교차 결합 회로(1000)와 유사하게 동작할 수 있다.
다시 도 1을 참조하면, 본 명세서에 설명된 (그리고 도 3, 4, 5, 8, 9, 10 및 13의 회로들에서 이용되는) MFM 디바이스(100)는 임의의 적절한 재료들을 포함할 수 있다. 예를 들어, 제1 전극(102) 및/또는 제2 전극(104)은 전도성 산화물과 같은 하나 이상의 금속을 포함할 수 있다. 일부 실시예들에서, 제1 전극(102) 및/또는 제2 전극(104)은 TiN, TaN, Ta, W, Ag, Au, Al, Co, Cu, 그래핀, Sr, Ru, La, Sr, Mn, Nb, Cr, 또는 O 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 제1 전극(102) 및/또는 제2 전극(104)은 SrRuO3, (La,Sr)CoO3[LSCO], La0 . 5Sr0 . 5Mn1 -xNixO, Cu-도핑된 SrFe0 . 9Nb0 . 1O3, 또는 (La,Sr)CrO3 중 하나 이상을 포함할 수 있다.
강유전성 재료(106)는 Ti, Hf, Zr, Al, Nb, La, Sr, 또는 O 중 하나 이상을 포함하는 재료와 같은 임의의 적절한 강유전성 재료를 포함할 수 있다. 일부 실시예들에서, 강유전성 재료(106)는 TiAl, Nb 도핑된 SrTiO3(STO), La 도핑된 STO, SrTiO3, BiFeO3(BFO)BiTeO3, BaTiO3, HfZrO2(HZO), 실리콘 도핑된 하프늄, PZT, SBT, SBO, BFT 중 하나 이상을 포함한다. 일부 실시예들에서, MFM 디바이스(100)에서의 강유전성 재료(106)의 층 두께는 40 옹스트롬(A) 내지 500A의 범위에 있다. 일부 실시예들에서, 강유전성 재료는 PbTiO3(PTO) 및 SrTiO3(STO)의 초격자를 포함한다. 일부 실시예들에서, PTO 및 STO의 초격자는 2 내지 100회의 범위에서 반복된다. 예를 들어, PTO 및 STO의 교대 층들이 2 내지 100회 반복된다.
도 14는 다양한 실시예들에서 MFM 디바이스(100)에 대응할 수 있는 MFM 디바이스(1400)의 일 실시예의 보다 상세한 단면도를 도시한다. MFM 디바이스(1400)는 제1 전극(예를 들어, 상부 전극)(1402), 제2 전극(예를 들어, 하부 전극)(1404), 및 제1 전극(1402)과 제2 전극(1404) 사이에 결합된 강유전성 재료(1406)를 포함할 수 있다. 제1 전극(1402), 제2 전극(1404), 및 강유전성 재료(1406)는 도 1의 제각기의 제1 전극(102), 제2 전극(104), 및 강유전성 재료(106)에 대응할 수 있다. 일부 실시예들에서, 제2 전극(1404)은 제1 부분(1404a) 및 제2 부분(1404b)을 포함할 수 있다. 강유전성 재료(1406)는 제1 부분(1404a)과 제2 부분(1404b) 사이에 있을 수 있다. 제1 부분(1404a) 및 제2 부분(1404b)은 동일한 재료 및/또는 상이한 재료들(예를 들어, 위에서 설명된 바와 같은 전도성 산화물)일 수 있다.
다양한 실시예들에서, MFM 디바이스(1400)는 제1 전극(1402)에 결합된 제1 콘택트(예를 들어, 상부 콘택트)(1408) 및 제2 전극(1404)에 결합된 제2 콘택트(예를 들어, 하부 콘택트)(1410)를 더 포함할 수 있다. 일부 실시예들에서, 도 14에 도시된 바와 같이, 제1 콘택트(1408)는 제2 전극의 강유전성 재료(1406) 및/또는 제2 부분(1404b)에 추가로 결합될 수 있다. 제2 콘택트(1410)는 제2 전극(1404)에 결합될 수 있다. 제1 콘택트(1408) 및/또는 제2 콘택트(1410)는, TiN, TaN, N, Ta, W, Au, Al, Cu, Ag, Co, 또는 그래핀 중 하나 이상과 같은 임의의 적절한 전도체를 포함할 수 있다.
일부 실시예에서, MFM 디바이스(1400)의 제1 콘택트(1408)는 플레이트 라인(1412)에 (예를 들어, 비아(1414)에 의해) 결합될 수 있다. 플레이트 라인(1412)은 본 명세서에 설명된 바와 같이 플레이트 라인 신호를 수신하고 플레이트 라인 신호를 제1 콘택트(1408)에 전달할 수 있다. 플레이트 라인(1412)은, TiN, TaN, N, Ta, W, Au, Al, Cu, Ag, Co, 또는 그래핀 중 하나 이상과 같은, 임의의 적합한 전도체를 포함할 수 있다.
절연체(1416)는 제2 전극(1404)의 측 표면 및/또는 MFM 디바이스(1400)의 다른 컴포넌트에 결합되고 및/또는 이를 둘러쌀 수 있다. 절연체(1416)는 유전체 및/또는 다른 적절한 절연체일 수 있다.
도 15는 다양한 실시예들에 따라, 본 명세서에 설명된 장치들 및/또는 방법들(예를 들어, 교차 결합 회로(400), 플립플롭 회로(500), 교차 결합 회로(800), 교차 결합 회로(900), 레지스터 파일 회로(1000), 및/또는 레지스터 파일 회로(1300))을 이용할 수 있는 예시적인 컴퓨팅 디바이스(1500)를 도시한 것이다. 도시된 바와 같이, 컴퓨팅 디바이스(1500)는 하나 이상의 프로세서(들)(1504)(하나가 도시됨) 및 적어도 하나의 통신 칩(1506)과 같은 다수의 컴포넌트를 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 프로세서(들)(1504) 각각은 하나 이상의 프로세서 코어를 포함할 수 있다. 다양한 실시예들에서, 적어도 하나의 통신 칩(1506)은 하나 이상의 프로세서(들)(1504)에 물리적으로 및 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩(1506)은 하나 이상의 프로세서(들)(1504)의 일부일 수 있다. 다양한 실시예들에서, 컴퓨팅 디바이스(1500)는 인쇄 회로 기판(PCB)(1502)을 포함할 수 있다. 이러한 실시예들에서, 하나 이상의 프로세서(들)(1504) 및 통신 칩(1506)은 그 위에 배치될 수 있다. 대안적인 실시예들에서, 다양한 컴포넌트들은 PCB(1502)의 이용 없이 결합될 수 있다.
그 응용들에 의존하여, 컴퓨팅 디바이스(1500)는, 물리적으로 그리고 전기적으로, PCB(1502)에 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 다음을 포함하지만, 이들로만 제한되지는 않는다: 메모리 제어기(1505), 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM)(1508)), 전용 메모리(ROM)(1510)와 같은 비휘발성 메모리, 플래시 메모리(1512), 스토리지 디바이스(1511)(예를 들어, 하드-디스크 드라이브(
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HDD)), I/O 제어기(1514), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 그래픽 프로세서(1516), 하나 이상의 안테나(1518), 디스플레이(도시되지 않음), 터치 스크린 디스플레이(1520), 터치 스크린 제어기(1522), 배터리(1524), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 글로벌 포지셔닝 시스템(GPS) 디바이스(1528), 컴퍼스(1530), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(1532), 카메라(1534), 및 대량 스토리지 디바이스(예컨대 하드 디스크 드라이브, 솔리드 스테이트 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD))(도시되지 않음), 등. 다양한 실시예들에서, 프로세서(1504)는 다른 컴포넌트들과 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일부 실시예들에서, 하나 이상의 프로세서(들)(1504), 플래시 메모리(1512), 및/또는 스토리지 디바이스(1511)는, 컴퓨팅 디바이스(1500)로 하여금 하나 이상의 프로세서(들)(1504)에 의한 프로그래밍 명령어들의 실행에 응답하여, 본 명세서에서 설명되는 방법들의 모든 또는 선택된 양태들을 실시하는 것을 가능하게 하도록 구성된 프로그램 명령어들을 저장하는 연관된 펌웨어(도시되지 않음)를 포함할 수 있다. 다양한 실시예들에서, 이들 양태들은 추가적으로 또는 대안적으로 하나 이상의 프로세서(들)(1504), 플래시 메모리(1512), 스토리지 디바이스(1511)와 별개인 하드웨어를 사용하여 구현될 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1500)의 하나 이상의 컴포넌트는 본 명세서에 설명되는 교차 결합 회로(400), 플립플롭 회로(500), 교차 결합 회로(800), 교차 결합 회로(900), 레지스터 파일 회로(1000), 및/또는 레지스터 파일 회로(1300)를 포함할 수 있다. 예를 들어, 교차 결합 회로(400), 플립플롭 회로(500), 교차 결합 회로(800), 교차 결합 회로(900), 레지스터 파일 회로(1000), 및/또는 레지스터 파일 회로(1300)는 프로세서(1504), 통신 칩(1506), I/O 제어기(1514), 메모리 제어기(1505), 및/또는 컴퓨팅 디바이스(1500)의 또 다른 컴포넌트에 포함될 수 있다. 본 명세서에 설명된 바와 같이, 교차 결합 회로(400), 플립플롭 회로(500), 교차 결합 회로(800), 교차 결합 회로(900), 레지스터 파일 회로(1000), 및/또는 레지스터 파일 회로(1300)는, 하나 이상의 회로 블록이 휴면 상태에 있을 때 집적 회로의 하나 이상의 회로 블록에 대한 데이터를 저장하고 또한 하나 이상의 회로 블록이 휴면 상태로부터 활성 상태로 천이할 때 데이터를 복원하는데 이용될 수 있다.
통신 칩들(1506)은 컴퓨팅 디바이스(1500)로의 그리고 그로부터의 데이터의 전송을 위한 유선 및/또는 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 복사의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는 연관 디바이스들이 임의의 배선을 포함하지 않음을 함의하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1506)은, IEEE 702.20, LTE(Long Term Evolution), LTE-A(LTE Advanced), GPRS(General Packet Radio Service), Ev-DO(Evolution Data Optimized), HSPA+(Evolved High Speed Packet Access), HSDPA+(Evolved High Speed Downlink Packet Access), HSUPA+(Evolved High Speed Uplink Packet Access), GSM(Global System for Mobile Communications), EDGE(Enhanced Data rates for GSM Evolution), CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), WiMAX(Worldwide Interoperability for Microwave Access), 블루투스, 그 파생물들뿐만 아니라 3G, 4G, 5G, 및 이를 넘어서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이것들에만 제한되지는 않는 무선 표준들 또는 프로토콜들을 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1500)는 복수의 통신 칩(1506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것과 같은 장거리 무선 통신에 전용될 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 컴퓨팅 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛(예를 들어, 게임 콘솔 또는 자동차 엔터테인먼트 유닛), 디지털 카메라, 가전 기기, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다양한 실시예들의 일부 비제한적 예들이 아래에 제공된다.
예 1은 비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터 및 제2 인버터; 및 비트 노드에 결합된 저장-복원 회로를 포함하는 회로이다. 저장-복원 회로는: 회로가 휴면 상태에 있을 때 비트 노드의 논리 값을 저장하고 및 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 노드에 복원하기 위한 금속-강유전체-금속(MFM) 디바이스; 및 MFM 디바이스와 비트 노드 사이에 결합되어 회로가 활성 상태에 있을 때 MFM 디바이스를 비트 노드로부터 분리하기 위한 전송 게이트를 포함한다.
예 2는 예 1의 회로이고, 여기서, MFM 디바이스는 내부 노드와 플레이트 라인 사이에 결합되고, 여기서 플레이트 라인은 MFM 디바이스를 제어하여 저장 및 복원을 수행하도록 제어하는 제어 신호를 수신한다.
예 3은 예 2의 회로이며, 여기서 저장-복원 회로는 내부 노드와 접지 사이에 결합된 용량성 부하를 더 포함한다.
예 4는 예 3의 회로이고, 여기서 용량성 부하는 또 다른 MFM 디바이스이다.
예 5는 예 1 내지 예 4 중 어느 하나의 회로이며, 여기서 저장-복원 회로는 내부 노드와 접지 사이에 결합되어 저장 전에 그리고 복원 전에 내부 노드를 초기화하기 위한 셀렉터 디바이스를 더 포함한다.
예 6은 예 1 내지 예 5 중 어느 하나의 회로이고, 여기서 제1 인버터 및 제2 인버터는 제각기 제어 신호들에 응답하여 비트 노드에 대한 논리 값의 복원의 일부로서 3 상태로 된다.
예 7은 예 1 내지 예 6 중 어느 하나의 회로이고, 여기서 저장-복원 회로는 제1 저장-복원 회로이고, 여기서 MFM 디바이스는 제1 MFM 디바이스이고, 여기서 회로는 비트 바 노드에 결합된 제2 저장-복원 회로를 더 포함하고, 제2 저장-복원 회로는 회로가 휴면 상태에 있을 때 비트 바 노드의 논리 값을 저장하고 및 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 바 노드에 복원하기 위한 제2 MFM 디바이스를 포함한다.
예 8은 예 7의 회로이고, 여기서 제1 저장 동작 동안, 제1 MFM 디바이스 또는 제2 MFM 디바이스 중 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장하고, 그리고 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안, 제1 MFM 디바이스 또는 제2 MFM 디바이스 중 다른 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장한다.
예 9는 예 1 내지 예 8 중 어느 하나의 회로이며, 여기서 회로는 플립플롭 회로에 포함된다.
예 10은 예 1 내지 예 8 중 어느 하나의 회로이며, 여기서 회로는 레지스터 파일 회로에 포함된다.
예 11은 플립플롭 회로이고, 이 플립플롭 회로는: 비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터와 제2 인버터; 내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 제1 MFM 디바이스는 플립플롭 회로가 휴면 상태에 있을 때 비트 노드의 논리 값을 저장하고 및 플립플롭 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 노드에 복원함 -; 내부 노드와 접지 사이에 결합되어 복원을 위해 제1 MFM 디바이스와의 전하 공유를 제공하는 제2 MFM 디바이스; 및 내부 노드와 비트 노드 사이에 결합되어 플립플롭 회로가 활성 상태에 있을 때 제1 및 제2 MFM 디바이스들을 비트 노드로부터 분리하기 위한 전송 게이트를 포함한다.
예 12는 예 11의 플립플롭 회로이며, 여기서 플레이트 라인은 MFM 디바이스를 제어하여 저장 및 복원을 수행하기 위한 제어 신호를 수신한다.
예 13은 예 11 또는 예 12의 플립플롭 회로이고, 내부 노드와 접지 사이에 결합되어 저장 전에 및 복원 전에 내부 노드를 초기화하는 셀렉터 디바이스를 더 포함한다.
예 14는 예 11 내지 예 13 중 어느 하나의 플립플롭 회로이고, 여기서 제1 인버터 및 제2 인버터는 제각기 제어 신호들에 응답하여 비트 노드에 대한 논리 값의 복원의 일부로서 3 상태로 된다.
예 15는 예 11 내지 예 14 중 어느 하나의 플립플롭 회로이고, 여기서 MFM 디바이스 및 전송 게이트는 비트 노드에 결합된 제1 저장-복원 회로에 포함되고, 플립플롭 회로는 비트 바 노드에 결합된 제2 저장-복원 회로를 더 포함한다.
예 16은 레지스터 파일 회로이고, 이 레지스터 파일 회로는: 비트 노드 및 비트 바 노드를 갖는 비트셀; 내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 제1 MFM 디바이스는 레지스터 파일 회로가 휴면 상태에 있을 때 비트 노드의 논리 값을 저장하고 및 레지스터 파일 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 노드에 복원함 -; 내부 노드와 접지 사이에 결합되어 복원을 위해 제1 MFM 디바이스와의 전하 공유를 제공하는 제2 MFM 디바이스 -; 및 내부 노드와 비트 노드 사이에 결합되어 레지스터 파일 회로가 활성 상태에 있을 때 제1 및 제2 MFM 디바이스들을 비트 노드로부터 분리하기 위한 전송 게이트를 포함한다.
예 17은 예 16의 레지스터 파일 회로이며, 여기서 플레이트 라인은 MFM 디바이스를 제어하여 저장 및 복원을 수행하기 위한 제어 신호를 수신한다.
예 18은 예 16 또는 예 17의 레지스터 파일 회로이고, 여기서 제1 MFM 디바이스, 제2 MFM 디바이스, 및 전송 게이트는 비트 노드에 결합된 제1 저장-복원 회로에 포함되고, 여기서 레지스터 파일 회로는 비트 바 노드에 결합된 제2 저장-복원 회로를 더 포함하고, 제2 저장-복원 회로는 제3 MFM 디바이스 및 제4 MFM 디바이스를 포함한다.
예 19는 예 18의 레지스터 파일 회로이고, 여기서, 제1 저장 동작 동안, 제1 MFM 디바이스 또는 제3 MFM 디바이스 중 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장하고, 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안, 제1 MFM 디바이스 또는 제3 MFM 디바이스 중 다른 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장한다.
예 20은 예 16 내지 예 19 중 어느 하나의 레지스터 파일 회로이며, 여기서 복원은 활성 모드 동안 활성 모드 전압에 그리고 휴면 모드 동안 휴면 모드 전압에 있는 레지스터 파일 회로의 글로벌 전력 레일을 이용하여 수행된다.
예 21은 컴퓨터 시스템으로서, 이 컴퓨터 시스템은: 배터리; 하나 이상의 안테나; 및 배터리 및 하나 이상의 안테나에 결합된 프로세서를 포함하고, 프로세서는 논리 회로; 논리 회로를 활성 상태와 휴면 상태 사이에서 스위칭하는 전력 관리 회로; 및 논리 회로에 결합되어 논리 회로가 휴면 상태에 있는 동안 논리 회로에 대한 데이터를 저장하고 그리고 논리 회로가 휴면 상태로부터 활성 상태로 천이할 때 데이터를 복원하는 회로를 포함한다. 이 회로는: 비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터와 제2 인버터; 내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 제1 MFM 디바이스는 논리 회로가 휴면 상태에 있을 때 비트 노드의 논리 값을 저장하고 및 논리 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 노드에 복원함 -; 내부 노드와 접지 사이에 결합된 제2 MFM 디바이스; 및 내부 노드와 비트 노드 사이에 결합되어 논리 회로가 활성 상태에 있을 때 비트 노드로부터 MFM 디바이스를 분리하는 전송 게이트를 포함한다.
예 22는 예 21의 시스템이고, 여기서 저장-복원 회로는 내부 노드와 접지 사이에 결합되어 저장 전에 그리고 복원 전에 내부 노드를 초기화하는 셀렉터 디바이스를 더 포함한다.
예 23은 예 21 또는 예 22의 시스템이며, 여기서 제1 인버터 및 제2 인버터는 제각기 제어 신호들에 응답하여 비트 노드에 대한 논리 값의 복원의 일부로서 3 상태로 된다.
예 24는 예 21-23 중 어느 하나의 시스템이며, 여기서 제1 MFM 디바이스, 제2 MFM 디바이스, 및 전송 게이트는 제1 저장-복원 회로에 포함되고, 이 회로는 비트 바 노드에 결합된 제2 저장-복원 회로를 더 포함하고, 제2 저장-복원 회로는 논리 회로가 휴면 상태에 있을 때 비트 바 노드의 논리 값을 저장하고 및 논리 회로가 휴면 상태로부터 활성 상태로 천이할 때 논리 값을 비트 바 노드에 복원하는 제3 MFM 디바이스를 포함한다.
예 25는 예 24의 시스템이고, 여기서 제1 저장 동작 동안, 제1 MFM 디바이스 또는 제3 MFM 디바이스 중 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장하고, 그리고 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안 제1 MFM 디바이스 또는 제3 MFM 디바이스 중 다른 하나는 비트 노드 및 비트 바 노드의 상태에 기초하여 제각기 비트 노드 또는 비트 바 노드의 논리 값을 저장한다.
특정의 실시예들이 설명을 위해 본 명세서에 예시되고 기술되어 있지만, 본 출원은 본 명세서에서 논의된 실시예들의 임의의 구성들 또는 변형들을 포함하도록 의도된다. 따라서, 분명하게도 본 명세서에 설명된 실시예들은 청구항들에 의해서만 제한되는 것으로 의도된다.
개시내용이 "요소(an element)" 또는 "제1 요소(a first element)" 또는 그것들의 등가물을 언급할 때, 그러한 개시내용은 하나 이상의 그러한 요소를 포함하며, 둘 이상의 그러한 요소를 요구하지도 않고 배제하지도 않는다. 게다가, 식별된 요소들에 대한 서수 표시자들(예를 들어, 제1, 제2, 또는 제3)은 요소들을 구별하기 위해 사용되고, 요구된 또는 제한된 수의 그러한 요소들을 표시하거나 암시하지 않으며, 달리 구체적으로 명시되지 않는 한 그러한 요소들의 특정 위치 또는 순서도 표시하지 않는다.

Claims (25)

  1. 회로로서:
    비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터 및 제2 인버터;
    상기 비트 노드에 결합된 저장-복원 회로를 포함하고, 상기 저장-복원 회로는:
    상기 회로가 휴면 상태에 있을 때 상기 비트 노드의 논리 값을 저장하고 및 상기 회로가 상기 휴면 상태로부터 활성 상태로 천이할 때 상기 논리 값을 상기 비트 노드에 복원하기 위한 MFM(metal-ferroelectric-metal) 디바이스; 및
    상기 MFM 디바이스와 상기 비트 노드 사이에 결합되어 상기 회로가 상기 활성 상태에 있을 때 상기 MFM 디바이스를 상기 비트 노드로부터 분리하기 위한 전송 게이트를 포함하는 회로.
  2. 제1항에 있어서, 상기 MFM 디바이스는 내부 노드와 플레이트 라인 사이에 결합되고, 상기 플레이트 라인은 상기 MFM 디바이스를 제어하여 상기 저장 및 상기 복원을 수행하기 위한 제어 신호를 수신하는 회로.
  3. 제2항에 있어서, 상기 저장-복원 회로는 상기 내부 노드와 접지 사이에 결합된 용량성 부하를 추가로 포함하는 회로.
  4. 제3항에 있어서, 상기 용량성 부하는 또 다른 MFM 디바이스인 회로.
  5. 제3항에 있어서, 상기 저장-복원 회로는 상기 내부 노드와 접지 사이에 결합되어 상기 저장 전에 및 상기 복원 전에 상기 내부 노드를 초기화하기 위한 셀렉터 디바이스를 추가로 포함하는 회로.
  6. 제1항에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 제각기 제어 신호들에 응답하여 상기 비트 노드에 대한 상기 논리 값의 복원의 일부로서 3 상태로 되는(tri-stated) 회로.
  7. 제1항에 있어서, 상기 저장-복원 회로는 제1 저장-복원 회로이고, 상기 MFM 디바이스는 제1 MFM 디바이스이고, 상기 회로는 상기 비트 바 노드에 결합된 제2 저장-복원 회로를 추가로 포함하고, 상기 제2 저장-복원 회로는 상기 회로가 휴면 상태에 있을 때 상기 비트 바 노드의 논리 값을 저장하고 및 상기 회로가 상기 휴면 상태로부터 활성 상태로 천이할 때 상기 논리 값을 상기 비트 바 노드에 복원하기 위한 제2 MFM 디바이스를 포함하는 회로.
  8. 제7항에 있어서, 제1 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제2 MFM 디바이스 중 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하고, 및 상기 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제2 MFM 디바이스 중 다른 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하는 회로.
  9. 제1항에 있어서, 상기 회로는 플립플롭 회로에 포함되는 회로.
  10. 제1항에 있어서, 상기 회로는 레지스터 파일 회로에 포함되는 회로.
  11. 플립플롭 회로로서:
    비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터 및 제2 인버터;
    내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 상기 제1 MFM 디바이스는 상기 플립플롭 회로가 휴면 상태에 있을 때 상기 비트 노드의 논리 값을 저장하고, 상기 플립플롭 회로가 상기 휴면 상태로부터 활성 상태로 천이할 때 상기 논리 값을 상기 비트 노드에 복원함 -;
    상기 내부 노드와 접지 사이에 결합되어 상기 복원을 위해 상기 제1 MFM 디바이스와의 전하 공유를 제공하는 제2 MFM 디바이스; 및
    상기 내부 노드와 상기 비트 노드 사이에 결합되어 상기 플립플롭 회로가 상기 활성 상태에 있을 때 상기 제1 및 제2 MFM 디바이스들을 상기 비트 노드로부터 분리하기 위한 전송 게이트를 포함하는 플립플롭 회로.
  12. 제11항에 있어서, 상기 플레이트 라인은 상기 MFM 디바이스를 제어하여 상기 저장 및 상기 복원을 수행하기 위한 제어 신호를 수신하는 플립플롭 회로.
  13. 제12항에 있어서, 상기 내부 노드와 접지 사이에 결합되어 상기 저장 전에 및 상기 복원 전에 상기 내부 노드를 초기화하기 위한 셀렉터 디바이스를 추가로 포함하는 플립플롭 회로.
  14. 제11항에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 제각기 제어 신호들에 응답하여 상기 비트 노드에 대한 상기 논리 값의 복원의 일부로서 3 상태로 되는 플립플롭 회로.
  15. 제11항에 있어서, 상기 MFM 디바이스 및 상기 전송 게이트는 상기 비트 노드에 결합된 제1 저장-복원 회로에 포함되고, 상기 플립플롭 회로는 상기 비트 바 노드에 결합된 제2 저장-복원 회로를 추가로 포함하는 플립플롭 회로.
  16. 레지스터 파일 회로로서:
    비트 노드 및 비트 바 노드를 갖는 비트셀;
    내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 상기 제1 MFM 디바이스는 상기 레지스터 파일 회로가 휴면 상태에 있을 때 상기 비트 노드의 논리 값을 저장하고 및 상기 레지스터 파일 회로가 상기 휴면 상태로부터 활성 상태로 천이할 때 상기 논리 값을 상기 비트 노드에 복원함 -;
    상기 내부 노드와 접지 사이에 결합되어 상기 복원을 위해 상기 제1 MFM 디바이스와의 전하 공유를 제공하는 제2 MFM 디바이스; 및
    상기 내부 노드와 상기 비트 노드 사이에 결합되어 상기 레지스터 파일 회로가 상기 활성 상태에 있을 때 상기 제1 및 제2 MFM 디바이스들을 상기 비트 노드로부터 분리하기 위한 전송 게이트를 포함하는 레지스터 파일 회로.
  17. 제16항에 있어서, 상기 플레이트 라인은 상기 MFM 디바이스를 제어하여 상기 저장 및 상기 복원을 수행하기 위한 제어 신호를 수신하는 레지스터 파일 회로.
  18. 제16항에 있어서, 상기 제1 MFM 디바이스, 상기 제2 MFM 디바이스, 및 상기 전송 게이트는 상기 비트 노드에 결합된 제1 저장-복원 회로에 포함되고, 상기 레지스터 파일 회로는 상기 비트 바 노드에 결합된 제2 저장-복원 회로를 추가로 포함하고, 상기 제2 저장-복원 회로는 제3 MFM 디바이스 및 제4 MFM 디바이스를 포함하는 레지스터 파일 회로.
  19. 제18항에 있어서, 제1 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제3 MFM 디바이스 중 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하고, 및 상기 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제3 MFM 디바이스 중 다른 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하는 레지스터 파일 회로.
  20. 제16항에 있어서, 상기 복원은 상기 활성 모드 동안 활성 모드 전압에 있고 및 상기 휴면 모드 동안 휴면 모드 전압에 있는 상기 레지스터 파일 회로의 글로벌 전력 레일을 이용하여 수행되는 레지스터 파일 회로.
  21. 컴퓨터 시스템으로서:
    배터리;
    하나 이상의 안테나; 및
    상기 배터리 및 상기 하나 이상의 안테나에 결합된 프로세서를 포함하고, 상기 프로세서는:
    논리 회로;
    활성 상태와 휴면 상태 사이에서 상기 논리 회로를 스위칭하는 전력 관리 회로; 및
    상기 논리 회로에 결합되어, 상기 논리 회로가 상기 휴면 상태에 있는 동안 상기 논리 회로에 대한 데이터를 저장하고 및 상기 논리 회로가 상기 휴면 상태로부터 상기 활성 상태로 천이할 때 상기 데이터를 복원하기 위한 회로를 포함하고, 상기 회로는:
    비트 노드와 비트 바 노드 사이에 교차 결합된 제1 인버터 및 제2 인버터;
    내부 노드와 플레이트 라인 사이에 결합된 제1 MFM 디바이스 - 상기 제1 MFM 디바이스는 상기 논리 회로가 상기 휴면 상태에 있을 때 상기 비트 노드의 논리 값을 저장하고, 상기 논리 회로가 상기 휴면 상태로부터 상기 활성 상태로 천이할 때 상기 논리 값을 상기 비트 노드에 복원함 -;
    상기 내부 노드와 접지 사이에 결합된 제2 MFM 디바이스; 및
    상기 내부 노드와 상기 비트 노드 사이에 결합되어 상기 논리 회로가 상기 활성 상태에 있을 때 상기 MFM 디바이스를 상기 비트 노드로부터 분리하기 위한 전송 게이트를 포함하는 시스템.
  22. 제21항에 있어서, 상기 저장-복원 회로는 상기 내부 노드와 접지 사이에 결합되어 상기 저장 전에 및 상기 복원 전에 상기 내부 노드를 초기화하기 위한 셀렉터 디바이스를 추가로 포함하는 시스템.
  23. 제21항에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 제각기 제어 신호들에 응답하여 상기 비트 노드에 대한 상기 논리 값의 복원의 일부로서 3 상태로 되는 시스템.
  24. 제21항에 있어서, 상기 제1 MFM 디바이스, 상기 제2 MFM 디바이스, 및 상기 전송 게이트는 제1 저장-복원 회로에 포함되고, 상기 회로는 상기 비트 바 노드에 결합된 제2 저장-복원 회로를 추가로 포함하고, 상기 제2 저장-복원 회로는 상기 논리 회로가 휴면 상태에 있을 때 상기 비트 바 노드의 논리 값을 저장하고 및 상기 논리 회로가 상기 휴면 상태로부터 활성 상태로 천이할 때 상기 논리 값을 상기 비트 바 노드에 복원하는 제3 MFM 디바이스를 포함하는 시스템.
  25. 제24항에 있어서, 제1 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제3 MFM 디바이스 중 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하고, 및 상기 제1 저장 동작 전에 또는 후에 일어나는 제2 저장 동작 동안, 상기 제1 MFM 디바이스 또는 상기 제3 MFM 디바이스 중 다른 하나는 상기 비트 노드 및 상기 비트 바 노드의 상태에 기초하여 제각기 상기 비트 노드 또는 상기 비트 바 노드의 논리 값을 저장하는 시스템.
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