CN106463509B - 基于负微分电阻的存储器 - Google Patents

基于负微分电阻的存储器 Download PDF

Info

Publication number
CN106463509B
CN106463509B CN201480079614.1A CN201480079614A CN106463509B CN 106463509 B CN106463509 B CN 106463509B CN 201480079614 A CN201480079614 A CN 201480079614A CN 106463509 B CN106463509 B CN 106463509B
Authority
CN
China
Prior art keywords
coupled
memory
negative differential
differential resistance
storage node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480079614.1A
Other languages
English (en)
Other versions
CN106463509A (zh
Inventor
D·H·莫里斯
U·E·阿维奇
R·里奥斯
I·A·扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106463509A publication Critical patent/CN106463509A/zh
Application granted granted Critical
Publication of CN106463509B publication Critical patent/CN106463509B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
    • G11C11/38—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic) using tunnel diodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/88—Tunnel-effect diodes
    • H01L29/885—Esaki diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

描述了一种存储器位单元，包括：储存节点；存取晶体管，该存取晶体管耦合到储存节点；电容器，该电容器具有耦合到储存节点的第一端子；以及一个或多个负微分电阻器件，该一个或多个负微分电阻器件耦合到储存节点，以使得存储器位单元不具有接地线或电源线的其中之一或两者。

Description

基于负微分电阻的存储器
背景技术
密集和高性能嵌入式存储器是用于高性能中央处理单元(CPU)、图形处理单元(GPU)、和片上系统(SoC)的基本要素。静态随机存取存储器(SRAM)是通常使用的存储器，但是其在先进的工艺节点处并未很好地缩放至低电源电压(例如，小于1V)。在单元尺寸为SRAM位单元尺寸的三分之一的情况下，嵌入式动态随机存取存储器(EDRAM)是替代一些应用的有吸引力的存储器。然而，EDRAM也具有挑战，这是因为其必须经常被刷新(例如，每1ms或更短)。在刷新期间，EDRAM位单元的值被读取并被重新写入至其满电压电平。刷新消耗了显著的动态功率并减少了用于EDRAM阵列的读和写操作的可用带宽。
附图说明
根据以下给出的具体实施方式并且根据本公开内容的各实施例的附图，将更充分地理解本公开内容的实施例，然而，其不应当被理解为将本公开内容限于具体实施例，而是仅用于解释和理解。
图1例示了根据本公开内容的一个实施例的基于负微分电阻(NDR)器件的存储器位单元的高水平电路。
图2A-图2C例示了示出NDR二极管和相关联的电路的I-V特性的图。
图3A例示了根据本公开内容的一个实施例的具有n型晶体管的基于NDR器件的存储器位单元。
图3B例示了根据本公开内容的一个实施例的具有n型晶体管的基于NDR器件的存储器位单元的布局的顶视图。
图4A-图4B例示了根据本公开内容的一个实施例的具有p型晶体管的基于NDR器件的存储器位单元。
图5例示了根据本公开内容的一个实施例的图3A中的基于NDR器件的存储器位单元阵列的布局的顶视图。
图6A例示了根据本公开内容的一个实施例的图3B中的基于NDR器件的存储器位单元的布局的横截面。
图6B例示了根据本公开内容的一个实施例的图3B中的基于NDR器件的存储器位单元的布局的另一个横截面。
图7A-图7B例示了根据本公开内容的一个实施例的具有n型晶体管的基于单个NDR器件的存储器位单元。
图8A-图8B例示了根据本公开内容的一个实施例的具有p型晶体管的基于单个NDR器件的存储器位单元。
图9例示了根据本公开内容的一个实施例的具有与NDR器件成对的晶体管以形成锁存元件的基于单个NDR器件的存储器位单元。
图10例示了根据本公开内容的一个实施例的具有TFET晶体管的基于NDR器件的存储器位单元。
图11是根据本公开内容的一个实施例的具有基于NDR器件的存储器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
一些实施例描述了一种存储器位单元，其包括：储存节点；存取晶体管，该存取晶体管耦合到储存节点；电容器，其具有第一端子，该第一端子耦合到储存节点；以及一个或多个负微分电阻(NDR)器件，其耦合到储存节点，以使得存储器位单元不具有接地线或电源线或两者。在一个实施例中，一个或多个NDR器件包括以下各项中的一项：江崎二极管；共振遂穿二极管；或遂穿FET(TFET)。
一些实施例使用遂穿器件的NDR特性连同1T-1C(一个晶体管、一个电容器)位单元以创建EDRAM位单元大小的器件，但不需要刷新(即，类似于不使用刷新的SRAM位单元)。在一个实施例中，基于NDR的位单元形成抵消位单元的电容器的漏电并允许位单元静态地保持其状态的紧凑型电路和布局。
因此，与EDRAM设计相比，一些实施例使得刷新操作不必要，使得位单元表现为静态RAM。此外，静态地保持储存节点上的状态的能力改变了存取晶体管和电容器的设计局限以实现这些器件的另外的缩放。在一个实施例中，位单元的布局使用NDR器件的垂直布置以节省面积。在一个实施例中，位单元重新使用WL(字线)和PL(电容器背板线)作为NDR器件电流宿(current sinks)，以通过减少位单元中的整体金属布线来减小单元尺寸。根据所描述的各实施例，其它技术效果将显而易见。
在以下描述中，讨论了许多细节以提供对本公开内容的实施例的更透彻的解释。然而，对于本领域技术人员而言将显而易见的是，在没有这些具体细节的情况下，可以实施本公开内容的实施例。在其它实例中，用框图形式而不是详细示出了公知的结构和器件，以便避免混淆本公开内容的实施例。
应当指出，在实施例的对应的附图中，用线代表信号。一些线可能较粗，以指示更多组成的信号路径，和/或在一个或多个端部处具有箭头，以指示主信息流动方向。这些指示并非旨在是限制的。然而，结合一个或多个示例性实施例使用线以促进对电路或逻辑单元的较容易的理解。如通过设计需求或偏好指示的，任何所表示的信号可以实际上包括可以在任何方向上行进并可以利用任何适当类型的信号方案来实现的一个或多个信号。
贯穿本说明书并且在权利要求书中，术语“连接”表示在所连接的物体之间的直接电连接，而不需要任何中间器件。术语“耦合”表示所连接的物体之间的直接电连接以及通过一个或多个无源或有源中间器件的间接连接。术语“电路”表示被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
术语“缩放”通常指代将设计(图和布局)从一个工艺技术转换到另一个工艺技术并随后在布局面积上有所减小。术语“缩放”通常还指代在相同技术节点内缩小布局和器件的尺寸。术语“缩放”还可以指代相对于另一个参数(例如，电源电平)来调整(例如，减慢或加速—即，相应地按比例缩小或放大)信号频率。术语“基本上”、“接近”、“大约”、“近似于”和“约”通常指代在目标值的+/-20％内。
除非另外指出，使用序数词“第一”、“第二”和“第三”、等等描述共同的对象仅仅指示所指代的类似对象的不同实例，而并非旨在暗示这样描述的对象必须以给定顺序，不管是时间上的、空间上的、顺序上的还是以任何其它方式。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极、和体端子。晶体管还包括三栅极和FinFET晶体管、环栅柱形晶体管、遂穿FET(TFET)、方形引线、或矩形带状晶体管或实施类似碳纳米管或自旋电子器件的晶体管功能的其它器件。MOSFET对称源极和漏极端子即是相同的端子并在此互换使用。在另一方面，TFET器件具有非对称的源极和漏极端子。本领域技术人员将意识到，在不脱离本公开内容的范围的情况下，可以使用其它晶体管(例如，双极结型晶体管—BJT PNP/NPN、BiCMOS、CMOS、eFET、等等)。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT、等等)并且术语“MP”指示p型晶体管(例如，PMOS、PNP BJT、等等)。
图1例示了根据本公开内容的一个实施例的基于NDR器件的存储器位单元的高水平电路100。在一个实施例中，电路100包括一个或多个晶体管101、一个或多个NDR器件102和103、储存节点(SN)、和晶体管104。在此，用于NDR器件103的虚线框和虚线指示可选的器件和连接线。然而，如参照各实施例所描述的，其它选择也是可能的。
具有NDR特性的器件在低电压下比在高电压下呈现较高的电导。各种材料和器件结构呈现NDR特性，包括：江崎二极管、共振遂穿二极管、TFET。在低电压下的最大电流与较高电压下的最小电流的比率被称为峰谷比(PVR)；并且，在其下观察到这些电流水平的电压分别被称为峰电压和谷电压。NDR器件具有低的峰谷比和低的峰值电流的通常限制。在此所描述的一些实施例的位单元以低峰值电流(例如，小于0.1nA)进行工作。位单元也将与具有较高峰值电流水平的NDR器件进行工作。
当两个遂穿NDR器件102和103串联耦合时，得到的组合是被称为双元件(twin)的电路元件。双元件形成具有中间节点作为SN的双稳态存储器元件。在一个实施例中，NDR器件102耦合到参考电源Verf2和SN。在一个实施例中，Vref2被WL(字线)或WLB(字线的逆(inverse of word line))来代替。在一个实施例中，NDR器件103耦合到另一个参考电源Vref1和SN。在一个实施例中，Vref1被板(其是用于偏置电容器104的端子中的一个端子的DC偏置)来代替。在一个实施例中，当SN上的电压处于高电压(例如，接近于Vdd)时，NDR器件102(也被称为上拉NDR器件)比NDR器件103(也被称为下拉NDR器件)可以吸收电流更强劲地提供电流，从而保持SN上的电压为高。相反，当SN上的电压处于低电压时，下拉NDR器件103更强劲地吸收电流，并且SN可以保持在低电压。
在此，NDR器件102和103被表示为两个端子器件，但是总体上，器件102和103可具有两个或更多个物理端子，其中在至少两个端子之间具有NDR特性。例如，当TFET栅极端子具有单独的偏置电压时，TFET可以示出源极端子与漏极单子之间的NDR特性。
在一个实施例中，一个或多个晶体管101(在此也被称为存取晶体管)是单个n型或p型晶体管。在一个实施例中，TFET的组合可用于一个或多个晶体管101。在一个实施例中，取决于晶体管101是n型晶体管还是p型晶体管，一个或多个晶体管101的栅极端子耦合到WL或WLB。在一个实施例中，晶体管101的源极端子或漏极端子耦合到BL(位线)，而晶体管101的漏极端子或源极端子耦合到SN。在一个实施例中，SN耦合到电容器104，以使得电容器104的第一端子耦合到SN并且电容器104的第二端子耦合到板。在一个实施例中，板上的电压是Vdd/2(即，电源电压的一半)。在其它实施例中，板可以在不同的电压电平下被偏置。
双单元(即，NDR器件102和103)有助于保持电容性SN上的存储器状态。NDR双元件的电流驱动能力是低的(如图2A-图2B中示出的)，但是足以克服逐渐从电容器104排出电荷的漏电。在一个实施例中，来自NDR器件(即，NDR器件102或103中的一个)的电流减缓了来自SN上的漏电的电荷损失并可以将SN上的所储存的电荷恢复到原始值。
图2A-图2C例示了示出NDR二极管的I-V特性的图表200和220以及相关联的电路230。应当指出，图2A-图2B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
对于图2A，x轴是SN上的以伏特为单位的电压(即，VSN)，并且y轴是通过NDR器件(即，102和103)的以nA为单位的电流。对于图2B，x轴是SN上的以伏特为单位的电压(即，VSN)，并且y轴是进入SN的以nA为单位的电流Ix。图表200和220使用图2C中的电路230来形成，其中，NDR器件102和103用江崎二极管来代替。在此，Vref2是Vdd(电源)，而Vref1是地(Vss)。电压源Vx用于将电流驱动到SN或者从SN吸收电流。
回到图2A，当VSN从0V增加时，下拉电流201(即，从SN通过NDR器件103到地的电流)增加，而上拉电流202(即，从SN通过NDR器件102到Vdd的电流)保持为零或接近于零，直到接近0.5V VSN。接近SN上的0.5V，下拉电流201突然下降到接近于零，而上拉电流202突然上升。随着VSN进一步增加，上拉电流202衰减并且当VSN达到接近等于Vdd时而达到接近于零，而下拉电流201保持基本上接近于零并等于电流202。接近于0.5V的VSN的区域为如图2B中示出的亚稳定区域。
在图2B中，图表220示出了当SN储存“0”时以及当SN储存“1”时的电流Ix。当VSN处于高电压时，NDR器件102比NDR器件103可以吸收电流更强劲地提供电流，从而保持SN上的电压为高。相反，当VSN处于低电压时，下拉NDR器件103更强劲地吸收电流，并且SN可以保持在低电压。
图3A例示了根据本公开内容的一个实施例的具有n型晶体管的基于NDR器件的存储器位单元300。应当指出，图3A中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。尽管在此参照用于NDR器件的江崎二极管描述了实施例，但是在不脱离实施例的范围的情况下可以使用其它类型的NDR器件。
在本实施例中，一个或多个晶体管101用n型MOS晶体管(MN1)101来例示，NDR器件102用江崎二极管D1来例示，并且NDR器件103用江崎二极管D2来例示。在一个实施例中，电容器C1 104是形成在衬底之上的金属电容器。在一个实施例中，电容器C1 104是由衬底中的晶体管形成的基于MOS的电容器。在一个实施例中，电容器C1 104是由一个或多个晶体管和金属网形成的混合电容器。在一个实施例中，D1的端子中的一个端子(在此，阴极)耦合到WL或Vref2，以使得相同的金属线用于控制MN1的栅极端子。这种实施例的一个技术效果在于，减少了位单元中的互连布线的数量，这空出来区域以用于其它互连布线。
在本实施例中，再使用WL和/或电容器背板信号来供给NDR双元件(即，NDR器件102和103)。在这样的实施例中，Vdd(电源)和Vss(地)至每个位单元的额外的布线减少，这是因为它们不再被位单元300使用。通过减少金属布线，减小了位单元的尺寸，以及因此存储器阵列的尺寸，这是因为减少了用于提供Vdd和Vss的金属布线空间、和额外的接触部和过孔。在一个实施例中，由于WL通常处于零或负偏置，因此其用于替代地。尽管当确立WL时NDR双元件可以停止保持状态，这是没有问题的，因为当位单元300被读取/写入时WL确立瞬时发生并且SN上的电荷在该时间被恢复到完整值。切换WL可以引入寄生电流，该寄生电流使电容器104和寄生电容器放电，但是这些电流与存取晶体管MN1的那些电流相比是小的。在一个实施例中，当板保持在逻辑1电压时，NDR双元件的正电源可以连接到电容器104的背板。
在一个实施例中，NDR电源电压与寻址线(例如，字线、位线)或板线(即，板)进行组合，这是因为需要来自NDR器件的锁存行为来克服漏电。在这样的实施例中，尽管当使用寻址线时NDR器件可以停止形成锁存元件，但是可以动态地维持存储器状态。在操作中的这个时间，通过防止读取干扰(例如，位单元擦除)，NDR器件的低电流是有益的。该行为的一个技术效果在于位单元面积的减小。
位单元300的一些非限制的技术效果在于，结合储存电容器104使用NDR器件102和103，消除了对刷新操作的需要，这节省了能量并增加了存储器阵列带宽。此外，消除漏电的NDR器件实现了位单元300的进一步缩放。例如，在不损害最差情况读取裕度的情况下，电容器104可以被制造得较小或较漏电。此外，将通过存取晶体管MN1的增加的漏电计入预算是可能的。这实现了器件缩放或严格规定的WL过/欠驱动电压的消除。
图3B例示了根据本公开内容的一个实施例的具有n型晶体管的基于NDR器件的存储器位单元300的布局320的顶视图。应当指出，图3B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
位单元布局320是不解自明的并示出了BL、NDR器件102、存取晶体管MN1、NDR器件103、SN、电容器C1 104、和包括至MN1的栅极端子的接触部的相关联的接触部、晶体管(即，FIN)接触部、鳍状物过孔、MN1的栅极区、用于NDR器件在MN1的栅极区上方生长的开口区、衬底之上的金属电容器区、和金属-0。通过消除用于地和电源的布线，去除了地和电源接触部和过孔，这使得位单元320紧凑。
图4A-图4B例示了根据本公开内容的一个实施例的具有p型晶体管的基于NDR器件的存储器位单元400和420。应当指出，图4A-图4B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。为了不使得图4A-图4B中的实施例难以理解，讨论了图3A中的实施例与图4A-图4B中的实施例之间的区别。
图4A-图4B中的实施例与图3A中的实施例类似，但使用p型MOS晶体管代替n型MOS晶体管。功能上，位单元400和420与位单元300类似地操作。在这些实施例中，NDR器件D1和D2的端子的耦合也相反。例如，在位单元400的实施例中，NDR器件D1的阳极耦合到WL或Vref2，并且NDR器件D1的阴极耦合到SN。类似地，NDR器件D2的阳极耦合到SN，并且NDR器件D2的阴极耦合到Vref1或板。在图4B中的实施例中，通过将NDR器件D2的阴极与Vref1或板进行耦合，减少了金属布线、接触部、和过孔的进一步的数量。完成阳极和阴极的连接的反转，以将解除确立的字线电压的值与将NDR器件偏置在发生NDR特性的电压区域中所需要的值进行匹配。
图5例示了根据本公开内容的一个实施例的图3B中的基于NDR器件的存储器位单元阵列的布局500的顶视图。应当指出，图5中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
布局500示出了均具有与图3B中的布局320类似布局的若干位单元。布局500的实施例示出了通过针对Vref1再使用WL，减少了金属布线(和相关联的电容和面积)。布局500示出了BL(1)、与Vref1共享的WL(2)、WL(3)、Vref2(4)、位单元300的位单元边界(5)、以及位单元300的电容器104的边界(6)。阵列500的各层和区域被示出为包括：FIN(即，存取晶体管101)、鳍状物接触部、晶体管MN1栅极、晶体管MN1栅极接触部、金属0层、电容器105边界、以及形成在晶体管MN1的栅极端子上方的用于NDR器件的开口。布局500的实施例示出了可以如何放置位单元300的阵列以制造紧凑的存储器阵列。
图6A例示了根据本公开内容的一个实施例的图3B中的基于NDR器件的存储器位单元布局320的布局的横截面A600。应当指出，图6A中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。在本实施例中，位线接触部、存取晶体管、SN接触部、和NDR器件适配到等于所接触的栅极间距的1.5倍的尺寸。在本实施例中，由于用于另外的引线和接触部的受限的额外空间，共享位单元寻址和偏置信号的益处显而易见。
图6B例示了根据本公开内容的一个实施例的图3B中的基于NDR器件的存储器位单元的布局的横截面B 620。应当指出，图6B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。在本实施例中，由于用于另外的引线和接触部的受限的额外空间，共享位单元寻址和偏置信号的益处显而易见。
图7A-图7B例示了根据本公开内容的一个实施例的具有n型晶体管MN1的基于单个NDR器件的存储器位单元700和720。应当指出，图7A-图7B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
在一个实施例中，与位单元300相比为了节省额外的面积，如在位单元700中示出的，使用单个NDR器件二极管D2。在本实施例中，消除了NDR器件102，这空出来更多的区域并使得位单元布局紧凑。在本实施例中，NDR器件D2的阳极耦合到Vref1，并且NDR器件D2的阴极耦合到SN。在另一个实施例中，与位单元300相比为了节省额外的面积，如在位单元720中示出的，使用单个NDR器件二极管D1。在本实施例中，消除了NDR器件103，这空出来更多的区域并使得位单元布局紧凑。在本实施例中，NDR器件D1的阴极耦合到Vref2/WL(即，WL或Vref2)，并且NDR器件D1的阳极耦合到SN。
图8A-图8B例示了根据本公开内容的一个实施例的具有p型晶体管MP1的基于单个NDR器件的存储器位单元800和820。应当指出，图8A-图8B中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
在一个实施例中，与位单元400相比为了节省额外的区域，如在位单元800中示出的，使用单个NDR器件二极管D2。在本实施例中，消除了NDR器件102，这空出来更多的区域并使得位单元布局紧凑。在本实施例中，D2的阴极耦合到Vref1(或板)，并且D2的阳极耦合到SN。在另一个实施例中，与位单元420相比为了节省额外的区域，如在位单元820中示出的，使用单个NDR器件二极管D1。在本实施例中，消除了NDR器件103，这空出来更多的区域并使得位单元820的布局紧凑。在本实施例中，NDR器件D1的阳极耦合到Vref2/WL(即，WL或Vref2)，并且NDR器件D1的阴极耦合到SN。
图9例示了根据本公开内容的一个实施例的具有与NDR器件成对的晶体管以形成锁存元件的基于单个NDR器件的存储器位单元900。应当指出，图9中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
在本实施例中，与位单元300相比，NDR器件103用晶体管漏电路径来代替。在此，通过n型晶体管MN2示出该路径。在一个实施例中，MN2的栅极端子耦合到Vref3、MN2的源极端子耦合到Vref2，并且MN2的漏极端子耦合到SN。在本实施例中，MN2结合使用单个NDR器件(在此，器件102)提供了使得状态保持的负载。在一个实施例中，位单元900的布局密度比布局320有所提高，这是因为晶体管MN2具有比NDR器件103小的工艺复杂度。在一个实施例中，偏置电压Vref2可以与板共享。
图10例示了根据本公开内容的一个实施例的具有TFET晶体管的基于NDR器件的存储器位单元1000。应当指出，图10中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
TFET是有前景的器件，这是因为它们由于较陡的亚阈值斜率而可以提供显著的性能增加和能耗减小。在本实施例中，一个或多个晶体管101用两个n型TFET MNT1和MNT2来代替。在本实施例中，由于TFET沟道电流是非对称的(即，电流基本上在一个方向上流动)，因此MNT1的源极端子耦合到MNT2的漏极端子，并且MNT1的漏极端子耦合到MNT2的源极端子。
位单元1000的其它元件和器件与参照图3A所描述的那些元件和器件相同。位单元1000的其它替代可以是参照其它实施例所讨论的但是使用TFET MNT1和MNT2代替晶体管MN1的替代设计中的任何设计。类似的位单元1000可以使用具有如参照基于p型晶体管的存储器位单元的其它实施例所示出的NDR器件的类似拓扑结构的p型TFET MPT1和MPT2(未示出)来形成。使用TFET可以提高位单元的低电压性能或者提供具有NDR特性的器件的较容易的集成。
图11是根据本公开内容的一个实施例的具有基于NDR器件的存储器的智能设备或计算机系统或SoC(片上系统)。应当指出，图11中具有与任何其它附图中的元件相同附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或作用，而不限于此。
图11例示了其中可以使用平面接口连接器的移动设备的实施例的框图。在一个实施例中，计算设备1600表示移动计算设备，例如计算平板设备、移动电话或智能电话、支持无线的电子阅读器、或其它无线移动设备。将理解的是，总体上示出了某些部件，但是并未在计算设备1600中示出这种设备的所有部件。
在一个实施例中，计算设备1600包括具有根据所讨论的实施例的基于NDR器件的存储器的第一处理器1610。计算设备1600的其它块还可以包括实施例中的基于NDR器件的存储器的装置。本公开内容的各实施例还可以包括1670内的网络接口，例如无线接口，从而系统实施例可以并入无线设备(例如，蜂窝电话或个人数字助理)中。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑器件、或其它处理单元。由处理器1610执行的处理操作包括对上面执行应用程序和/或设备功能的操作平台或操作系统的执行。处理操作包括与通过人类用户或通过其它设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备1600连接到另一设备相关的操作。处理操作还可以包括与音频I/O和/或显示器I/O相关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编码解码器)部件。音频功能可以包括扬声器和/或头戴式受话器输出、以及麦克风输入。用于这些功能的设备可以被集成到计算设备1600中，或者连接到设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600进行交互。
显示子系统1630表示为用户提供视觉和/或触觉显示以与计算设备1600进行交互的硬件(例如，显示设备)和软件(例如，驱动器)部件。显示子系统1630包括显示界面1632，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示界面1632包括与处理器1610分隔开的逻辑单元，以执行与显示相关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)。
I/O控制器1640表示与和用户的交互相关的硬件设备和软件部件。I/O控制器1640可以操作用于管理硬件，该硬件为音频子系统1620和/或显示子系统1630的部分。此外，I/O控制器1640例示了用于连接到计算设备1600的另外的设备的连接点，通过该连接点用户可以与系统进行交互。例如，可以附接到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或小键盘设备、或者用于与诸如读卡器或其它设备之类的具体应用一起使用的其它I/O设备。
如上面提及的，I/O控制器1640可以与音频子系统1620和/或显示子系统1630进行交互。例如，通过麦克风或其它音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。此外，代替显示输出或者除了显示输出，可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，则显示设备还用作输入设备，其可以至少部分地由I/O控制器1640来管理。在计算设备1600上还可以存在另外的按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速度计、照相机、光传感器或其它环境传感器、或可以包括在计算设备1600中的其它硬件之类的设备。输入可以是直接用户交互的部分，并向系统提供环境输入以影响其操作(例如，针对噪声过滤、针对亮度检测调整显示、针对照相机应用闪光灯、或者其它特征)。
在一个实施例中，计算设备1600包括功率管理1650，其管理电池电力使用、电池充电、以及与省电操作相关的特征。存储器子系统1660包括用于将信息储存在计算设备1600中的存储器设备。存储器可以包括非易失性(如果至存储器设备的电力中断，则状态不改变)和/或易失性(如果至存储器设备的电力中断，则状态是不确定的)存储器设备。存储器子系统1660可以储存应用数据、用户数据、音乐、照片、文件、或其它数据、以及与计算设备1600的应用和功能的执行相关的系统数据(不管是长期的还是暂时的)。
实施例的元件还被提供为机器可读介质(例如，存储器1660)，用于储存计算机可执行指令(例如，用于实施本文中所讨论的任何其它过程的指令)。机器可读介质(例如，存储器1660)可以包括，但不限于，闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或适合于储存电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开内容的实施例可以被下载为计算机程序(例如，BIOS)，其可以经过通信链路(例如，调制解调器或网络连接)通过数据信号的方式从远程计算机(例如，服务器)被传送到请求计算机(例如，客户端)。
连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动器、协议栈)，以使得计算设备1600能够与外部设备进行通信。计算设备1600可以是单独的设备，例如其它计算设备、无线接入点或基站、以及诸如头戴式受话器、打印机、或其它设备之类的外设。
连接1670可以包括多种不同类型的连接。概括来说，计算设备1600被例示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常指代由无线载波提供的(例如，经由GSM(全球移动通信系统)或变型或派生物、CDMA(码分多址)或变型或派生物、TDM(时分多址)或变型或派生物、或其它蜂窝服务标准提供的)蜂窝网络连接。无线连接(或无线接口)1674指代不是蜂窝的无线连接，并且可以包括个人局域网(例如，蓝牙、近场、等等)、局域网(例如，Wi-Fi)、和/或广域网(例如，WiMax)、或其它无线通信。
外设连接1680包括硬件接口和连接器、以及软件部件(例如，驱动器、协议栈)以进行外设连接。将理解的是，计算设备1600可以是至其它计算设备的外设设备(“至”1682)并具有连接到其的外设设备(“从”1684)。计算设备1600通常具有“对接”连接器以连接到其它计算设备，以用于诸如管理(例如，下载和/或上载、改变、同步)计算设备1600上的内容之类的目的。此外，对接连接器可以允许计算设备1600连接到某些外设，它们允许计算设备1600控制例如至视听或其它系统的内容输出。
除了专用对接连接器或其它专用连接硬件以外，计算设备1600可以经由通常的或基于标准的连接器来进行外设连接1680。常用类型可以包括通用串行总线(USB)连接器(其可以包括多个不同的硬件接口中的任何接口)、包括迷你显示端口(MDP)的显示端口、高清多媒体接口(HDMI)、火线、或其它类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其它实施例”的提及表示结合实施例描述的特定特征、结构、或特性包括在至少一些实施例中，但不必是所有实施例。“实施例”、“一个实施例”、或“一些实施例”的多次出现并非必须全都指代相同的实施例。如果说明书陈述“可以”、“可能”、或“能够”包括部件、特征、结构、或特性，则不要求包括该特定的部件、特征、结构、或特性。如果说明书或权利要求书提及“一”或“一个”元件，则其并非表示仅存在这些元件中的一个元件。如果说明书或权利要求书提及“另外的”元件，则其并不排除存在另外的元件中的多于一个元件。
此外，在一个或多个实施例中，具体特征、结构、功能、或特性可以以任何适当的方式进行组合。例如，第一实施例可以与第二实施例进行组合，只要与这两个实施例相关联的具体特征、结构、功能、或特性不是互相排斥的。
尽管已经结合本公开内容的具体实施例描述了本公开内容，但是鉴于前述描述，对于本领域技术人员而言，这些实施例的许多替代、修改和变型将显而易见。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开内容的实施例旨在包含落入所附权利要求的宽泛范围内的所有这些替代、修改、和变型。
此外，为了例示和讨论的简单起见，可以在所呈现的附图内示出或可以不示出至集成电路(IC)芯片和其它部件的公知电源/地连接，以便不会混淆本公开内容。此外，可以以框图的形式示出布置，以便避免混淆本公开内容，并且这也考虑了以下事实，即关于这些框图布置的实施方式的细节是高度取决于将要实施本公开内容的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开内容的示例性实施例的情况下，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者在这些具体细节有变化的情况下实施本公开内容。因此，这些描述应被认为是例示性的而不是限制性的。
以下示例涉及其它实施例。示例中的细节可以用在一个或多个实施例中的任何地方。本文中所描述的装置的所有可选特征也可以针对方法或过程来实施。
例如，提供了一种存储器位单元，其包括：储存节点；存取晶体管，该存取晶体管耦合到储存节点；电容器，该电容器具有耦合到储存节点的第一端子；以及一个或多个负微分电阻器件，该一个或多个负微分电阻器件耦合到储存节点，以使得存储器位单元不具有接地线或电源线的其中之一或两者。在一个实施例中，一个或多个负微分电阻器件包括以下各项的其中之一：江崎二极管；共振遂穿二极管；或者遂穿FET(TFET)。
在一个实施例中，存取晶体管具有栅极端子，该栅极端子耦合到字线。在一个实施例中，一个或多个负微分电阻器件是具有耦合到字线的第一端子以及耦合到储存节点的第二端子的单个器件。在一个实施例中，一个或多个负微分电阻器件包括：第一负微分电阻器件，该第一负微分电阻器件具有耦合到字线的第一端子、以及耦合到储存节点的第二端子；以及第二负微分电阻器件，该第二负微分电阻器件具有耦合到储存节点的第一端子、以及耦合到电源节点的第二端子。
在一个实施例中，一个或多个负微分电阻器件包括：第一负微分电阻器件，该第一负微分电阻器件具有耦合到字线的第一端子、以及耦合到储存节点的第二端子；以及第二负微分电阻器件，该第二负微分电阻器件具有耦合到储存节点的第一端子、以及耦合到电容器的第二端子的第二端子。在一个实施例中，存取晶体管耦合到位线。
在一个实施例中，存取晶体管是以下晶体管中的一个：p型晶体管；或者n型晶体管。在一个实施例中，电容器被形成为以下电容器中的一个：基于晶体管的电容器；金属电容器；或者金属电容器和基于晶体管的电容器的组合。在一个实施例中，存取晶体管包括第一TFET和第二TFET。在一个实施例中，第一TFET的源极端子耦合到第二TFET的漏极端子，并且其中，第一TFET的漏极端子耦合到第二TFET的源极端子。
在一个实施例中，一个或多个负微分电阻器件是单个负微分电阻器件，并且其中，存储器位单元还包括耦合到储存节点的晶体管，其与存取晶体管分隔开。在一个实施例中，晶体管的栅极端子将由参考电压来偏置。
在另一个示例中，提供了一种系统，其包括：处理器，该处理器具有由以行和列组织的存储器位单元形成的存储器阵列，其中，每个存储器位单元是根据以上所描述的存储器位单元；以及无线接口，该无线接口用于允许处理器与另一个设备通信。在一个实施例中，系统还包括存储器管芯，该存储器管芯叠置在处理器上方或下方。
在另一个示例中，提供了一种位单元，其包括：字线；位线；储存节点；存取晶体管，该存取晶体管耦合到储存节点、字线、和位线；电容器，该电容器具有耦合到储存节点的第一端子以及耦合到电压节点的第二端子；以及第一负微分电阻器件，该第一负微分电阻器件耦合到储存节点和字线。在一个实施例中，位单元还包括第二负微分电阻器件，该第二负微分电阻器件耦合到储存节点和电压节点。
在一个实施例中，第一负微分电阻器件和第二负微分电阻器件包括以下各项的其中之一：江崎二极管；共振遂穿二极管；或者遂穿FET(TFET)。在一个实施例中，存取晶体管是以下晶体管中的一个：p型晶体管；或者n型晶体管。在一个实施例中，电压节点耦合到电源，该电源是额定电源的一半。在一个实施例中，位单元还包括耦合到储存节点的晶体管，其与存取晶体管分隔开，其中，晶体管的栅极端子将由参考电压来偏置。
在另一个示例中，提供了一种系统，其包括：处理器，该处理器具有由以行和列组织的位单元形成的存储器阵列，其中，每个位单元是根据以上所描述的位单元；以及无线接口，该无线接口用于允许处理器与另一个设备通信。在一个实施例中，系统还包括存储器管芯，该存储器管芯叠置在处理器上方或下方。
在另一个示例中，提供了一种存储器位单元，其包括：储存节点；存取晶体管，该存取晶体管耦合到储存节点；电容器，该电容器具有耦合到储存节点的第一端子；以及一个或多个负微分电阻器件，该一个或多个负微分电阻器件耦合到储存节点，以使得至少一个负微分电阻器件还耦合到字线、位线、板线或其它寻址信号。
在一个实施例中，一个或多个负微分电阻器件包括：第一负微分电阻器件，该第一负微分电阻器件具有耦合到位线的第一端子、以及耦合到储存节点的第二端子；以及第二负微分电阻器件，该第二负微分电阻器件具有耦合到储存节点的第一端子、以及耦合到另一信号的第二端子。
在另一个示例中，提供了一种方法，其包括：耦合存取晶体管，该存取晶体管耦合到储存节点；将具有第一端子的电容器耦合到储存节点；以及将一个或多个负微分电阻器件耦合到储存节点，以使得存储器位单元不具有接地线或电源线的其中之一或两者。在一个实施例中，一个或多个负微分电阻器件包括以下各项的其中之一：江崎二极管；共振遂穿二极管；或者遂穿FET(TFET)。
在一个实施例中，该方法还包括将存取晶体管的栅极端子耦合到字线。在一个实施例中，一个或多个负微分电阻器件是具有第一端子和第二端子的单个器件，并且其中，该方法还包括：将第一端子耦合到字线，以及将第二端子耦合到储存节点。
在一个实施例中，一个或多个负微分电阻器件包括：第一负微分电阻器件，该第一负微分电阻器件具有第一端子和第二端子；以及第二负微分电阻器件，该第二负微分电阻器件具有第一端子和第二端子。在一个实施例中，该方法还包括：将第一负微分电阻器件的第一端子耦合到字线；以及将第一负微分电阻器件的第二端子耦合到储存节点。
在一个实施例中，该方法还包括：将第二负微分电阻器件的第一端子耦合到储存节点；以及将第二负微分电阻器件的第二端子耦合到电源节点。在一个实施例中，该方法还包括：将第二负微分电阻器件的第一端子耦合到储存节点；以及将第二负微分电阻器件的第二端子耦合到电容器的第二端子。
在一个实施例中，该方法还包括将存取晶体管耦合到位线。在一个实施例中，存取晶体管是以下晶体管中的一个：p型晶体管；或者n型晶体管。在一个实施例中，该方法还包括将电容器形成为以下电容器中的一个：基于晶体管的电容器；金属电容器；或者金属电容器和基于晶体管的电容器的组合。在一个实施例中，存取晶体管包括第一TFET和第二TFET。
在一个实施例中，该方法还包括：将第一TFET的源极端子耦合到第二TFET的漏极端子，以及将第一TFET的漏极端子耦合到第二TFET的源极端子。在一个实施例中，一个或多个负微分电阻器件是单个负微分电阻器件，并且其中，该方法还包括将与存取晶体管分隔开的晶体管耦合到储存节点。在一个实施例中，该方法还包括通过参考电压来偏置晶体管的栅极端子。
在另一个示例中，提供了一种装置，其包括：用于耦合存取晶体管的单元，该存取晶体管耦合到储存节点；用于将具有第一端子的电容器耦合到储存节点的单元；以及用于将一个或多个负微分电阻器件耦合到储存节点以使得存储器位单元不具有接地线或电源线的其中之一或两者的单元。在一个实施例中，一个或多个负微分电阻器件包括以下各项的其中之一：江崎二极管；共振遂穿二极管；或者遂穿FET(TFET)。
在一个实施例中，装置还包括用于将存取晶体管的栅极端子耦合到字线的单元。在一个实施例中，一个或多个负微分电阻器件是具有第一端子和第二端子的单个器件，并且其中，该方法还包括：用于将第一端子耦合到字线的单元、以及用于将第二端子耦合到储存节点的单元。在一个实施例中，一个或多个负微分电阻器件包括：第一负微分电阻器件，该第一负微分电阻器件具有第一端子和第二端子；以及第二负微分电阻器件，该第二负微分电阻器件具有第一端子和第二端子。
在一个实施例中，该方法还包括：用于将第一负微分电阻器件的第一端子耦合到字线的单元；以及用于将第一负微分电阻器件的第二端子耦合到储存节点的单元。在一个实施例中，该方法还包括：用于将第二负微分电阻器件的第一端子耦合到储存节点的单元；以及用于将第二负微分电阻器件的第二端子耦合到电源节点的单元。
在一个实施例中，该方法还包括：用于将第二负微分电阻器件的第一端子耦合到储存节点的单元；以及用于将第二负微分电阻器件的第二端子耦合到电容器的第二端子的单元。在一个实施例中，装置还包括用于将存取晶体管耦合到位线的单元。在一个实施例中，存取晶体管是以下晶体管中的一个：p型晶体管；或者n型晶体管。在一个实施例中，该装置还包括用于将电容器形成为以下电容器中的一个的单元：基于晶体管的电容器；金属电容器；或者金属电容器和基于晶体管的电容器的组合。
在一个实施例中，存取晶体管包括第一TFET和第二TFET。在一个实施例中，该装置还包括：用于将第一TFET的源极端子耦合到第二TFET的漏极端子的单元，以及用于将第一TFET的漏极端子耦合到第二TFET的源极端子的单元。在一个实施例中，一个或多个负微分电阻器件是单个负微分电阻器件，并且其中，该方法还包括用于将与存取晶体管分隔开的晶体管耦合到储存节点的单元。在一个实施例中，该装置还包括用于通过参考电压来偏置晶体管的栅极端子的单元。
在另一个示例中，提供了一种系统，其包括：处理器，该处理器具有由以行和列组织的存储器位单元形成的存储器阵列，其中，每个存储器位单元是根据权利要求41至45中任一项所述的存储器位单元；以及无线接口，该无线接口用于允许处理器与另一个设备通信。在一个实施例中，系统还包括存储器管芯，该存储器管芯叠置在处理器上方或下方。
提供了摘要，该摘要将允许读者确定本技术公开内容的本质和要点。应当理解，所提交的摘要不是用于限制权利要求的范围或含义。在每个权利要求本身作为一个单独的实施例的情况下，所附权利要求书由此被并入到具体实施方式中。

Claims (19)

1.一种存储器位单元，包括：
储存节点；
存取晶体管，所述存取晶体管耦合到所述储存节点；
电容器，所述电容器具有耦合到所述储存节点的第一端子，其中，所述电容器具有耦合到参考电压节点的用于提供电容器背板信号的第二端子；以及
一个或多个负微分电阻器件，所述一个或多个负微分电阻器件耦合到所述储存节点和所述参考电压节点，以使得所述存储器位单元不具有接地线和电源线这两者的布线。
2.根据权利要求1所述的存储器位单元，其中，所述一个或多个负微分电阻器件包括以下各项的其中之一：
江崎二极管；
共振遂穿二极管；或者
遂穿FET(TFET)。
3.根据权利要求1所述的存储器位单元，其中，所述存取晶体管具有栅极端子，所述栅极端子耦合到字线。
4.根据权利要求3所述的存储器位单元，其中，所述一个或多个负微分电阻器件是具有耦合到所述字线的第一端子、以及耦合到所述储存节点的第二端子的单个器件。
5.根据权利要求3所述的存储器位单元，其中，所述一个或多个负微分电阻器件包括：
第一负微分电阻器件，所述第一负微分电阻器件具有耦合到所述字线的第一端子、以及耦合到所述储存节点的第二端子；以及
第二负微分电阻器件，所述第二负微分电阻器件具有耦合到所述储存节点的第一端子、以及耦合到电源节点的第二端子。
6.根据权利要求3所述的存储器位单元，其中，所述一个或多个负微分电阻器件包括：
第一负微分电阻器件，所述第一负微分电阻器件具有耦合到所述字线的第一端子、以及耦合到所述储存节点的第二端子；以及
第二负微分电阻器件，所述第二负微分电阻器件具有耦合到所述储存节点的第一端子、以及耦合到所述电容器的第二端子的第二端子。
7.根据权利要求1所述的存储器位单元，其中，所述存取晶体管耦合到位线。
8.根据权利要求1所述的存储器位单元，其中，所述存取晶体管是以下晶体管中的一个：p型晶体管；或者n型晶体管。
9.根据权利要求1所述的存储器位单元，其中，所述电容器被形成为以下电容器中的一个：
基于晶体管的电容器；
金属电容器；或者
金属电容器和基于晶体管的电容器的组合。
10.根据权利要求1所述的存储器位单元，其中，所述存取晶体管包括第一TFET和第二TFET。
11.根据权利要求10所述的存储器位单元，其中，所述第一TFET的源极端子耦合到所述第二TFET的漏极端子，并且其中，所述第一TFET的漏极端子耦合到所述第二TFET的源极端子。
12.根据权利要求1所述的存储器位单元，其中，所述一个或多个负微分电阻器件是单个负微分电阻器件，并且其中，所述存储器位单元还包括耦合到所述储存节点的晶体管，所述晶体管与所述存取晶体管分隔开。
13.根据权利要求12所述的存储器位单元，其中，所述晶体管的栅极端子将由参考电压来偏置。
14.一种位单元，包括：
字线；
位线；
储存节点；
存取晶体管，所述存取晶体管耦合到所述储存节点、所述字线、和所述位线；
电容器，所述电容器具有耦合到所述储存节点的第一端子以及耦合到参考电压节点的用于提供电容器背板信号的第二端子；以及
第一负微分电阻器件和第二负微分电阻器件，其中，所述第一负微分电阻器件耦合到所述储存节点和所述字线并且所述第二负微分电阻器件耦合到所述储存节点和所述参考电压节点，以使得所述位单元不具有接地线和电源线这两者的布线。
15.根据权利要求14所述的位单元，其中，所述第一负微分电阻器件和所述第二负微分电阻器件包括以下各项的其中之一：
江崎二极管；
共振遂穿二极管；或者
遂穿FET(TFET)。
16.根据权利要求14所述的位单元，还包括耦合到所述储存节点的晶体管，所述晶体管与所述存取晶体管分隔开，其中，所述晶体管的栅极端子将由参考电压来偏置。
17.一种计算系统，包括：
处理器，所述处理器具有由以行和列组织的存储器位单元形成的存储器阵列，其中，每个存储器位单元是根据权利要求1至权利要求13中任何一项所述的存储器位单元；以及
无线接口，所述无线接口用于允许所述处理器与另一个设备通信。
18.根据权利要求17所述的计算系统，还包括存储器管芯，所述存储器管芯叠置在所述处理器上方或下方。
19.一种计算系统，包括：
处理器，所述处理器具有由以行和列组织的存储器位单元形成的存储器阵列，其中，每个存储器位单元是根据权利要求14至权利要求16中任何一项所述的位单元；以及
无线接口，所述无线接口用于允许所述处理器与另一个设备通信。
CN201480079614.1A 2014-07-08 2014-07-08 基于负微分电阻的存储器 Active CN106463509B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/045695 WO2016007135A1 (en) 2014-07-08 2014-07-08 A negative differential resistance based memory

Publications (2)

Publication Number Publication Date
CN106463509A CN106463509A (zh) 2017-02-22
CN106463509B true CN106463509B (zh) 2020-12-29

Family

ID=55064604

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480079614.1A Active CN106463509B (zh) 2014-07-08 2014-07-08 基于负微分电阻的存储器

Country Status (7)

Country Link
US (1) US20170084326A1 (zh)
EP (1) EP3167486A4 (zh)
JP (1) JP6533238B2 (zh)
KR (1) KR102227315B1 (zh)
CN (1) CN106463509B (zh)
TW (1) TWI575519B (zh)
WO (1) WO2016007135A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3063828A1 (fr) * 2017-03-10 2018-09-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Verrou memoire tfet sans rafraichissement
WO2019066821A1 (en) * 2017-09-27 2019-04-04 Intel Corporation MEMORY BASED ON NEGATIVE DIFFERENTIAL RESISTANCE
WO2019132997A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Memory device with negative resistance materials
US20190296081A1 (en) * 2018-03-23 2019-09-26 Intel Corporation Selector-based electronic devices, inverters, memory devices, and computing devices
US20190385657A1 (en) * 2018-06-19 2019-12-19 Intel Corporation High density negative differential resistance based memory
TWI692195B (zh) * 2019-09-11 2020-04-21 茂達電子股份有限公司 馬達驅動裝置及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1618106A (zh) * 2001-12-21 2005-05-18 普罗格瑞森特技术公司 应用负微分电阻场效应晶体管的存储单元

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883829A (en) * 1997-06-27 1999-03-16 Texas Instruments Incorporated Memory cell having negative differential resistance devices
JP2003051184A (ja) * 2001-08-06 2003-02-21 Nec Corp メモリ装置
JP2003069417A (ja) * 2001-08-23 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置及びその駆動方法
US7453083B2 (en) * 2001-12-21 2008-11-18 Synopsys, Inc. Negative differential resistance field effect transistor for implementing a pull up element in a memory cell
US6611452B1 (en) * 2002-04-05 2003-08-26 T-Ram, Inc. Reference cells for TCCT based memory cells
US7745820B2 (en) * 2005-11-03 2010-06-29 The Ohio State University Negative differential resistance polymer devices and circuits incorporating same
US7508701B1 (en) * 2006-11-29 2009-03-24 The Board Of Trustees Of The Leland Stanford Junior University Negative differential resistance devices and approaches therefor
US20110121372A1 (en) * 2009-11-24 2011-05-26 Qualcomm Incorporated EDRAM Architecture
JP5667933B2 (ja) * 2011-06-23 2015-02-12 株式会社東芝 Ｓｒａｍ装置
US8645777B2 (en) * 2011-12-29 2014-02-04 Intel Corporation Boundary scan chain for stacked memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1618106A (zh) * 2001-12-21 2005-05-18 普罗格瑞森特技术公司 应用负微分电阻场效应晶体管的存储单元

Also Published As

Publication number Publication date
JP2017521855A (ja) 2017-08-03
WO2016007135A1 (en) 2016-01-14
KR20170030482A (ko) 2017-03-17
CN106463509A (zh) 2017-02-22
EP3167486A4 (en) 2018-07-11
TW201614649A (en) 2016-04-16
EP3167486A1 (en) 2017-05-17
TWI575519B (zh) 2017-03-21
JP6533238B2 (ja) 2019-06-19
KR102227315B1 (ko) 2021-03-12
US20170084326A1 (en) 2017-03-23

Similar Documents

Publication Publication Date Title
US10170185B2 (en) Hybrid memory and MTJ based MRAM bit-cell and array
CN107533860B (zh) 具有非易失性留存的基于铁电的存储器单元
US9953986B2 (en) Method and apparatus for improving read margin for an SRAM bit-cell
CN106463509B (zh) 基于负微分电阻的存储器
CN107430886B (zh) 自存储和自恢复非易失性静态随机存取存储器
US20160172036A1 (en) Memory cell with retention using resistive memory
US9230636B2 (en) Apparatus for dual purpose charge pump
US9865322B2 (en) Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
US9875783B2 (en) High voltage tolerant word-line driver
US9922702B1 (en) Apparatus for improving read stability
US9263121B2 (en) Low power transient voltage collapse apparatus and method for a memory cell
CN111868828A (zh) 基于高密度负微分电阻的存储器
CN107070444B (zh) 具有细粒度功率门控的非易失性铁电逻辑
CN110832592A (zh) 用于铁电存储器的无印记写入驱动器
WO2019005148A1 (en) FLOATING GRID TRANSISTOR
WO2019066821A1 (en) MEMORY BASED ON NEGATIVE DIFFERENTIAL RESISTANCE

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant