JP2003051184A - メモリ装置 - Google Patents
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Abstract
(57)【要約】
【課題】 トンネルダイオード等の負性抵抗デバイスを
用いて、ＤＲＡＭと同程度の集積度を有し、かつ、ＳＲ
ＡＭのようにリフレッシュ動作の不要なメモリ装置を提
供する。 【解決手段】 ワード線１とビット線２との交差点に、
ゲートおよびドレインを、それぞれ、ワード線１とビッ
ト線２とに接続したＮチャネルＦＥＴ３と、Ｎチャネル
ＦＥＴ３のソースとセルプレートＣＰとの間に接続され
たセル容量４と、ワード線１と基準電圧線７との間に直
列接続された第１および第２の負性抵抗デバイス５、６
より成る負性抵抗デバイス対１５とを配置する。直列接
続された負性抵抗デバイス５、６の共通点は、Ｎチャネ
ルＦＥＴ３のソースとセル容量４の一方の端子とが接続
されたメモリセルノードＭＮに接続されている。負性抵
抗デバイス対１５が双安定動作を行う２つの電圧に対応
してセル容量の電荷量が決まるために、スタティックに
情報を保持することが可能になる。
用いて、ＤＲＡＭと同程度の集積度を有し、かつ、ＳＲ
ＡＭのようにリフレッシュ動作の不要なメモリ装置を提
供する。 【解決手段】 ワード線１とビット線２との交差点に、
ゲートおよびドレインを、それぞれ、ワード線１とビッ
ト線２とに接続したＮチャネルＦＥＴ３と、Ｎチャネル
ＦＥＴ３のソースとセルプレートＣＰとの間に接続され
たセル容量４と、ワード線１と基準電圧線７との間に直
列接続された第１および第２の負性抵抗デバイス５、６
より成る負性抵抗デバイス対１５とを配置する。直列接
続された負性抵抗デバイス５、６の共通点は、Ｎチャネ
ルＦＥＴ３のソースとセル容量４の一方の端子とが接続
されたメモリセルノードＭＮに接続されている。負性抵
抗デバイス対１５が双安定動作を行う２つの電圧に対応
してセル容量の電荷量が決まるために、スタティックに
情報を保持することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関
し、特にトンネルダイオードのような負性微分抵抗デバ
イスを有するメモリ装置に関するものである。
し、特にトンネルダイオードのような負性微分抵抗デバ
イスを有するメモリ装置に関するものである。
【０００２】
【従来の技術】半導体ランダムアクセスメモリ（以下、
単にＲＡＭという）、特に１個のトランジスタと１個の
コンデンサ素子とから構成される１Ｔ／１Ｃ（１トラン
ジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲ
ＡＭ）は、その構成の単純さの故に、ギガビット台の集
積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型の
ＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報
としての電荷がリーク電流として一定の時間割合で消失
されていくので、毎秒数〜数１０回の程度で周期的にリ
フレッシュ動作を行う必要がある。一方、スタティック
ＲＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせ
ず、かつ、一般にＤＲＡＭよりも高速である。しかしな
がら、ＳＲＡＭはフリップフロップ回路を要するために
ＤＲＡＭに比して構成が複雑であり、６個のトランジス
タで構成するか、あるいは、４個のトランジスタと２個
のポリシリコン負荷抵抗で構成するのが一般的であり、
その結果、ＤＲＡＭよりも集積度が低くなってしまう。
したがって、ＤＲＡＭと同程度の集積度を有し、かつ、
ＳＲＡＭのようにリフレッシュ動作を必要としないメモ
リ構成が望まれている。
単にＲＡＭという）、特に１個のトランジスタと１個の
コンデンサ素子とから構成される１Ｔ／１Ｃ（１トラン
ジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲ
ＡＭ）は、その構成の単純さの故に、ギガビット台の集
積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型の
ＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報
としての電荷がリーク電流として一定の時間割合で消失
されていくので、毎秒数〜数１０回の程度で周期的にリ
フレッシュ動作を行う必要がある。一方、スタティック
ＲＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせ
ず、かつ、一般にＤＲＡＭよりも高速である。しかしな
がら、ＳＲＡＭはフリップフロップ回路を要するために
ＤＲＡＭに比して構成が複雑であり、６個のトランジス
タで構成するか、あるいは、４個のトランジスタと２個
のポリシリコン負荷抵抗で構成するのが一般的であり、
その結果、ＤＲＡＭよりも集積度が低くなってしまう。
したがって、ＤＲＡＭと同程度の集積度を有し、かつ、
ＳＲＡＭのようにリフレッシュ動作を必要としないメモ
リ構成が望まれている。
【０００３】このようなメモリ構成として、例えば、特
開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tun
neling Diode：共鳴トンネルダイオード）を用いたＳＲ
ＡＭセルが開示されている。図７は、この従来例のメモ
リセルの構成を示す回路図である。図８は、図７の回路
の待機時における動作説明図である。図７に示すよう
に、メモリセルは、ゲートおよびドレインがワード線１
０１とビット線１０２とにそれぞれ接続されているＮチ
ャネルＦＥＴ１０３と、ＮチャネルＦＥＴ１０３のソー
スとセルプレートＣＰとの間に接続されたセル容量１０
４と、電源電位ＶＤＤとＶＳＳとの間に直列接続された
第１および第２の負性抵抗デバイス１０５、１０６とを
具備している。直列接続された第１および第２の負性抵
抗デバイス１０５、１０６のセルノードＳＮは、Ｎチャ
ネルＦＥＴ３のソースに接続されている。メモリセルが
待機時、即ち、ワード線電位が低く、ＮチャネルＦＥＴ
がオフ状態にあるとき、メモリセルはセル容量１０４に
蓄積された電荷により、メモリ内容を保持している。通
常のＤＲＡＭにおいては、リーク電流によりセル容量に
蓄積した電荷量が変化し、スタティックに情報を保持す
ることができない。一方、負性抵抗デバイス１０５、１
０６よりなる直列回路には、図８に示すように、２つの
安定な動作点１１１、１１２が存在する。したがって、
セルノードＳＮの電圧は、２つの安定な動作点１１１、
１１２に対応する２つの電圧のいずれかに決まり、スタ
ティックに情報を保持することが可能になる。
開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tun
neling Diode：共鳴トンネルダイオード）を用いたＳＲ
ＡＭセルが開示されている。図７は、この従来例のメモ
リセルの構成を示す回路図である。図８は、図７の回路
の待機時における動作説明図である。図７に示すよう
に、メモリセルは、ゲートおよびドレインがワード線１
０１とビット線１０２とにそれぞれ接続されているＮチ
ャネルＦＥＴ１０３と、ＮチャネルＦＥＴ１０３のソー
スとセルプレートＣＰとの間に接続されたセル容量１０
４と、電源電位ＶＤＤとＶＳＳとの間に直列接続された
第１および第２の負性抵抗デバイス１０５、１０６とを
具備している。直列接続された第１および第２の負性抵
抗デバイス１０５、１０６のセルノードＳＮは、Ｎチャ
ネルＦＥＴ３のソースに接続されている。メモリセルが
待機時、即ち、ワード線電位が低く、ＮチャネルＦＥＴ
がオフ状態にあるとき、メモリセルはセル容量１０４に
蓄積された電荷により、メモリ内容を保持している。通
常のＤＲＡＭにおいては、リーク電流によりセル容量に
蓄積した電荷量が変化し、スタティックに情報を保持す
ることができない。一方、負性抵抗デバイス１０５、１
０６よりなる直列回路には、図８に示すように、２つの
安定な動作点１１１、１１２が存在する。したがって、
セルノードＳＮの電圧は、２つの安定な動作点１１１、
１１２に対応する２つの電圧のいずれかに決まり、スタ
ティックに情報を保持することが可能になる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例のメモリセルでは、負性抵抗デバイスを駆動するた
めに、電源電圧ＶＤＤとＶＳＳとを各メモリセルに供給
するための配線を必要とし、セル面積が増加するととも
に、セルレイアウトの自由度も低下するという問題点を
有する。本発明の課題は、上述した従来技術の問題点を
解決することであって、その目的は、セル面積が狭くか
つセルレイアウトの自由度の高いメモリ装置を提供でき
るようにすることである。
来例のメモリセルでは、負性抵抗デバイスを駆動するた
めに、電源電圧ＶＤＤとＶＳＳとを各メモリセルに供給
するための配線を必要とし、セル面積が増加するととも
に、セルレイアウトの自由度も低下するという問題点を
有する。本発明の課題は、上述した従来技術の問題点を
解決することであって、その目的は、セル面積が狭くか
つセルレイアウトの自由度の高いメモリ装置を提供でき
るようにすることである。
【０００５】
【課題を解決するための手段】上記目的を解決するため
に、本発明によれば、複数本のビット線と前記複数本の
ビット線と交差する複数本のワード線との各交差点にメ
モリセルが配置されたメモリ装置であって、前記メモリ
セルが、（１）制御入力端子と書き込み／読み出し端子
と記憶端子とを有し、前記制御入力電極が前記ワード線
に接続され、前記書き込み／読み出し端子が前記ビット
線に接続された転送素子と、（２）一端が前記ワード線
に接続され、他端が前記転送素子の記憶端子に接続され
た第１の負性抵抗デバイスと、（３）一端が前記転送素
子の記憶端子に接続された第２の負性抵抗デバイスと、
を備えていることを特徴とするメモリ装置、が提供され
る。
に、本発明によれば、複数本のビット線と前記複数本の
ビット線と交差する複数本のワード線との各交差点にメ
モリセルが配置されたメモリ装置であって、前記メモリ
セルが、（１）制御入力端子と書き込み／読み出し端子
と記憶端子とを有し、前記制御入力電極が前記ワード線
に接続され、前記書き込み／読み出し端子が前記ビット
線に接続された転送素子と、（２）一端が前記ワード線
に接続され、他端が前記転送素子の記憶端子に接続され
た第１の負性抵抗デバイスと、（３）一端が前記転送素
子の記憶端子に接続された第２の負性抵抗デバイスと、
を備えていることを特徴とするメモリ装置、が提供され
る。
【０００６】また、本発明によれば、複数本のビット線
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、（４）制御入力端子と書き込み
／読み出し端子と記憶端子とを有し、前記制御入力電極
が前記ワード線に接続され、前記書き込み／読み出し端
子が前記ビット線に接続された転送素子と、（５）一端
が前記ワード線に接続され、他端が前記転送素子の記憶
端子に接続された抵抗素子（負性抵抗デバイス）と、
（６）一端が前記転送素子の記憶端子に接続された負性
抵抗デバイス（抵抗素子）と、を備えていることを特徴
とするメモリ装置、が提供される。
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、（４）制御入力端子と書き込み
／読み出し端子と記憶端子とを有し、前記制御入力電極
が前記ワード線に接続され、前記書き込み／読み出し端
子が前記ビット線に接続された転送素子と、（５）一端
が前記ワード線に接続され、他端が前記転送素子の記憶
端子に接続された抵抗素子（負性抵抗デバイス）と、
（６）一端が前記転送素子の記憶端子に接続された負性
抵抗デバイス（抵抗素子）と、を備えていることを特徴
とするメモリ装置、が提供される。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態のメモリ装置を構成するメモリセルの回路図である。
図２は、図１の回路に用いた負性抵抗デバイスの電流−
電圧静特性である。図３は、図１の回路の待機時におけ
る等価回路図〔（ａ）〕と動作説明図〔（ｂ）〕であ
る。本実施の形態のメモリ装置は、多数のビット線とビ
ット線と交差する多数のワード線との各交差点に、図１
に示されるメモリセルを配置して構成されている。図１
に示すように、そのメモリセルは、ゲートおよびドレイ
ンがワード線１とビット線２とにそれぞれ接続されてい
るＮチャネルＦＥＴ３と、ＮチャネルＦＥＴ３のソース
とセルプレートＣＰとの間に接続されたセル容量４と、
ワード線１と基準電圧線との接続点７との間に直列接続
された第１および第２の負性抵抗デバイス５、６より成
る負性抵抗デバイス対１５とを具備している。直列接続
された負性抵抗デバイス５、６の共通点は、Ｎチャネル
ＦＥＴ３のソースとセル容量４の一方の端子とが接続さ
れたメモリセルノードＭＮに接続されている。第１およ
び第２の負性抵抗デバイス５、６は、図１に示すような
Ｎ型（電圧制御型）の負性抵抗特性を有している。この
ような負性抵抗デバイスとして、エサキダイオードやＲ
ＴＤなどのトンネルダイオードが挙げられる。
て、図面を参照して詳細に説明する。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態のメモリ装置を構成するメモリセルの回路図である。
図２は、図１の回路に用いた負性抵抗デバイスの電流−
電圧静特性である。図３は、図１の回路の待機時におけ
る等価回路図〔（ａ）〕と動作説明図〔（ｂ）〕であ
る。本実施の形態のメモリ装置は、多数のビット線とビ
ット線と交差する多数のワード線との各交差点に、図１
に示されるメモリセルを配置して構成されている。図１
に示すように、そのメモリセルは、ゲートおよびドレイ
ンがワード線１とビット線２とにそれぞれ接続されてい
るＮチャネルＦＥＴ３と、ＮチャネルＦＥＴ３のソース
とセルプレートＣＰとの間に接続されたセル容量４と、
ワード線１と基準電圧線との接続点７との間に直列接続
された第１および第２の負性抵抗デバイス５、６より成
る負性抵抗デバイス対１５とを具備している。直列接続
された負性抵抗デバイス５、６の共通点は、Ｎチャネル
ＦＥＴ３のソースとセル容量４の一方の端子とが接続さ
れたメモリセルノードＭＮに接続されている。第１およ
び第２の負性抵抗デバイス５、６は、図１に示すような
Ｎ型（電圧制御型）の負性抵抗特性を有している。この
ような負性抵抗デバイスとして、エサキダイオードやＲ
ＴＤなどのトンネルダイオードが挙げられる。
【０００８】次に、このメモリセルの動作を説明する。
図３（ａ）に示すように、メモリセルが待機状態にある
ときは、ＮチャネルＦＥＴ３をオフ状態にするため、ワ
ード線電位は０Ｖに保たれている。図３（ａ）におい
て、図１と同一の回路素子には同一の符号を付してい
る。電流源７は、メモリセルノードＭＮに流入もしくは
メモリセルノードＭＮから流出するリーク電流ＩＬを表
している。ここで、第２の負性抵抗デバイス６が接続さ
れている基準電圧線への接続点７の電位は電源電位Ｖ
ＤＤに設定されている。負性抵抗デバイス５と６との共
通点であるメモリセルノードＭＮの電位が０Ｖから電源
電位ＶＤＤまで変化すると、負性抵抗デバイス５と６に
は、図２（ｂ）に示すように、それぞれ、曲線８、９で
与えられる電流が流れる。負性抵抗デバイス５に流れる
電流を表す曲線８には、リーク電流ＩＬが加算されてい
る。負性抵抗デバイス５と６とから成る負性抵抗デバイ
ス対１５は、２つの曲線８、９の２つの交点１１、１２
における電流において安定に動作する。
図３（ａ）に示すように、メモリセルが待機状態にある
ときは、ＮチャネルＦＥＴ３をオフ状態にするため、ワ
ード線電位は０Ｖに保たれている。図３（ａ）におい
て、図１と同一の回路素子には同一の符号を付してい
る。電流源７は、メモリセルノードＭＮに流入もしくは
メモリセルノードＭＮから流出するリーク電流ＩＬを表
している。ここで、第２の負性抵抗デバイス６が接続さ
れている基準電圧線への接続点７の電位は電源電位Ｖ
ＤＤに設定されている。負性抵抗デバイス５と６との共
通点であるメモリセルノードＭＮの電位が０Ｖから電源
電位ＶＤＤまで変化すると、負性抵抗デバイス５と６に
は、図２（ｂ）に示すように、それぞれ、曲線８、９で
与えられる電流が流れる。負性抵抗デバイス５に流れる
電流を表す曲線８には、リーク電流ＩＬが加算されてい
る。負性抵抗デバイス５と６とから成る負性抵抗デバイ
ス対１５は、２つの曲線８、９の２つの交点１１、１２
における電流において安定に動作する。
【０００９】通常のＤＲＡＭでは、電流源７で表される
リーク電流ＩＬに相当するリーク電流によりセル容量に
蓄積した電荷量が変化して、スタティックに情報を保持
することができない。しかるに、本実施の形態のメモリ
装置においては、リーク電流が存在しても、上述のよう
に、負性抵抗デバイス対１５は、２つの安定な動作点１
１、１２のいずれかの電流において動作する。したがっ
て、メモリセルノードＭＮの電位は、安定な動作点１
１、１２の電位であるＶＬ、ＶＨのいずれかに固定さ
れ、電源電圧が供給されている限り同一状態を維持す
る。そのため、セル容量４に蓄積された電荷量も、メモ
リセルノードＭＮの２つの安定な電位ＶＬ、ＶＨに応じ
た２つの電荷量のいずれかを有することになり、電源電
圧が供給されている限り同一状態を維持し、したがっ
て、スタティックに情報を保持することが可能になる。
リーク電流ＩＬに相当するリーク電流によりセル容量に
蓄積した電荷量が変化して、スタティックに情報を保持
することができない。しかるに、本実施の形態のメモリ
装置においては、リーク電流が存在しても、上述のよう
に、負性抵抗デバイス対１５は、２つの安定な動作点１
１、１２のいずれかの電流において動作する。したがっ
て、メモリセルノードＭＮの電位は、安定な動作点１
１、１２の電位であるＶＬ、ＶＨのいずれかに固定さ
れ、電源電圧が供給されている限り同一状態を維持す
る。そのため、セル容量４に蓄積された電荷量も、メモ
リセルノードＭＮの２つの安定な電位ＶＬ、ＶＨに応じ
た２つの電荷量のいずれかを有することになり、電源電
圧が供給されている限り同一状態を維持し、したがっ
て、スタティックに情報を保持することが可能になる。
【００１０】負性抵抗デバイス５、６の電流レベルは、
消費電力の観点から、できるだけ低いことが望ましい。
しかし、リーク電流ＩＬが負性抵抗デバイスのピーク電
流値よりも大きくなると、安定点１２が存在しなくな
る。したがって、上述の双安定性を確保するためには、
負性抵抗デバイスのピーク電流値は、最低限、リーク電
流ＩＬよりも大きくする必要がある。この条件を満足さ
せるために、リーク電流値と同レベルのバレー電流を有
する負性抵抗デバイスを用いることが可能である。しか
しながら、負性抵抗デバイスのピーク電流とバレー電流
との比が１０程度として、各メモリセル間のリーク電流
値の特性揺らぎを考慮すると、負性抵抗デバイスのピー
ク電流レベルを平均リーク電流値（約１〜１０ｆＡ）の
５０〜１００倍程度に設定するのが望ましい。この負性
抵抗デバイス対１５の双安定性により通常のＤＲＡＭの
ような定期的なリフレッシュ動作が不要となり、待機消
費電力を小さくすることができる。例えば、ＶＤＤが
３．３Ｖ、ビット線の寄生容量およびセル容量がそれぞ
れ２７０ｆＦおよび２７ｆＦ、平均リーク電流レベルが
１ｆＡ、負性抵抗デバイスのピーク電流値およびピーク
電流／バレー電流比がそれぞれ１００ｆＡおよび１０で
あるとき、同じＶＤＤ、ビット線の寄生容量、セル容量
ならびに平均リーク電流レベルを有し、１２８ミリ秒ご
とにリフレッシュ動作を行うＤＲＡＭと比較して、その
待機消費電力は約２桁程度小さくなる。
消費電力の観点から、できるだけ低いことが望ましい。
しかし、リーク電流ＩＬが負性抵抗デバイスのピーク電
流値よりも大きくなると、安定点１２が存在しなくな
る。したがって、上述の双安定性を確保するためには、
負性抵抗デバイスのピーク電流値は、最低限、リーク電
流ＩＬよりも大きくする必要がある。この条件を満足さ
せるために、リーク電流値と同レベルのバレー電流を有
する負性抵抗デバイスを用いることが可能である。しか
しながら、負性抵抗デバイスのピーク電流とバレー電流
との比が１０程度として、各メモリセル間のリーク電流
値の特性揺らぎを考慮すると、負性抵抗デバイスのピー
ク電流レベルを平均リーク電流値（約１〜１０ｆＡ）の
５０〜１００倍程度に設定するのが望ましい。この負性
抵抗デバイス対１５の双安定性により通常のＤＲＡＭの
ような定期的なリフレッシュ動作が不要となり、待機消
費電力を小さくすることができる。例えば、ＶＤＤが
３．３Ｖ、ビット線の寄生容量およびセル容量がそれぞ
れ２７０ｆＦおよび２７ｆＦ、平均リーク電流レベルが
１ｆＡ、負性抵抗デバイスのピーク電流値およびピーク
電流／バレー電流比がそれぞれ１００ｆＡおよび１０で
あるとき、同じＶＤＤ、ビット線の寄生容量、セル容量
ならびに平均リーク電流レベルを有し、１２８ミリ秒ご
とにリフレッシュ動作を行うＤＲＡＭと比較して、その
待機消費電力は約２桁程度小さくなる。
【００１１】メモリセルの読み出し動作および書き込み
動作は従来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じであ
る。すなわち、読み出し動作ではビット線をある一定の
電位にプリチャージした状態で、選択されたワード線の
電位をＶＤＤに昇圧し、ＮチャネルＦＥＴをオン状態に
する。このとき、セル容量に蓄積されていた電荷により
ビット線に電位変化が生じ、これをセル外部に配置した
差動アンプにより増幅する。差動アンプにより増幅され
たビット線上のデータは、メモリ容量に蓄積されていた
電荷量に応じて“Ｈ”状態または“Ｌ”状態としてメモ
リ外部に読み出されるとともに、ＮチャネルＦＥＴを通
じてセル内に戻され、データの再書き込みが行われる。
また、書き込み動作では、読み出し動作と同様にビット
線に各メモリセルから読み出したデータを保持した状態
で、書き変えを行うセルのみビット線電圧を入力情報に
応じて強制的に変換し、セル情報を書き換える。
動作は従来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じであ
る。すなわち、読み出し動作ではビット線をある一定の
電位にプリチャージした状態で、選択されたワード線の
電位をＶＤＤに昇圧し、ＮチャネルＦＥＴをオン状態に
する。このとき、セル容量に蓄積されていた電荷により
ビット線に電位変化が生じ、これをセル外部に配置した
差動アンプにより増幅する。差動アンプにより増幅され
たビット線上のデータは、メモリ容量に蓄積されていた
電荷量に応じて“Ｈ”状態または“Ｌ”状態としてメモ
リ外部に読み出されるとともに、ＮチャネルＦＥＴを通
じてセル内に戻され、データの再書き込みが行われる。
また、書き込み動作では、読み出し動作と同様にビット
線に各メモリセルから読み出したデータを保持した状態
で、書き変えを行うセルのみビット線電圧を入力情報に
応じて強制的に変換し、セル情報を書き換える。
【００１２】読み出し動作中ならびに書き込み動作中に
ワード線の電位がＶＤＤに変化すると、負性抵抗デバイ
ス対１５の両端の電圧、即ち、負性抵抗デバイス５、６
のメモリセルノードＭＮと反対側の端子の電圧がともに
ＶＤＤとなるので、この負性抵抗デバイス対１５はメモ
リセルノードＭＮの電位をＶＤＤにまで持ち上げるよう
に働く。しかしながら、負性抵抗デバイスの電流レベル
はＮチャネルＦＥＴやセンスアンプの駆動電流よりも十
分小さく選択されるので、メモリセルノードＭＮの電位
をＶＤＤにまで持ち上げる時定数はメモリセルのアクセ
ス時間よりも大きくなる。例えば、負性抵抗デバイスの
ピーク電流レベルが１００ｆＡでビット線の寄生容量が
２７０ｆＦの場合、メモリセルノードＭＮの電位をＶ
ＤＤにまで持ち上げる時定数は３秒以上となる。これは
セルの平均的なアクセス時間８０ナノ秒に比べて十分長
く、この状況では負性抵抗デバイス対１５がメモリセル
のアクセス動作に及ぼす影響は、ほとんど無視できる。
ワード線の電位がＶＤＤに変化すると、負性抵抗デバイ
ス対１５の両端の電圧、即ち、負性抵抗デバイス５、６
のメモリセルノードＭＮと反対側の端子の電圧がともに
ＶＤＤとなるので、この負性抵抗デバイス対１５はメモ
リセルノードＭＮの電位をＶＤＤにまで持ち上げるよう
に働く。しかしながら、負性抵抗デバイスの電流レベル
はＮチャネルＦＥＴやセンスアンプの駆動電流よりも十
分小さく選択されるので、メモリセルノードＭＮの電位
をＶＤＤにまで持ち上げる時定数はメモリセルのアクセ
ス時間よりも大きくなる。例えば、負性抵抗デバイスの
ピーク電流レベルが１００ｆＡでビット線の寄生容量が
２７０ｆＦの場合、メモリセルノードＭＮの電位をＶ
ＤＤにまで持ち上げる時定数は３秒以上となる。これは
セルの平均的なアクセス時間８０ナノ秒に比べて十分長
く、この状況では負性抵抗デバイス対１５がメモリセル
のアクセス動作に及ぼす影響は、ほとんど無視できる。
【００１３】上述のように、本実施の形態のメモリ装置
では、負性抵抗デバイスの電流レベルは双安定性を損な
わない範囲でできるだけ小さく設定される。その結果、
本実施の形態のメモリ装置では、読み出し動作および書
き込み動作への負性抵抗デバイスの影響が無視できるた
め、（１）通常のＤＲＡＭと同等のアクセス時間を有し
つつ、（２）ＤＲＡＭよりも低い待機消費電力を達成す
ることができる。
では、負性抵抗デバイスの電流レベルは双安定性を損な
わない範囲でできるだけ小さく設定される。その結果、
本実施の形態のメモリ装置では、読み出し動作および書
き込み動作への負性抵抗デバイスの影響が無視できるた
め、（１）通常のＤＲＡＭと同等のアクセス時間を有し
つつ、（２）ＤＲＡＭよりも低い待機消費電力を達成す
ることができる。
【００１４】セルプレート電圧は、通常のＤＲＡＭのよ
うにＶＤＤ／２に設定してもよい。しかし、セル容量の
許容耐圧をＶＤＤ以上として、ＶＤＤに設定することも
可能である。このとき、セルプレートの電位と第２の負
性抵抗デバイス６が接続されている基準電圧線の電位が
同じ値になるため、セルプレートと基準電圧線を共通に
することができ、基準電圧線が不要になるという利点が
生じる。
うにＶＤＤ／２に設定してもよい。しかし、セル容量の
許容耐圧をＶＤＤ以上として、ＶＤＤに設定することも
可能である。このとき、セルプレートの電位と第２の負
性抵抗デバイス６が接続されている基準電圧線の電位が
同じ値になるため、セルプレートと基準電圧線を共通に
することができ、基準電圧線が不要になるという利点が
生じる。
【００１５】〔第２の実施の形態〕図４は、本発明の第
２の実施の形態のメモリ装置を構成するメモリセルの回
路図である。本実施の形態のメモリ装置は、多数のビッ
ト線とビット線と交差する多数のワード線との各交差点
に、図４に示されるメモリセルを配置して構成されてい
る。図４に示すように、そのメモリセルは、ゲートおよ
びドレインがワード線２１とビット線２２とにそれぞれ
接続されているＰチャネルＦＥＴ２３と、ＰチャネルＦ
ＥＴ２３のソースとセルプレートＣＰとの間に接続され
たセル容量２４と、ワード線２１と基準電圧線との接続
点２７との間に直列接続された第１および第２の負性抵
抗デバイス２５、２６とから成る負性抵抗デバイス対３
５を具備している。直列接続された負性抵抗デバイス２
５、２６の共通点は、ＰチャネルＦＥＴ２３のソースと
セル容量２４の一方の端子とが接続されているメモリセ
ルノードＭＮに接続されている。また、基準電圧線の電
位は０Ｖに設定されている。即ち、本実施の形態のメモ
リ装置は、第１の実施の形態におけるメモリ装置のＮチ
ャネルＦＥＴをＰチャネルＦＥＴに置き換え、第２の負
性抵抗デバイスに接続している基準電圧線の電位を０Ｖ
にした構成になっている。この場合、待機時にはＰチャ
ネルＦＥＴをオフにするため、ワード線の電位はＶＤＤ
に保たれる。その結果、第１の負性抵抗デバイス２５と
第２の負性抵抗デバイス２６とが直列接続された負性抵
抗デバイス対３５の両端にはそれぞれ０ＶとＶＤＤの電
圧が印加され、図３（ｂ）に示される第１の実施の形態
における双安定動作と同様の双安定動作が得られる。た
だし、第１の負性抵抗デバイスの動作曲線と第２の負性
抵抗デバイスの動作曲線が逆になる。
２の実施の形態のメモリ装置を構成するメモリセルの回
路図である。本実施の形態のメモリ装置は、多数のビッ
ト線とビット線と交差する多数のワード線との各交差点
に、図４に示されるメモリセルを配置して構成されてい
る。図４に示すように、そのメモリセルは、ゲートおよ
びドレインがワード線２１とビット線２２とにそれぞれ
接続されているＰチャネルＦＥＴ２３と、ＰチャネルＦ
ＥＴ２３のソースとセルプレートＣＰとの間に接続され
たセル容量２４と、ワード線２１と基準電圧線との接続
点２７との間に直列接続された第１および第２の負性抵
抗デバイス２５、２６とから成る負性抵抗デバイス対３
５を具備している。直列接続された負性抵抗デバイス２
５、２６の共通点は、ＰチャネルＦＥＴ２３のソースと
セル容量２４の一方の端子とが接続されているメモリセ
ルノードＭＮに接続されている。また、基準電圧線の電
位は０Ｖに設定されている。即ち、本実施の形態のメモ
リ装置は、第１の実施の形態におけるメモリ装置のＮチ
ャネルＦＥＴをＰチャネルＦＥＴに置き換え、第２の負
性抵抗デバイスに接続している基準電圧線の電位を０Ｖ
にした構成になっている。この場合、待機時にはＰチャ
ネルＦＥＴをオフにするため、ワード線の電位はＶＤＤ
に保たれる。その結果、第１の負性抵抗デバイス２５と
第２の負性抵抗デバイス２６とが直列接続された負性抵
抗デバイス対３５の両端にはそれぞれ０ＶとＶＤＤの電
圧が印加され、図３（ｂ）に示される第１の実施の形態
における双安定動作と同様の双安定動作が得られる。た
だし、第１の負性抵抗デバイスの動作曲線と第２の負性
抵抗デバイスの動作曲線が逆になる。
【００１６】本実施の形態のメモリ装置では、第１の実
施の形態のメモリ装置と同様に、負性抵抗デバイスの電
流レベルは双安定動作を損なわない範囲でできるだけ小
さく設定される。その結果、本実施の形態のメモリ装置
では、第１の実施の形態のメモリ装置と同様の理由によ
り、読み出し動作および書き込み動作への負性抵抗デバ
イスの影響が無視できるため、（１）通常のＤＲＡＭと
同等のアクセス時間を有しつつ、（２）ＤＲＡＭよりも
低い待機消費電力を達成することができる。また、セル
プレート電圧を０Ｖにした場合には、第２の負性抵抗デ
バイス２６のメモリセルノードＭＮに接続した端子と反
対側の端子をセルプレートＣＰに接続して、基準電圧線
を不要にすることも可能である。
施の形態のメモリ装置と同様に、負性抵抗デバイスの電
流レベルは双安定動作を損なわない範囲でできるだけ小
さく設定される。その結果、本実施の形態のメモリ装置
では、第１の実施の形態のメモリ装置と同様の理由によ
り、読み出し動作および書き込み動作への負性抵抗デバ
イスの影響が無視できるため、（１）通常のＤＲＡＭと
同等のアクセス時間を有しつつ、（２）ＤＲＡＭよりも
低い待機消費電力を達成することができる。また、セル
プレート電圧を０Ｖにした場合には、第２の負性抵抗デ
バイス２６のメモリセルノードＭＮに接続した端子と反
対側の端子をセルプレートＣＰに接続して、基準電圧線
を不要にすることも可能である。
【００１７】〔第３の実施の形態〕図５は、本発明の第
３の実施の形態のメモリセルの回路図である。図６は、
図５の回路の待機時における動作説明図である。本実施
の形態のメモリ装置は、多数のビット線とビット線と交
差する多数のワード線との各交差点に、図５に示される
メモリセルを配置して構成されている。図５に示すよう
に、そのメモリセルは、ゲートおよびドレインがワード
線４１とビット線４２とにそれぞれ接続されているＮチ
ャネルＦＥＴ４３と、ＮチャネルＦＥＴ４３のソースと
セルプレートＣＰとの間に接続されたセル容量４４と、
ワード線４１と基準電圧線との接続点４７との間に直列
接続された抵抗素子４５と負性抵抗デバイス４６とを具
備している。直列接続された抵抗４５と負性抵抗デバイ
ス４６の共通点は、ＮチャネルＦＥＴ４３のソースとセ
ル容量４４の一方の端子とが接続されたメモリセルノー
ドＭＮに接続されている。また、基準電圧線の電位はＶ
ＤＤに設定されている。即ち、本実施の形態のメモリセ
ルは、第１の実施の形態におけるメモリセルの第１の負
性抵抗デバイスを抵抗素子に置き換えた構成になってい
る。
３の実施の形態のメモリセルの回路図である。図６は、
図５の回路の待機時における動作説明図である。本実施
の形態のメモリ装置は、多数のビット線とビット線と交
差する多数のワード線との各交差点に、図５に示される
メモリセルを配置して構成されている。図５に示すよう
に、そのメモリセルは、ゲートおよびドレインがワード
線４１とビット線４２とにそれぞれ接続されているＮチ
ャネルＦＥＴ４３と、ＮチャネルＦＥＴ４３のソースと
セルプレートＣＰとの間に接続されたセル容量４４と、
ワード線４１と基準電圧線との接続点４７との間に直列
接続された抵抗素子４５と負性抵抗デバイス４６とを具
備している。直列接続された抵抗４５と負性抵抗デバイ
ス４６の共通点は、ＮチャネルＦＥＴ４３のソースとセ
ル容量４４の一方の端子とが接続されたメモリセルノー
ドＭＮに接続されている。また、基準電圧線の電位はＶ
ＤＤに設定されている。即ち、本実施の形態のメモリセ
ルは、第１の実施の形態におけるメモリセルの第１の負
性抵抗デバイスを抵抗素子に置き換えた構成になってい
る。
【００１８】図６に示すように、抵抗素子４５と負性抵
抗デバイス４６との共通点であるメモリセルノードＭＮ
の電位が０Ｖから電源電位ＶＤＤまで変化すると、抵抗
素子４５の抵抗値を調整することによって、抵抗素子４
５の電流曲線４９と負性抵抗デバイス４６の電流曲線５
０とが３点で交差するように、抵抗素子４５と負性抵抗
デバイス４６との動作を定めることができる。ここで、
抵抗素子４５の電流曲線４９には、リーク電流ＩＬが加
算されている。抵抗素子４５の電流曲線４９と負性抵抗
デバイス４６の電流曲線５０とが交差する２点５１、５
２が安定動作点となる。したがって、メモリセルノード
ＭＮの電位は、安定な動作点５１、５２の電位であるＶ
Ｌ、ＶＨのいずれかに固定され、電源電圧が供給されて
いる限り同一状態を維持する。そのため、セル容量４４
に蓄積された電荷量も、メモリセルノードＭＮの２つの
安定な電位ＶＬ、ＶＨに応じた２つの電荷量のいずれか
を有することになり、電源電圧が供給されている限り同
一状態を維持し、スタティックに情報を保持することが
可能になる。負性抵抗デバイス４６のピーク電流値とバ
レー電流値との比があまり大きくない場合でも、抵抗素
子４５の抵抗値を精密に制御することによって、安定な
動作を行うことが可能である。本実施の形態のメモリ装
置は、第１の実施の形態、第２の実施の形態のメモリ装
置に比して、負性抵抗デバイスの数を半減できるという
利点を有する。
抗デバイス４６との共通点であるメモリセルノードＭＮ
の電位が０Ｖから電源電位ＶＤＤまで変化すると、抵抗
素子４５の抵抗値を調整することによって、抵抗素子４
５の電流曲線４９と負性抵抗デバイス４６の電流曲線５
０とが３点で交差するように、抵抗素子４５と負性抵抗
デバイス４６との動作を定めることができる。ここで、
抵抗素子４５の電流曲線４９には、リーク電流ＩＬが加
算されている。抵抗素子４５の電流曲線４９と負性抵抗
デバイス４６の電流曲線５０とが交差する２点５１、５
２が安定動作点となる。したがって、メモリセルノード
ＭＮの電位は、安定な動作点５１、５２の電位であるＶ
Ｌ、ＶＨのいずれかに固定され、電源電圧が供給されて
いる限り同一状態を維持する。そのため、セル容量４４
に蓄積された電荷量も、メモリセルノードＭＮの２つの
安定な電位ＶＬ、ＶＨに応じた２つの電荷量のいずれか
を有することになり、電源電圧が供給されている限り同
一状態を維持し、スタティックに情報を保持することが
可能になる。負性抵抗デバイス４６のピーク電流値とバ
レー電流値との比があまり大きくない場合でも、抵抗素
子４５の抵抗値を精密に制御することによって、安定な
動作を行うことが可能である。本実施の形態のメモリ装
置は、第１の実施の形態、第２の実施の形態のメモリ装
置に比して、負性抵抗デバイスの数を半減できるという
利点を有する。
【００１９】ＮチャネルＦＥＴ４３をＰチャネルＦＥＴ
に変更し、基準電圧線の電位を０Ｖにすることによっ
て、上述と同様の効果を持つメモリ装置が実現できる。
また、抵抗素子４５を負性抵抗デバイスに、負性抵抗デ
バイス４６を抵抗素子に、それぞれ変更することも可能
である。
に変更し、基準電圧線の電位を０Ｖにすることによっ
て、上述と同様の効果を持つメモリ装置が実現できる。
また、抵抗素子４５を負性抵抗デバイスに、負性抵抗デ
バイス４６を抵抗素子に、それぞれ変更することも可能
である。
【００２０】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明のメモリ装置は、上述した実
施の形態のみに制限されるものではなく、本願発明の要
旨を変更しない範囲で種々の変化を施したメモリ装置
も、本発明の範囲に含まれる。例えば、負性抵抗デバイ
スとしては、エサキダイオードや共鳴トンネルダイオー
ドなどのトンネルダイオードに限らず、ガンダイオード
等のＮ型（電圧制御型）負性抵抗を示す素子であれば、
いずれでも用い得る。また、共鳴トンネルトランジスタ
や共鳴トンネリングホットエレクトロントランジスタの
３端子のうちの２端子を用いてもよい。さらに、メモリ
セルに用いたＦＥＴは、バイポーラトランジスタであっ
てもよい。また、負性抵抗デバイスに十分に大きい容量
を持たせることが出来る場合には、セル容量（４）を省
略することもできる。
づいて説明したが、本発明のメモリ装置は、上述した実
施の形態のみに制限されるものではなく、本願発明の要
旨を変更しない範囲で種々の変化を施したメモリ装置
も、本発明の範囲に含まれる。例えば、負性抵抗デバイ
スとしては、エサキダイオードや共鳴トンネルダイオー
ドなどのトンネルダイオードに限らず、ガンダイオード
等のＮ型（電圧制御型）負性抵抗を示す素子であれば、
いずれでも用い得る。また、共鳴トンネルトランジスタ
や共鳴トンネリングホットエレクトロントランジスタの
３端子のうちの２端子を用いてもよい。さらに、メモリ
セルに用いたＦＥＴは、バイポーラトランジスタであっ
てもよい。また、負性抵抗デバイスに十分に大きい容量
を持たせることが出来る場合には、セル容量（４）を省
略することもできる。
【００２１】
【発明の効果】以上説明したように、本発明のメモリ装
置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセル
のメモリセルノードとワード線との間、および、メモリ
セルノードと基準電圧線との間に、それぞれ１個ずつの
負性抵抗デバイスを接続するだけで、メモリ容量に蓄積
される電荷量を双安定化し、それによって、スタティッ
クに情報を保持することを可能にする。さらに、セルプ
レートと基準電圧線とを同じ電位にすることにより、基
準電圧線をも不用にする。それによって、負性抵抗デバ
イスの配線がセル内だけの配線ででき、セルレイアウト
の自由度を減少させることなく、また、通常のＤＲＡＭ
と同程度の集積度を可能にする。
置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセル
のメモリセルノードとワード線との間、および、メモリ
セルノードと基準電圧線との間に、それぞれ１個ずつの
負性抵抗デバイスを接続するだけで、メモリ容量に蓄積
される電荷量を双安定化し、それによって、スタティッ
クに情報を保持することを可能にする。さらに、セルプ
レートと基準電圧線とを同じ電位にすることにより、基
準電圧線をも不用にする。それによって、負性抵抗デバ
イスの配線がセル内だけの配線ででき、セルレイアウト
の自由度を減少させることなく、また、通常のＤＲＡＭ
と同程度の集積度を可能にする。
【図１】 本発明の第１の実施の形態のメモリ装置を構
成するメモリセルの回路図。
成するメモリセルの回路図。
【図２】 図１の回路に用いた負性抵抗デバイスの電流
−電圧静特性。
−電圧静特性。
【図３】 図１の回路の待機時における等価回路図
〔（ａ）〕と動作説明図〔（ｂ）〕。
〔（ａ）〕と動作説明図〔（ｂ）〕。
【図４】 本発明の第２の実施の形態のメモリ装置を構
成するメモリセルの回路図。
成するメモリセルの回路図。
【図５】 本発明の第３の実施の形態のメモリ装置を構
成するメモリセルの回路図。
成するメモリセルの回路図。
【図６】 図５の回路の待機時における動作説明図。
【図７】 従来のメモリセルの回路図。
【図８】 図７の回路の待機時における動作説明図。
１、２１、４１、１０１ ワード線
２、２２、４２、１０２ ビット線
３、４３、１０３ ＮチャネルＦＥＴ
４、２４、４４、１０４ セル容量
５、２５、１０５ 第１の負性抵抗デバイス
６、２６、１０６ 第２の負性抵抗デバイス
７、２７、４７ 基準電圧線への接続点
８ 電流源
９ 第１の負性抵抗デバイスの動作曲線
１０ 第２の負性抵抗デバイスの動作曲線
１１、１２、５１、５２、１１１、１１２ 安定点
１５、３５ 負性抵抗デバイス対
２３ ＰチャネルＦＥＴ
４５ 抵抗素子
４６ 負性抵抗デバイス
４９ 抵抗素子の動作曲線
５０ 負性抵抗デバイスの動作曲線
Claims (7)
- 【請求項１】 複数本のビット線と前記複数本のビット
線と交差する複数本のワード線との各交差点にメモリセ
ルが配置されたメモリ装置であって、前記メモリセル
が、制御入力端子と書き込み／読み出し端子と記憶端子
とを有し、前記制御入力電極が前記ワード線に接続さ
れ、前記書き込み／読み出し端子が前記ビット線に接続
された転送素子と、一端が前記ワード線に接続され、他
端が前記転送素子の記憶端子に接続された第１の負性抵
抗デバイスと、一端が前記転送素子の記憶端子に接続さ
れ他端が固定電位点に接続された第２の負性抵抗デバイ
スと、を備えていることを特徴とするメモリ装置。 - 【請求項２】 複数本のビット線と前記複数本のビット
線と交差する複数本のワード線との各交差点にメモリセ
ルが配置されたメモリ装置であって、前記メモリセル
が、制御入力端子と書き込み／読み出し端子と記憶端子
とを有し、前記制御入力電極が前記ワード線に接続さ
れ、前記書き込み／読み出し端子が前記ビット線に接続
された転送素子と、一端が前記ワード線に接続され他端
が前記転送素子の記憶端子に接続された第１の機能デバ
イスと、一端が前記転送素子の記憶端子に接続され他端
が固定電位点に接続された第２の機能デバイスと、を備
えてなり、前記第１の機能デバイスと前記第２の機能デ
バイスの内、いずれか一方が抵抗素子でいずれか他方が
負性抵抗デバイスであることを特徴とするメモリ装置。 - 【請求項３】 前記メモリセルには、一端が前記転送素
子の前記記憶端子に接続され、他端が定電位に固定され
た容量素子が含まれていることを特徴とする請求項１ま
たは２に記載のメモリ装置。 - 【請求項４】 前記第２の負性抵抗デバイスまたは前記
第２の機能デバイスの前記他端が、前記容量素子の前記
他端に接続されていることを特徴とする請求項３に記載
のメモリ装置。 - 【請求項５】 前記転送素子がＮチャネルＦＥＴであ
リ、前記第２の負性抵抗デバイスまたは前記第２の機能
デバイスの前記他端の電位が電源電位であることを特徴
とする請求項１から４のいずれかに記載のメモリ装置。 - 【請求項６】 前記転送素子がＰチャネルＦＥＴであ
リ、前記第２の負性抵抗デバイスまたは前記第２の機能
デバイスの前記他端の電位が接地電位であることを特徴
とする請求項１から４のいずれかに記載のメモリ装置。 - 【請求項７】 前記負性抵抗デバイスがエサキダイオー
ドまたは共鳴トンネルダイオードのいずれかであること
を特徴とする請求項１から６のいずれかに記載のメモリ
装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237285A JP2003051184A (ja) | 2001-08-06 | 2001-08-06 | メモリ装置 |
| US10/195,370 US6765822B2 (en) | 2001-08-06 | 2002-07-16 | Memory device |
| EP02016205A EP1288960B1 (en) | 2001-08-06 | 2002-07-18 | A memory device |
| DE60233624T DE60233624D1 (de) | 2001-08-06 | 2002-07-18 | Speicheranordnung |
| TW091116505A TW552679B (en) | 2001-08-06 | 2002-07-23 | A memory device |
| KR10-2002-0046132A KR100497072B1 (ko) | 2001-08-06 | 2002-08-05 | 메모리 장치 |
| CNB021276595A CN1307646C (zh) | 2001-08-06 | 2002-08-06 | 存储器件 |
| HK03106437.5A HK1054275B (zh) | 2001-08-06 | 2003-09-10 | 存儲器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237285A JP2003051184A (ja) | 2001-08-06 | 2001-08-06 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19068392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001237285A Withdrawn JP2003051184A (ja) | 2001-08-06 | 2001-08-06 | メモリ装置 |
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| Country | Link |
|---|---|
| US (1) | US6765822B2 (ja) |
| EP (1) | EP1288960B1 (ja) |
| JP (1) | JP2003051184A (ja) |
| KR (1) | KR100497072B1 (ja) |
| CN (1) | CN1307646C (ja) |
| DE (1) | DE60233624D1 (ja) |
| HK (1) | HK1054275B (ja) |
| TW (1) | TW552679B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017521855A (ja) * | 2014-07-08 | 2017-08-03 | インテル・コーポレーション | 負性微分抵抗ベースのメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4079910B2 (ja) * | 2004-05-28 | 2008-04-23 | 富士通株式会社 | 強誘電体メモリ |
| US20060049464A1 (en) | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| KR101108418B1 (ko) * | 2004-12-22 | 2012-01-30 | 엘지디스플레이 주식회사 | 와이어 고정수단을 구비하는 액정표시장치 |
| FR2890483A1 (fr) * | 2005-09-08 | 2007-03-09 | St Microelectronics Sa | Cellule memoire volatile remanente |
| KR100668347B1 (ko) * | 2005-10-13 | 2007-01-12 | 삼성전자주식회사 | 금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자 |
| US7508701B1 (en) * | 2006-11-29 | 2009-03-24 | The Board Of Trustees Of The Leland Stanford Junior University | Negative differential resistance devices and approaches therefor |
| US8134220B2 (en) * | 2007-06-22 | 2012-03-13 | Nantero Inc. | Two-terminal nanotube devices including a nanotube bridge and methods of making same |
| US8194435B2 (en) * | 2009-12-09 | 2012-06-05 | Yen-Wei Hsu | Memory Device |
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