JPH06112438A - 記憶装置、その情報読出し方法、情報書込み方法および記憶装置の製造方法 - Google Patents

記憶装置、その情報読出し方法、情報書込み方法および記憶装置の製造方法

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JPH06112438A
JPH06112438A JP4256701A JP25670192A JPH06112438A JP H06112438 A JPH06112438 A JP H06112438A JP 4256701 A JP4256701 A JP 4256701A JP 25670192 A JP25670192 A JP 25670192A JP H06112438 A JPH06112438 A JP H06112438A
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signal line
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d1
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JP4256701A
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Inventor
Toshihiko Mori
俊彦 森
Original Assignee
Fujitsu Ltd
富士通株式会社
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Publication date
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    • G11C2211/561Multilevel memory cell aspects
    • G11C2211/5614Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements

Abstract

(57)【要約】 【目的】 より少ない素子数で、かつ小さな面積で構成
しうる記憶装置と、その情報の読み出し方法、書き込み
方法およびその記憶装置の製造方法を提供する。 【構成】 行アドレス信号線Ax と、一対の列アドレス
信号線Ay1,Ay2と、スタンバイ信号線Sbと、行アド
レス信号線Ax と列アドレス信号線Ay1,Ay2との交差
部に設けられたメモリセルとを有し、このメモリセル
は、列アドレス信号線Ay1,Ay2間に順方向に直列接続
された2個の負性微分ダイオードD1 ,D2と、負性微
分ダイオードD1 ,D2 相互の接続点aと行アドレス信
号線Ax との間に接続された所定のしきい値電圧Vth1
,Vth2 に対応して正負双方向に電流を流す特性を有
するしきい値ダイオードD3 と、スタンバイ信号線(S
b)に接続され、印加される電圧により負性微分ダイオ
ードD1 ,D2 に流れる電流を制御するゲートGとから
構成されていることを特徴とする。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、記憶装置に係り、より
詳細にはメモリセルとして負性微分ダイオードおよびし
きい値ダイオードを用いた新規な記憶装置、その情報読
出し方法、情報書込み方法およびその記憶装置の製造方
法に関する。近年、半導体メモリの大規模化が進み、今
日では64MbのDRAM(Dynamic Random Access Me
mory)や16MbのSRAM(Static Random Access M
emory )の開発が試みられている。しかしながら、現状
のメモリセル構造では高密度化に限界があり、より高密
度化が可能な新規な半導体メモリセルの開発が望まれて
いる。

【0002】

【従来の技術】一般に、DRAMのメモリセルは情報を
記憶するためのFET(Field EffectTransistor )の
接合容量を利用したコンデンサとこのコンデンサに対す
る情報の書込み、読出しを行うためのFETから構成さ
れている。また、SRAMは、フリップフロップ形のメ
モリセル構造からなり、通常6個のFETを用いて構成
されている。

【0003】

【発明が解決しようとする課題】上述のように、SRA
Mのメモリセルは少なくとも6個分のFETの面積を必
要とし、微細化を進めるには限界がある。本発明の目的
は、より少ない素子数で、小さな面積で構成しうる新規
な記憶装置とその情報読出し方法、情報書込み方法およ
びその記憶装置の製造方法を提供することにある。

【0004】

【課題を解決するための手段】上記課題を解決するため
に、請求項1に記載の発明は、図1に示すように、メモ
リセルの基本原理であり、行アドレス信号線(Ax )
と、一対の列アドレス信号線(Ay1,Ay2)と、スタン
バイ信号線(Sb)と、前記行アドレス信号線(Ax )
と前記列アドレス信号線(Ay1,Ay2)との交差部に設
けられたメモリセルと、を有し、前記メモリセルは、前
記列アドレス信号線(Ay1,Ay2)間に順方向に直列接
続された2個の負性微分特性を有する素子(D1 ,D2
)と、前記2個の負性微分特性を有する素子(D1 ,
D2 )相互の接続点(a)と前記行アドレス信号線(A
x )との間に接続され、正側および負側のしきい値電圧
(Vth1 ,Vth2 )を越えた電圧が印加されるとそれに
対応して正負双方向に電流を流す特性を有するしきい値
ダイオード(D3 )と、前記スタンバイ信号線(Sb)
に接続され、印加される電圧により前記2個の負性微分
特性を有する素子(D1,D2 )に流れる電流を制御す
るゲート(G)と、から構成する。

【0005】請求項2記載の発明は、図2に示すよう
に、アドレス信号線の改良に係り、請求項1記載の記憶
装置において、前記列アドレス信号線(Ay1,Ay2)の
うち、いずれか一方のアドレス信号線(Ay1)を共通接
地配線(GND)として構成する。請求項3記載の発明
は、図14に示すように、メモリセルの基本的な物理的
構造を示し、行アドレス信号配線層(Ax )と、2本一
対で平行に配された列アドレス信号配線層(Ay1,Ay
2)と、前記列アドレス信号配線層(Ay1,Ay2)に平
行に配されたスタンバイ信号配線層(Sb)と、前記行
アドレス信号配線層(Ax )と前記列アドレス信号配線
層(Ay1,Ay2)との交差部に形成されたメモリセル
(MC)と、を有し、前記メモリセル(MC)は、前記
各アドレス信号配線層(Ax ,Ay1,Ay2)および前記
スタンバイ信号配線層(Sb)間において、前記行アド
レス信号配線層(Ax )側に所定のしきい値電圧(Vth
1 ,Vth2)で電流を流す特性を有するしきい値ダイオ
ード(D3 )がその一面において前記行アドレス信号配
線層(Ax )に電気的に接触して形成され、前記しきい
値ダイオード(D3 )の他面と前記列アドレス信号配線
層(Ay1,Ay2)のうちの一方の配線層(Ay1)との間
に負性微分ダイオード(D1 )が電気的に接触して形成
され、前記しきい値ダイオード(D3 )の他面と前記列
アドレス信号配線層(Ay1,Ay2)のうちの他方の配線
層(Ay2)との間に負性微分ダイオード(D2)が電気
的に接触して形成され、且つ所定の印加電圧により空乏
層を伸縮させて前記負性微分ダイオード(D1 ,D2 )
に流れる電流を制御するゲート電極(G)が前記スタン
バイ信号配線層(Sb)に電気的に接触して形成されて
いるように構成する。

【0006】請求項4記載の発明は、図7に示すよう
に、請求項1に記載の記憶装置の情報読出し方法であっ
て、前記2個の負性微分特性を有する素子(D1 ,D2
)により2つの安定点が構成可能であるように、且つ
該2つの安定点のうちいずれか一方の、前記2個の負性
微分特性を有する素子(D1 ,D2 )相互の接続点
(a)を基準とした電位が、前記しきい値ダイオード
(D3 )の負側しきい値電圧と正側しきい値電圧の間の
電圧範囲外になるように、前記行アドレス信号線(Ax
)および前記一対の列アドレス信号線(Ay1,Ay2)
に電圧を印加するとを特徴とする。

【0007】請求項5記載の発明は、図7に示すよう
に、請求項1に記載の記憶装置の情報読出し方法であっ
て、前記2個の負性微分特性を有する素子(D1 ,D2
)により生成される2つの動作安定点のうちの負側の
安定点(S1 )の読出し時には、前記しきい値ダイオー
ド(D3 )の負側のしきい値電圧が該負側の安定点の電
圧よりも高くなるように、前記行アドレス信号線(Ax
)に高レベルの電位(High)を加え、且つ前記一
対の列アドレス信号線のうち低電位側の列アドレス信号
線(Ay1)に低レベルの電位(Low)を加えると共
に、前記ゲート(G)から空乏層を伸縮させて前記2個
の負性微分特性を有する素子(D1 ,D2 )に流れる電
流が増大するように、前記スタンバイ信号線(Sb)に
正または0の電位を加え、前記2つの動作安定点のうち
の正側の安定点(S2 )の読出し時には、前記しきい値
ダイオード(D3 )の正側のしきい値電圧が該正側の安
定点の電圧よりも低くなるように、前記行アドレス信号
線(Ax )に低レベルの電位(Low)を加え、且つ前
記一対の列アドレス信号線のうち高電位側の列アドレス
信号線(Ay2)に高レベルの電位(High)を加える
と共に、前記ゲート(G)から空乏層を伸縮させて前記
2個の負性微分特性を有する素子(D1 ,D2 )に流れ
る電流が増大するように、前記スタンバイ信号線(S
b)に正または0の電位を加え、前記2つの動作安定点
の負側または正側の安定点(S1 ,S2 )の読出し前後
の記憶状態を保持するスタンバイ時には、前記ゲート
(G)から空乏層を伸縮させて前記2個の負性微分特性
を有する素子(D1 ,D2 )に流れる電流が減少するよ
うに、前記スタンバイ信号線(Sb)に負の電位を加え
ることを特徴とする。

【0008】請求項6記載の発明は、図10、図11に
示すように、請求項1に記載の記憶装置の情報読出し方
法であって、前記2個の負性微分特性を有する素子(D
1 ,D2 )により生成される2つの動作安定点のうちの
一方の安定点(S1 )の読出し時には、前記行アドレス
信号線(Ax )に高レベルの電位(High)を加え、
且つ前記列アドレス線の両方(Ay1,Ay2)に低レベル
の電位(Low)を加えると共に、前記ゲート(G)か
ら空乏層を伸縮させて前記2個の負性微分特性を有する
素子(D1 ,D2 )に流れる電流が増大するように、前
記スタンバイ信号線(Sb)に正または0の電位を加
え、前記2つの動作安定点の他方の安定点(S2 )の読
出し時には、前記行アドレス信号線(Ax )に高レベル
の電位(High)を加え、且つ前記行アドレス信号線
の一方(Ay1)に低レベルの電位(Low)を加えると
共に、前記ゲート(G)から空乏層を伸縮させて前記2
個の負性微分特性を有する素子(D1 ,D2 )に流れる
電流が増大するように、前記スタンバイ信号線(Sb)
に正または0の電位を加え、前記動作安定点の2つの安
定点(S1 ,S2 )のいずれかの読出し前後の記憶状態
を保持するスタンバイ時には、スタンバイ信号線(S
b)に負の電位を加えるとを特徴とする。

【0009】請求項7記載の発明は、図8に示すよう
に、請求項1に記載の記憶装置の情報書込み方法であっ
て、前記2個の負性微分特性を有する素子(D1 ,D2
)により2つの安定点(S1 ,S2 )と1つの不安定
点(Sn )が生成されるように、且つ該不安定点の前記
2個の負性微分特性を有する素子(D1 ,D2 )相互の
接続点(a)を基準とした電位が前記しきい値ダイオー
ド(D3 )の負側しきい値電圧と正側しきい値電圧の間
の電圧範囲外になるように、前記行アドレス信号線(A
x )および前記一対の列アドレス信号線(Ay1,Ay2)
に電圧を印加することを特徴とする。

【0010】請求項8記載の発明は、図12、図13に
示すように、請求項1に記載の記憶装置の情報書込み方
法であって、前記2個の負性微分特性を有する素子(D
1 ,D2 )により生成される2つの動作安定点(S1 ,
S2 )と不安定点(Sn )のうちの負側の安定点(S1
)への書込み時には、該不安定点(Sn )の電位(Vs
n)が前記しきい値ダイオード(D3 )の正側のしきい
値電圧(Vth2 )よりも高くなるように、前記行アドレ
ス信号線(Ax )に低レベルの電位(Low)を加え、
且つ前記列アドレス信号線の少なくとも一方(Ay2)に
高レベルの電位(High)を加えると共に、前記ゲー
ト(G)から空乏層を伸縮させて前記2個の負性微分特
性を有する素子(D1 ,D2 )に流れる電流が増大する
ように、前記スタンバイ信号線(Sb)に正または0の
電位を加え、前記2つの動作安定点のうちの正側の安定
点(S2 )への書込み時には、該不安定点(Sn )の電
位(Vsn)が前記しきい値ダイオード(D3 )の負側の
しきい値電圧(Vth1 )よりも低くなるように、行アド
レス信号線(Ax )に高レベルの電位(High)を加
え、且つ前記列アドレス信号線の他方(Ay1)に低レベ
ルの電位(Low)を加えると共に、前記ゲート(G)
から空乏層を伸縮させて前記2個の負性微分特性を有す
る素子(D1 ,D2 )に流れる電流が増大するように、
前記スタンバイ信号線(Sb)に正または0の電位を加
え、前記2つの動作安定点の負側または正側の安定点
(S1 ,S2 )への書込み後の記憶状態を保持するスタ
ンバイ時には、前記ゲート(G)から空乏層を伸縮させ
て前記2個の負性微分特性を有する素子(D1 ,D2 )
に流れる電流が減少するように、前記スタンバイ信号線
(Sb)に負の電位を加えることを特徴とする。

【0011】請求項9記載の発明は、図16に示すよう
に、複数の信号線からなる行アドレス信号線群(Ax1,
Ax2,…)と、前記行アドレス信号線群(Ax1,Ax2,
…)に交差する方向に配された一対の信号線からなる列
アドレス信号線群(Ay11 ,Ay12 ,…,Ay21 ,Ay2
2 ,…)と、前記列アドレス信号線群(Ay11 ,Ay12
,…,Ay21 ,Ay22 ,…)に平行に配されたスタン
バイ信号線群(Sb1 ,Sb2 ,…)と、前記行アドレ
ス信号線群(Ax1,Ax2,…)と前記列アドレス信号線
群(Ay11 ,Ay12 ,…,Ay21 ,Ay22 )との各交差
部に設けられた複数の請求項1記載のメモリセル(M
C)と、前記行アドレス信号線群(Ax1,Ax2,…)に
行アドレス信号を供給する行アドレスデコーダ(1)
と、前記列アドレス信号線群(Ay11 ,Ay12 ,…,A
y21 ,Ay22 ,…)および前記スタンバイ信号線群(S
b1 ,Sb2 ,…)にそれぞれ列アドレス信号およびス
タンバイ信号を供給する列アドレスデコーダ(2)と、
前記行アドレス信号線群(Ax1,Ax2…)から前記各メ
モリセル(MC)の記憶情報を検出するセンス回路
(3)と、を備えていることを特徴とする。

【0012】請求項10記載の発明は、図23〜図28
に示すように、請求項3に記載の半導体装置の製造方法
であって、絶縁性基板(11)上に、エピタキシャル成
長法により、良導体層(12)、導体層(13)、シン
グルバリア層(14)、導体層(15)、共鳴トンネル
バリア層(16)、導体層(20)および良導体層(2
1)を積層させて半導体層(100)を形成する第1の
工程と、前記良導体層(21)上に、金属膜(201)
および絶縁膜(202)を形成する第2の工程と、負性
微分ダイオードの領域に対応するパターニングを行った
マスクを用いて、前記絶縁膜(202)、前記金属膜
(201)、前記良導体層(21)および前記導体層
(20)を異方性エッチングし、前記共鳴トンネルバリ
ア層(16)が前記導体層(20)と前記導体層(1
5)とに挟まれた負性微分ダイオード(D1 ,D2 )を
形成する第3の工程と、全面に絶縁膜(204)を成長
させた後、異方性エッチングを行い、前記負性微分ダイ
オードD1 とD2 との間隔を埋め込む絶縁膜(204
a)を形成すると同時に、前記負性微分ダイオード(D
1 ,D2 )の前記良導体層(21)および前記導体層
(20)側面を覆うサイドウォール(204b)を形成
する第4の工程と、前記金属膜(201)上の前記絶縁
膜(202)を除去した後、金属膜の蒸着および分離を
行い、前記金属膜(201)上に金属膜(205a)を
形成すると同時に、側面を前記サイドウォール(204
b)によって覆われた前記負性微分ダイオード(D1 ,
D2 )周囲の前記共鳴トンネルバリア層(16)上方に
ゲート電極(205b)を形成する第5の工程と、しき
い値ダイオードの領域に対応するパターニングを行った
マスクを用いて、前記ゲート電極(205b)、前記導
体層(20)、前記共鳴トンネルバリア層(16)、前
記導体層(15)、前記シングルバリア層(14)およ
び前記導体層(13)を異方性エッチングし、前記シン
グルバリア層(14)と前記導体層(13)とが接合し
たしきい値ダイオード(D3 )を形成する第6の工程
と、行アドレス信号線の領域に対応するパターニングを
行ったマスクを用いて、前記良導体層(12)を異方性
エッチングし、行アドレス信号線層(Ax )を形成する
第7の工程と、金属膜の蒸着および分離を行い、前記負
性微分ダイオード(D1 ,D2 )の前記金属膜(205
a)上に列アドレス信号線層(Ay1,Ay2)を形成する
と同時に、前記負性微分ダイオード(D1 ,D2 )周囲
の前記ゲート電極(205b)上にスタンバイ信号線層
(Sb)を形成する第8の工程と、を含むことを特徴と
する。

【0013】

【作用】請求項1に記載の発明によれば、直結された2
つの微分負性ダイオードD1 ,D2 の特性によって、双
安定状態が実現される。行アドレス信号線Ax および列
アドレス信号線Ay1,Ay2それぞれに電圧信号を別個に
与えても、双安定状態をくずすことはないし、またしき
い値ダイオードD3 を流れる電流も存在しない。しか
し、各アドレス信号線Ax ,Ay1,Ay2のそれぞれのラ
インに同時に所定の電圧信号が加わった場合に、安定状
態、即ち記憶状態に従ってしきい値ダイオードD3 を流
れる電流が発生したり、また安定状態を他の安定状態に
切り換えることが可能となる。即ち、この回路をメモリ
セルとして縦、横に並列に配置したときに、ある特定の
メモリセルにのみ選択的に情報を書き込んだり、また情
報を読みだしたりすることが可能なメモリデバイスを構
成することができる。

【0014】更に、ゲートGに印加する電圧によって2
つの微分負性ダイオードD1 ,D2に流れる電流を制御
することにより、記憶状態を保持するスタンバイ時にお
ける消費電力を小さくし、読取り時のスピードを速くす
ることが可能となる。請求項2に記載の発明によれば、
共通接地配線GNDを設けることにより、アドレス信号
線の共用化が図られ、また信号線の線が太くなるので電
源ノイズに強いメモリの実現が可能となる。

【0015】請求項3に記載の発明によれば、互に交差
する行アドレイ信号配線層(Ax )と2本一対の列アド
レス信号配線層(Ay1,Ay2)間に積層状のメモリセル
MCを構成することができ、メモリセルMCをダイオー
ド2個分の面積とその2つのダイオードを分離するため
の隙間の面積とその2つのダイオードの周囲に設けたゲ
ート電極の面積との和程度で実現することができる。

【0016】更に、行アドレス信号線LXと、列アドレ
ス信号線LY1 ,LY2 を交差するように配し、その間
に上記3つのダイオードを配することで、メモリセルM
Cの配列以外のエリアを必要とせず、即ちメモリセルM
C自体の部分およびメモリセルMC相互間の隙間の部分
以外のエリアを必要とせず、高密度にメモリセルMCを
並べることができる。

【0017】請求項4乃至8に記載の発明によれば、任
意のアドレス信号の組合せで2つある安定点S1 ,S2
に対して任意の記憶情報の読出しおよび書込みが可能と
なる。そしてこれら読出し時および書込み時に、ゲート
Gに正または0の電位を加え、このゲートGから空乏層
の延びを抑制して微分負性ダイオードD1 ,D2 に流れ
る電流を増大させることにより、読出しおよび書込みの
スピードを速くすることが可能となる。

【0018】また、記憶情報の読出し前後または書込み
後の記憶状態を保持するスタンバイ時には、ゲートGに
負の電位を加え、このゲートGから空乏層を延ばして微
分負性ダイオードD1 ,D2 に流れる電流を減少させる
ことにより、消費電力を小さくすることが可能となる。
請求項9に記載の発明によれば、行列方向にマトリクス
状に配されたアドレス信号線の各交差部にそれぞれ請求
項1に記載のメモリセルMCを配置し、行デコーダおよ
び列デコーダによって選択される特定のメモリセルMC
に記憶情報を書き込むことができ、またセンス回路を介
して記憶情報を読み出すことが可能となる。また、列ア
ドレス信号線に平行に配されたスタンバイ信号線に所定
のスタンバイ信号を供給し、メモリセルMCにおける記
憶状態を保持するスタンバイ時の消費電力を小さくし、
読取りまたは書込み時のスピードを速くすることが可能
となる。即ち、本発明の各要素を集積化することによ
り、より高密度なSRAMを実現することが可能とな
る。

【0019】請求項10に記載の発明によれば、共鳴ト
ンネルバリア層が2つの導体層間に挟まれた負性微分ダ
イオードD1 ,D2 および導体層とシングルバリア層と
が接合したしきい値ダイオードD3 を積層状に形成する
ことにより、メモリセルを高密度に配列した記憶素子を
製造することが可能となる。

【0020】

【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。 〔I〕メモリセル (i)メモリセルの回路構成 図1に示すように、行方向(X)に行アドレス信号線A
x が配され、この行アドレス信号線Ax に交叉し電気的
に非接触で2本一対の列アドレス信号線Ay1、列アドレ
ス信号線Ay2が配され、更にこれらの列アドレス信号線
Ay1,Ay2に平行にスタンバイ信号線Sbが配されてい
る。

【0021】列アドレス信号線Ay1と列アドレス信号線
Ay2間には、図示するように、2個の負性微分ダイオー
ドD1 ,D2 が直列に接続されている。負性微分ダイオ
ードD1 および負性微分ダイオードD2 の接続点aと行
アドレス信号線Ax との間にはしきい値ダイオードD3
が接続されている。また、負性微分ダイオードD1 ,D
2 に流れる電流を制御するゲートGがスタンバイ信号線
Sbに接続して設けられている。従ってこれらの負性微
分ダイオードD1 ,D2 、しきい値ダイオードD3 およ
びゲートGによってメモリセルが構成される。

【0022】図2は、列アドレス線の一方の列アドレス
信号線Ay1を接地電位GNDとして列アドレス線Ay1の
共用化を図った例を示している。 (ii)メモリセルの動作原理 N型負性微分ダイオードの電流電圧特性を図3に示す。
ここで、図3(a)はスタンバイ信号線Sbに電圧が加
わっていない場合、即ちゲートGが0の電位であって、
負性微分ダイオードD1 ,D2 に流れる電流を変化させ
ない場合であり、図3(b)はスタンバイ信号線Sbに
所定の負の電圧が加わっている場合、即ちゲートGが負
の電位であって、ゲートGからの空乏層の延びによって
負性微分ダイオードD1 ,D2 に流れる電流を減少させ
た場合である。

【0023】尚、N型負性微分ダイオードとしては、例
えば、エサキダイオードや共鳴トンネルダイオードがあ
る。ピーク電流をIp 、バレー電流をIv とし、立ち上
がり電圧をVth、ピーク電圧をVp 、バレー電圧をVv
、再び電流が流れ出してピーク電流と同じ電流が流れ
る電圧をVp2と定義する。(この際、負性微分ダイオー
ドとして共鳴トンネルダイオードを仮定するとVp −V
th>Vv −Vp であるが、そうでない場合でも、考える
電圧が異なるだけで以後の説明の本質が変わらないこと
は容易にわかることである。また、構造によっては、バ
レー後電流の立ち上がりが少なくピーク電流と同じ値ま
で達しないものもあるが、その場合にはVp2は無限大で
あるとする。)一方、しきい値ダイオードの電流電圧特
性を図5に示す。しきい値Vth1 より低い電圧およびV
th2 より高い電圧の領域で急激的に電流が流れる。ここ
で、しきい値ダイオードD3 のしきい値電圧Vth1 ,V
th2 と負性微分ダイオードD1,D2 のバレー電圧Vv
は、 |Vth1 −Vth2 |>Vv なる関係を有する。

【0024】図4(a)のように、2つのN型負性微分
ダイオードD1 ,D2 (この場合、説明をわかりやすく
するために両ダイオードの特性は同じであるとし、ゲー
トGは0の電位であるとする。)を直列につなぎ、接合
していない方の端子に列アドレス信号線Ay1(D1 側)
と列アドレス信号線Ay2(D2 側)とを接続する。図4
(b)において縦軸はダイオードD1 ,D2 それぞれを
流れる電流I、横軸はダイオードD1 ,D2 との接続点
aを基準とした電圧を示す。ダイオードD1 はa点の電
位が高くなるにつれてN字形の特性を示し、ダイオード
D2 は、a点の電位がVa より低くなるにつれてN字形
の特性を示す。この両アドレス信号線の間に電圧を印加
していくと、印加電圧が2Vp までの間は安定点が1つ
である(図4(b))。ところが、それ以上の電圧を印
加すると、安定点が2つとなる(図4(c))。これ
は、D1 に加わる電圧がピーク電圧より低くD2 に加わ
る電圧がバレー電圧より高いか、その逆の二つの状態が
存在するので、この状態は安定であるということであ
る。従って、この二つの状態のどちらにいるかで記憶が
できる。

【0025】図4に示す回路単位をメモリセルとして利
用するには図1のように、直列につながれた二つの負性
微分ダイオードD1 ,D2 の接合点aと別の行アドレス
信号線Ax の間にしきい値ダイオードD3 を接続する。
ここでAx はビット線に相当しAy1,Ay2はワード線対
に相当する。次に、図1に示すメモリセルが記憶をする
ための条件を図6に、メモリセルが記憶している情報を
読み出すための条件を図7に、メモリセルに情報を書き
込むための条件を図8にそれぞれ示す。

【0026】図6,7,8において列アドレス信号線A
y1、列アドレス信号線Ay2、行アドレス信号線Ax の電
位を定めた時、接合点aの電位に対して、ダイオードD
1 ,D2 ,D3 にどのような電流が流れるかを示した図
である。D1 の正方向は、接続点aからAy1方向へ流れ
る電流を、D2 ,D3 およびD2 +D3 の正方向は接続
点aへ流れこむ電流を表している。従って、D1 とD2
+D3 の線の交点が動作点である。

【0027】セルの記憶を保持するためには、図6に示
すように、二つの安定点S1 ,S2が存在し、その時に
はD3 に電流が流れないようにAx1,Ay1,Ay2の各電
位を印加する必要がある。また、安定点S1 に情報が書
き込まれているかどうかを読み出すためには、図7
(a)に示すように、二つの安定点が存在し、安定点S
1 に情報が書き込まれている時にはD3 に電流が流れる
が、安定点S1 に情報が書き込まれていない時(S2 側
に情報が書き込まれている時)時にはD3 に電流が流れ
ないようにAx,Ay1,Ay2に各電位を印加する必要が
ある。更に、安定点S1 に情報を書込むためには図8
(b)に示すように、安定点がS2 のみしかないよう
に、Ax1,Ay1,Ay2のそれぞれに各電位を印加する必
要がある。

【0028】更に、安定点S2 に情報が書き込まれてい
るかどうかを読出すためには図7(b)に示すように、
二つの安定点が存在し、S2 に情報が書込まれていない
時にはD3 に電流が流れないが、S2 に情報が書込まれ
ている時には電流が流れるように、Ax ,Ay1,Ay2に
各電位を印加する必要がある。一方、S1 に情報を書き
込むためには図8(a)に示すように、安定点がS1 し
かないようにAx ,Ay1,Ay2の各電位を印加する必要
がある。

【0029】(iii) 情報の記憶保持と読出し 保持時には、前述のごとく図6の状態である必要があ
る。且つ、電流ができるだけ流れない方が消費電力を押
さえられるので、二つの安定点がバレーにあるような状
態が望ましい。それを示したのが図9である。ここで、
図9(a)は記憶状態を保持するスタンバイ時における
電流−電圧特性を示し、図9(b)は読出し書込み動作
時における電流−電圧特性を示す。

【0030】図9(a)に示す記憶状態を保持するスタ
ンバイ時においては、ゲートGに負の電位が加わえら
れ、このゲートGからの空乏層の延びによって負性微分
ダイオードD1 ,D2 に流れる電流が減少する。これに
より、記憶状態を保持するスタンバイ時における消費電
力が小さくなる。また、図9(b)に示す読出し時また
は書込み時においては、ゲートGに正または0の電位が
加えられ、このゲートGからの空乏層の延びを減縮して
微分負性ダイオードD1 ,D2 に流れる電流が増大す
る。これにより、情報の読出しおよび書込みのスピード
が速くなる。

【0031】尚、図9(a)、(b)ではしきい値が+
と−で対称な特性を考えているが、異なる場合には、中
間の電位を0にするようなオフセットを考えればよい。
また、しきい値ダイオードの特性は実際には上記の説明
で使ったように鋭く立ち上がるものではないが、本質は
同じである。以下の図でも同様である。読出しの操作は
マトリクス状に並べられたメモリセルのうちある行アド
レス信号線Ax と行アドレス信号線Ay のクロスする所
のメモリセルだけを読み出さなくてはならないので、行
アドレス信号線Ax のみに信号を加えた時と、行アドレ
ス信号線Ay のみに信号を加えた時には図6の状態で、
両方に信号を加えた時には図7(a)または(b)の状
態にならなくてはならない。

【0032】ここで、信号を加えるというのは、アドレ
ス信号線の電位を変化させるということである。この
際、しきい値が+と−で異なる場合は、以後の説明にお
いて中間の電位を0にするようなオフセットを考えれば
よいので、説明では対称な特性を考える。S1 の読出し
では、図10に示したように、行アドレス信号線Ax に
はHigh、列アドレス信号線Ay1にはLowを加え
る。Ax にHighの信号を印加すると、しきい値ダイ
オードD3 の特性は図10(a)に示すごとく右側にシ
フトしVAx+Vth1 の電位が上がる。一方、VAy1 をL
owにすると、図10(b)に示すごとく、D1 の特性
が左側にシフトしてVs1の電位が下がる。

【0033】その際の信号の大きさは、Ax かAy1のう
ち片方だけの場合には、まだVAx+Vth1 <Vs1、即ち
図6の状態にあり、両方を加えた時にはAx +Vth1 >
Vs1、即ち図7(a)の状態になるように決めれば、両
方の行アドレス信号線Ax と列アドレス信号線Ay1のク
ロスするところに位置するメモリセルだけが選択され、
その情報が読み出されることとなる。

【0034】このように、図10では、(a)が行アド
レス信号線Ax にだけHighを加えた時を、(b)が
列アドレス信号線Ay1にだけLowを加えた時を、
(c)が行アドレス信号線Ax にHigh、列アドレス
信号線Ay1にLowを加えた時を示している。S2 の読
出しでは、図11に示したように、行アドレス信号線A
x にはLow、列アドレス信号線Ay2にはHighを加
える。行アドレス信号線Ax および列アドレス信号線A
y2になにも加えない時には、保持状態であるのでAx +
Vth2>Vs2、即ち図6の状態にある。行アドレス信号
線Ax をLowにすると、図11(a)に示すようにD
3 の特性が左側にシフトしAx +Vth2 の電位が下が
る。一方、VAy2 をHighにすると、D2 の特性が右
側にシフトしVs2の電位が上がる。

【0035】その際の信号の大きさは、行アドレス信号
線Ax または列アドレス信号線Ay2の片方だけの場合に
は、まだAx +Vth2 >Vs2、即ち図6の状態にあり、
両方を加えた時にはAx +Vth2 <Vs2、即ち図7
(b)の状態になるように決めれば、両方の行アドレス
信号線Ax と列アドレス信号線Ay2のクロスするメモリ
セルだけが読み出されることとなる。

【0036】このように図11では、(a)が行アドレ
ス信号線Ax にだけLowを加えた時を、(b)が列ア
ドレス信号線Ay2にだけHighを加えた時を、(c)
が行アドレス信号線Ax にLow、列アドレス信号線A
y2にHighを加えた時を示している。尚、S1 、S2
を読み出す場合、スタンバイ信号線Sbには正または0
の電位を加えると、ゲートGからの空乏層の延びを減縮
することにより、図9(b)に示すように、微分負性ダ
イオードD1 ,D2 に流れる電流が増大する。このた
め、S1 、S2 の読出しのスピードが速くなる。

【0037】また、S1 の読出しについては、(Ax :
High、Ay1:Low)の代わりに、(Ax :Hig
h、Ay1,Ay2:Low)、更にS2 の読出しについて
は、(Ax :Low、Ay2:High)の代わりに、
(Ax :Low、Ay1,Ay2:High)の組み合わせ
でも上記条件を満たすように電位設定できる。上記説明
では、読出し動作の初期状態は保持状態と同じにしてあ
る。(これは、保持状態は通常一番消費電力を押えるよ
うにしてあることと、別の電位を設定する必要がないこ
となどによる。)しかしながら、上記の条件さえ成り立
てばよいので、初期状態が保持状態と同じである必要は
ない。

【0038】(iv)情報の書込み 書込みの操作は、マトリクス状に並べられたメモリセル
のうちある行アドレス信号Ax と行アドレス信号線Ay
のクロスする所のメモリセルだけを書き込まなくてはな
らないので、行アドレス信号線Ax のみに信号を加えた
時と、行アドレス信号線Ay のみに信号を加えた時に
は、図6または図7(a)、(b)の状態で、両方に信
号を加えた時には、図8(a)、(b)の状態にならな
くてはならない。

【0039】ここで、信号を加えるというのは、アドレ
ス信号線の電位を変化させるということである。この
際、しきい値が+と−で異なる場合は、以後の説明にお
いて中間の電位を0にするようなオフセットを考えれば
よいので、説明では対称な特性を考える。S1 の書込み
では、図12に示したように、行アドレス信号線Ax に
はLow、列アドレス信号線Ay2にはHighを加え
る。ここで図11に示すS2 の読出しの場合もAx =H
ighであり、S1 の書込みと同じ極性の電位を印加し
ている。しかしながら、図11と図12では印加する電
位の大きさが異なる。即ち、書込みの場合は、図12
(c)に示すごとく、不安定点をSn とするとVAx+V
th2 <Vsnを満たすようにAx ,Ay2に電圧を印加する
が、S2 の読出しの場合は、VAx+Vth2 >Vsnを満た
すように電圧をかけるということに注意すべきである。
さて、Ax ,Ay2になにも加えない時には、保持状態に
あるので図6の状態にある。あるいはある程度Ax にL
ow、Ay2にHighの電圧をかけた図7(b)の状態
でもかまわない。保持状態から行アドレス信号線Ax を
Lowにすると、図12(a)に示すごとく、D3 の特
性が左側へシフトし、Ax +Vth2の電位が下がる。一
方、Vy2をHighにすると、図12(b)のごとく、
D2の特性が右側へシフトし、V2 の電位が上がる。

【0040】その際の信号の大きさは、片方だけの場合
には、まだVAx+Vth2 >Vsn即ち図6または図7
(b)の状態であり、両方を加えた時には、VAx+Vth
<Vsn即ち図12(c)の状態になるように決めれば、
両方の行アドレス信号線Ax ,Ay のクロスするメモリ
セルだけにおいて安定点がS1 のみになり、その安定点
はD1 にかかっている電圧がピークより低い状態である
からS1 と同じ性質のものである。両アドレス信号線を
元の保持状態に戻せば、安定点はS1 となるので、S1
の書込みができる。

【0041】このように図12では、(a)が行アドレ
ス信号線Ax にだけLowを加えた時を、(b)が列ア
ドレス信号線Ay2にだけHighを加えた時を、(c)
が行アドレス信号線Ax にLow、列アドレス信号線A
y2にHighを加えた時を示している。S2 の書込みで
は、図13に示したように、行アドレス信号線Ax には
High、列アドレス信号線Ay1にはLowを加える。
行アドレス信号線Ax および列アドレス信号線Ay1にな
にも加えない時には、保持状態にあるので図6の状態に
ある。あるいは行アドレス信号線Ax にHigh、列ア
ドレス信号線Ay1にLowをある程度印加した図7
(b)の状態でもかなわない。行アドレス信号線Axを
Lowにすると、図13(a)に示すごとく、D3 の特
性が右側にシフトし、VAx+Vth1 の電位が上がる。一
方、Vy1をLowにすると、図13(b)に示すごと
く、D1 の特性が左側にシフトし、VS1の電位が下が
る。

【0042】その際の信号の大きさは、行アドレス信号
線Ax または列アドレス信号線Ay1の片方だけの場合に
は、まだ図6または図7(a)の状態にあり、両方を加
えた時には、Sn <VAx+Vth1 となり、安定点がS2
のみとなって行アドレス信号線Ax と列アドレス信号線
Ay1がクロスするメモリセルだけにおいて安定点が1つ
になり、その安定点はD2 にかかっている電圧がピーク
より低い状態であるからS2 と同じ性質のものである。
両アドレス信号線の元の保持状態に戻せば、安定点はS
2 となるので、S2 の書込みができる。

【0043】このように図13では、(a)が行アドレ
ス信号線Ax にだけHighを加えた時を、(b)が列
アドレス信号線Ay1だけLowを加えた時を、(c)が
行アドレス信号線Ax にHigh、列アドレス信号線A
y1にLowを加えた時を、それぞれ示している。尚、S
1 、S2 を書き込む場合、スタンバイ信号線Sbに正ま
たは0の電位を加えると、ゲートGからの空乏層の延び
を減縮することにより、図9(b)に示すように、微分
負性ダイオードD1 ,D2 に流れる電流が増大する。こ
のため、S1 、S2 の書込みのスピードが速くなる。

【0044】また、S1 の書込みについては、(Ax :
Low、Ay2:High)の代わりに、(Ax :Lo
w、Ay1,Ay2:High)、(Ax :Low、Ay1:
High)の組み合わせでも、Xだけ、YだけではAx
+Vth2 <Vsn、両方働かせばAx +Vth2 <Vsnの条
件を満たすように電位設定できる。更に、S2 の書込み
については、(Ax :High、Ay1:Low)の代り
に、(Ax :High、Ay1,Ay2:Low)、(Ax
:High、Ay2:Low)の組み合せでも、Xだ
け、YだけではAx +Vth1 <Vsn、両方ではAx +V
th1 >Vsnの条件を満たすように電位設定できる。

【0045】上記説明では、書込み動作の初期状態は保
持状態と同じにしてある。(これは、保持状態は通常一
番消費電力を押さえるようにしてあることと、別の電位
を設定する必要がないことなどによる。)しかしなが
ら、上記の条件さえ成り立てばよいので、初期状態が保
持状態と同じである必要はない。 (v)メモリセルの物理的構造 図14に、メモリセルの立体構造を示す。図14に示す
ように、行アドレス信号配線層Ax が配され、これに交
差して2本一対で平行の信号配線層からなる列アドレス
信号配線層Ay1,Ay2が配され、列アドレス信号配線層
Ay1,Ay2に平行にスタンバイ信号配線層Sbが配さ
れ、行アドレス信号配線層Ax と列アドレス信号配線層
Ay1,Ay2との交差部にはメモリセルMCが形成されて
いる。

【0046】メモリセルMCは、各アドレス信号配線層
Ax ,Ay1,Ay2間において、行アドレス信号配線層A
x 側に所定のしきい値電圧Vth1 ,Vth2 で電流を流す
特性を有するしきい値ダイオードD3 がその一面におい
て行アドレス信号配線層Axに電気的に接触して形成さ
れ、しきい値ダイオードD3 の他面と前記列アドレス信
号配線層Ay1,Ay2のうちの一方の配線層Ay1との間に
負性微分ダイオードD1 が電気的に接触して積層状に形
成され、しきい値ダイオードD3 の他面と列アドレス信
号配線層Ay1,Ay2のうちの他方の配線層Ay2との間に
負性微分ダイオードD2 が電気的に接触して積層状に形
成されている。そして負性微分ダイオードD1 ,D2 の
周囲には、所定の印加電圧により空乏層を伸縮させて負
性微分ダイオードD1 ,D2 に流れる電流を制御するゲ
ート電極Gが形成され、このゲート電極Gはスタンバイ
信号配線層Sbに電気的に接触している。

【0047】尚、これらの負性微分ダイオードD1 ,D
2 には、共鳴トンネルダイオードが用いられている。図
15(a)に、メモリセルMCにおける負性微分ダイオ
ードD1 ,D2 およびしきい値ダイオードD3 を形成す
る半導体層100の断面構造を示し、図15(b)にそ
のエネルギバンド図を示す。

【0048】図示するように、半絶縁性もしくは絶縁性
基板(S.I.GaAs)11上に、順次良導体層(n
++−GaAs)12、導体層(n+ −GaAs)13、
シングルバリア層(i−AlGaAs)14、導体層
(n+ −GaAs)15、共鳴トンネルバリア層(i−
AlAs/i−GaAs/i−AlAs)16、導体層
(n+ −GaAs)20、および良導体層(n++−Ga
As)21が積層状に形成されている。ここで、共鳴ト
ンネルバリア層16は、トンネルバリア層(i−AlA
s)17、19の間に量子井戸層(i−GaAs)18
が挟まれた共鳴トンネル構造をなしている。

【0049】そして導体層(n+ −GaAs)15とシ
ングルバリア層(i−AlGaAs)14とが接合して
しきい値ダイオードD3 を構成しており、共鳴トンネル
バリア層(i−AlAs/i−GaAs/i−AlA
s)16が導体層(n+ −GaAs)15と導体層(n
+ −GaAs)20および良導体層(n++−GaAs)
21とに挟まれて共鳴トンネルダイオード、即ち負性微
分ダイオードD1 ,D2を構成している。

【0050】このように、負性微分ダイオードD1 ,D
2 が共鳴トンネル構造を用いており、図14に示すよう
に、スタンバイ信号配線層Sbに接続するゲート電極G
がこれら負性微分ダイオードD1 ,D2 周囲の共鳴トン
ネルバリア層(i−AlAs/i−GaAs/i−Al
As)16上方に形成されているため、このゲート電極
Gに負の電位を加えると、ゲート電極Gからの空乏層が
延びて、共鳴トンネルバリアの実効的な面積を小さくす
ることになる。これにより、負性微分ダイオードD1 ,
D2 を流れる電流が小さくなる。

【0051】逆に、このゲート電極Gに正の電位を加え
ると、ゲート電極Gからの空乏層の延びが減縮されて、
共鳴トンネルバリアの実効的な面積を大きくし、負性微
分ダイオードD1 ,D2 を流れる電流が大きくなる。
尚、このゲート電極Gが形成されていない場合にも、導
体層(n+ −GaAs)20表面に形成される表面準位
によって空乏層が生成されて、共鳴トンネルバリアの実
効的な面積をある程度小さくしているため、ゲート電極
Gには正の電位ではなく0の電位でも、空乏層の延びを
減縮して共鳴トンネルバリアの実効的な面積を大きくす
る効果がある。

【0052】従って、図9に示すように、スタンバイ時
には、ゲート電極Gに負の電位を加え、負性微分ダイオ
ードD1 ,D2 に流れる電流を減少させることにより、
消費電力を小さくすることが可能となり、読出し書込み
動作時には、ゲート電極Gに正または0の電位を加え、
負性微分ダイオードD1 ,D2 に流れる電流を増大させ
ることにより、情報の読出しおよび書込みのスピードを
速くすることが可能となる。

【0053】尚、ここで注意しておかなければならない
ことは、図14からも明らかなように、負性微分ダイオ
ードD1 とD2 とでは同じ層構成でも電流が流れる方向
は逆になるということである。従ってメモリセルの製造
にあたっては上から下、下から上のどちらの方向に電流
が流れても、D1 ,D2 は負性微分特性を示すように共
鳴トンネル構造を形成するトンネルバリア層(i−Al
As)17,19および量子井戸層(i−GaAs)1
8などの材料膜厚を適切に選ぶ必要がある。

【0054】〔II〕SRAM 図16に、図1のメモリセルを用いて構成されるSRA
Mの例を開示する。図16に示すように、行方向に行ア
ドレス信号線群Ax1〜Ax5が配されており、これらの行
アドレス信号線群LXに電気的に非接触で交叉する各2
本一対の列アドレス信号線群Ay11 〜Ay52 が配されて
おり、且つこれらの列アドレス信号線群LY1 ,LY2
に平行にスタンバイ信号線群Sb1 〜Sb5 が配されて
いる。各交差部のそれぞれには、負性微分ダイオードD
1 ,D2 、しきい値ダイオードD3 、および負性微分ダ
イオードD1 ,D2 の電流を制御するゲートGからなる
メモリセルMCが形成されている。各メモリセルMCは
図1に示した構成をもつのでその説明を援用する。

【0055】行アドレス信号線群Ax の一方の線端に
は、行アドレスデータを解読してそのデータ内容に対応
する電圧を印加するための行アドレスデコーダ1が接続
されている。行アドレス信号線群Ax の他方の線端に
は、各列アドレス信号線Ax1〜Ax5に流れる電流を検出
しメモリセルMC内の情報を読出すためのセンス回路3
が接続されている。

【0056】列アドレス信号線群Ay1,Ay2およびスタ
ンバイ信号線群Sbの線端には、列アドレスデータを解
読してそのデータ内容に対応する電圧を印加すると共
に、情報の書込み、読出し時またはスタンバイ時に応じ
てゲートGに所定の電圧を印加するための列アドレスデ
コーダ2が接続されている。メモリセルMCへのデータ
の書込みは、必要な行アドレスデータおよび列アドレス
データのそれぞれを行アドレスデコーダ1および列アド
レスデコーダ2に与えて記憶すべきアドレスを選択して
実行される。また、その際、必要なスタンバイ信号線S
bには、ゲートGに正または0の電位を与えるスタンバ
イ信号が供給される。尚、各メモリセルMCにおける行
アドレス信号線Ax および列アドレス信号線Ay1、列ア
ドレス信号線Ay2への電圧の印加の態様および書込み時
の動作には図3〜図13およびその関連説明に示した通
りであるので、その説明は省略する。

【0057】メモリセルMCからのデータの読出しは、
必要な行アドレスデータおよび列アドレスデータを行ア
ドレスデコーダ1および列アドレスデコーダ2にそれぞ
れ与えて読出しアドレスを選択し、行アドレス信号線A
x1〜Ax5に現われた電流をセンスアンプ3により検出し
て行う。また、その際、必要なスタンバイ信号線Sbに
は、ゲートGに正または0の電位を与えるスタンバイ信
号を供給する。

【0058】このように、各メモリセルMCがアドレス
選択性をもつため、任意のアドレスのメモリセルMCに
データを書き込んだりあるいは読み取ったりすることが
できる。また、その際に、スタンバイ信号線Sbを介し
てゲートGに正または0の電位を与えることにより、負
性微分ダイオードD1 ,D2 に流れる電流を増大させ
て、書込みまたは読取りのスピードを速くすることがで
きる。

【0059】図17は、図2に示すメモリセルを用いて
SRAMを構成した場合の回路図を示している。図17
からわかるように、列アドレス信号線の一方であるAy1
1 ,Ay21 ,…Ay51 をGNDに接続し、接地電位に共
通接続する構成とすることができる。図18に図1のメ
モリセルを用いた図16のSRAMの立体構造を表す斜
視図を、図19にその平面配置図を示す。

【0060】図18に示すように、行アドレス信号線層
Ax1〜Ax5が互に平行に行方向に形成されており、この
行アドレス信号線層Ax1〜Ax5との間に所定の間隔をお
いて交叉する方向に列アドレス信号線層Ay11 〜Ay42
が互に平行に形成されている。また、これら列アドレス
信号線層Ay11 〜Ay42 に平行にスタンバイ信号線層S
b1 〜Sb4 が形成されている。

【0061】各行アドレス信号線層Ax1〜Ax5上には一
対の列アドレス信号線層(Ay11 とAy12 、またはAy2
1 とAy22 )両端間の間隔とスタンバイ信号線層Sbの
幅との和の長さを有するしきい値ダイオードD3 が形成
されている。このしきい値ダイオードD3 の一面は行ア
ドレス信号線層Ax に電気的に接触している。また、し
きい値ダイオードD3 の他面の一端側と列アドレス信号
線層Ay n2との間に負性微分ダイオードD2 が介在さ
れ、しきい値ダイオードD3 の他面の他端側と列アドレ
ス信号線層Ay n1との間に負性微分ダイオードD1 が介
在され、負性微分ダイオードD2 と列アドレス信号線層
Ay n2、負性微分ダイオードD1 と列アドレス信号線層
Ay n1とはそれぞれ電気的に接続されている。

【0062】更に、負性微分ダイオードD1 ,D2 の周
囲には、所定の印加電圧により空乏層を伸縮させて負性
微分ダイオードD1 ,D2 に流れる電流を制御するゲー
ト電極Gが形成されており、これらのゲート電極Gはそ
れぞれスタンバイ信号配線層Sb1 〜Sb4 に電気的に
接続されている。このように、互に交叉する行アドレス
信号線層Ax と列アドレス信号線層Ayとの交差部にお
いて両線に挾まれるように負性微分ダイオードD1 ,D
2 、しきい値ダイオードD3 を積層状に形成したため、
図19に示すように、1つのメモリセルMCを負性微分
ダイオード2個およびスタンバイ信号配線層Sbの幅程
度の大きさで形成することができ、高密度化が可能とな
る。

【0063】図20は、図2のメモリセルを用いた図1
7のSRAMの立体構造を示す斜視図である。図21は
その平面配置図である。図20では図18のAx11 およ
びAx21 を共通にGND配線と接続させている。 〔III 〕製造方法 図22〜図28に、本発明の実施例を示す。この実施例
は、上述したSRAM等の製造方法を開示する。

【0064】製造プロセスは、大別して、半導体層10
0の成長と、エッチングによる2つの負性微分ダイオー
ドD1 、D2 の形成と、しきい値ダイオードD3 の形成
と、行アドレス信号線Ax の形成と、行アドレス信号線
Ay およびスタンバイ信号線Sbの形成等の各工程から
なる。半導体層100はエピタキシャル成長法を用い
る。即ち、図15(a)に示すように、半絶縁性もしく
は絶縁性基板(S.I.GaAs)11上に、順次良導
体層(n++−GaAs)12、導体層(n+ −GaA
s)13、シングルバリア層(i−AlGaAs)1
4、導体層(n+ −GaAs)15、共鳴トンネルバリ
ア層(i−AlAs/i−GaAs/i−AlAs)1
6、導体層(n+ −GaAs)20および良導体層(n
++−GaAs)21を成長させる。

【0065】以下、図22〜図28を用いて、一連のプ
ロセスを順を追って説明する。尚、図22〜図28にお
いて、左側の列の図は図19におけるI‐I′断面図、
右側の列の図は図19におけるII‐II′断面図である。
まず、半導体層100をエピタキシャル成長させる。半
導体層100の構成については図15(a)を参照され
たい。次いで、図22(1)に示すように良導体層21
上に金属膜201を蒸着し、更にその上に図22(2)
に示すように絶縁膜202を成長させた後、図22
(3)に示すように、レジスト203により負性微分ダ
イオードのパターニングを行う。

【0066】次いで、図23(4)に示すように、レジ
スト203をマスクとして絶縁膜202のエッチングを
行い、レジスト203相互間の絶縁膜202を除去した
後、レジスト203の剥離を行う。続いて、図23
(5)に示すように、絶縁膜202をマスクとして、金
属膜201のエッチングを行う。次いで、図23(6)
に示すように、半導層100の良導体層21および導体
層20のエッチングを行う。これにより、良導体層21
および導体層20と導体層15とに挟まれた共鳴トンネ
ルバリア層16からなる負性微分ダイオードD1,D2
のパターンが形成されることになる。

【0067】次いで、図24(7)に示すように、負性
微分ダイオードD1 と負性微分ダイオードD2 との間隔
が埋まる厚さの絶縁膜204を成長させ、続いて図24
(8)に示すように、絶縁膜202の異方性エッチング
を行う。このプロセスにより、負性微分ダイオードD1
とD2 との間隔を埋め込む絶縁膜204aによって負性
微分ダイオードD1 と負性微分ダイオードD2 とが分離
されると共に、良導体層21および導体層20側面を覆
うサイドウォール204bが形成される。

【0068】次いで、図24(9)に示すように、金属
膜201上の絶縁膜202を選択的にエッチング除去す
る。続いて、図25(10)に示すように、金属膜の蒸
着と分離を行い、金属膜201上に金属膜205aを形
成すると同時に、側面をサイドウォール204bによっ
て覆われた負性微分ダイオードD1 ,D2 周囲の露出し
た導体層20上にゲート電極205bを形成する。

【0069】次いで、図25(11)に示すように、レ
ジスト206により、しきい値ダイオードのパターニン
グを行う。続いて、図25(12)に示すように、レジ
スト206をマスクとして、ゲート電極205bのエッ
チングを行った後、レジスト206の剥離を行う。次い
で、図26(13)に示すように、金属膜205aおよ
びゲート電極205bをマスクとして、半導体層100
の導体層20、共鳴トンネルバリア層16、導体層1
5、シングルバリア層14および導体層13のエッチン
グを行う。これにより、導体層15とシングルバリア層
14とが接合したしきい値ダイオードD3 のパターンが
形成される。

【0070】次いで、図26(14)に示すように、レ
ジスト207により行アドレス信号線Ax のパターニン
グを行う。続いて、図26(15)に示すように、レジ
スト207をマスクとして半導体層100の良導体層1
2のエッチングを行った後、レジスト207の剥離を行
う。これにより、良導体層12からなる行アドレス信号
線Ax のパターンが形成される。

【0071】次いで、図27(16)に示すように、レ
ジスト(下層)208、レジスト(上層)209の2層
レジストを塗布した後、図27(17)に示すように、
行アドレス信号線Ay およびスタンバイ信号線Sbのパ
ターニングを行う。続いて、図28(18)に示すよう
に、全面に金属膜210を蒸着した後、最後に図28
(19)に示すように、リフトオフを行って、負性微分
ダイオードD1 ,D2 の金属膜205a上に金属膜21
0からなる列アドレス信号線Ay1,Ay2のパターンを形
成すると同時に、ゲート電極205b上に金属膜210
からなるスタンバイ信号線Sbのパターンを形成する。
こうして、メモリセルMC、各アドレス信号線Ax ,A
y およびスタンバイ信号線Sbが形成される。

【0072】ここで、図28(19)右側の図に示すよ
うに、隣接する半導体層100相互間のレジスト(下
層)208が除去され、金属膜210による列アドレス
信号線Ay はエアーブリッジ構造になっている。このエ
アーブリッジ構造により、隣接するメモリセル相互間
に、空隙211が形成される。空隙は誘電率ε=1であ
るため、レジスト(下層)208を充填した状態よりも
寄生容量が減少する。

【0073】尚、以上の実施例において、メモリセルM
CはGaAs半導体を用い、AlxGa1-x As層をバ
リアとして利用したが、この化合物半導体に限らず、例
えばInx Al1-x As層をバリアとするInGaAs
半導体でもよい。また、本発明は半導体に限らず、金属
を含むメモリセルで構成することも可能である。例え
ば、行アドレス信号線Ax として、ニッケルアルミ等の
金属を用い、これと必要な半導体とを組合せメモリセル
を構成することが可能である。行アドレス信号線Ax に
金属を用いることは、信号線の抵抗損失による悪影響
(高速化の妨害等)を低減しうる効果がある。あるいは
また、負性微分ダイオードとしての共鳴トンネルダイオ
ードを適当な金属(ニッケルアルミ等)を用いて構成す
ることも可能であり、しきい値ダイオードについても同
様である。

【0074】

【発明の効果】以上の通り本発明によれば、より少ない
素子数で、小さな面積で構成しうる新規なメモリセルか
らなる半導体メモリを提供しうる。

【図面の簡単な説明】

【図1】本発明に係る記憶装置のメモリセルの等価回路
図である。

【図2】本発明に係る他のメモリセルの等価回路図であ
る。

【図3】負性微分ダイオードの静特性図である。

【図4】負性微分ダイオードの直列回路図およびその動
特性図である。

【図5】しきい値ダイオードの静特性図である。

【図6】メモリセルの記憶保持条件を示す特性図であ
る。

【図7】メモリセルの安定点S1 ,S2 の読み出しの条
件を示す特性図である。

【図8】メモリセルの安定点S1 ,S2 の書き込みの条
件を示す特性図である。

【図9】メモリセルの情報保持時の特性図である。

【図10】メモリセルの安定点S1 の読み出し動作を示
す特性図である。

【図11】メモリセルの安定点S2 の読み出し動作を示
す特性図である。

【図12】メモリセルの安定点S1 の書き込み動作を示
す特性図である。

【図13】メモリセルの安定点S2 の書き込み動作を示
す特性図である。

【図14】メモリセルの立体構造を示す斜視図である。

【図15】(a)はメモリセルの断面構造を示す断面
図、(b)はそのエネルギバンド図である。

【図16】本発明に係るSRAMの回路のブロック図で
ある。

【図17】本発明に係る他のSRAMの回路のブロック
図である。

【図18】図16のSRAMの立体構造を示す斜視図で
ある。

【図19】図16のSRAMの平面配置図である。

【図20】図17のSRAMの立体構造を示す斜視図で
ある。

【図21】図17のSRAMの平面配置図である。

【図22】本発明に係る記憶装置製造方法の製造プロセ
ス(その1)を説明するための工程図である。

【図23】製造プロセス(その2)を説明するための工
程図である。

【図24】製造プロセス(その3)を説明するための工
程図である。

【図25】製造プロセス(その4)を説明するための工
程図である。

【図26】製造プロセス(その5)を説明するための工
程図である。

【図27】製造プロセス(その6)を説明するための工
程図である。

【図28】製造プロセス(その7)を説明するための工
程図である。

【符号の説明】

D1 …負性微分ダイオード D2 …負性微分ダイオード D3 …しきい値ダイオード Ax …行アドレス信号線 Ay ,Ay1,Ay2…列アドレス信号線 Sb…スタンバイ信号線 G…ゲート GND…接地電位線 MC…メモリセル S1 ,S2 …動作安定点 VAx…Xアドレス電圧 VAy,VAy1 ,VAy2 …Yアドレス電圧 Vth…しきい値電圧 Vth1 …しきい値電圧 Vth2 …しきい値電圧 Vp1,Vp2…ピーク電圧 Vv …バレー電圧 1…行アドレスデコーダ 2…列アドレスレコーダ 3…センス回路 11…半絶縁性もしくは絶縁性基板(S.I.GaA
s) 12…良導体層(n++−GaAs) 13…導体層(n+ −GaAs) 14…シングルバリア層(i−AlGaAs) 15…導体層(n+ −GaAs) 16…共鳴トンネルバリア層(i−AlAs/i−Ga
As/i−AlAs) 17…トンネルバリア層(i−AlAs) 18…量子井戸層(i−GaAs) 19…トンネルバリア層(i−AlAs) 20…導体層(n+ −GaAs) 21…良導体層(n++−GaAs) 100…半導体層 201…金属膜 202…絶縁膜 203…レジスト 204…絶縁膜 204a…絶縁膜 204b…サイドウォール 205a…金属膜 205b…ゲート電極 206…レジスト 207…レジスト 208…レジスト(下層) 209…レジスト(上層) 210…金属膜 211…空隙

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 行アドレス信号線(Ax )と、一対の列
    アドレス信号線(Ay1,Ay2)と、スタンバイ信号線
    (Sb)と、前記行アドレス信号線(Ax )と前記列ア
    ドレス信号線(Ay1,Ay2)との交差部に設けられたメ
    モリセルと、を有し、 前記メモリセルは、前記列アドレス信号線(Ay1,Ay
    2)間に順方向に直列接続された2個の負性微分特性を
    有する素子(D1 ,D2 )と、前記2個の負性微分特性
    を有する素子(D1 ,D2 )相互の接続点(a)と前記
    行アドレス信号線(Ax )との間に接続され、正側およ
    び負側のしきい値電圧(Vth1 ,Vth2 )を越えた電圧
    が印加されるとそれに対応して正負双方向に電流を流す
    特性を有するしきい値ダイオード(D3 )と、前記スタ
    ンバイ信号線(Sb)に接続され、印加される電圧によ
    り前記2個の負性微分特性を有する素子(D1 ,D2 )
    に流れる電流を制御するゲート(G)と、から構成され
    ていることを特徴とする記憶装置。
  2. 【請求項2】 請求項1記載の記憶装置において、 前記列アドレス信号線(Ay1,Ay2)のうち、いずれか
    一方のアドレス信号線(Ay1)を共通接地配線(GN
    D)とすることを特徴とする記憶装置。
  3. 【請求項3】 行アドレス信号配線層(Ax )と、2本
    一対で平行に配された列アドレス信号配線層(Ay1,A
    y2)と、前記列アドレス信号配線層(Ay1,Ay2)に平
    行に配されたスタンバイ信号配線層(Sb)と、前記行
    アドレス信号配線層(Ax )と前記列アドレス信号配線
    層(Ay1,Ay2)との交差部に形成されたメモリセル
    (MC)と、を有し、 前記メモリセル(MC)は、前記各アドレス信号配線層
    (Ax ,Ay1,Ay2)および前記スタンバイ信号配線層
    (Sb)間において、前記行アドレス信号配線層(Ax
    )側に所定のしきい値電圧(Vth1 ,Vth2 )で電流
    を流す特性を有するしきい値ダイオード(D3 )がその
    一面において前記行アドレス信号配線層(Ax )に電気
    的に接触して形成され、前記しきい値ダイオード(D3
    )の他面と前記列アドレス信号配線層(Ay1,Ay2)
    のうちの一方の配線層(Ay1)との間に負性微分ダイオ
    ード(D1 )が電気的に接触して形成され、前記しきい
    値ダイオード(D3 )の他面と前記列アドレス信号配線
    層(Ay1,Ay2)のうちの他方の配線層(Ay2)との間
    に負性微分ダイオード(D2 )が電気的に接触して形成
    され、且つ所定の印加電圧により空乏層を伸縮させて前
    記負性微分ダイオード(D1 ,D2 )に流れる電流を制
    御するゲート電極(G)が前記スタンバイ信号配線層
    (Sb)に電気的に接触して形成されていることを特徴
    とする記憶装置。
  4. 【請求項4】 請求項1に記載の記憶装置の情報読出し
    方法であって、 前記2個の負性微分特性を有する素子(D1 ,D2 )に
    より2つの安定点が構成可能であるように、且つ該2つ
    の安定点のうちいずれか一方の、前記2個の負性微分特
    性を有する素子(D1 ,D2 )相互の接続点(a)を基
    準とした電位が、前記しきい値ダイオード(D3 )の負
    側しきい値電圧と正側しきい値電圧の間の電圧範囲外に
    なるように、前記行アドレス信号線(Ax )および前記
    一対の列アドレス信号線(Ay1,Ay2)に電圧を印加す
    ることを特徴とする記憶装置の情報読出し方法。
  5. 【請求項5】 請求項1に記載の記憶装置の情報読出し
    方法であって、 前記2個の負性微分特性を有する素子(D1 ,D2 )に
    より生成される2つの動作安定点のうちの負側の安定点
    (S1 )の読出し時には、前記しきい値ダイオード(D
    3 )の負側のしきい値電圧が該負側の安定点の電圧より
    も高くなるように、前記行アドレス信号線(Ax )に高
    レベルの電位(High)を加え、且つ前記一対の列ア
    ドレス信号線のうち低電位側の列アドレス信号線(Ay
    1)に低レベルの電位(Low)を加えると共に、前記
    ゲート(G)から空乏層を伸縮させて前記2個の負性微
    分特性を有する素子(D1 ,D2 )に流れる電流が増大
    するように、前記スタンバイ信号線(Sb)に正または
    0の電位を加え、 前記2つの動作安定点のうちの正側の安定点(S2 )の
    読出し時には、前記しきい値ダイオード(D3 )の正側
    のしきい値電圧が該正側の安定点の電圧よりも低くなる
    ように、前記行アドレス信号線(Ax )に低レベルの電
    位(Low)を加え、且つ前記一対の列アドレス信号線
    のうち高電位側の列アドレス信号線(Ay2)に高レベル
    の電位(High)を加えると共に、前記ゲート(G)
    から空乏層を伸縮させて前記2個の負性微分特性を有す
    る素子(D1 ,D2 )に流れる電流が増大するように、
    前記スタンバイ信号線(Sb)に正または0の電位を加
    え、 前記2つの動作安定点の負側または正側の安定点(S1
    ,S2 )の読出し前後の記憶状態を保持するスタンバ
    イ時には、前記ゲート(G)から空乏層を伸縮させて前
    記2個の負性微分特性を有する素子(D1 ,D2 )に流
    れる電流が減少するように、前記スタンバイ信号線(S
    b)に負の電位を加えることを特徴とする記憶装置の情
    報読出し方法。
  6. 【請求項6】 請求項1に記載の記憶装置の情報読出し
    方法であって、 前記2個の負性微分特性を有する素子(D1 ,D2 )に
    より生成される2つの動作安定点のうちの一方の安定点
    (S1 )の読出し時には、前記行アドレス信号線(Ax
    )に高レベルの電位(High)を加え、且つ前記列
    アドレス線の両方(Ay1,Ay2)に低レベルの電位(L
    ow)を加えると共に、前記ゲート(G)から空乏層を
    伸縮させて前記2個の負性微分特性を有する素子(D1
    ,D2 )に流れる電流が増大するように、前記スタン
    バイ信号線(Sb)に正または0の電位を加え、 前記2つの動作安定点の他方の安定点(S2 )の読出し
    時には、前記行アドレス信号線(Ax )に高レベルの電
    位(High)を加え、且つ前記行アドレス信号線の一
    方(Ay1)に低レベルの電位(Low)を加えると共
    に、前記ゲート(G)から空乏層を伸縮させて前記2個
    の負性微分特性を有する素子(D1 ,D2)に流れる電
    流が増大するように、前記スタンバイ信号線(Sb)に
    正または0の電位を加え、 前記動作安定点の2つの安定点(S1 ,S2 )のいずれ
    かの読出し前後の記憶状態を保持するスタンバイ時に
    は、スタンバイ信号線(Sb)に負の電位を加えること
    を特徴とする記憶装置の情報読出し方法。
  7. 【請求項7】 請求項1に記載の記憶装置の情報書込み
    方法であって、 前記2個の負性微分特性を有する素子(D1 ,D2 )に
    より2つの安定点(S1 ,S2 )と1つの不安定点(S
    n )が生成されるように、且つ該不安定点の前記2個の
    負性微分特性を有する素子(D1 ,D2 )相互の接続点
    (a)を基準とした電位が前記しきい値ダイオード(D
    3 )の負側しきい値電圧と正側しきい値電圧の間の電圧
    範囲外になるように、前記行アドレス信号線(Ax )お
    よび前記一対の列アドレス信号線(Ay1,Ay2)に電圧
    を印加することを特徴とする記憶装置の情報書込み方
    法。
  8. 【請求項8】 請求項1に記載の記憶装置の情報書込み
    方法であって、 前記2個の負性微分特性を有する素子(D1 ,D2 )に
    より生成される2つの動作安定点(S1 ,S2 )と不安
    定点(Sn )のうちの負側の安定点(S1 )への書込み
    時には、該不安定点(Sn )の電位(Vsn)が前記しき
    い値ダイオード(D3 )の正側のしきい値電圧(Vth2
    )よりも高くなるように、前記行アドレス信号線(Ax
    )に低レベルの電位(Low)を加え、且つ前記列ア
    ドレス信号線の少なくとも一方(Ay2)に高レベルの電
    位(High)を加えると共に、前記ゲート(G)から
    空乏層を伸縮させて前記2個の負性微分特性を有する素
    子(D1 ,D2 )に流れる電流が増大するように、前記
    スタンバイ信号線(Sb)に正または0の電位を加え、 前記2つの動作安定点のうちの正側の安定点(S2 )へ
    の書込み時には、該不安定点(Sn )の電位(Vsn)が
    前記しきい値ダイオード(D3 )の負側のしきい値電圧
    (Vth1 )よりも低くなるように、行アドレス信号線
    (Ax )に高レベルの電位(High)を加え、且つ前
    記列アドレス信号線の他方(Ay1)に低レベルの電位
    (Low)を加えると共に、前記ゲート(G)から空乏
    層を伸縮させて前記2個の負性微分特性を有する素子
    (D1 ,D2 )に流れる電流が増大するように、前記ス
    タンバイ信号線(Sb)に正または0の電位を加え、 前記2つの動作安定点の負側または正側の安定点(S1
    ,S2 )への書込み後の記憶状態を保持するスタンバ
    イ時には、前記ゲート(G)から空乏層を伸縮させて前
    記2個の負性微分特性を有する素子(D1 ,D2 )に流
    れる電流が減少するように、前記スタンバイ信号線(S
    b)に負の電位を加えることを特徴とする記憶装置の情
    報書込み方法。
  9. 【請求項9】 複数の信号線からなる行アドレス信号線
    群(Ax1,Ax2,…)と、 前記行アドレス信号線群(Ax1,Ax2,…)に交差する
    方向に配された一対の信号線からなる列アドレス信号線
    群(Ay11 ,Ay12 ,…,Ay21 ,Ay22 ,…)と、 前記列アドレス信号線群(Ay11 ,Ay12 ,…,Ay21
    ,Ay22 ,…)に平行に配されたスタンバイ信号線群
    (Sb1 ,Sb2 ,…)と、 前記行アドレス信号線群(Ax1,Ax2,…)と前記列ア
    ドレス信号線群(Ay11 ,Ay12 ,…,Ay21 ,Ay22
    )との各交差部に設けられた複数の請求項1記載のメ
    モリセル(MC)と、 前記行アドレス信号線群(Ax1,Ax2,…)に行アドレ
    ス信号を供給する行アドレスデコーダ(1)と、 前記列アドレス信号線群(Ay11 ,Ay12 ,…,Ay21
    ,Ay22 ,…)および前記スタンバイ信号線群(Sb1
    ,Sb2 ,…)にそれぞれ列アドレス信号およびスタ
    ンバイ信号を供給する列アドレスデコーダ(2)と、 前記行アドレス信号線群(Ax1,Ax2…)から前記各メ
    モリセル(MC)の記憶情報を検出するセンス回路
    (3)と、を備えていることを特徴とする記憶装置。
  10. 【請求項10】 請求項3に記載の半導体装置の製造方
    法であって、 絶縁性基板(11)上に、エピタキシャル成長法によ
    り、良導体層(12)、導体層(13)、シングルバリ
    ア層(14)、導体層(15)、共鳴トンネルバリア層
    (16)、導体層(20)および良導体層(21)を積
    層させて半導体層(100)を形成する第1の工程と、 前記良導体層(21)上に、金属膜(201)および絶
    縁膜(202)を形成する第2の工程と、 負性微分ダイオードの領域に対応するパターニングを行
    ったマスクを用いて、前記絶縁膜(202)、前記金属
    膜(201)、前記良導体層(21)および前記導体層
    (20)を異方性エッチングし、前記共鳴トンネルバリ
    ア層(16)が前記導体層(20)と前記導体層(1
    5)とに挟まれた負性微分ダイオード(D1 ,D2 )を
    形成する第3の工程と、 全面に絶縁膜(204)を成長させた後、異方性エッチ
    ングを行い、前記負性微分ダイオードD1 とD2 との間
    隔を埋め込む絶縁膜(204a)を形成すると同時に、
    前記負性微分ダイオード(D1 ,D2 )の前記良導体層
    (21)および前記導体層(20)側面を覆うサイドウ
    ォール(204b)を形成する第4の工程と、 前記金属膜(201)上の前記絶縁膜(202)を除去
    した後、金属膜の蒸着および分離を行い、前記金属膜
    (201)上に金属膜(205a)を形成すると同時
    に、側面を前記サイドウォール(204b)によって覆
    われた前記負性微分ダイオード(D1 ,D2 )周囲の前
    記共鳴トンネルバリア層(16)上方にゲート電極(2
    05b)を形成する第5の工程と、 しきい値ダイオードの領域に対応するパターニングを行
    ったマスクを用いて、前記ゲート電極(205b)、前
    記導体層(20)、前記共鳴トンネルバリア層(1
    6)、前記導体層(15)、前記シングルバリア層(1
    4)および前記導体層(13)を異方性エッチングし、
    前記シングルバリア層(14)と前記導体層(13)と
    が接合したしきい値ダイオード(D3 )を形成する第6
    の工程と、 行アドレス信号線の領域に対応するパターニングを行っ
    たマスクを用いて、前記良導体層(12)を異方性エッ
    チングし、行アドレス信号線層(Ax )を形成する第7
    の工程と、 金属膜の蒸着および分離を行い、前記負性微分ダイオー
    ド(D1 ,D2 )の前記金属膜(205a)上に列アド
    レス信号線層(Ay1,Ay2)を形成すると同時に、前記
    負性微分ダイオード(D1 ,D2 )周囲の前記ゲート電
    極(205b)上にスタンバイ信号線層(Sb)を形成
    する第8の工程と、を含むことを特徴とする半導体装置
    の製造方法。
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