JPH0661454A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0661454A JPH0661454A JP4212855A JP21285592A JPH0661454A JP H0661454 A JPH0661454 A JP H0661454A JP 4212855 A JP4212855 A JP 4212855A JP 21285592 A JP21285592 A JP 21285592A JP H0661454 A JPH0661454 A JP H0661454A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 量産性に優れ、かつシリコンデバイスへの整
合性に優れた新規な負性特性素子を提供する。また、前
記負性特性素子を使用し、ＳＲＡＭのメモリセルを構成
する。 【構成】 基板１上に形成した珪素薄膜１１に同一チャ
ネル導電型で、しきい値電圧が相互に異なり、かつ電気
的に接続された負性特性用ＭＩＳＦＥＴＱH及びＱL を
構成する。また、前記負性特性用ＭＩＳＦＥＴＱH 及び
ＱL 、抵抗素子Ｒ、情報蓄積用容量素子Ｃ、転送用ＭＩ
ＳＦＥＴＱT でＳＲＡＭのメモリセルＭを構成する。
合性に優れた新規な負性特性素子を提供する。また、前
記負性特性素子を使用し、ＳＲＡＭのメモリセルを構成
する。 【構成】 基板１上に形成した珪素薄膜１１に同一チャ
ネル導電型で、しきい値電圧が相互に異なり、かつ電気
的に接続された負性特性用ＭＩＳＦＥＴＱH及びＱL を
構成する。また、前記負性特性用ＭＩＳＦＥＴＱH 及び
ＱL 、抵抗素子Ｒ、情報蓄積用容量素子Ｃ、転送用ＭＩ
ＳＦＥＴＱT でＳＲＡＭのメモリセルＭを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタを有する半導体集積回路装置に適用して有
効な技術に関する。特に、本発明は、薄膜構造の絶縁ゲ
ート型電界効果トランジスタを有する半導体集積回路装
置に適用して有効な技術に関する。また、本発明は、ス
タチック型ランダムアクセスメモリを有する半導体集積
回路装置に適用して有効な技術に関する。
トランジスタを有する半導体集積回路装置に適用して有
効な技術に関する。特に、本発明は、薄膜構造の絶縁ゲ
ート型電界効果トランジスタを有する半導体集積回路装
置に適用して有効な技術に関する。また、本発明は、ス
タチック型ランダムアクセスメモリを有する半導体集積
回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】スタチック型ランダムアクセスメモリ
（ＳＲＡＭ：Ｓtatic Ｒandom ＡccessＭemory）は相補
性データ線とワード線との交差部に １〔bit〕の情報を
記憶できる１個のメモリセルが配置される。このメモリ
セルは情報蓄積部としてのフリップフロップ回路及び２
個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconduct
or Ｆield Ｅffect Ｔransistor）で構成される。前記
メモリセルのフリップフロップ回路は２個の駆動用ＭＯ
ＳＦＥＴ及び２個の負荷素子で構成される。負荷素子と
しては一般的に負荷用ＭＯＳＦＥＴ、高抵抗負荷素子の
いずれかが使用される。
（ＳＲＡＭ：Ｓtatic Ｒandom ＡccessＭemory）は相補
性データ線とワード線との交差部に １〔bit〕の情報を
記憶できる１個のメモリセルが配置される。このメモリ
セルは情報蓄積部としてのフリップフロップ回路及び２
個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconduct
or Ｆield Ｅffect Ｔransistor）で構成される。前記
メモリセルのフリップフロップ回路は２個の駆動用ＭＯ
ＳＦＥＴ及び２個の負荷素子で構成される。負荷素子と
しては一般的に負荷用ＭＯＳＦＥＴ、高抵抗負荷素子の
いずれかが使用される。
【０００３】この種のＳＲＡＭは１個のメモリセルに少
なくとも６個の素子が必要とされるので、メモリセルの
占有面積が増大し、集積度が低下する。そこで、一般的
にはメモリセルの駆動用ＭＯＳＦＥＴの上層にこの駆動
用ＭＯＳＦＥＴに重複させて負荷素子が配置され、メモ
リセルの占有面積を減少する技術が使用される。この技
術は単結晶珪素基板の主面上に堆積した多結晶珪素膜に
素子を形成する所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulato
r）技術と呼ばれる。また、この技術は負荷素子として
負荷用ＭＯＳＦＥＴを形成する場合においてＴＦＴ（Ｔ
hin Ｆilm Ｔransistor）技術と呼ばれる。
なくとも６個の素子が必要とされるので、メモリセルの
占有面積が増大し、集積度が低下する。そこで、一般的
にはメモリセルの駆動用ＭＯＳＦＥＴの上層にこの駆動
用ＭＯＳＦＥＴに重複させて負荷素子が配置され、メモ
リセルの占有面積を減少する技術が使用される。この技
術は単結晶珪素基板の主面上に堆積した多結晶珪素膜に
素子を形成する所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulato
r）技術と呼ばれる。また、この技術は負荷素子として
負荷用ＭＯＳＦＥＴを形成する場合においてＴＦＴ（Ｔ
hin Ｆilm Ｔransistor）技術と呼ばれる。
【０００４】しかしながら、ＳＯＩ技術、ＴＦＴ技術の
いずれの技術を使用しても、１個のメモリセルは、単結
晶珪素基板の主面に２個の転送用ＭＯＳＦＥＴ及び２個
の駆動用ＭＯＳＦＥＴ、合計４個の素子が形成される。
つまり、メモリセルは充分に占有面積を減少できないの
で、ＳＲＡＭの高集積化に期待ができない。
いずれの技術を使用しても、１個のメモリセルは、単結
晶珪素基板の主面に２個の転送用ＭＯＳＦＥＴ及び２個
の駆動用ＭＯＳＦＥＴ、合計４個の素子が形成される。
つまり、メモリセルは充分に占有面積を減少できないの
で、ＳＲＡＭの高集積化に期待ができない。
【０００５】特開昭６１−２４０４９８号公報に、ＳＲ
ＡＭのメモリセルの占有面積を飛躍的に減少できる技術
が開示されている。この公報に開示される技術は、ＳＲ
ＡＭのメモリセルがスイッチングトランジスタ、抵抗素
子及び負性抵抗素子の合計３素子で構成される。スイッ
チングトランジスタは、シリコン基板の主面に形成さ
れ、データ線に一方の半導体領域が接続され、かつワー
ド線にゲート電極が接続される。前記抵抗素子は、一端
が電源に接続され、他端がスイッチングトランジスタの
他方の半導体領域に接続される。抵抗素子は、スイッチ
ングトランジスタの他方の半導体領域に接続された多結
晶珪素膜で若しくはその一部分に形成される。この抵抗
素子は電流対電圧特性が直線性を有する。前記負性抵抗
素子は、カソード領域がスイッチングトランジスタの他
方の半導体領域及び抵抗素子の他端に接続され、アノー
ド領域が基準電源に接続されたトンネルダイオードで構
成される。このトンネルダイオードのカソード領域はス
イッチングトランジスタの他方の半導体領域で構成さ
れ、アノード領域は前記他方の半導体領域に接合させた
高濃度エピタキシャル層で構成される。前記負性抵抗素
子は、電流対電圧特性の特性曲線が中間領域で負になる
負性特性を有する。
ＡＭのメモリセルの占有面積を飛躍的に減少できる技術
が開示されている。この公報に開示される技術は、ＳＲ
ＡＭのメモリセルがスイッチングトランジスタ、抵抗素
子及び負性抵抗素子の合計３素子で構成される。スイッ
チングトランジスタは、シリコン基板の主面に形成さ
れ、データ線に一方の半導体領域が接続され、かつワー
ド線にゲート電極が接続される。前記抵抗素子は、一端
が電源に接続され、他端がスイッチングトランジスタの
他方の半導体領域に接続される。抵抗素子は、スイッチ
ングトランジスタの他方の半導体領域に接続された多結
晶珪素膜で若しくはその一部分に形成される。この抵抗
素子は電流対電圧特性が直線性を有する。前記負性抵抗
素子は、カソード領域がスイッチングトランジスタの他
方の半導体領域及び抵抗素子の他端に接続され、アノー
ド領域が基準電源に接続されたトンネルダイオードで構
成される。このトンネルダイオードのカソード領域はス
イッチングトランジスタの他方の半導体領域で構成さ
れ、アノード領域は前記他方の半導体領域に接合させた
高濃度エピタキシャル層で構成される。前記負性抵抗素
子は、電流対電圧特性の特性曲線が中間領域で負になる
負性特性を有する。
【０００６】つまり、前記メモリセルは、負性抵抗素子
の電流対電圧特性の負性曲線に抵抗素子の電流対電圧特
性の直線が交差し３つの安定点が形成され、この３つの
安定点をロウレベル、中間レベル、ハイレベルの各々と
して、ＳＲＡＭの情報の記憶保持動作ができる。結果的
に、メモリセルは３個の素子で形成され、メモリセルの
占有面積を著しく減少できるので、ＳＲＡＭの集積度を
向上できる。また、前記メモリセルの負性抵抗素子のス
イッチング動作は一般的なフリップフロップ回路の回路
動作に比べて速いので、ＳＲＡＭの回路動作速度の高速
化が図れる。
の電流対電圧特性の負性曲線に抵抗素子の電流対電圧特
性の直線が交差し３つの安定点が形成され、この３つの
安定点をロウレベル、中間レベル、ハイレベルの各々と
して、ＳＲＡＭの情報の記憶保持動作ができる。結果的
に、メモリセルは３個の素子で形成され、メモリセルの
占有面積を著しく減少できるので、ＳＲＡＭの集積度を
向上できる。また、前記メモリセルの負性抵抗素子のス
イッチング動作は一般的なフリップフロップ回路の回路
動作に比べて速いので、ＳＲＡＭの回路動作速度の高速
化が図れる。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者は、前述のＳＲＡＭにおいて、下記の点について配慮
がなされていないことを見出した。 （１）前記ＳＲＡＭのメモリセルは負性抵抗素子つまり
トンネルダイオードのアノード領域が高濃度エピタキシ
ャル層で構成される。高濃度エピタキシャル層は、分子
線エピタキシャル（ＭＢＥ:Ｍolecular Ｂeam Ｅpitax
y）法が使用され、スイッチングトランジスタの他方の
半導体領域の主面上の所定領域に選択的に形成される。
前記ＭＢＥ法で形成される高濃度エピタキシャル層は成
長速度が遅く成長に長時間を要するので、量産性が要求
されるＳＲＡＭの製造プロセスにＭＢＥ法によるエピタ
キシャル層の形成工程を組込むのは適切でない。 （２）前記負荷抵抗素子は、前述のＭＢＥ法で形成され
た高濃度エピタキシャル層に変えて、ＧａＡｓ等の異種
材料を併用しても形成することができる。しかしなが
ら、異種材料は所謂シリコンデバイスとしてのＳＲＡＭ
との整合性が未知数であり、即座にＳＲＡＭに異種材料
を取込むことは歩留まりの点からも困難である。 現在のところ、上記の点を配慮した新しいデバイス構造
が報告されていない。
者は、前述のＳＲＡＭにおいて、下記の点について配慮
がなされていないことを見出した。 （１）前記ＳＲＡＭのメモリセルは負性抵抗素子つまり
トンネルダイオードのアノード領域が高濃度エピタキシ
ャル層で構成される。高濃度エピタキシャル層は、分子
線エピタキシャル（ＭＢＥ:Ｍolecular Ｂeam Ｅpitax
y）法が使用され、スイッチングトランジスタの他方の
半導体領域の主面上の所定領域に選択的に形成される。
前記ＭＢＥ法で形成される高濃度エピタキシャル層は成
長速度が遅く成長に長時間を要するので、量産性が要求
されるＳＲＡＭの製造プロセスにＭＢＥ法によるエピタ
キシャル層の形成工程を組込むのは適切でない。 （２）前記負荷抵抗素子は、前述のＭＢＥ法で形成され
た高濃度エピタキシャル層に変えて、ＧａＡｓ等の異種
材料を併用しても形成することができる。しかしなが
ら、異種材料は所謂シリコンデバイスとしてのＳＲＡＭ
との整合性が未知数であり、即座にＳＲＡＭに異種材料
を取込むことは歩留まりの点からも困難である。 現在のところ、上記の点を配慮した新しいデバイス構造
が報告されていない。
【０００８】本発明の目的は、下記のとおりである。 （１）量産性に優れ、かつシリコンデバイスへの整合性
に優れた新規な負性特性素子を提供する。 （２）前記目的（１）を達成するとともに、前記負性特
性素子の負性曲線の最適化を図る。 （３）前記目的（１）又は目的（２）を達成するととも
に、前記負性特性素子の占有面積を減少し、半導体集積
回路装置の集積度を向上する。 （４）前記目的（２）又は目的（３）を達成するととも
に、前記負性特性素子の負性特性の制御を確実に行な
う。 （５）前記目的（１）乃至目的（４）のいずれかを達成
するとともに、前記負性特性素子を使用し、ＳＲＡＭの
メモリセルを構成する。 （６）前記目的（５）を達成するとともに、前記ＳＲＡ
Ｍの集積度を向上する。
に優れた新規な負性特性素子を提供する。 （２）前記目的（１）を達成するとともに、前記負性特
性素子の負性曲線の最適化を図る。 （３）前記目的（１）又は目的（２）を達成するととも
に、前記負性特性素子の占有面積を減少し、半導体集積
回路装置の集積度を向上する。 （４）前記目的（２）又は目的（３）を達成するととも
に、前記負性特性素子の負性特性の制御を確実に行な
う。 （５）前記目的（１）乃至目的（４）のいずれかを達成
するとともに、前記負性特性素子を使用し、ＳＲＡＭの
メモリセルを構成する。 （６）前記目的（５）を達成するとともに、前記ＳＲＡ
Ｍの集積度を向上する。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１１】（１）基板主面上に形成された珪素薄膜に
ソース領域、チャネル形成領域、ドレイン領域の各々を
順次チャネル長方向に配列し、前記珪素薄膜のチャネル
形成領域の上部又は下部にゲート絶縁膜を介在しゲート
電極を構成した薄膜構造の絶縁ゲート型電界効果トラン
ジスタを備えた半導体集積回路装置において、第１しき
い値電圧を有する薄膜構造の第１絶縁ゲート型電界効果
トランジスタを構成するとともに、前記第１絶縁ゲート
型電界効果トランジスタのチャネル導電型と同一チャネ
ル導電型で構成され、前記第１絶縁ゲート型電界効果ト
ランジスタの第１しきい値電圧と異なる第２しきい値電
圧に設定され、前記第１絶縁ゲート型電界効果トランジ
スタのゲート電極にゲート電極が電気的に短絡され、か
つ前記第１絶縁ゲート型電界効果トランジスタのソース
領域又はドレイン領域にドレイン領域又はソース領域が
電気的に直列に接続された、薄膜構造の第２絶縁ゲート
型電界効果トランジスタを備える。
ソース領域、チャネル形成領域、ドレイン領域の各々を
順次チャネル長方向に配列し、前記珪素薄膜のチャネル
形成領域の上部又は下部にゲート絶縁膜を介在しゲート
電極を構成した薄膜構造の絶縁ゲート型電界効果トラン
ジスタを備えた半導体集積回路装置において、第１しき
い値電圧を有する薄膜構造の第１絶縁ゲート型電界効果
トランジスタを構成するとともに、前記第１絶縁ゲート
型電界効果トランジスタのチャネル導電型と同一チャネ
ル導電型で構成され、前記第１絶縁ゲート型電界効果ト
ランジスタの第１しきい値電圧と異なる第２しきい値電
圧に設定され、前記第１絶縁ゲート型電界効果トランジ
スタのゲート電極にゲート電極が電気的に短絡され、か
つ前記第１絶縁ゲート型電界効果トランジスタのソース
領域又はドレイン領域にドレイン領域又はソース領域が
電気的に直列に接続された、薄膜構造の第２絶縁ゲート
型電界効果トランジスタを備える。
【００１２】（２）前記手段（１）に記載される、薄膜
構造の第１絶縁ゲート型電界効果トランジスタのドレイ
ン領域又はソース領域に第１電源が供給されるととも
に、第２絶縁ゲート型電界効果トランジスタのソース領
域又はドレイン領域に第１電源に比べて低い第２電源が
供給され、前記第１絶縁ゲート型電界効果トランジスタ
の第１しきい値電圧が第２絶縁ゲート型電界効果トラン
ジスタの第２しきい値電圧に比べて高く設定される。
構造の第１絶縁ゲート型電界効果トランジスタのドレイ
ン領域又はソース領域に第１電源が供給されるととも
に、第２絶縁ゲート型電界効果トランジスタのソース領
域又はドレイン領域に第１電源に比べて低い第２電源が
供給され、前記第１絶縁ゲート型電界効果トランジスタ
の第１しきい値電圧が第２絶縁ゲート型電界効果トラン
ジスタの第２しきい値電圧に比べて高く設定される。
【００１３】（３）前記手段（１）又は手段（２）に記
載される、薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタのチャネル形成領域、第２絶縁ゲート型電界効果
トランジスタのチャネル形成領域の夫々は、前記第１絶
縁ゲート型電界効果トランジスタのソース領域又はドレ
イン領域及び第２絶縁ゲート型電界効果トランジスタの
ドレイン領域又はソース領域が廃止され、直接、電気的
に接続される。
載される、薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタのチャネル形成領域、第２絶縁ゲート型電界効果
トランジスタのチャネル形成領域の夫々は、前記第１絶
縁ゲート型電界効果トランジスタのソース領域又はドレ
イン領域及び第２絶縁ゲート型電界効果トランジスタの
ドレイン領域又はソース領域が廃止され、直接、電気的
に接続される。
【００１４】（４）前記手段（１）又は手段（２）に記
載される、薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタのソース領域又はドレイン領域、第２絶縁ゲート
型電界効果トランジスタのドレイン領域又はソース領域
の夫々は一体化され共有される。
載される、薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタのソース領域又はドレイン領域、第２絶縁ゲート
型電界効果トランジスタのドレイン領域又はソース領域
の夫々は一体化され共有される。
【００１５】（５）前記手段（１）乃至手段（４）に記
載されるいずれかの薄膜構造の第１絶縁ゲート型電界効
果トランジスタ及び第２絶縁ゲート型電界効果トランジ
スタはｎチャネル導電型又はｐチャネル導電型で構成さ
れ、前記第１絶縁ゲート型電界効果トランジスタのチャ
ネル形成領域はｐ型半導体領域又はｎ型半導体領域で構
成され、前記第２絶縁ゲート型電界効果トランジスタの
チャネル形成領域はｉ型半導体領域で構成され、前記第
１絶縁ゲート型電界効果トランジスタのゲート絶縁膜、
第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜
のいずれも１００〔ｎｍ〕以下の膜厚で構成される。
載されるいずれかの薄膜構造の第１絶縁ゲート型電界効
果トランジスタ及び第２絶縁ゲート型電界効果トランジ
スタはｎチャネル導電型又はｐチャネル導電型で構成さ
れ、前記第１絶縁ゲート型電界効果トランジスタのチャ
ネル形成領域はｐ型半導体領域又はｎ型半導体領域で構
成され、前記第２絶縁ゲート型電界効果トランジスタの
チャネル形成領域はｉ型半導体領域で構成され、前記第
１絶縁ゲート型電界効果トランジスタのゲート絶縁膜、
第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜
のいずれも１００〔ｎｍ〕以下の膜厚で構成される。
【００１６】（６）前記手段（１）乃至手段（５）に記
載されるいずれかの薄膜構造の第１絶縁ゲート型電界効
果トランジスタのドレイン領域又はソース領域、ゲート
電極の夫々が、電流対電圧特性が直線性を有する抵抗素
子を介在して第１電源に接続され、ワード線がゲート電
極に接続された転送用絶縁ゲート型電界効果トランジス
タを介在してデータ線に接続されるとともに、他方の電
極が第３電源に接続された情報蓄積用容量素子の一方の
電極に接続され、前記第２絶縁ゲート型電界効果トラン
ジスタのソース領域又はドレイン領域が前記第１電源に
比べて低い第２電源に接続され、前記第１絶縁ゲート型
電界効果トランジスタ、第２絶縁ゲート型電界効果トラ
ンジスタ、転送用絶縁ゲート型電界効果トランジスタ、
抵抗素子及び情報蓄積用容量素子はスタチック型ランダ
ムアクセスメモリの情報を記憶するメモリセルを構成す
る。
載されるいずれかの薄膜構造の第１絶縁ゲート型電界効
果トランジスタのドレイン領域又はソース領域、ゲート
電極の夫々が、電流対電圧特性が直線性を有する抵抗素
子を介在して第１電源に接続され、ワード線がゲート電
極に接続された転送用絶縁ゲート型電界効果トランジス
タを介在してデータ線に接続されるとともに、他方の電
極が第３電源に接続された情報蓄積用容量素子の一方の
電極に接続され、前記第２絶縁ゲート型電界効果トラン
ジスタのソース領域又はドレイン領域が前記第１電源に
比べて低い第２電源に接続され、前記第１絶縁ゲート型
電界効果トランジスタ、第２絶縁ゲート型電界効果トラ
ンジスタ、転送用絶縁ゲート型電界効果トランジスタ、
抵抗素子及び情報蓄積用容量素子はスタチック型ランダ
ムアクセスメモリの情報を記憶するメモリセルを構成す
る。
【００１７】（７）前記手段（６）に記載される、ＳＲ
ＡＭのメモリセルの転送用絶縁ゲート型電界効果トラン
ジスタは単結晶珪素基板の主面にソース領域、チャネル
形成領域及びドレイン領域が構成され、前記第１絶縁ゲ
ート型電界効果トランジスタ、第２絶縁ゲート型電界効
果トランジスタの夫々は、前記転送用絶縁ゲート型電界
効果トランジスタの一方のソース領域又はドレイン領域
を夫々のゲート電極とし、前記転送用絶縁ゲート型電界
効果トランジスタの一方のソース領域又はドレイン領域
の上部にゲート絶縁膜を介在して形成された珪素薄膜に
夫々のソース領域、チャネル形成領域及びドレイン領域
が構成され、前記情報蓄積用容量素子は前記転送用絶縁
ゲート型電界効果トランジスタの一方のソース領域又は
ドレイン領域と単結晶珪素基板との間に形成される接合
容量で構成される。
ＡＭのメモリセルの転送用絶縁ゲート型電界効果トラン
ジスタは単結晶珪素基板の主面にソース領域、チャネル
形成領域及びドレイン領域が構成され、前記第１絶縁ゲ
ート型電界効果トランジスタ、第２絶縁ゲート型電界効
果トランジスタの夫々は、前記転送用絶縁ゲート型電界
効果トランジスタの一方のソース領域又はドレイン領域
を夫々のゲート電極とし、前記転送用絶縁ゲート型電界
効果トランジスタの一方のソース領域又はドレイン領域
の上部にゲート絶縁膜を介在して形成された珪素薄膜に
夫々のソース領域、チャネル形成領域及びドレイン領域
が構成され、前記情報蓄積用容量素子は前記転送用絶縁
ゲート型電界効果トランジスタの一方のソース領域又は
ドレイン領域と単結晶珪素基板との間に形成される接合
容量で構成される。
【００１８】
【作用】上述した手段（１）によれば、半導体集積回路
装置において、下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタ、第２絶縁ゲート型電界効果トランジスタのいず
れも、非動作時の電流はドレイン端部の電界によるバン
ド間トンネル電流が支配的であり、ゲート電圧の増加に
伴い、ドレイン端部の電界が緩和されるので、電流量が
減少する負性特性を示す。さらに、ゲート電圧を増加す
ると、動作電流が流れるので、電流量が増加する。つま
り、電流対電圧特性において、特定のゲート電圧のとき
に最小電流領域が存在する。そして、前記第１絶縁ゲー
ト型電界効果トランジスタの第１しきい値電圧に対して
第２絶縁ゲート型電界効果トランジスタの第２しきい値
電圧を変え、前記第１絶縁ゲート型電界効果トランジス
タに第２絶縁ゲート型電界効果トランジスタを電気的に
直列に接続することで、最小電流領域の電圧値の異なる
２種類の負性曲線が得られ、しかも、前記第１絶縁ゲー
ト型電界効果トランジスタの負性曲線と第２絶縁ゲート
型電界効果トランジスタの負性曲線とが結合される部分
に電圧の増加に対して電流量が増加から減少に向かう最
大電流領域が得られる。この結果、合計、２個所の最小
電流領域及び１個所の最大電流領域をもつ負性特性を得
ることができる。 （Ｂ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタ、第２絶縁ゲート型電界効果トランジスタの夫々
のチャネル形成領域は前記１層の珪素薄膜で形成でき、
しかも夫々のチャネル形成領域は不純物濃度を制御する
だけで相互に異なる第１しきい値電圧及び第２しきい値
電圧を形成できるので、前記作用効果（Ａ）の２個所の
最小電流領域及び１個所の最大電流領域をもつ負性特性
を簡単な技術で得られる。 （Ｃ）前記作用効果（Ａ）の２個所の最小電流領域及び
１個所の最大電流領域をもつ負性特性が得られる、薄膜
構造の第１絶縁ゲート型電界効果トランジスタ、第２絶
縁ゲート型電界効果トランジスタのいずれも、チャネル
形成領域、ソース領域及びドレイン領域が珪素薄膜で形
成されるので、基板に単結晶珪素基板を使用し、この単
結晶珪素基板の主面に素子を形成する所謂シリコンデバ
イスに対する整合性を向上できる。
装置において、下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタ、第２絶縁ゲート型電界効果トランジスタのいず
れも、非動作時の電流はドレイン端部の電界によるバン
ド間トンネル電流が支配的であり、ゲート電圧の増加に
伴い、ドレイン端部の電界が緩和されるので、電流量が
減少する負性特性を示す。さらに、ゲート電圧を増加す
ると、動作電流が流れるので、電流量が増加する。つま
り、電流対電圧特性において、特定のゲート電圧のとき
に最小電流領域が存在する。そして、前記第１絶縁ゲー
ト型電界効果トランジスタの第１しきい値電圧に対して
第２絶縁ゲート型電界効果トランジスタの第２しきい値
電圧を変え、前記第１絶縁ゲート型電界効果トランジス
タに第２絶縁ゲート型電界効果トランジスタを電気的に
直列に接続することで、最小電流領域の電圧値の異なる
２種類の負性曲線が得られ、しかも、前記第１絶縁ゲー
ト型電界効果トランジスタの負性曲線と第２絶縁ゲート
型電界効果トランジスタの負性曲線とが結合される部分
に電圧の増加に対して電流量が増加から減少に向かう最
大電流領域が得られる。この結果、合計、２個所の最小
電流領域及び１個所の最大電流領域をもつ負性特性を得
ることができる。 （Ｂ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタ、第２絶縁ゲート型電界効果トランジスタの夫々
のチャネル形成領域は前記１層の珪素薄膜で形成でき、
しかも夫々のチャネル形成領域は不純物濃度を制御する
だけで相互に異なる第１しきい値電圧及び第２しきい値
電圧を形成できるので、前記作用効果（Ａ）の２個所の
最小電流領域及び１個所の最大電流領域をもつ負性特性
を簡単な技術で得られる。 （Ｃ）前記作用効果（Ａ）の２個所の最小電流領域及び
１個所の最大電流領域をもつ負性特性が得られる、薄膜
構造の第１絶縁ゲート型電界効果トランジスタ、第２絶
縁ゲート型電界効果トランジスタのいずれも、チャネル
形成領域、ソース領域及びドレイン領域が珪素薄膜で形
成されるので、基板に単結晶珪素基板を使用し、この単
結晶珪素基板の主面に素子を形成する所謂シリコンデバ
イスに対する整合性を向上できる。
【００１９】上述した手段（２）によれば、半導体集積
回路装置において、前記手段（１）の作用効果の他に、
下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタの電流対電圧特性の負性特性において、負性曲線
のトンネル電流により電流量が減少する傾きを大きくで
きるので、前記第１絶縁ゲート型電界効果トランジスタ
の負性曲線の最小電流領域、第１絶縁ゲート型電界効果
トランジスタの負性曲線と第２絶縁ゲート型電界効果ト
ランジスタの負性曲線とが結合された部分の最大電流領
域の夫々の間の電流量差を大きくできる。 （Ｂ）前記薄膜構造の第２絶縁ゲート型電界効果トラン
ジスタの電流対電圧特性の負性特性において、前記第１
絶縁ゲート型電界効果トランジスタの第１しきい値電圧
に比べて第２しきい値電圧を小さく設定し、負性曲線の
トンネル電流により電流量が減少する傾きを小さくでき
るので、電圧の変化による電流量の変化を減少できる。
回路装置において、前記手段（１）の作用効果の他に、
下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタの電流対電圧特性の負性特性において、負性曲線
のトンネル電流により電流量が減少する傾きを大きくで
きるので、前記第１絶縁ゲート型電界効果トランジスタ
の負性曲線の最小電流領域、第１絶縁ゲート型電界効果
トランジスタの負性曲線と第２絶縁ゲート型電界効果ト
ランジスタの負性曲線とが結合された部分の最大電流領
域の夫々の間の電流量差を大きくできる。 （Ｂ）前記薄膜構造の第２絶縁ゲート型電界効果トラン
ジスタの電流対電圧特性の負性特性において、前記第１
絶縁ゲート型電界効果トランジスタの第１しきい値電圧
に比べて第２しきい値電圧を小さく設定し、負性曲線の
トンネル電流により電流量が減少する傾きを小さくでき
るので、電圧の変化による電流量の変化を減少できる。
【００２０】上述した手段（３）によれば、半導体集積
回路装置において、前記手段（１）の作用効果又は手段
（２）の作用効果の他に、前記薄膜構造の第１絶縁ゲー
ト型電界効果トランジスタのソース領域又はドレイン領
域及び第２絶縁ゲート型電界効果トランジスタのドレイ
ン領域又はソース領域に相当する占有面積を縮小し、前
記第１絶縁ゲート型電界効果トランジスタ及び第２絶縁
ゲート型電界効果トランジスタの合計の占有面積を縮小
できるので、集積度を向上できる。
回路装置において、前記手段（１）の作用効果又は手段
（２）の作用効果の他に、前記薄膜構造の第１絶縁ゲー
ト型電界効果トランジスタのソース領域又はドレイン領
域及び第２絶縁ゲート型電界効果トランジスタのドレイ
ン領域又はソース領域に相当する占有面積を縮小し、前
記第１絶縁ゲート型電界効果トランジスタ及び第２絶縁
ゲート型電界効果トランジスタの合計の占有面積を縮小
できるので、集積度を向上できる。
【００２１】上述した手段（４）によれば、前記半導体
集積回路装置において、前記手段（１）の作用効果又は
手段（２）の作用効果の他に、下記の作用効果が得られ
る。
集積回路装置において、前記手段（１）の作用効果又は
手段（２）の作用効果の他に、下記の作用効果が得られ
る。
【００２２】（Ａ）前記薄膜構造の第１絶縁ゲート型電
界効果トランジスタの一方のソース領域又はドレイン領
域の占有面積と第２絶縁ゲート型電界効果トランジスタ
の一方のドレイン領域又はソース領域の占有面積とを重
複し、いずれか一方の占有面積に相当する分、第１絶縁
ゲート型電界効果トランジスタ及び第２絶縁ゲート型電
界効果トランジスタの合計の占有面積を縮小できるの
で、集積度を向上できる。
界効果トランジスタの一方のソース領域又はドレイン領
域の占有面積と第２絶縁ゲート型電界効果トランジスタ
の一方のドレイン領域又はソース領域の占有面積とを重
複し、いずれか一方の占有面積に相当する分、第１絶縁
ゲート型電界効果トランジスタ及び第２絶縁ゲート型電
界効果トランジスタの合計の占有面積を縮小できるの
で、集積度を向上できる。
【００２３】（Ｂ）前記薄膜構造の第１絶縁ゲート型電
界効果トランジスタのチャネル形成領域とソース領域又
はドレイン領域との間、第２絶縁ゲート型電界効果トラ
ンジスタのチャネル形成領域とドレイン領域又はソース
領域との間の夫々に接合が形成され、各々の領域の不純
物濃度の制御を確実に行なえるので、負性特性の制御を
確実に行なえる。
界効果トランジスタのチャネル形成領域とソース領域又
はドレイン領域との間、第２絶縁ゲート型電界効果トラ
ンジスタのチャネル形成領域とドレイン領域又はソース
領域との間の夫々に接合が形成され、各々の領域の不純
物濃度の制御を確実に行なえるので、負性特性の制御を
確実に行なえる。
【００２４】上述した手段（６）によれば、半導体集積
回路装置において、前記手段（１）の作用効果乃至手段
（４）の作用効果の他に、下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタの負性特性で形成される負性曲線の電流量が増加
する領域、減少する領域、第２絶縁ゲート型電界効果ト
ランジスタの負性特性で形成される負性曲線の電流量が
増加する領域の夫々に前記抵抗素子の電流対電圧特性の
直線が交差して形成される３つの安定点が、メモリセル
の情報蓄積ノード領域のロウレベル、中間レベル、ハイ
レベルの各々として使用できるので、ＳＲＡＭのメモリ
セルとして使用できる。 （Ｂ）前記ＳＲＡＭのメモリセルは、第１絶縁ゲート型
電界効果トランジスタ、第２絶縁ゲート型電界効果トラ
ンジスタ、転送用絶縁ゲート型電界効果トランジスタ、
抵抗素子、情報蓄積用容量素子の各々がすべて１個で１
つのメモリセルを構成できるので、前記メモリセルの占
有面積を従来の約半分まで減少でき、ＳＲＡＭの集積度
を向上できる。
回路装置において、前記手段（１）の作用効果乃至手段
（４）の作用効果の他に、下記の作用効果が得られる。 （Ａ）前記薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタの負性特性で形成される負性曲線の電流量が増加
する領域、減少する領域、第２絶縁ゲート型電界効果ト
ランジスタの負性特性で形成される負性曲線の電流量が
増加する領域の夫々に前記抵抗素子の電流対電圧特性の
直線が交差して形成される３つの安定点が、メモリセル
の情報蓄積ノード領域のロウレベル、中間レベル、ハイ
レベルの各々として使用できるので、ＳＲＡＭのメモリ
セルとして使用できる。 （Ｂ）前記ＳＲＡＭのメモリセルは、第１絶縁ゲート型
電界効果トランジスタ、第２絶縁ゲート型電界効果トラ
ンジスタ、転送用絶縁ゲート型電界効果トランジスタ、
抵抗素子、情報蓄積用容量素子の各々がすべて１個で１
つのメモリセルを構成できるので、前記メモリセルの占
有面積を従来の約半分まで減少でき、ＳＲＡＭの集積度
を向上できる。
【００２５】上述した手段（７）によれば、半導体集積
回路装置において、前記手段（６）の作用効果の他に、
ＳＲＡＭのメモリセルの転送用絶縁ゲート型電界効果ト
ランジスタの一方のソース領域又はドレイン領域の占有
面積に、前記第１絶縁ゲート型電界効果トランジスタ、
第２絶縁ゲート型電界効果トランジスタ、情報蓄積用容
量素子の夫々の占有面積を重複できるので、これらの素
子を重複させた分、メモリセルの占有面積を減少し、Ｓ
ＲＡＭの集積度を向上できる。
回路装置において、前記手段（６）の作用効果の他に、
ＳＲＡＭのメモリセルの転送用絶縁ゲート型電界効果ト
ランジスタの一方のソース領域又はドレイン領域の占有
面積に、前記第１絶縁ゲート型電界効果トランジスタ、
第２絶縁ゲート型電界効果トランジスタ、情報蓄積用容
量素子の夫々の占有面積を重複できるので、これらの素
子を重複させた分、メモリセルの占有面積を減少し、Ｓ
ＲＡＭの集積度を向上できる。
【００２６】以下、本発明の構成について、本発明をＳ
ＲＡＭに適用した一実施例とともに説明する。
ＲＡＭに適用した一実施例とともに説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】
【実施例】（実 施 例 １）本発明の実施例１であるＳ
ＲＡＭのシステム構成について、図７（回路ブロック
図）で示す。
ＲＡＭのシステム構成について、図７（回路ブロック
図）で示す。
【００２９】図７に示すように、ＳＲＡＭの １〔bit〕
の情報を記憶する１個のメモリセルＭは複数本のデータ
線ＤＬと複数本のワード線ＷＬとの交差部毎に配置され
る。メモリセルＭは１個のセル選択用の転送用ＭＩＳＦ
ＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅff
ect Ｔransistor：絶縁ゲート型電界効果トランジス
タ）ＱT 及情報蓄積部で構成される。
の情報を記憶する１個のメモリセルＭは複数本のデータ
線ＤＬと複数本のワード線ＷＬとの交差部毎に配置され
る。メモリセルＭは１個のセル選択用の転送用ＭＩＳＦ
ＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅff
ect Ｔransistor：絶縁ゲート型電界効果トランジス
タ）ＱT 及情報蓄積部で構成される。
【００３０】前記メモリセルＭの転送用ＭＩＳＦＥＴＱ
T は、一方の半導体領域がデータ線ＤＬに接続され、他
方の半導体領域が情報蓄積部の情報蓄積ノード領域ＶM
に接続される。転送用ＭＩＳＦＥＴＱT のゲート電極は
ワード線ＷＬに接続される。この転送用ＭＩＳＦＥＴＱ
T はｎチャネル導電型で構成される。
T は、一方の半導体領域がデータ線ＤＬに接続され、他
方の半導体領域が情報蓄積部の情報蓄積ノード領域ＶM
に接続される。転送用ＭＩＳＦＥＴＱT のゲート電極は
ワード線ＷＬに接続される。この転送用ＭＩＳＦＥＴＱ
T はｎチャネル導電型で構成される。
【００３１】前記メモリセルＭの情報蓄積部は、負性特
性素子としての負性特性用ＭＩＳＦＥＴＱH 及びＱL 、
抵抗素子Ｒ、情報蓄積用容量素子Ｃの合計４個の素子で
構成される。
性素子としての負性特性用ＭＩＳＦＥＴＱH 及びＱL 、
抵抗素子Ｒ、情報蓄積用容量素子Ｃの合計４個の素子で
構成される。
【００３２】前記負性特性用ＭＩＳＦＥＴＱH 及びＱL
で形成される負性特性については後に詳述する。負性特
性用ＭＩＳＦＥＴＱH 、ＱL の夫々は本実施例において
はｎチャネル導電型で構成される。負性特性用ＭＩＳＦ
ＥＴＱH のソース領域は負性特性用ＭＩＳＦＥＴＱL の
ドレイン領域に電気的に直列に接続される。負性特性用
ＭＩＳＦＥＴＱH のドレイン領域は情報蓄積ノード領域
ＶM に接続される。負性特性用ＭＩＳＦＥＴＱL のソー
ス領域は基準電源Ｖｓｓに接続される。基準電源Ｖｓｓ
は例えば回路の接地電位０〔Ｖ〕が使用される。負性特
性用ＭＩＳＦＥＴＱH 、ＱL の夫々のゲート電極は、電
気的に短絡され、情報蓄積ノード領域ＶM に接続され
る。
で形成される負性特性については後に詳述する。負性特
性用ＭＩＳＦＥＴＱH 、ＱL の夫々は本実施例において
はｎチャネル導電型で構成される。負性特性用ＭＩＳＦ
ＥＴＱH のソース領域は負性特性用ＭＩＳＦＥＴＱL の
ドレイン領域に電気的に直列に接続される。負性特性用
ＭＩＳＦＥＴＱH のドレイン領域は情報蓄積ノード領域
ＶM に接続される。負性特性用ＭＩＳＦＥＴＱL のソー
ス領域は基準電源Ｖｓｓに接続される。基準電源Ｖｓｓ
は例えば回路の接地電位０〔Ｖ〕が使用される。負性特
性用ＭＩＳＦＥＴＱH 、ＱL の夫々のゲート電極は、電
気的に短絡され、情報蓄積ノード領域ＶM に接続され
る。
【００３３】前記抵抗素子Ｒは電流対電圧特性が直線性
を有する。抵抗素子Ｒは、一端が情報蓄積ノード領域Ｖ
M に接続され、他端が電源電圧Ｖｃｃに接続される。電
源電圧Ｖｃｃは例えば回路の動作電源電圧５〔Ｖ〕が使
用される。また、ＳＲＡＭに降圧電源回路が搭載される
場合は降圧電源３〜 ３.３〔Ｖ〕が使用される。
を有する。抵抗素子Ｒは、一端が情報蓄積ノード領域Ｖ
M に接続され、他端が電源電圧Ｖｃｃに接続される。電
源電圧Ｖｃｃは例えば回路の動作電源電圧５〔Ｖ〕が使
用される。また、ＳＲＡＭに降圧電源回路が搭載される
場合は降圧電源３〜 ３.３〔Ｖ〕が使用される。
【００３４】前記情報蓄積用容量素子Ｃは、一方の電極
が情報蓄積ノード領域ＶM に接続され、他方の電極が基
準電源Ｖｓｓに接続される。この情報蓄積用容量素子Ｃ
はメモリセルＭに記憶される情報となる電荷を蓄積し保
持する。
が情報蓄積ノード領域ＶM に接続され、他方の電極が基
準電源Ｖｓｓに接続される。この情報蓄積用容量素子Ｃ
はメモリセルＭに記憶される情報となる電荷を蓄積し保
持する。
【００３５】前記メモリセルＭは、前記データ線ＤＬの
延在する方向に複数個配列されるとともに、前記データ
線ＤＬと交差するワード線ＷＬの延在する方向に複数個
配列され、メモリセルアレイが構成される。
延在する方向に複数個配列されるとともに、前記データ
線ＤＬと交差するワード線ＷＬの延在する方向に複数個
配列され、メモリセルアレイが構成される。
【００３６】図７中、前記データ線ＤＬの一端はデータ
線負荷用ＭＩＳＦＥＴＱF を介在し電源電圧Ｖｃｃに接
続される。データ線ＤＬの他端はセンスアンプ回路ＳＡ
に接続される。このセンスアンプ回路ＳＡは図示しない
デコーダ回路で選択される。また、センスアンプ回路Ｓ
Ａは、出力増幅回路ＤＭを介在し、図示しない出力バッ
ファ回路を通してＳＲＡＭから出力される。
線負荷用ＭＩＳＦＥＴＱF を介在し電源電圧Ｖｃｃに接
続される。データ線ＤＬの他端はセンスアンプ回路ＳＡ
に接続される。このセンスアンプ回路ＳＡは図示しない
デコーダ回路で選択される。また、センスアンプ回路Ｓ
Ａは、出力増幅回路ＤＭを介在し、図示しない出力バッ
ファ回路を通してＳＲＡＭから出力される。
【００３７】一方、ワード線ＷＬは、図示しないワード
ドライバ回路を介在し、デコーダ回路で選択される。
ドライバ回路を介在し、デコーダ回路で選択される。
【００３８】次に、前述のＳＲＡＭのメモリセルＭの具
体的な構造について、図１（メモリセルの平面図）及び
図２（前記図１のＡ−Ａ切断線で切った断面図）を使用
し、説明する。
体的な構造について、図１（メモリセルの平面図）及び
図２（前記図１のＡ−Ａ切断線で切った断面図）を使用
し、説明する。
【００３９】図１及び図２に示すように、ＳＲＡＭは単
結晶珪素からなるｐ- 型半導体基板１を主体に構成され
る。このｐ- 型半導体基板１は、メモリセルアレイが配
置される領域、センスアンプ回路やデコーダ回路等の直
接周辺回路や間接周辺回路のｎチャネルＭＩＳＦＥＴが
配置される領域において、ｐ- 型ウエル領域２が構成さ
れる。また、図示しないが、ｐ- 型半導体基板１は、直
接周辺回路や間接周辺回路のｐチャネルＭＩＳＦＥＴが
配置される領域において、ｎ- 型ウエル領域２が構成さ
れる。
結晶珪素からなるｐ- 型半導体基板１を主体に構成され
る。このｐ- 型半導体基板１は、メモリセルアレイが配
置される領域、センスアンプ回路やデコーダ回路等の直
接周辺回路や間接周辺回路のｎチャネルＭＩＳＦＥＴが
配置される領域において、ｐ- 型ウエル領域２が構成さ
れる。また、図示しないが、ｐ- 型半導体基板１は、直
接周辺回路や間接周辺回路のｐチャネルＭＩＳＦＥＴが
配置される領域において、ｎ- 型ウエル領域２が構成さ
れる。
【００４０】前記メモリセルＭの転送用ＭＩＳＦＥＴＱ
T は、前記図１、図２、図３（所定の第１工程における
平面図）及び図４（第２工程における平面図）に示すよ
うに、素子分離絶縁膜３及びｐ型チャネルストッパ領域
４で周囲を囲まれた活性領域内において、ｐ- 型ウエル
領域２の主面に構成される。つまり、転送用ＭＩＳＦＥ
ＴＱT は、ｐ- 型ウエル領域２（チャネル形成領域）、
ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイ
ン領域として使用される一対のｎ型半導体領域７及び一
対のｎ+ 型半導体領域９を主体に構成される。
T は、前記図１、図２、図３（所定の第１工程における
平面図）及び図４（第２工程における平面図）に示すよ
うに、素子分離絶縁膜３及びｐ型チャネルストッパ領域
４で周囲を囲まれた活性領域内において、ｐ- 型ウエル
領域２の主面に構成される。つまり、転送用ＭＩＳＦＥ
ＴＱT は、ｐ- 型ウエル領域２（チャネル形成領域）、
ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイ
ン領域として使用される一対のｎ型半導体領域７及び一
対のｎ+ 型半導体領域９を主体に構成される。
【００４１】前記ゲート絶縁膜５は例えば熱酸化法で形
成された酸化珪素膜で形成される。
成された酸化珪素膜で形成される。
【００４２】前記ゲート電極６は、本実施例において、
多結晶珪素膜６Ａ上にＷＳｉ2 膜６Ｂを重ね合わせ一体
化した積層膜（polyside）で形成される。下層の多結晶
珪素膜６Ａは、例えばＣＶＤ法で堆積され、この堆積中
又は堆積後に抵抗値を低減するｎ型不純物が導入され
る。多結晶珪素膜６Ａは例えば８０〜１２０〔ｎｍ〕の
膜厚で形成される。上層のＷＳｉ2 膜６Ｂは、例えばス
パッタ法又はＣＶＤ法で堆積され、１３０〜１７０〔ｎ
ｍ〕の膜厚で形成される。このＷＳｉ2 膜６Ｂは、多結
晶珪素膜６Ａに比べて比抵抗値が小さく、ゲート電極６
としての全体の抵抗値を低減できる。また、ゲート電極
６は、そのゲート幅方向において、ワード線（ＷＬ）６
に一体化されかつ電気的に接続される。
多結晶珪素膜６Ａ上にＷＳｉ2 膜６Ｂを重ね合わせ一体
化した積層膜（polyside）で形成される。下層の多結晶
珪素膜６Ａは、例えばＣＶＤ法で堆積され、この堆積中
又は堆積後に抵抗値を低減するｎ型不純物が導入され
る。多結晶珪素膜６Ａは例えば８０〜１２０〔ｎｍ〕の
膜厚で形成される。上層のＷＳｉ2 膜６Ｂは、例えばス
パッタ法又はＣＶＤ法で堆積され、１３０〜１７０〔ｎ
ｍ〕の膜厚で形成される。このＷＳｉ2 膜６Ｂは、多結
晶珪素膜６Ａに比べて比抵抗値が小さく、ゲート電極６
としての全体の抵抗値を低減できる。また、ゲート電極
６は、そのゲート幅方向において、ワード線（ＷＬ）６
に一体化されかつ電気的に接続される。
【００４３】また、特に、図２及び図４に示すように、
ゲート電極６及びワード線６と同一導電層において、基
準電源線（Ｖｓｓ）６が構成される。この基準電源線６
は前記ワード線６に所定間隔をもってほぼ平行に素子分
離絶縁膜３上に配置され、かつワード線６と同一方向に
延在する。
ゲート電極６及びワード線６と同一導電層において、基
準電源線（Ｖｓｓ）６が構成される。この基準電源線６
は前記ワード線６に所定間隔をもってほぼ平行に素子分
離絶縁膜３上に配置され、かつワード線６と同一方向に
延在する。
【００４４】前記低不純物濃度のｎ型半導体領域７は高
不純物濃度のｎ+ 型半導体領域９のチャネル形成領域側
に前記ｎ+ 型半導体領域９と一体に構成されかつ電気的
に接続される。このｎ型半導体領域７はＬＤＤ（Ｌight
ly Ｄoped Ｄrain）構造の転送用ＭＩＳＦＥＴＱT を構
成する。前記高不純物濃度のｎ+ 型半導体領域９はそれ
自体の抵抗値を低減しかつデータ線（ＤＬ）１３との接
続抵抗値の低減を主目的として構成される。
不純物濃度のｎ+ 型半導体領域９のチャネル形成領域側
に前記ｎ+ 型半導体領域９と一体に構成されかつ電気的
に接続される。このｎ型半導体領域７はＬＤＤ（Ｌight
ly Ｄoped Ｄrain）構造の転送用ＭＩＳＦＥＴＱT を構
成する。前記高不純物濃度のｎ+ 型半導体領域９はそれ
自体の抵抗値を低減しかつデータ線（ＤＬ）１３との接
続抵抗値の低減を主目的として構成される。
【００４５】メモリセルＭの情報蓄積部の負性特性用Ｍ
ＩＳＦＥＴＱH 、ＱL の夫々は、前記図１、図２及び図
５（所定の第３工程における平面図）に示すように、転
送用ＭＩＳＦＥＴＱT の他方の半導体領域に重複し、か
つ実質的にこの転送用ＭＩＳＦＥＴＱT の上部に構成さ
れる。つまり、負性特性用ＭＩＳＦＥＴＱH は、ゲート
電極９、ゲート絶縁膜１０、チャネル形成領域１１Ｐ、
ドレイン領域（Ｄ）１１Ｎを主体に構成される。また、
負性特性用ＭＩＳＦＥＴＱL は、ゲート電極９、ゲート
絶縁膜１０、チャネル形成領域１１Ｉ、ソース領域
（Ｓ）１１Ｎを主体に構成される。
ＩＳＦＥＴＱH 、ＱL の夫々は、前記図１、図２及び図
５（所定の第３工程における平面図）に示すように、転
送用ＭＩＳＦＥＴＱT の他方の半導体領域に重複し、か
つ実質的にこの転送用ＭＩＳＦＥＴＱT の上部に構成さ
れる。つまり、負性特性用ＭＩＳＦＥＴＱH は、ゲート
電極９、ゲート絶縁膜１０、チャネル形成領域１１Ｐ、
ドレイン領域（Ｄ）１１Ｎを主体に構成される。また、
負性特性用ＭＩＳＦＥＴＱL は、ゲート電極９、ゲート
絶縁膜１０、チャネル形成領域１１Ｉ、ソース領域
（Ｓ）１１Ｎを主体に構成される。
【００４６】前記負性特性用ＭＩＳＦＥＴＱH 、ＱL の
夫々のゲート電極９は転送用ＭＩＳＦＥＴＱT の他方の
半導体領域に相当するｎ+ 型半導体領域９で構成され
る。夫々のゲート絶縁膜１０は前記ｎ+ 型半導体領域９
の表面上に形成される。ゲート絶縁膜１０は、例えば低
圧ＣＶＤ法で堆積した酸化珪素膜で形成され、１５〜２
５〔ｎｍ〕の膜厚で形成される。このゲート絶縁膜１０
は、負性特性用ＭＩＳＦＥＴＱH のチャネル形成領域１
１Ｐ、負性特性用ＭＩＳＦＥＴＱL のチャネル形成領域
１１Ｉの夫々にゲート電極９から充分な電界効果がおよ
び、ＭＩＳＦＥＴとして動作させるために、酸化珪素膜
の場合、１００〔ｎｍ〕以下の膜厚で形成することが条
件とされる。
夫々のゲート電極９は転送用ＭＩＳＦＥＴＱT の他方の
半導体領域に相当するｎ+ 型半導体領域９で構成され
る。夫々のゲート絶縁膜１０は前記ｎ+ 型半導体領域９
の表面上に形成される。ゲート絶縁膜１０は、例えば低
圧ＣＶＤ法で堆積した酸化珪素膜で形成され、１５〜２
５〔ｎｍ〕の膜厚で形成される。このゲート絶縁膜１０
は、負性特性用ＭＩＳＦＥＴＱH のチャネル形成領域１
１Ｐ、負性特性用ＭＩＳＦＥＴＱL のチャネル形成領域
１１Ｉの夫々にゲート電極９から充分な電界効果がおよ
び、ＭＩＳＦＥＴとして動作させるために、酸化珪素膜
の場合、１００〔ｎｍ〕以下の膜厚で形成することが条
件とされる。
【００４７】前記負性特性用ＭＩＳＦＥＴＱH のチャネ
ル形成領域１１Ｐ、ドレイン領域１１Ｎの夫々は前記ｎ
+ 型半導体領域９の上部にゲート絶縁膜１０を介在して
形成された多結晶珪素膜（１１）に形成される。つま
り、チャネル形成領域１１Ｐはｐ型不純物が導入された
多結晶珪素膜で構成され、ドレイン領域１１Ｎはｎ型不
純物が導入された多結晶珪素膜で構成される。チャネル
形成領域１１Ｐ及びドレイン領域１１Ｎである多結晶珪
素膜は、例えばＣＶＤ法で堆積され、３０〜５０〔ｎ
ｍ〕の膜厚で形成される。この多結晶珪素膜は、例えば
堆積が終了した時点においては不純物が導入されない、
所謂ノンドープドポリシリコン膜として形成される。
ル形成領域１１Ｐ、ドレイン領域１１Ｎの夫々は前記ｎ
+ 型半導体領域９の上部にゲート絶縁膜１０を介在して
形成された多結晶珪素膜（１１）に形成される。つま
り、チャネル形成領域１１Ｐはｐ型不純物が導入された
多結晶珪素膜で構成され、ドレイン領域１１Ｎはｎ型不
純物が導入された多結晶珪素膜で構成される。チャネル
形成領域１１Ｐ及びドレイン領域１１Ｎである多結晶珪
素膜は、例えばＣＶＤ法で堆積され、３０〜５０〔ｎ
ｍ〕の膜厚で形成される。この多結晶珪素膜は、例えば
堆積が終了した時点においては不純物が導入されない、
所謂ノンドープドポリシリコン膜として形成される。
【００４８】チャネル形成領域１１Ｐは、前記負性特性
用ＭＩＳＦＥＴＱL のしきい値電圧（Ｖth）に比べて高
いしきい値電圧を有する目的で、ｐ型不純物例えばＢＦ
2 が導入される。このＢＦ2 は、イオン打込み法を使用
し、例えば２×１０12〜５×１０13〔atoms/cm2〕程度
の不純物濃度で、２０〜４０〔ＫｅＶ〕程度のエネルギ
を使用し、導入される。この条件下において、負性特性
用ＭＩＳＦＥＴＱH は例えばしきい値電圧が２〜３
〔Ｖ〕に設定できる。図１、図５のいずれにおいても、
チャネル形成領域１１Ｐのｐ型不純物を導入するマスク
（フォトレジストマスク）の形状を２点鎖線で示すとと
もに符号１１Ｐで示す。
用ＭＩＳＦＥＴＱL のしきい値電圧（Ｖth）に比べて高
いしきい値電圧を有する目的で、ｐ型不純物例えばＢＦ
2 が導入される。このＢＦ2 は、イオン打込み法を使用
し、例えば２×１０12〜５×１０13〔atoms/cm2〕程度
の不純物濃度で、２０〜４０〔ＫｅＶ〕程度のエネルギ
を使用し、導入される。この条件下において、負性特性
用ＭＩＳＦＥＴＱH は例えばしきい値電圧が２〜３
〔Ｖ〕に設定できる。図１、図５のいずれにおいても、
チャネル形成領域１１Ｐのｐ型不純物を導入するマスク
（フォトレジストマスク）の形状を２点鎖線で示すとと
もに符号１１Ｐで示す。
【００４９】ドレイン領域１１Ｎは、それ自体の抵抗値
を低減するとともに他の素子に接続する際の接続抵抗値
を低減することを主目的として、高不純物濃度でｎ型不
純物例えばＡｓが導入される。Ａｓは、イオン打込み法
を使用し、例えば１×１０15〜２×１０15〔atoms/c
m2〕程度の不純物濃度で、２０〜４０〔ＫｅＶ〕程度の
エネルギを使用し、導入される。図１、図５のいずれに
おいても、ドレイン領域１１Ｎのｎ型不純物を導入する
マスク（フォトレジストマスク）の形状を１点鎖線で示
すとともに符号１１Ｎで示す。
を低減するとともに他の素子に接続する際の接続抵抗値
を低減することを主目的として、高不純物濃度でｎ型不
純物例えばＡｓが導入される。Ａｓは、イオン打込み法
を使用し、例えば１×１０15〜２×１０15〔atoms/c
m2〕程度の不純物濃度で、２０〜４０〔ＫｅＶ〕程度の
エネルギを使用し、導入される。図１、図５のいずれに
おいても、ドレイン領域１１Ｎのｎ型不純物を導入する
マスク（フォトレジストマスク）の形状を１点鎖線で示
すとともに符号１１Ｎで示す。
【００５０】このドレイン領域１１Ｎは、ゲート絶縁膜
１０に形成された接続孔１０Ｃを通して転送用ＭＩＳＦ
ＥＴＱT の他方の半導体領域に相当するｎ+ 型半導体領
域９に電気的に接続される。
１０に形成された接続孔１０Ｃを通して転送用ＭＩＳＦ
ＥＴＱT の他方の半導体領域に相当するｎ+ 型半導体領
域９に電気的に接続される。
【００５１】負性特性用ＭＩＳＦＥＴＱH のソース領域
１１ＮはメモリセルＭの占有面積を減少する目的で省略
され、チャネル形成領域１１Ｐが、直接、負性特性用Ｍ
ＩＳＦＥＴＱL のチャネル形成領域１１Ｉに接続され
る。
１１ＮはメモリセルＭの占有面積を減少する目的で省略
され、チャネル形成領域１１Ｐが、直接、負性特性用Ｍ
ＩＳＦＥＴＱL のチャネル形成領域１１Ｉに接続され
る。
【００５２】前記負性特性用ＭＩＳＦＥＴＱL のチャネ
ル形成領域１１Ｉは前記ｎ+ 型半導体領域９の上部にゲ
ート絶縁膜１０を介在して形成された同一導電層である
多結晶珪素膜（１１）に形成される。チャネル形成領域
１１Ｉはｐ型不純物、ｎ型不純物のいずれも基本的には
導入されない多結晶珪素膜、つまり所謂真性半導体で構
成される。負性特性用ＭＩＳＦＥＴＱL は例えばしきい
値電圧が ０〜１.０〔Ｖ〕に設定できる。ソース領域１
１Ｎは基準電源線６の上部に絶縁膜１０を介在しかつ基
準電源線６に重ね合わせた多結晶珪素膜（１１）に形成
される。つまり、ソース領域１１Ｎはｎ型不純物が導入
された多結晶珪素膜で構成される。
ル形成領域１１Ｉは前記ｎ+ 型半導体領域９の上部にゲ
ート絶縁膜１０を介在して形成された同一導電層である
多結晶珪素膜（１１）に形成される。チャネル形成領域
１１Ｉはｐ型不純物、ｎ型不純物のいずれも基本的には
導入されない多結晶珪素膜、つまり所謂真性半導体で構
成される。負性特性用ＭＩＳＦＥＴＱL は例えばしきい
値電圧が ０〜１.０〔Ｖ〕に設定できる。ソース領域１
１Ｎは基準電源線６の上部に絶縁膜１０を介在しかつ基
準電源線６に重ね合わせた多結晶珪素膜（１１）に形成
される。つまり、ソース領域１１Ｎはｎ型不純物が導入
された多結晶珪素膜で構成される。
【００５３】チャネル形成領域１１Ｉは、前記負性特性
用ＭＩＳＦＥＴＱH のしきい値電圧に比べて低いしきい
値電圧を有する目的で、不純物が導入されず、ノンドー
プドポリシリコン層として形成された多結晶珪素膜をそ
のまま使用する。
用ＭＩＳＦＥＴＱH のしきい値電圧に比べて低いしきい
値電圧を有する目的で、不純物が導入されず、ノンドー
プドポリシリコン層として形成された多結晶珪素膜をそ
のまま使用する。
【００５４】ソース領域１１Ｎは、それ自体の抵抗値を
低減するとともに他の素子に接続する際の接続抵抗値を
低減することを主目的として、前記負性特性用ＭＩＳＦ
ＥＴＱH のドレイン領域１１Ｎと同様に、高不純物濃度
でｎ型不純物が導入される。ソース領域１１Ｎは、絶縁
膜１０に形成された接続孔１０Ｈを通して基準電源線６
に電気的に接続される。
低減するとともに他の素子に接続する際の接続抵抗値を
低減することを主目的として、前記負性特性用ＭＩＳＦ
ＥＴＱH のドレイン領域１１Ｎと同様に、高不純物濃度
でｎ型不純物が導入される。ソース領域１１Ｎは、絶縁
膜１０に形成された接続孔１０Ｈを通して基準電源線６
に電気的に接続される。
【００５５】負性特性用ＭＩＳＦＥＴＱL のドレイン領
域１１ＮはメモリセルＭの占有面積を減少する目的で省
略され、チャネル形成領域１１Ｉが、直接、負性特性用
ＭＩＳＦＥＴＱH のチャネル形成領域１１Ｐに接続され
る。
域１１ＮはメモリセルＭの占有面積を減少する目的で省
略され、チャネル形成領域１１Ｉが、直接、負性特性用
ＭＩＳＦＥＴＱH のチャネル形成領域１１Ｐに接続され
る。
【００５６】前記負性特性用ＭＩＳＦＥＴＱH 、ＱL の
夫々は、主要部分がｐ- 型半導体基板１（実際にはｐ-
型ウエル領域２）の主面上の多結晶珪素膜（１１）に形
成され、ＳＯＩ構造又はＴＦＴ構造が採用される。
夫々は、主要部分がｐ- 型半導体基板１（実際にはｐ-
型ウエル領域２）の主面上の多結晶珪素膜（１１）に形
成され、ＳＯＩ構造又はＴＦＴ構造が採用される。
【００５７】メモリセルＭの情報蓄積部の抵抗素子Ｒは
転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半
導体領域９）の上部に絶縁膜１０を介在して構成され
る。抵抗素子Ｒは前記負性特性用ＭＩＳＦＥＴＱH のチ
ャネル形成領域１１Ｐ、ドレイン領域１１Ｎ等と同一導
電層である多結晶珪素膜（１１）で構成される。抵抗素
子Ｒの一端は負性特性用ＭＩＳＦＥＴＱH のドレイン領
域１１Ｎに一体化されかつ電気的に接続される。抵抗素
子Ｒの他端は電源電圧線（Ｖｃｃ）１１Ｎに一体化され
かつ電気的に接続される。電源電圧線１１Ｎは、抵抗素
子Ｒと同様に前記多結晶珪素膜（１１）と同一導電層で
形成され、かつ転送用ＭＩＳＦＥＴＱT のゲート電極６
（ワード線６）の上部に重ね合わされる。
転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半
導体領域９）の上部に絶縁膜１０を介在して構成され
る。抵抗素子Ｒは前記負性特性用ＭＩＳＦＥＴＱH のチ
ャネル形成領域１１Ｐ、ドレイン領域１１Ｎ等と同一導
電層である多結晶珪素膜（１１）で構成される。抵抗素
子Ｒの一端は負性特性用ＭＩＳＦＥＴＱH のドレイン領
域１１Ｎに一体化されかつ電気的に接続される。抵抗素
子Ｒの他端は電源電圧線（Ｖｃｃ）１１Ｎに一体化され
かつ電気的に接続される。電源電圧線１１Ｎは、抵抗素
子Ｒと同様に前記多結晶珪素膜（１１）と同一導電層で
形成され、かつ転送用ＭＩＳＦＥＴＱT のゲート電極６
（ワード線６）の上部に重ね合わされる。
【００５８】抵抗素子Ｒは低不純物濃度のｎ型不純物例
えばＰが導入される。Ｐは、イオン打込み法を使用し、
例えば１×１０12〜１×１０13〔atoms/cm2〕程度の不
純物濃度で、２０〜４０〔ＫｅＶ〕程度のエネルギを使
用し、導入される。この条件下において、抵抗素子Ｒは
例えば１０8〜１０10〔Ω〕に設定できる。図１、図５
のいずれにおいても、抵抗素子Ｒのｎ型不純物を導入す
るマスクの形状を破線で示すとともに符号１１Ｎ，Ｒで
示す。抵抗素子Ｒは同様にＳＯＩ構造又はＴＦＴ構造で
構成される。
えばＰが導入される。Ｐは、イオン打込み法を使用し、
例えば１×１０12〜１×１０13〔atoms/cm2〕程度の不
純物濃度で、２０〜４０〔ＫｅＶ〕程度のエネルギを使
用し、導入される。この条件下において、抵抗素子Ｒは
例えば１０8〜１０10〔Ω〕に設定できる。図１、図５
のいずれにおいても、抵抗素子Ｒのｎ型不純物を導入す
るマスクの形状を破線で示すとともに符号１１Ｎ，Ｒで
示す。抵抗素子Ｒは同様にＳＯＩ構造又はＴＦＴ構造で
構成される。
【００５９】電源電圧線１１Ｎは前記基準電源線１１Ｎ
と同様に高不純物濃度のｎ型不純物が導入される。
と同様に高不純物濃度のｎ型不純物が導入される。
【００６０】メモリセルＭの情報蓄積部の情報蓄積用容
量素子Ｃは転送用ＭＩＳＦＥＴＱTの他方の半導体領域
であるｎ+ 型半導体領域９（負性特性用ＭＩＳＦＥＴＱ
H 、ＱL の夫々のゲート電極９）とｐ- 型ウエル領域２
との間のｐｎ接合部（寄生接合容量）で構成される。
量素子Ｃは転送用ＭＩＳＦＥＴＱTの他方の半導体領域
であるｎ+ 型半導体領域９（負性特性用ＭＩＳＦＥＴＱ
H 、ＱL の夫々のゲート電極９）とｐ- 型ウエル領域２
との間のｐｎ接合部（寄生接合容量）で構成される。
【００６１】前記図１、図２及び図６（所定の第４工程
における平面図）に示すように、前記メモリセルＭの転
送用ＭＩＳＦＥＴＱT の一方の半導体領域に相当するｎ
+ 型半導体領域９はデータ線（ＤＬ）１３が電気的に接
続される。データ線１３は、層間絶縁膜１２の上部に延
在し、この層間絶縁膜１２に形成された接続孔１２Ｈを
通してｎ+ 型半導体領域９に接続される。
における平面図）に示すように、前記メモリセルＭの転
送用ＭＩＳＦＥＴＱT の一方の半導体領域に相当するｎ
+ 型半導体領域９はデータ線（ＤＬ）１３が電気的に接
続される。データ線１３は、層間絶縁膜１２の上部に延
在し、この層間絶縁膜１２に形成された接続孔１２Ｈを
通してｎ+ 型半導体領域９に接続される。
【００６２】前記層間絶縁膜は、高温低圧ＣＶＤ法で堆
積された酸化珪素膜１２Ａ、ＣＶＤ法で堆積されたＢＰ
ＳＧ膜１２Ｂの夫々を重ね合わせた積層膜で構成され
る。下層の酸化珪素膜１２Ａは、上層のＢＰＳＧ膜１２
ＢのＢやＰの漏れを防止する目的で構成され、例えば１
００〜２００〔ｎｍ〕の膜厚で形成される。上層のＢＰ
ＳＧ膜１２Ｂは、その表面の平坦化を目的として、例え
ば４００〜５００〔ｎｍ〕の膜厚で堆積後にリフローが
施される。
積された酸化珪素膜１２Ａ、ＣＶＤ法で堆積されたＢＰ
ＳＧ膜１２Ｂの夫々を重ね合わせた積層膜で構成され
る。下層の酸化珪素膜１２Ａは、上層のＢＰＳＧ膜１２
ＢのＢやＰの漏れを防止する目的で構成され、例えば１
００〜２００〔ｎｍ〕の膜厚で形成される。上層のＢＰ
ＳＧ膜１２Ｂは、その表面の平坦化を目的として、例え
ば４００〜５００〔ｎｍ〕の膜厚で堆積後にリフローが
施される。
【００６３】前記データ線１３は、例えばスパッタ法で
堆積したアルミニウム合金で形成され、４００〜６００
〔ｎｍ〕の膜厚で形成される。アルミニウム合金は、ア
ロイスパイク現象を防止するＳｉ、エレクトロマイグレ
ーション耐性を高めるＣｕの少なくともいずれか一方が
添加されたアルミニウムである。
堆積したアルミニウム合金で形成され、４００〜６００
〔ｎｍ〕の膜厚で形成される。アルミニウム合金は、ア
ロイスパイク現象を防止するＳｉ、エレクトロマイグレ
ーション耐性を高めるＣｕの少なくともいずれか一方が
添加されたアルミニウムである。
【００６４】前記データ線１３の上部には層間絶縁膜１
４を介在してメインワード線（ＷＬ）１５、基準電源線
（Ｖｓｓ）１５の夫々が構成される。
４を介在してメインワード線（ＷＬ）１５、基準電源線
（Ｖｓｓ）１５の夫々が構成される。
【００６５】層間絶縁膜１４は、例えばテトラエソキシ
シランガスをソースガスとするプラズマＣＶＤ法で堆積
された酸化珪素膜で形成され、９００〜１１００〔ｎ
ｍ〕の膜厚で形成される。
シランガスをソースガスとするプラズマＣＶＤ法で堆積
された酸化珪素膜で形成され、９００〜１１００〔ｎ
ｍ〕の膜厚で形成される。
【００６６】メインワード線１５、基準電源線１５の夫
々は、例えばスパッタ法で堆積したアルミニウム合金で
形成され、９００〜１１００〔ｎｍ〕の膜厚で形成され
る。本実施例のＳＲＡＭはワード線分割方式が採用さ
れ、メインワード線１５は延在方向に複数に分割された
ワード線を駆動するワードドライバ回路とデコーダ回路
との間を連結する。基準電源線１５は、所定数のメモリ
セルＭ毎にメモリセルＭ間において基準電源線６に電気
的に接続される。
々は、例えばスパッタ法で堆積したアルミニウム合金で
形成され、９００〜１１００〔ｎｍ〕の膜厚で形成され
る。本実施例のＳＲＡＭはワード線分割方式が採用さ
れ、メインワード線１５は延在方向に複数に分割された
ワード線を駆動するワードドライバ回路とデコーダ回路
との間を連結する。基準電源線１５は、所定数のメモリ
セルＭ毎にメモリセルＭ間において基準電源線６に電気
的に接続される。
【００６７】前記メインワード線１５、基準電源線１５
の夫々の上部には最終保護膜（ファイナルパッシベーシ
ョン膜）１６が構成される。
の夫々の上部には最終保護膜（ファイナルパッシベーシ
ョン膜）１６が構成される。
【００６８】次に、前記ＳＲＡＭのメモリセルＭの負性
特性素子として使用されるＴＦＴ構造を採用するＭＩＳ
ＦＥＴＱTFT の基本構造について図８（モデル化した断
面図）で示す。このＭＩＳＦＥＴＱTFT の電流対電圧特
性については図９で示す。
特性素子として使用されるＴＦＴ構造を採用するＭＩＳ
ＦＥＴＱTFT の基本構造について図８（モデル化した断
面図）で示す。このＭＩＳＦＥＴＱTFT の電流対電圧特
性については図９で示す。
【００６９】図８に示すように、ＴＦＴ構造を採用する
ＭＩＳＦＥＴＱTFT は、ゲート電極９の上部にゲート絶
縁膜１０を介在してチャネル形成領域１１Ｃが構成さ
れ、このチャネル形成領域１１Ｃの一端にドレイン領域
（Ｄ）１１Ｎ、他端にソース領域（Ｓ）１１Ｎが構成さ
れる。ドレイン領域１１Ｎ、チャネル形成領域１１Ｃ、
ソース領域１１Ｎの夫々は、ゲート絶縁膜１０の表面上
に形成された多結晶珪素膜（１１）で構成される。ゲー
ト電極９は、本実施例のＳＲＡＭのメモリセルＭにおい
て、転送用ＭＩＳＦＥＴＱT の他方の半導体領域である
ｎ+ 型半導体領域９で兼用されるので、前記多結晶珪素
膜の下層の導電層に位置する。
ＭＩＳＦＥＴＱTFT は、ゲート電極９の上部にゲート絶
縁膜１０を介在してチャネル形成領域１１Ｃが構成さ
れ、このチャネル形成領域１１Ｃの一端にドレイン領域
（Ｄ）１１Ｎ、他端にソース領域（Ｓ）１１Ｎが構成さ
れる。ドレイン領域１１Ｎ、チャネル形成領域１１Ｃ、
ソース領域１１Ｎの夫々は、ゲート絶縁膜１０の表面上
に形成された多結晶珪素膜（１１）で構成される。ゲー
ト電極９は、本実施例のＳＲＡＭのメモリセルＭにおい
て、転送用ＭＩＳＦＥＴＱT の他方の半導体領域である
ｎ+ 型半導体領域９で兼用されるので、前記多結晶珪素
膜の下層の導電層に位置する。
【００７０】ＴＦＴ構造を採用するＭＩＳＦＥＴＱTFT
は、図９に示すように、電流対電圧特性において負性特
性を示す（負性特性曲線を有する）。
は、図９に示すように、電流対電圧特性において負性特
性を示す（負性特性曲線を有する）。
【００７１】ＭＩＳＦＥＴＱTFT はＴＦＴ構造の特徴で
あるチャネル形成領域１１Ｃに多結晶珪素膜が使用され
る。このため、多結晶珪素膜の結晶粒に基づき、ゲート
電極９とドレイン領域１１Ｎとの間に発生する電界強度
が高くなると、ドレイン領域１１Ｎとチャネル形成領域
１１Ｃとの間にトンネル電流が流れやすくなる。つま
り、負性特性曲線はトンネル電流領域を有する（バンド
間トンネル電流が支配的になる領域を有する）。このト
ンネル電流領域は、ゲート電極９に印加される電圧が増
加すると、ドレイン端部の電界が緩和され、ソース領域
−ドレイン領域間に流れる電流量が減少する。
あるチャネル形成領域１１Ｃに多結晶珪素膜が使用され
る。このため、多結晶珪素膜の結晶粒に基づき、ゲート
電極９とドレイン領域１１Ｎとの間に発生する電界強度
が高くなると、ドレイン領域１１Ｎとチャネル形成領域
１１Ｃとの間にトンネル電流が流れやすくなる。つま
り、負性特性曲線はトンネル電流領域を有する（バンド
間トンネル電流が支配的になる領域を有する）。このト
ンネル電流領域は、ゲート電極９に印加される電圧が増
加すると、ドレイン端部の電界が緩和され、ソース領域
−ドレイン領域間に流れる電流量が減少する。
【００７２】前記負性特性曲線は、ゲート電極９に印加
される電圧をさらに増加すると、傾きがなくなる（微分
係数がゼロになる）最小電流領域を経て、動作電流領域
に達する。この動作電流領域はゲート電極９に印加され
る電圧の増加に比例してソース領域−ドレイン領域間に
流れる電流量が増加する。
される電圧をさらに増加すると、傾きがなくなる（微分
係数がゼロになる）最小電流領域を経て、動作電流領域
に達する。この動作電流領域はゲート電極９に印加され
る電圧の増加に比例してソース領域−ドレイン領域間に
流れる電流量が増加する。
【００７３】また、ＭＩＳＦＥＴＱTFT のチャネル形成
領域１１Ｃは多結晶珪素膜で形成され、この多結晶珪素
膜の結晶粒に基づき、ソース領域−ドレイン領域間に微
小電流が流れる。つまり、負性特性曲線は、リーク電流
領域が存在するので、ゲート電極９に電圧が印加されな
い状態においても、ソース領域−ドレイン領域間電流が
ゼロにならない。
領域１１Ｃは多結晶珪素膜で形成され、この多結晶珪素
膜の結晶粒に基づき、ソース領域−ドレイン領域間に微
小電流が流れる。つまり、負性特性曲線は、リーク電流
領域が存在するので、ゲート電極９に電圧が印加されな
い状態においても、ソース領域−ドレイン領域間電流が
ゼロにならない。
【００７４】このようなＴＦＴ構造を採用するＭＩＳＦ
ＥＴＱTFT の負性特性を利用すれば、前述のＳＲＡＭの
メモリセルＭの情報蓄積部としての負性特性素子を構成
できる。前記メモリセルＭの負性特性用ＭＩＳＦＥＴＱ
H 及びＱL の基本構造については図１０（モデル化した
断面図）に示す。負性特性用ＭＩＳＦＥＴＱH 及びＱL
の電流対電圧特性については図１１で示す。
ＥＴＱTFT の負性特性を利用すれば、前述のＳＲＡＭの
メモリセルＭの情報蓄積部としての負性特性素子を構成
できる。前記メモリセルＭの負性特性用ＭＩＳＦＥＴＱ
H 及びＱL の基本構造については図１０（モデル化した
断面図）に示す。負性特性用ＭＩＳＦＥＴＱH 及びＱL
の電流対電圧特性については図１１で示す。
【００７５】図１０に示す負性特性用ＭＩＳＦＥＴＱH
及びＱL の構造については詳述してあるので省略する。
及びＱL の構造については詳述してあるので省略する。
【００７６】図１１に示すように、電流対電圧特性にお
いて、負性特性用ＭＩＳＦＥＴＱHの負性特性曲線は、
しきい値電圧が高く設定されているので、電圧値の高い
部分に最小電流領域が設定される。これに対して、負性
特性用ＭＩＳＦＥＴＱL の負性特性曲線は、しきい値電
圧が低く設定されているので、電圧値の低い部分に最小
電流領域が設定される。負性特性用ＭＩＳＦＥＴＱH 、
ＱL の夫々は直列に接続されているので、負性特性用Ｍ
ＩＳＦＥＴＱH 、ＱL の夫々の負性特性曲線は結合され
る。すななわち、負性特性曲線は負性特性用ＭＩＳＦＥ
ＴＱL の負性特性曲線の動作電流領域、負性特性用ＭＩ
ＳＦＥＴＱH の負性特性曲線のトンネル電流領域の夫々
が結合される。したがって、負性特性曲線の結合部分は
傾きがなくなる（微分係数がゼロになる）最大電流領域
となる。
いて、負性特性用ＭＩＳＦＥＴＱHの負性特性曲線は、
しきい値電圧が高く設定されているので、電圧値の高い
部分に最小電流領域が設定される。これに対して、負性
特性用ＭＩＳＦＥＴＱL の負性特性曲線は、しきい値電
圧が低く設定されているので、電圧値の低い部分に最小
電流領域が設定される。負性特性用ＭＩＳＦＥＴＱH 、
ＱL の夫々は直列に接続されているので、負性特性用Ｍ
ＩＳＦＥＴＱH 、ＱL の夫々の負性特性曲線は結合され
る。すななわち、負性特性曲線は負性特性用ＭＩＳＦＥ
ＴＱL の負性特性曲線の動作電流領域、負性特性用ＭＩ
ＳＦＥＴＱH の負性特性曲線のトンネル電流領域の夫々
が結合される。したがって、負性特性曲線の結合部分は
傾きがなくなる（微分係数がゼロになる）最大電流領域
となる。
【００７７】また、前記結合された負性特性曲線は、負
性特性用ＭＩＳＦＥＴＱH のしきい値電圧が高く設定さ
れているので、負性特性用ＭＩＳＦＥＴＱH の負性特性
曲線のトンネル電流領域の傾きを大きくでき、結合部分
の最大電流領域と最小電流領域との間の電流量差を大き
くできる。負性特性曲線の最大電流領域と最小電流領域
との電流量差が大きいと（負性特性曲線と抵抗素子Ｒと
で囲まれ斜線を付けた領域の面積Ｓ１，Ｓ２が大きい
と）、メモリセルＭの情報蓄積ノード領域に蓄積された
情報となる電荷のノイズマージンが向上できる。
性特性用ＭＩＳＦＥＴＱH のしきい値電圧が高く設定さ
れているので、負性特性用ＭＩＳＦＥＴＱH の負性特性
曲線のトンネル電流領域の傾きを大きくでき、結合部分
の最大電流領域と最小電流領域との間の電流量差を大き
くできる。負性特性曲線の最大電流領域と最小電流領域
との電流量差が大きいと（負性特性曲線と抵抗素子Ｒと
で囲まれ斜線を付けた領域の面積Ｓ１，Ｓ２が大きい
と）、メモリセルＭの情報蓄積ノード領域に蓄積された
情報となる電荷のノイズマージンが向上できる。
【００７８】逆に、前記結合された負性特性曲線は、負
性特性用ＭＩＳＦＥＴＱL のしきい値電圧が高く設定さ
れ、ゲート電極９からの電界効果の影響が小さくなるの
で、負性特性用ＭＩＳＦＥＴＱL の負性特性曲線のトン
ネル電流領域の傾きを小さくできる。
性特性用ＭＩＳＦＥＴＱL のしきい値電圧が高く設定さ
れ、ゲート電極９からの電界効果の影響が小さくなるの
で、負性特性用ＭＩＳＦＥＴＱL の負性特性曲線のトン
ネル電流領域の傾きを小さくできる。
【００７９】前記結合された負性特性曲線は、同図１１
に示すように、抵抗素子Ｒの電流対電圧特性の傾きを有
する直線と交差する部分に電圧値及び電流値が一定に保
持される３つの安定点（動作点）ＰＬ、Ｐ０及びＰＨが
形成される。この３つの安定点ＰＬ、Ｐ０、ＰＨの夫々
は、各々、ロウレベル、中間レベル、ハイレベルの夫々
に対応し、メモリセルＭの情報蓄積ノード領域ＶM に蓄
積される情報となる。
に示すように、抵抗素子Ｒの電流対電圧特性の傾きを有
する直線と交差する部分に電圧値及び電流値が一定に保
持される３つの安定点（動作点）ＰＬ、Ｐ０及びＰＨが
形成される。この３つの安定点ＰＬ、Ｐ０、ＰＨの夫々
は、各々、ロウレベル、中間レベル、ハイレベルの夫々
に対応し、メモリセルＭの情報蓄積ノード領域ＶM に蓄
積される情報となる。
【００８０】次に、前述のＳＲＡＭのメモリセルＭの情
報書込み動作及び情報読出し動作について、前記図７及
び図１１を使用し、簡単に説明する。
報書込み動作及び情報読出し動作について、前記図７及
び図１１を使用し、簡単に説明する。
【００８１】《情報書込み動作》まず、ハイレベル情報
の書込み動作について説明する。図７に示すように、デ
ータ線ＤＬを選択（電位ＶDH）するとともにワード線Ｗ
Ｌを選択（電源電圧Ｖｃｃ）する。この動作で所定のメ
モリセルＭが選択され、この選択されたメモリセルＭの
情報蓄積ノード領域ＶM にハイレベル情報となる電荷が
蓄積（記憶）される。この後、ワード線ＷＬを非選択状
態に戻す（基準電源Ｖｓｓ）。情報蓄積ノード領域ＶM
はデータ線ＤＬの選択の電位ＶDHから転送用ＭＩＳＦＥ
ＴＱT のしきい値電圧Ｖthを差し引いた電位（ＶM ＝Ｖ
DH−Ｖth）となる。情報蓄積ノード領域ＶM に蓄積され
た電荷が図１１に示す電圧ＶH より高ければ（ＶM ＞Ｖ
H ）、換言すれば高くなるデータ線ＤＬの選択の電位Ｖ
DHを設定すれば安定点ＰＨが動作点となる。リーク電流
は微小であるので、情報蓄積ノード領域ＶM の蓄積電流
ＩM はハイレベルの蓄積電流ＩH と等価になり（ＩM ＝
ＩH ≫リーク電流）、情報蓄積ノード領域ＶM にハイレ
ベル情報となる電圧ＶH がスタチックに保持される。
の書込み動作について説明する。図７に示すように、デ
ータ線ＤＬを選択（電位ＶDH）するとともにワード線Ｗ
Ｌを選択（電源電圧Ｖｃｃ）する。この動作で所定のメ
モリセルＭが選択され、この選択されたメモリセルＭの
情報蓄積ノード領域ＶM にハイレベル情報となる電荷が
蓄積（記憶）される。この後、ワード線ＷＬを非選択状
態に戻す（基準電源Ｖｓｓ）。情報蓄積ノード領域ＶM
はデータ線ＤＬの選択の電位ＶDHから転送用ＭＩＳＦＥ
ＴＱT のしきい値電圧Ｖthを差し引いた電位（ＶM ＝Ｖ
DH−Ｖth）となる。情報蓄積ノード領域ＶM に蓄積され
た電荷が図１１に示す電圧ＶH より高ければ（ＶM ＞Ｖ
H ）、換言すれば高くなるデータ線ＤＬの選択の電位Ｖ
DHを設定すれば安定点ＰＨが動作点となる。リーク電流
は微小であるので、情報蓄積ノード領域ＶM の蓄積電流
ＩM はハイレベルの蓄積電流ＩH と等価になり（ＩM ＝
ＩH ≫リーク電流）、情報蓄積ノード領域ＶM にハイレ
ベル情報となる電圧ＶH がスタチックに保持される。
【００８２】次に、ロウレベル情報の書込み動作につい
て説明する。図７に示すように、データ線ＤＬを選択
（電位ＶDL）するとともにワード線ＷＬを選択する。こ
の動作で所定のメモリセルＭが選択され、この選択され
たメモリセルＭの情報蓄積ノード領域ＶM にロウレベル
情報となる電荷が蓄積される。この後、ワード線ＷＬを
非選択状態に戻す。情報蓄積ノード領域ＶM はデータ線
ＤＬの選択の電位ＶDLと等価（ＶM ＝ＶDL）となる。情
報蓄積ノード領域ＶM に蓄積された電荷が電圧ＶL より
低ければ（ＶM ＜ＶL ）、換言すれば低くなるデータ線
ＤＬの選択の電位ＶDLを設定すれば安定点ＰＬが動作点
となる。リーク電流は微小であるので、情報蓄積ノード
領域ＶM の蓄積電流ＩM はロウレベルの蓄積電流ＩL と
等価になり（ＩM ＝ＩL ≫リーク電流）、情報蓄積ノー
ド領域ＶM にロウレベル情報となる電圧ＶL がスタチッ
クに保持される。
て説明する。図７に示すように、データ線ＤＬを選択
（電位ＶDL）するとともにワード線ＷＬを選択する。こ
の動作で所定のメモリセルＭが選択され、この選択され
たメモリセルＭの情報蓄積ノード領域ＶM にロウレベル
情報となる電荷が蓄積される。この後、ワード線ＷＬを
非選択状態に戻す。情報蓄積ノード領域ＶM はデータ線
ＤＬの選択の電位ＶDLと等価（ＶM ＝ＶDL）となる。情
報蓄積ノード領域ＶM に蓄積された電荷が電圧ＶL より
低ければ（ＶM ＜ＶL ）、換言すれば低くなるデータ線
ＤＬの選択の電位ＶDLを設定すれば安定点ＰＬが動作点
となる。リーク電流は微小であるので、情報蓄積ノード
領域ＶM の蓄積電流ＩM はロウレベルの蓄積電流ＩL と
等価になり（ＩM ＝ＩL ≫リーク電流）、情報蓄積ノー
ド領域ＶM にロウレベル情報となる電圧ＶL がスタチッ
クに保持される。
【００８３】《情報読出し動作》まず、図７においては
示していないが、データ線ＤＬを情報書込み回路から解
放するとともに、情報読出し回路を活性化し、情報読出
し回路にデータ線ＤＬを連結する。次に、図７に示すよ
うに、データ線ＤＬを選択（電位（ＶDH＋ＶDL）／２）
するとともにワード線ＷＬを選択する。この動作で所定
のメモリセルＭが選択され、この選択されたメモリセル
Ｍの情報蓄積ノード領域ＶM に蓄積された電荷に応じて
データ線ＤＬの電位が変化する。
示していないが、データ線ＤＬを情報書込み回路から解
放するとともに、情報読出し回路を活性化し、情報読出
し回路にデータ線ＤＬを連結する。次に、図７に示すよ
うに、データ線ＤＬを選択（電位（ＶDH＋ＶDL）／２）
するとともにワード線ＷＬを選択する。この動作で所定
のメモリセルＭが選択され、この選択されたメモリセル
Ｍの情報蓄積ノード領域ＶM に蓄積された電荷に応じて
データ線ＤＬの電位が変化する。
【００８４】まず、メモリセルＭの情報蓄積ノード領域
ＶM にハイレベル情報となる電位ＶH が保持される場
合、データ線ＤＬの電位が電位ΔＶH だけ変化する。こ
のデータ線ＤＬの電位の変化はセンスアンプ回路ＳＡに
おいて「ハイレベル情報」と判定されかつ増幅され、出
力増幅回路ＤＭ、出力バッファ回路（図示しない）の夫
々を通して、ＳＲＡＭから出力される。
ＶM にハイレベル情報となる電位ＶH が保持される場
合、データ線ＤＬの電位が電位ΔＶH だけ変化する。こ
のデータ線ＤＬの電位の変化はセンスアンプ回路ＳＡに
おいて「ハイレベル情報」と判定されかつ増幅され、出
力増幅回路ＤＭ、出力バッファ回路（図示しない）の夫
々を通して、ＳＲＡＭから出力される。
【００８５】また、メモリセルＭの情報蓄積ノード領域
ＶM にロウレベル情報となる電位ＶL が保持される場
合、データ線ＤＬの電位が電位ΔＶL だけ変化する。こ
のデータ線ＤＬの電位の変化はセンスアンプ回路ＳＡに
おいて「ロウレベル情報」と判定されかつ増幅され、同
様にＳＲＡＭから出力される。
ＶM にロウレベル情報となる電位ＶL が保持される場
合、データ線ＤＬの電位が電位ΔＶL だけ変化する。こ
のデータ線ＤＬの電位の変化はセンスアンプ回路ＳＡに
おいて「ロウレベル情報」と判定されかつ増幅され、同
様にＳＲＡＭから出力される。
【００８６】なお、前記情報書込み動作及び情報読出し
動作において、電源電圧Ｖｃｃが５〔Ｖ〕の場合、具体
的な数値を示せば下記の通りである。
動作において、電源電圧Ｖｃｃが５〔Ｖ〕の場合、具体
的な数値を示せば下記の通りである。
【００８７】蓄積電流ＩH は１０~11〔Ａ〕、蓄積電流
ＩL は１０~9〔Ａ〕、電位ＶH は３〔Ｖ〕、電位ＶL は
１〔Ｖ〕、抵抗素子Ｒの抵抗値は１０9 〔Ω〕。
ＩL は１０~9〔Ａ〕、電位ＶH は３〔Ｖ〕、電位ＶL は
１〔Ｖ〕、抵抗素子Ｒの抵抗値は１０9 〔Ω〕。
【００８８】次に、前述のＳＲＡＭの製造方法につい
て、図１２乃至図１５（製造工程毎に示すメモリセルの
断面図）を使用し、簡単に説明する。
て、図１２乃至図１５（製造工程毎に示すメモリセルの
断面図）を使用し、簡単に説明する。
【００８９】まず、単結晶珪素からなるｐ- 型半導体基
板１を用意する。このｐ- 型半導体基板１の主面にｐ-
型ウエル領域２、ｎ- 型ウエル領域の夫々を形成する。
なお、説明を簡単にするために、これ以降はメモリセル
Ｍの製造方法について説明する。
板１を用意する。このｐ- 型半導体基板１の主面にｐ-
型ウエル領域２、ｎ- 型ウエル領域の夫々を形成する。
なお、説明を簡単にするために、これ以降はメモリセル
Ｍの製造方法について説明する。
【００９０】次に、ｐ- 型ウエル領域２の主面の非活性
領域に、周知の選択酸化法を使用し、素子分離絶縁膜３
を形成するとともに、ｐ型チャネルストッパ領域４を形
成する。この後、図１２及び前記図３に示すように、ｐ
- 型ウエル領域２の主面の活性領域にゲート絶縁膜５を
形成する。
領域に、周知の選択酸化法を使用し、素子分離絶縁膜３
を形成するとともに、ｐ型チャネルストッパ領域４を形
成する。この後、図１２及び前記図３に示すように、ｐ
- 型ウエル領域２の主面の活性領域にゲート絶縁膜５を
形成する。
【００９１】次に、ｐ- 型ウエル領域２の主面の活性領
域において、ゲート絶縁膜５の上部にゲート電極６を形
成するとともに、非活性領域において、素子分離絶縁膜
３の上部にワード線６及び基準電源線６を形成する。
域において、ゲート絶縁膜５の上部にゲート電極６を形
成するとともに、非活性領域において、素子分離絶縁膜
３の上部にワード線６及び基準電源線６を形成する。
【００９２】次に、前記ゲート電極６をマスクとしたイ
オン打込み法を使用し、活性領域において、ｐ- 型ウエ
ル領域２の主面部に低不純物濃度のｎ型半導体領域７を
形成する。
オン打込み法を使用し、活性領域において、ｐ- 型ウエ
ル領域２の主面部に低不純物濃度のｎ型半導体領域７を
形成する。
【００９３】次に、主に、前記ゲート電極６の側壁にサ
イドウォールスペーサ８を形成する。サイドウォールス
ペーサ８は、酸化珪素膜で形成され、ゲート電極６に対
して自己整合で形成される。
イドウォールスペーサ８を形成する。サイドウォールス
ペーサ８は、酸化珪素膜で形成され、ゲート電極６に対
して自己整合で形成される。
【００９４】次に、図１３及び前記図４に示すように、
前記ゲート電極６及びサイドウォールスペーサ８をマス
クとしたイオン打込み法を使用し、活性領域において、
ｐ-型ウエル領域２の主面部に高不純物濃度のｎ+ 型半
導体領域９を形成する。このｎ+ 型半導体領域９を形成
する工程によって、メモリセルＭのＬＤＤ構造を採用す
る転送用ＭＩＳＦＥＴＱT がほぼ完成する。また、情報
蓄積用容量素子Ｃがほぼ完成する。
前記ゲート電極６及びサイドウォールスペーサ８をマス
クとしたイオン打込み法を使用し、活性領域において、
ｐ-型ウエル領域２の主面部に高不純物濃度のｎ+ 型半
導体領域９を形成する。このｎ+ 型半導体領域９を形成
する工程によって、メモリセルＭのＬＤＤ構造を採用す
る転送用ＭＩＳＦＥＴＱT がほぼ完成する。また、情報
蓄積用容量素子Ｃがほぼ完成する。
【００９５】次に、少なくとも前記転送用ＭＩＳＦＥＴ
ＱT の他方の半導体領域に相当するｎ+ 型半導体領域９
の表面上にゲート絶縁膜１０を形成する。この後、前記
転送用ＭＩＳＦＥＴＱT の他方の半導体領域に相当する
ｎ+ 型半導体領域９の表面上において、ゲート絶縁膜１
０に接続孔１０Ｃを形成するとともに、基準電源線６上
及びワード線６（図示しない）上の絶縁膜１０に接続孔
１０Ｈを形成する。
ＱT の他方の半導体領域に相当するｎ+ 型半導体領域９
の表面上にゲート絶縁膜１０を形成する。この後、前記
転送用ＭＩＳＦＥＴＱT の他方の半導体領域に相当する
ｎ+ 型半導体領域９の表面上において、ゲート絶縁膜１
０に接続孔１０Ｃを形成するとともに、基準電源線６上
及びワード線６（図示しない）上の絶縁膜１０に接続孔
１０Ｈを形成する。
【００９６】次に、前記ゲート絶縁膜１０及び絶縁膜１
０上を含む基板全面上に多結晶珪素膜（ノンドープドポ
リシリコン膜）１１を形成し、所定の形状にパターンニ
ングする。このパターンニングされた多結晶珪素膜１１
は、ゲート絶縁膜１０に形成された接続孔１０Ｃを通し
てｎ+ 型半導体領域９に接続され、絶縁膜１０に形成さ
れた接続孔１０Ｈを通して基準電源線６に接続される。
０上を含む基板全面上に多結晶珪素膜（ノンドープドポ
リシリコン膜）１１を形成し、所定の形状にパターンニ
ングする。このパターンニングされた多結晶珪素膜１１
は、ゲート絶縁膜１０に形成された接続孔１０Ｃを通し
てｎ+ 型半導体領域９に接続され、絶縁膜１０に形成さ
れた接続孔１０Ｈを通して基準電源線６に接続される。
【００９７】次に、図１４及び図５に示すように、前記
多結晶珪素膜１１に低不純物濃度のｎ型不純物、高不純
物濃度のｎ型不純物、ｐ型不純物の夫々を導入する。低
不純物濃度のｎ型不純物は抵抗素子Ｒの形成領域に導入
され、抵抗素子Ｒが形成される。高不純物濃度のｎ型不
純物は負性特性用ＭＩＳＦＥＴＱH のドレイン領域の形
成領域、負性特性用ＭＩＳＦＥＴＱL のソース領域の形
成領域、電源電圧線の形成領域の夫々に導入され、ドレ
イン領域（Ｄ）１１Ｎ、ソース領域（Ｓ）１１Ｎ、電源
電圧線（Ｖｃｃ）１１Ｎの夫々が形成される。ｐ型不純
物は負性特性用ＭＩＳＦＥＴＱH のチャネル形成領域の
形成領域に導入され、チャネル形成領域１１Ｐが形成さ
れる。これらの不純物の導入はフォトリソグラフィ技術
で形成されたマスクを使用し打ち分けられる。
多結晶珪素膜１１に低不純物濃度のｎ型不純物、高不純
物濃度のｎ型不純物、ｐ型不純物の夫々を導入する。低
不純物濃度のｎ型不純物は抵抗素子Ｒの形成領域に導入
され、抵抗素子Ｒが形成される。高不純物濃度のｎ型不
純物は負性特性用ＭＩＳＦＥＴＱH のドレイン領域の形
成領域、負性特性用ＭＩＳＦＥＴＱL のソース領域の形
成領域、電源電圧線の形成領域の夫々に導入され、ドレ
イン領域（Ｄ）１１Ｎ、ソース領域（Ｓ）１１Ｎ、電源
電圧線（Ｖｃｃ）１１Ｎの夫々が形成される。ｐ型不純
物は負性特性用ＭＩＳＦＥＴＱH のチャネル形成領域の
形成領域に導入され、チャネル形成領域１１Ｐが形成さ
れる。これらの不純物の導入はフォトリソグラフィ技術
で形成されたマスクを使用し打ち分けられる。
【００９８】この不純物を導入する工程によって、前記
抵抗素子Ｒ、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
がほぼ完成する。
抵抗素子Ｒ、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
がほぼ完成する。
【００９９】次に、層間絶縁膜１２を形成し、この後、
転送用ＭＩＳＦＥＴＱT の一方の半導体領域に相当する
ｎ+ 型半導体領域９上において、層間絶縁膜１２に接続
孔１２Ｈを形成する。そして、図１５及び図６に示すよ
うに、前記層間絶縁膜１２上にデータ線（ＤＬ）１３を
形成する。
転送用ＭＩＳＦＥＴＱT の一方の半導体領域に相当する
ｎ+ 型半導体領域９上において、層間絶縁膜１２に接続
孔１２Ｈを形成する。そして、図１５及び図６に示すよ
うに、前記層間絶縁膜１２上にデータ線（ＤＬ）１３を
形成する。
【０１００】次に、層間絶縁膜１４を形成し、この層間
絶縁膜１４の上部にメインワード線（ＷＬ）１５及び基
準電源線１５を形成する。
絶縁膜１４の上部にメインワード線（ＷＬ）１５及び基
準電源線１５を形成する。
【０１０１】次に、前記図１及び図２に示すように、最
終保護膜１６を形成する。
終保護膜１６を形成する。
【０１０２】これら一連の工程を施すことによって、本
実施例のＳＲＡＭは完成する。
実施例のＳＲＡＭは完成する。
【０１０３】なお、メモリセルアレイ以外の周辺回路を
構成する素子、例えばＭＩＳＦＥＴは、ＴＦＴ構造のＭ
ＩＳＦＥＴでは動作電流が充分に確保できず、駆動能力
が小さいので、転送用ＭＩＳＦＥＴＱT と同様に基板に
形成される。
構成する素子、例えばＭＩＳＦＥＴは、ＴＦＴ構造のＭ
ＩＳＦＥＴでは動作電流が充分に確保できず、駆動能力
が小さいので、転送用ＭＩＳＦＥＴＱT と同様に基板に
形成される。
【０１０４】以上説明したように、本発明の実施例１に
よれば、以下の構成及びこの構成による作用効果が得ら
れる。
よれば、以下の構成及びこの構成による作用効果が得ら
れる。
【０１０５】（１）ｐ- 型半導体基板１の主面上に形成
された多結晶珪素膜（薄膜）１１にソース領域、チャネ
ル形成領域、ドレイン領域の各々を順次チャネル長方向
に配列し、前記多結晶珪素膜１１のチャネル形成領域の
下部にゲート絶縁膜を介在しゲート電極を構成したＴＦ
Ｔ構造（薄膜構造）のＭＩＳＦＥＴを備えた（ＳＯＩ構
造を備えた）ＳＲＡＭにおいて、第１しきい値電圧を有
するＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH を構成す
るとともに、前記負性特性用ＭＩＳＦＥＴＱH のチャネ
ル導電型と同一チャネル導電型（ｎ型チャネル導電型）
で構成され、前記負性特性用ＭＩＳＦＥＴＱH の第１し
きい値電圧と異なる第２しきい値電圧に設定され、前記
負性特性用ＭＩＳＦＥＴＱH のゲート電極９にゲート電
極９が電気的に短絡され、かつ前記負性特性用ＭＩＳＦ
ＥＴＱH のソース領域（本実施例においてはソース領域
が省略されるので、チャネル形成領域１１Ｐ）にドレイ
ン領域（同様にドレイン領域が省略されるので、チャネ
ル形成領域１１Ｉ）が電気的に直列に接続された、ＴＦ
Ｔ構造の負性特性用ＭＩＳＦＥＴＱL を備える。
された多結晶珪素膜（薄膜）１１にソース領域、チャネ
ル形成領域、ドレイン領域の各々を順次チャネル長方向
に配列し、前記多結晶珪素膜１１のチャネル形成領域の
下部にゲート絶縁膜を介在しゲート電極を構成したＴＦ
Ｔ構造（薄膜構造）のＭＩＳＦＥＴを備えた（ＳＯＩ構
造を備えた）ＳＲＡＭにおいて、第１しきい値電圧を有
するＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH を構成す
るとともに、前記負性特性用ＭＩＳＦＥＴＱH のチャネ
ル導電型と同一チャネル導電型（ｎ型チャネル導電型）
で構成され、前記負性特性用ＭＩＳＦＥＴＱH の第１し
きい値電圧と異なる第２しきい値電圧に設定され、前記
負性特性用ＭＩＳＦＥＴＱH のゲート電極９にゲート電
極９が電気的に短絡され、かつ前記負性特性用ＭＩＳＦ
ＥＴＱH のソース領域（本実施例においてはソース領域
が省略されるので、チャネル形成領域１１Ｐ）にドレイ
ン領域（同様にドレイン領域が省略されるので、チャネ
ル形成領域１１Ｉ）が電気的に直列に接続された、ＴＦ
Ｔ構造の負性特性用ＭＩＳＦＥＴＱL を備える。
【０１０６】上述した構成（１）によれば、ＳＲＡＭに
おいて、下記の作用効果が得られる。（Ａ）前記ＴＦＴ
構造の負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳ
ＦＥＴＱL のいずれも、非動作時の電流はドレイン端部
の電界によるバンド間トンネル電流が支配的であり、ゲ
ート電圧の増加に伴い、ドレイン端部の電界が緩和され
るので、電流量が減少する負性特性を示す。さらに、ゲ
ート電圧を増加すると、動作電流が流れるので、電流量
が増加する。つまり、電流対電圧特性において、特定の
ゲート電圧のときに最小電流領域が存在する。そして、
前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電圧に
対して負性特性用ＭＩＳＦＥＴＱL の第２しきい値電圧
を変え、前記負性特性用ＭＩＳＦＥＴＱH に負性特性用
ＭＩＳＦＥＴＱL を電気的に直列に接続することで、最
小電流領域の電圧値の異なる２種類の負性曲線が得ら
れ、しかも、前記負性特性用ＭＩＳＦＥＴＱH の負性曲
線と負性特性用ＭＩＳＦＥＴＱL の負性曲線とが結合さ
れる部分に電圧の増加に対して電流量が増加から減少に
向かう最大電流領域が得られる。この結果、合計、２個
所の最小電流領域及び１個所の最大電流領域をもつ負性
特性を得ることができる。
おいて、下記の作用効果が得られる。（Ａ）前記ＴＦＴ
構造の負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳ
ＦＥＴＱL のいずれも、非動作時の電流はドレイン端部
の電界によるバンド間トンネル電流が支配的であり、ゲ
ート電圧の増加に伴い、ドレイン端部の電界が緩和され
るので、電流量が減少する負性特性を示す。さらに、ゲ
ート電圧を増加すると、動作電流が流れるので、電流量
が増加する。つまり、電流対電圧特性において、特定の
ゲート電圧のときに最小電流領域が存在する。そして、
前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電圧に
対して負性特性用ＭＩＳＦＥＴＱL の第２しきい値電圧
を変え、前記負性特性用ＭＩＳＦＥＴＱH に負性特性用
ＭＩＳＦＥＴＱL を電気的に直列に接続することで、最
小電流領域の電圧値の異なる２種類の負性曲線が得ら
れ、しかも、前記負性特性用ＭＩＳＦＥＴＱH の負性曲
線と負性特性用ＭＩＳＦＥＴＱL の負性曲線とが結合さ
れる部分に電圧の増加に対して電流量が増加から減少に
向かう最大電流領域が得られる。この結果、合計、２個
所の最小電流領域及び１個所の最大電流領域をもつ負性
特性を得ることができる。
【０１０７】（Ｂ）前記ＴＦＴ構造の負性特性用ＭＩＳ
ＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱL の夫々のチャ
ネル形成領域１１Ｐ、１１Ｉの夫々は前記１層の多結晶
珪素膜１１で形成でき、しかも夫々のチャネル形成領域
１１Ｐ、１１Ｉは不純物濃度を制御するだけで相互に異
なる第１しきい値電圧及び第２しきい値電圧を形成でき
るので、前記作用効果（Ａ）の２個所の最小電流領域及
び１個所の最大電流領域をもつ負性特性を簡単な技術で
得られる。（Ｃ）前記作用効果（Ａ）の２個所の最小電
流領域及び１個所の最大電流領域をもつ負性特性が得ら
れる、ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH 、負性
特性用ＭＩＳＦＥＴＱL のいずれも、チャネル形成領域
１１Ｐ、１１Ｉ、ソース領域１１Ｎ及びドレイン領域１
１Ｎが多結晶珪素膜１１で形成されるので、基板に単結
晶珪素基板（ｐ- 型半導体基板１）を使用し、この単結
晶珪素基板の主面に素子を形成する所謂シリコンデバイ
スに対する整合性を向上できる。
ＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱL の夫々のチャ
ネル形成領域１１Ｐ、１１Ｉの夫々は前記１層の多結晶
珪素膜１１で形成でき、しかも夫々のチャネル形成領域
１１Ｐ、１１Ｉは不純物濃度を制御するだけで相互に異
なる第１しきい値電圧及び第２しきい値電圧を形成でき
るので、前記作用効果（Ａ）の２個所の最小電流領域及
び１個所の最大電流領域をもつ負性特性を簡単な技術で
得られる。（Ｃ）前記作用効果（Ａ）の２個所の最小電
流領域及び１個所の最大電流領域をもつ負性特性が得ら
れる、ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH 、負性
特性用ＭＩＳＦＥＴＱL のいずれも、チャネル形成領域
１１Ｐ、１１Ｉ、ソース領域１１Ｎ及びドレイン領域１
１Ｎが多結晶珪素膜１１で形成されるので、基板に単結
晶珪素基板（ｐ- 型半導体基板１）を使用し、この単結
晶珪素基板の主面に素子を形成する所謂シリコンデバイ
スに対する整合性を向上できる。
【０１０８】（２）前記構成（１）に記載される、ＴＦ
Ｔ構造の負性特性用ＭＩＳＦＥＴＱHのドレイン領域
（Ｄ）１１Ｎに電源電圧Ｖｃｃが供給されるとともに、
負性特性用ＭＩＳＦＥＴＱL のソース領域（Ｓ）１１Ｎ
に電源電圧Ｖｃｃに比べて低い基準電源Ｖｓｓが供給さ
れ、前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電
圧が負性特性用ＭＩＳＦＥＴＱL の第２しきい値電圧に
比べて高く設定される。
Ｔ構造の負性特性用ＭＩＳＦＥＴＱHのドレイン領域
（Ｄ）１１Ｎに電源電圧Ｖｃｃが供給されるとともに、
負性特性用ＭＩＳＦＥＴＱL のソース領域（Ｓ）１１Ｎ
に電源電圧Ｖｃｃに比べて低い基準電源Ｖｓｓが供給さ
れ、前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電
圧が負性特性用ＭＩＳＦＥＴＱL の第２しきい値電圧に
比べて高く設定される。
【０１０９】上述した構成（２）によれば、ＳＲＡＭに
おいて、前記構成（１）の作用効果の他に、下記の作用
効果が得られる。（Ａ）前記ＴＦＴ構造の負性特性用Ｍ
ＩＳＦＥＴＱH の電流対電圧特性の負性特性において、
負性曲線のトンネル電流により電流量が減少する傾きを
大きくできるので、前記負性特性用ＭＩＳＦＥＴＱHの
負性曲線の最小電流領域、負性特性用ＭＩＳＦＥＴＱH
の負性曲線と負性特性用ＭＩＳＦＥＴＱL の負性曲線と
が結合された部分の最大電流領域との夫々の間の電流量
差を大きくできる。（Ｂ）前記ＴＦＴ構造の負性特性用
ＭＩＳＦＥＴＱL の電流対電圧特性の負性特性におい
て、前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電
圧に比べて第２しきい値電圧を小さく設定し、負性曲線
のトンネル電流により電流量が減少する傾きを小さくで
きるので、電圧の変化による電流量の変化を減少でき
る。
おいて、前記構成（１）の作用効果の他に、下記の作用
効果が得られる。（Ａ）前記ＴＦＴ構造の負性特性用Ｍ
ＩＳＦＥＴＱH の電流対電圧特性の負性特性において、
負性曲線のトンネル電流により電流量が減少する傾きを
大きくできるので、前記負性特性用ＭＩＳＦＥＴＱHの
負性曲線の最小電流領域、負性特性用ＭＩＳＦＥＴＱH
の負性曲線と負性特性用ＭＩＳＦＥＴＱL の負性曲線と
が結合された部分の最大電流領域との夫々の間の電流量
差を大きくできる。（Ｂ）前記ＴＦＴ構造の負性特性用
ＭＩＳＦＥＴＱL の電流対電圧特性の負性特性におい
て、前記負性特性用ＭＩＳＦＥＴＱH の第１しきい値電
圧に比べて第２しきい値電圧を小さく設定し、負性曲線
のトンネル電流により電流量が減少する傾きを小さくで
きるので、電圧の変化による電流量の変化を減少でき
る。
【０１１０】（３）前記構成（１）又は構成（２）に記
載される、ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH の
チャネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴＱL
のチャネル形成領域１１Ｉの夫々は、前記負性特性用Ｍ
ＩＳＦＥＴＱH のソース領域及び負性特性用ＭＩＳＦＥ
ＴＱL のドレイン領域が廃止され、直接、電気的に接続
される。
載される、ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH の
チャネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴＱL
のチャネル形成領域１１Ｉの夫々は、前記負性特性用Ｍ
ＩＳＦＥＴＱH のソース領域及び負性特性用ＭＩＳＦＥ
ＴＱL のドレイン領域が廃止され、直接、電気的に接続
される。
【０１１１】上述した構成（３）によれば、ＳＲＡＭに
おいて、前記構成（１）の作用効果又は構成（２）の作
用効果の他に、前記ＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH のソース領域及び負性特性用ＭＩＳＦＥＴＱL の
ドレイン領域に相当する占有面積を縮小し、前記負性特
性用ＭＩＳＦＥＴＱH 及び負性特性用ＭＩＳＦＥＴＱL
の合計の占有面積を縮小できるので、集積度を向上でき
る。
おいて、前記構成（１）の作用効果又は構成（２）の作
用効果の他に、前記ＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH のソース領域及び負性特性用ＭＩＳＦＥＴＱL の
ドレイン領域に相当する占有面積を縮小し、前記負性特
性用ＭＩＳＦＥＴＱH 及び負性特性用ＭＩＳＦＥＴＱL
の合計の占有面積を縮小できるので、集積度を向上でき
る。
【０１１２】（４）前記構成（１）乃至構成（３）に記
載されるいずれかのＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH 及び負性特性用ＭＩＳＦＥＴＱL はｎチャネル導
電型で構成され、前記負性特性用ＭＩＳＦＥＴＱH のチ
ャネル形成領域１１Ｐはｐ型半導体領域で構成され、前
記負性特性用ＭＩＳＦＥＴＱL のチャネル形成領域１１
Ｉはｉ型半導体領域で構成され、前記負性特性用ＭＩＳ
ＦＥＴＱH のゲート絶縁膜１０、負性特性用ＭＩＳＦＥ
ＴＱL のゲート絶縁膜１０のいずれも１００〔ｎｍ〕以
下の膜厚で構成される。
載されるいずれかのＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH 及び負性特性用ＭＩＳＦＥＴＱL はｎチャネル導
電型で構成され、前記負性特性用ＭＩＳＦＥＴＱH のチ
ャネル形成領域１１Ｐはｐ型半導体領域で構成され、前
記負性特性用ＭＩＳＦＥＴＱL のチャネル形成領域１１
Ｉはｉ型半導体領域で構成され、前記負性特性用ＭＩＳ
ＦＥＴＱH のゲート絶縁膜１０、負性特性用ＭＩＳＦＥ
ＴＱL のゲート絶縁膜１０のいずれも１００〔ｎｍ〕以
下の膜厚で構成される。
【０１１３】（５）前記構成（１）乃至構成（４）に記
載されるいずれかのＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH のドレイン領域（Ｄ）１１Ｎ、ゲート電極９の夫
々が、電流対電圧特性が直線性を有する抵抗素子（Ｒ）
１１Ｎを介在して電源電圧Ｖｃｃに接続され、ワード線
（ＷＬ）６がゲート電極６に接続された転送用ＭＩＳＦ
ＥＴＱT を介在してデータ線（ＤＬ）１３に接続される
とともに、他方の電極が基準電源Ｖｓｓに接続された情
報蓄積用容量素子Ｃの一方の電極に接続され、前記負性
特性用ＭＩＳＦＥＴＱL のソース領域（Ｓ）１１Ｎが前
記電源電圧Ｖｃｃに比べて低い基準電源Ｖｓｓに接続さ
れ、前記負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩ
ＳＦＥＴＱL 、転送用ＭＩＳＦＥＴＱT 、抵抗素子Ｒ及
び情報蓄積用容量素子ＣはＳＲＡＭの情報を記憶するメ
モリセルＭを構成する。
載されるいずれかのＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH のドレイン領域（Ｄ）１１Ｎ、ゲート電極９の夫
々が、電流対電圧特性が直線性を有する抵抗素子（Ｒ）
１１Ｎを介在して電源電圧Ｖｃｃに接続され、ワード線
（ＷＬ）６がゲート電極６に接続された転送用ＭＩＳＦ
ＥＴＱT を介在してデータ線（ＤＬ）１３に接続される
とともに、他方の電極が基準電源Ｖｓｓに接続された情
報蓄積用容量素子Ｃの一方の電極に接続され、前記負性
特性用ＭＩＳＦＥＴＱL のソース領域（Ｓ）１１Ｎが前
記電源電圧Ｖｃｃに比べて低い基準電源Ｖｓｓに接続さ
れ、前記負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩ
ＳＦＥＴＱL 、転送用ＭＩＳＦＥＴＱT 、抵抗素子Ｒ及
び情報蓄積用容量素子ＣはＳＲＡＭの情報を記憶するメ
モリセルＭを構成する。
【０１１４】上述した構成（５）によれば、ＳＲＡＭに
おいて、前記構成（１）の作用効果乃至構成（３）の作
用効果の他に、下記の作用効果が得られる。（Ａ）前記
ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH の負性特性で
形成される負性曲線の電流量が増加する領域（動作電流
領域）、減少する領域（トンネル電流領域）、負性特性
用ＭＩＳＦＥＴＱL の負性特性で形成される負性曲線の
電流量が増加する領域（動作電流領域）の夫々に前記抵
抗素子Ｒの電流対電圧特性の直線が交差して形成される
３つの安定点（動作点）が、メモリセルＭの情報蓄積ノ
ード領域ＶM のロウレベル、中間レベル、ハイレベルの
各々として使用できるので、ＳＲＡＭのメモリセルＭと
して使用できる。（Ｂ）前記ＳＲＡＭのメモリセルＭ
は、負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦ
ＥＴＱL 、転送用ＭＩＳＦＥＴＱT、抵抗素子Ｒ、情報
蓄積用容量素子Ｃの各々がすべて１個で１つのメモリセ
ルＭを構成できるので、前記メモリセルＭの占有面積を
従来の約半分まで減少でき、ＳＲＡＭの集積度を向上で
きる。
おいて、前記構成（１）の作用効果乃至構成（３）の作
用効果の他に、下記の作用効果が得られる。（Ａ）前記
ＴＦＴ構造の負性特性用ＭＩＳＦＥＴＱH の負性特性で
形成される負性曲線の電流量が増加する領域（動作電流
領域）、減少する領域（トンネル電流領域）、負性特性
用ＭＩＳＦＥＴＱL の負性特性で形成される負性曲線の
電流量が増加する領域（動作電流領域）の夫々に前記抵
抗素子Ｒの電流対電圧特性の直線が交差して形成される
３つの安定点（動作点）が、メモリセルＭの情報蓄積ノ
ード領域ＶM のロウレベル、中間レベル、ハイレベルの
各々として使用できるので、ＳＲＡＭのメモリセルＭと
して使用できる。（Ｂ）前記ＳＲＡＭのメモリセルＭ
は、負性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦ
ＥＴＱL 、転送用ＭＩＳＦＥＴＱT、抵抗素子Ｒ、情報
蓄積用容量素子Ｃの各々がすべて１個で１つのメモリセ
ルＭを構成できるので、前記メモリセルＭの占有面積を
従来の約半分まで減少でき、ＳＲＡＭの集積度を向上で
きる。
【０１１５】（６）前記構成（５）に記載される、ＳＲ
ＡＭのメモリセルＭの転送用ＭＩＳＦＥＴＱT はｐ- 型
半導体基板１の主面にソース領域（ｎ+ 型半導体領域
９）、チャネル形成領域（ｐ- 型ウエル領域２）及びド
レイン領域（ｎ+ 型半導体領域９）が構成され、前記負
性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱ
Lの夫々は、前記転送用ＭＩＳＦＥＴＱT の他方の半導
体領域（ｎ+ 型半導体領域９）を夫々のゲート電極９と
し、前記転送用ＭＩＳＦＥＴＱT の他方の半導体領域の
上部にゲート絶縁膜１０を介在して形成された多結晶珪
素膜（１１）に夫々のソース領域（Ｓ）１１Ｎ、チャネ
ル形成領域１１Ｐ、１１Ｉ及びドレイン領域（Ｄ）１１
Ｎが構成され、前記情報蓄積用容量素子Ｃは前記転送用
ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半導体領
域９）とｐ- 型ウエル領域２との間に形成される接合容
量で構成される。
ＡＭのメモリセルＭの転送用ＭＩＳＦＥＴＱT はｐ- 型
半導体基板１の主面にソース領域（ｎ+ 型半導体領域
９）、チャネル形成領域（ｐ- 型ウエル領域２）及びド
レイン領域（ｎ+ 型半導体領域９）が構成され、前記負
性特性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱ
Lの夫々は、前記転送用ＭＩＳＦＥＴＱT の他方の半導
体領域（ｎ+ 型半導体領域９）を夫々のゲート電極９と
し、前記転送用ＭＩＳＦＥＴＱT の他方の半導体領域の
上部にゲート絶縁膜１０を介在して形成された多結晶珪
素膜（１１）に夫々のソース領域（Ｓ）１１Ｎ、チャネ
ル形成領域１１Ｐ、１１Ｉ及びドレイン領域（Ｄ）１１
Ｎが構成され、前記情報蓄積用容量素子Ｃは前記転送用
ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半導体領
域９）とｐ- 型ウエル領域２との間に形成される接合容
量で構成される。
【０１１６】上述した構成（６）によれば、ＳＲＡＭに
おいて、前記構成（５）の作用効果の他に、ＳＲＡＭの
メモリセルＭの転送用ＭＩＳＦＥＴＱT の他方の半導体
領域（ｎ+ 型半導体領域９）の占有面積に、前記負性特
性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱL 、
情報蓄積用容量素子Ｃの夫々の占有面積を重複できるの
で、これらの素子を重複させた分、メモリセルＭの占有
面積を減少し、ＳＲＡＭの集積度を向上できる。
おいて、前記構成（５）の作用効果の他に、ＳＲＡＭの
メモリセルＭの転送用ＭＩＳＦＥＴＱT の他方の半導体
領域（ｎ+ 型半導体領域９）の占有面積に、前記負性特
性用ＭＩＳＦＥＴＱH 、負性特性用ＭＩＳＦＥＴＱL 、
情報蓄積用容量素子Ｃの夫々の占有面積を重複できるの
で、これらの素子を重複させた分、メモリセルＭの占有
面積を減少し、ＳＲＡＭの集積度を向上できる。
【０１１７】（実 施 例 ２）本実施例２は、前記メモ
リセルの占有面積をより一層減少し、ＳＲＡＭの集積度
を向上した、本発明の第２実施例である。
リセルの占有面積をより一層減少し、ＳＲＡＭの集積度
を向上した、本発明の第２実施例である。
【０１１８】本発明の実施例２であるＳＲＡＭのメモリ
セルの構造について、図１６（メモリセルの平面図）及
び図１７（図１６のＢ−Ｂ切断線で切った断面図）を使
用し説明する。また、前記メモリセルの構造について、
図１８乃至図２３（各製造工程毎に示す平面図）を併せ
て使用し、説明する。
セルの構造について、図１６（メモリセルの平面図）及
び図１７（図１６のＢ−Ｂ切断線で切った断面図）を使
用し説明する。また、前記メモリセルの構造について、
図１８乃至図２３（各製造工程毎に示す平面図）を併せ
て使用し、説明する。
【０１１９】本実施例２のＳＲＡＭのメモリセルＭは、
前記実施例１で説明したメモリセルＭの基本回路構成と
同一であるが、ｐ- 型半導体基板１の主面上に３層の多
結晶珪素膜１１、２１、２３の夫々が順次積層され、こ
のうち多結晶珪素膜１１、２３の夫々に情報蓄積部の素
子が構成される。
前記実施例１で説明したメモリセルＭの基本回路構成と
同一であるが、ｐ- 型半導体基板１の主面上に３層の多
結晶珪素膜１１、２１、２３の夫々が順次積層され、こ
のうち多結晶珪素膜１１、２３の夫々に情報蓄積部の素
子が構成される。
【０１２０】情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H 、ＱL の夫々は、図１６、図１７及び図２０に示すよ
うに、前記実施例１のメモリセルＭと同様に構成され
る。つまり、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
は、転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+
型半導体領域９）上に形成された第１層目の多結晶珪素
膜１１に構成される。
H 、ＱL の夫々は、図１６、図１７及び図２０に示すよ
うに、前記実施例１のメモリセルＭと同様に構成され
る。つまり、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
は、転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+
型半導体領域９）上に形成された第１層目の多結晶珪素
膜１１に構成される。
【０１２１】情報蓄積部の抵抗素子Ｒは、図１６、図１
７及び図２２に示すように、転送用ＭＩＳＦＥＴＱT の
他方の半導体領域上に形成された第３層目の多結晶珪素
膜２３で構成される。つまり、抵抗素子Ｒは多結晶珪素
膜２３に低不純物濃度のｎ型不純物を導入して構成され
る。
７及び図２２に示すように、転送用ＭＩＳＦＥＴＱT の
他方の半導体領域上に形成された第３層目の多結晶珪素
膜２３で構成される。つまり、抵抗素子Ｒは多結晶珪素
膜２３に低不純物濃度のｎ型不純物を導入して構成され
る。
【０１２２】抵抗素子Ｒの一端はｎ型領域２３Ｎに一体
に接続される。このｎ型領域２３Ｎは、層間絶縁膜２０
及び２２に形成された接続孔２２Ｈを通して、転送用Ｍ
ＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半導体領域
９）に電気的に接続される。抵抗素子Ｒの他端は電源電
圧線（Ｖｃｃ）２３Ｎに一体に接続される。電源電圧線
２３は転送用ＭＩＳＦＥＴＱT の他方の半導体領域上に
配置される。
に接続される。このｎ型領域２３Ｎは、層間絶縁膜２０
及び２２に形成された接続孔２２Ｈを通して、転送用Ｍ
ＩＳＦＥＴＱT の他方の半導体領域（ｎ+ 型半導体領域
９）に電気的に接続される。抵抗素子Ｒの他端は電源電
圧線（Ｖｃｃ）２３Ｎに一体に接続される。電源電圧線
２３は転送用ＭＩＳＦＥＴＱT の他方の半導体領域上に
配置される。
【０１２３】前記第２層目の多結晶珪素膜２１は、図１
６、図１７及び図２１に示すように、ｎ型不純物が導入
され、基準電源線（Ｖｓｓ）２１として構成される。こ
の基準電源線２１は下層に配置された負性特性用ＭＩＳ
ＦＥＴＱH 及びＱL と上層に配置された抵抗素子Ｒ及び
電源電圧線２３との間の中間位置に配置される。基準電
源線２１はその下地の層間絶縁膜２０に形成された接続
孔２０Ｈを通して負性特性用ＭＩＳＦＥＴＱL のソース
領域１１Ｓに電気的に接続される。
６、図１７及び図２１に示すように、ｎ型不純物が導入
され、基準電源線（Ｖｓｓ）２１として構成される。こ
の基準電源線２１は下層に配置された負性特性用ＭＩＳ
ＦＥＴＱH 及びＱL と上層に配置された抵抗素子Ｒ及び
電源電圧線２３との間の中間位置に配置される。基準電
源線２１はその下地の層間絶縁膜２０に形成された接続
孔２０Ｈを通して負性特性用ＭＩＳＦＥＴＱL のソース
領域１１Ｓに電気的に接続される。
【０１２４】また、前記第２層目の多結晶珪素膜２１
は、転送用ＭＩＳＦＥＴＱT の一方の半導体領域（ｎ+
型半導体領域９）上において、中間導電層２１として形
成される。この中間導電層２１の中央部分は転送用ＭＩ
ＳＦＥＴＱT のサイドウォールスペーサ８と素子分離絶
縁膜３で周囲を規定された領域内においてｎ+ 型半導体
領域９に電気的に接続される。つまり、中間導電層２１
の中央部分とｎ+ 型半導体領域９との接続位置は転送用
ＭＩＳＦＥＴＱT のゲート電極６に対して自己整合で形
成される。中間導電層２１の周辺部分は転送用ＭＩＳＦ
ＥＴＱT のゲート電極６上及び素子分離絶縁膜３上に形
成される。中間導電層２１はこの上層のデータ線１３に
接続孔１２Ｈを通して電気的に接続される。つまり、中
間導電層２１は、製造工程におけるデータ線１３との間
のマスク合わせずれを吸収し、見かけ上、ｎ+ 型半導体
領域９にデータ線１３を自己整合で接続できる。
は、転送用ＭＩＳＦＥＴＱT の一方の半導体領域（ｎ+
型半導体領域９）上において、中間導電層２１として形
成される。この中間導電層２１の中央部分は転送用ＭＩ
ＳＦＥＴＱT のサイドウォールスペーサ８と素子分離絶
縁膜３で周囲を規定された領域内においてｎ+ 型半導体
領域９に電気的に接続される。つまり、中間導電層２１
の中央部分とｎ+ 型半導体領域９との接続位置は転送用
ＭＩＳＦＥＴＱT のゲート電極６に対して自己整合で形
成される。中間導電層２１の周辺部分は転送用ＭＩＳＦ
ＥＴＱT のゲート電極６上及び素子分離絶縁膜３上に形
成される。中間導電層２１はこの上層のデータ線１３に
接続孔１２Ｈを通して電気的に接続される。つまり、中
間導電層２１は、製造工程におけるデータ線１３との間
のマスク合わせずれを吸収し、見かけ上、ｎ+ 型半導体
領域９にデータ線１３を自己整合で接続できる。
【０１２５】図１８及び図１９は素子分離絶縁膜３で周
囲を囲まれた活性領域つまりメモリセルＭの転送用ＭＩ
ＳＦＥＴＱT の平面形状を示す。図２３はデータ線１３
及びそれよりも下層の導電層の平面形状を示す。
囲を囲まれた活性領域つまりメモリセルＭの転送用ＭＩ
ＳＦＥＴＱT の平面形状を示す。図２３はデータ線１３
及びそれよりも下層の導電層の平面形状を示す。
【０１２６】以上説明したように、本発明の実施例２に
よれば、前記実施例１の構成及び作用効果の他に、以下
の構成及びこの構成による作用効果が得られる。
よれば、前記実施例１の構成及び作用効果の他に、以下
の構成及びこの構成による作用効果が得られる。
【０１２７】（１）前記ＳＲＡＭのメモリセルＭにおい
て、転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+
型半導体領域９）上の第１層目の多結晶珪素膜１１で負
性特性用ＭＩＳＦＥＴＱH 及びＱL を構成し、さらに上
層の第３層目の多結晶珪素膜２３で抵抗素子Ｒを構成す
る。
て、転送用ＭＩＳＦＥＴＱT の他方の半導体領域（ｎ+
型半導体領域９）上の第１層目の多結晶珪素膜１１で負
性特性用ＭＩＳＦＥＴＱH 及びＱL を構成し、さらに上
層の第３層目の多結晶珪素膜２３で抵抗素子Ｒを構成す
る。
【０１２８】上述した構成（１）によれば、前記ＳＲＡ
Ｍにおいて、転送用ＭＩＳＦＥＴＱT の他方の半導体領
域の占有面積に、負性特性用ＭＩＳＦＥＴＱH 、ＱL 及
び抵抗素子Ｒを重複できるので、メモリセルＭの占有面
積を減少でき、集積度を向上できる。
Ｍにおいて、転送用ＭＩＳＦＥＴＱT の他方の半導体領
域の占有面積に、負性特性用ＭＩＳＦＥＴＱH 、ＱL 及
び抵抗素子Ｒを重複できるので、メモリセルＭの占有面
積を減少でき、集積度を向上できる。
【０１２９】（２）前記ＳＲＡＭのメモリセルＭにおい
て、第２層目の多結晶珪素膜２１で基準電源線２１を構
成し、第３層目の多結晶珪素膜２３で電源電圧線２３を
構成し、前記基準電源線２１に層間絶縁膜２２を介在し
て電源電圧線２３を重ね合わせる。
て、第２層目の多結晶珪素膜２１で基準電源線２１を構
成し、第３層目の多結晶珪素膜２３で電源電圧線２３を
構成し、前記基準電源線２１に層間絶縁膜２２を介在し
て電源電圧線２３を重ね合わせる。
【０１３０】上述した構成（２）によれば、前記基準電
源線２１、電源電圧線２３の夫々の間に、基準電源線２
１を一方の電極とし、電源電圧線２３を他方の電極とす
る平滑容量素子を構成できるので、電源変動を低減し、
メモリセルＭの情報書込み動作、情報読出し動作の夫々
の誤動作を低減できる。
源線２１、電源電圧線２３の夫々の間に、基準電源線２
１を一方の電極とし、電源電圧線２３を他方の電極とす
る平滑容量素子を構成できるので、電源変動を低減し、
メモリセルＭの情報書込み動作、情報読出し動作の夫々
の誤動作を低減できる。
【０１３１】（３）前記ＳＲＡＭのメモリセルＭにおい
て、負性特性用ＭＩＳＦＥＴＱH 及びＱL の上部に基準
電源線２１を介在して電源電圧線２３を構成する。
て、負性特性用ＭＩＳＦＥＴＱH 及びＱL の上部に基準
電源線２１を介在して電源電圧線２３を構成する。
【０１３２】上述した構成（３）によれば、前記電源電
圧線２３からの電界効果を基準電源線２１で遮断し低減
できるので、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
の動作上の信頼性を向上できる。
圧線２３からの電界効果を基準電源線２１で遮断し低減
できるので、負性特性用ＭＩＳＦＥＴＱH 、ＱL の夫々
の動作上の信頼性を向上できる。
【０１３３】（実 施 例 ３）本実施例３は、ＳＲＡＭ
のメモリセルにおいて、情報蓄積部の負性素子の負性特
性の制御性を高めた、本発明の第３実施例である。
のメモリセルにおいて、情報蓄積部の負性素子の負性特
性の制御性を高めた、本発明の第３実施例である。
【０１３４】本発明の実施例３であるＳＲＡＭのメモリ
セルの負性素子の基本構造について、図２４（モデル化
した断面図）を使用し、説明する。
セルの負性素子の基本構造について、図２４（モデル化
した断面図）を使用し、説明する。
【０１３５】本実施例３のＳＲＡＭのメモリセルＭの情
報蓄積部の負性素子は、図２４に示すように、負性特性
用ＭＩＳＦＥＴＱH にソース領域（Ｓ）１１Ｎが構成さ
れるとともに、負性特性用ＭＩＳＦＥＴＱL にドレイン
領域（Ｄ）１１Ｎが構成される。しかも、負性特性用Ｍ
ＩＳＦＥＴＱH にソース領域１１Ｎは負性特性用ＭＩＳ
ＦＥＴＱL のドレイン領域１１Ｎに一体に構成されかつ
電気的に接続される。つまり、負性特性用ＭＩＳＦＥＴ
ＱH のソース領域１１Ｎは負性特性用ＭＩＳＦＥＴＱL
のドレイン領域１１Ｎと兼用される。
報蓄積部の負性素子は、図２４に示すように、負性特性
用ＭＩＳＦＥＴＱH にソース領域（Ｓ）１１Ｎが構成さ
れるとともに、負性特性用ＭＩＳＦＥＴＱL にドレイン
領域（Ｄ）１１Ｎが構成される。しかも、負性特性用Ｍ
ＩＳＦＥＴＱH にソース領域１１Ｎは負性特性用ＭＩＳ
ＦＥＴＱL のドレイン領域１１Ｎに一体に構成されかつ
電気的に接続される。つまり、負性特性用ＭＩＳＦＥＴ
ＱH のソース領域１１Ｎは負性特性用ＭＩＳＦＥＴＱL
のドレイン領域１１Ｎと兼用される。
【０１３６】また、負性特性用ＭＩＳＦＥＴＱH はソー
ス領域１１Ｎとチャネル形成領域１１Ｐとの間に接合が
確実に形成され、同様に、負性特性用ＭＩＳＦＥＴＱL
はドレイン領域１１Ｎとチャネル形成領域１１Ｉとの間
に接合が確実に形成される。つまり、負性特性用ＭＩＳ
ＦＥＴＱH のソース領域１１Ｎ、チャネル形成領域１１
Ｐ、負性特性用ＭＩＳＦＥＴＱL のドレイン領域１１
Ｎ、チャネル形成領域１１Ｉの夫々は不純物濃度の制御
を確実に行なえる。
ス領域１１Ｎとチャネル形成領域１１Ｐとの間に接合が
確実に形成され、同様に、負性特性用ＭＩＳＦＥＴＱL
はドレイン領域１１Ｎとチャネル形成領域１１Ｉとの間
に接合が確実に形成される。つまり、負性特性用ＭＩＳ
ＦＥＴＱH のソース領域１１Ｎ、チャネル形成領域１１
Ｐ、負性特性用ＭＩＳＦＥＴＱL のドレイン領域１１
Ｎ、チャネル形成領域１１Ｉの夫々は不純物濃度の制御
を確実に行なえる。
【０１３７】以上説明したように、本発明の実施例３に
よれば、前記実施例１の構成（１）の作用効果又は構成
（２）の作用効果の他に、以下の構成及びこの構成によ
る作用効果が得られる。
よれば、前記実施例１の構成（１）の作用効果又は構成
（２）の作用効果の他に、以下の構成及びこの構成によ
る作用効果が得られる。
【０１３８】（１）前記実施例１の構成（１）又は構成
（２）に記載される、ＴＦＴ構造の負性特性用ＭＩＳＦ
ＥＴＱH のソース領域（Ｓ）１１Ｎ、負性特性用ＭＩＳ
ＦＥＴＱL のドレイン領域（Ｄ）１１Ｎの夫々は一体化
され共有される。
（２）に記載される、ＴＦＴ構造の負性特性用ＭＩＳＦ
ＥＴＱH のソース領域（Ｓ）１１Ｎ、負性特性用ＭＩＳ
ＦＥＴＱL のドレイン領域（Ｄ）１１Ｎの夫々は一体化
され共有される。
【０１３９】上述した構成（１）によれば、ＳＲＡＭに
おいて、（Ａ）前記ＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH の一方のソース領域１１Ｎの占有面積と負性特性
用ＭＩＳＦＥＴＱL の一方のドレイン領域１１Ｎの占有
面積とを重複し、いずれか一方の占有面積に相当する
分、負性特性用ＭＩＳＦＥＴＱH 及び負性特性用ＭＩＳ
ＦＥＴＱL の合計の占有面積を縮小できるので、集積度
を向上できる。（Ｂ）また、前記ＴＦＴ構造の負性特性
用ＭＩＳＦＥＴＱH のチャネル形成領域１１Ｐとソース
領域１１Ｎとの間、負性特性用ＭＩＳＦＥＴＱL のチャ
ネル形成領域１１Ｉとドレイン領域１１Ｎとの間の夫々
に接合が形成され、各々の領域の不純物濃度の制御を確
実に行なえるので、負性特性の制御を確実に行なえる。
おいて、（Ａ）前記ＴＦＴ構造の負性特性用ＭＩＳＦＥ
ＴＱH の一方のソース領域１１Ｎの占有面積と負性特性
用ＭＩＳＦＥＴＱL の一方のドレイン領域１１Ｎの占有
面積とを重複し、いずれか一方の占有面積に相当する
分、負性特性用ＭＩＳＦＥＴＱH 及び負性特性用ＭＩＳ
ＦＥＴＱL の合計の占有面積を縮小できるので、集積度
を向上できる。（Ｂ）また、前記ＴＦＴ構造の負性特性
用ＭＩＳＦＥＴＱH のチャネル形成領域１１Ｐとソース
領域１１Ｎとの間、負性特性用ＭＩＳＦＥＴＱL のチャ
ネル形成領域１１Ｉとドレイン領域１１Ｎとの間の夫々
に接合が形成され、各々の領域の不純物濃度の制御を確
実に行なえるので、負性特性の制御を確実に行なえる。
【０１４０】（実 施 例 ４）本実施例４は、ＳＲＡＭ
のメモリセルにおいて、情報蓄積部の負性素子の構成を
変えた、本発明の第４実施例である。
のメモリセルにおいて、情報蓄積部の負性素子の構成を
変えた、本発明の第４実施例である。
【０１４１】本発明の実施例４であるＳＲＡＭのメモリ
セルの負性素子の基本構造について、図２５（モデル化
した断面図）を使用し、説明する。
セルの負性素子の基本構造について、図２５（モデル化
した断面図）を使用し、説明する。
【０１４２】本実施例４のＳＲＡＭのメモリセルＭの情
報蓄積部の負性素子は、しきい値電圧の低い負性特性用
ＭＩＳＦＥＴＱL のドレイン領域（Ｄ）１１Ｎに電源電
圧Ｖｃｃが接続され、しきい値電圧が高い負性特性用Ｍ
ＩＳＦＥＴＱH のソース領域（Ｓ）１１Ｎに基準電源Ｖ
ｓｓが接続される。負性特性用ＭＩＳＦＥＴＱH のチャ
ネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴＱL のチ
ャネル形成領域１１Ｉの夫々は、前記実施例１と同様
に、一体化される。
報蓄積部の負性素子は、しきい値電圧の低い負性特性用
ＭＩＳＦＥＴＱL のドレイン領域（Ｄ）１１Ｎに電源電
圧Ｖｃｃが接続され、しきい値電圧が高い負性特性用Ｍ
ＩＳＦＥＴＱH のソース領域（Ｓ）１１Ｎに基準電源Ｖ
ｓｓが接続される。負性特性用ＭＩＳＦＥＴＱH のチャ
ネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴＱL のチ
ャネル形成領域１１Ｉの夫々は、前記実施例１と同様
に、一体化される。
【０１４３】このように構成されるＳＲＡＭのメモリセ
ルＭは、前記実施例１とほぼ同様な作用効果が得られ
る。
ルＭは、前記実施例１とほぼ同様な作用効果が得られ
る。
【０１４４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１４５】例えば、本発明は、前記ＳＲＡＭのメモリ
セルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴ
ＱL のチャネル形成領域１１Ｉをｐ型半導体領域で構成
してもよい。つまり、本発明は、基本的に、前記負性特
性用ＭＩＳＦＥＴＱL のしきい値電圧が負性特性用ＭＩ
ＳＦＥＴＱH のしきい値電圧に対して相違していればよ
い。
セルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴ
ＱL のチャネル形成領域１１Ｉをｐ型半導体領域で構成
してもよい。つまり、本発明は、基本的に、前記負性特
性用ＭＩＳＦＥＴＱL のしきい値電圧が負性特性用ＭＩ
ＳＦＥＴＱH のしきい値電圧に対して相違していればよ
い。
【０１４６】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H をチャネル形成領域１１Ｐの表面上にゲート絶縁膜を
介在してゲート電極を構成した構造としてもよい。本発
明は、同様に、負性特性用ＭＩＳＦＥＴＱL をチャネル
形成領域１１Ｉの表面上にゲート絶縁膜を介在してゲー
ト電極を構成した構造としてもよい。
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H をチャネル形成領域１１Ｐの表面上にゲート絶縁膜を
介在してゲート電極を構成した構造としてもよい。本発
明は、同様に、負性特性用ＭＩＳＦＥＴＱL をチャネル
形成領域１１Ｉの表面上にゲート絶縁膜を介在してゲー
ト電極を構成した構造としてもよい。
【０１４７】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H のチャネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴ
ＱLのチャネル形成領域１１Ｉの夫々を基板上に堆積し
た非晶質珪素膜（アモルファスシリコン膜）で構成して
もよい。
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H のチャネル形成領域１１Ｐ、負性特性用ＭＩＳＦＥＴ
ＱLのチャネル形成領域１１Ｉの夫々を基板上に堆積し
た非晶質珪素膜（アモルファスシリコン膜）で構成して
もよい。
【０１４８】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭにおいて、転送用ＭＩＳＦＥＴＱT のゲート電極６
及びワード線６をＷＳｉ膜以外のＭｏＳｉ膜、ＴｉＳｉ
膜等を積層した積層膜で構成してもよい。
ルＭにおいて、転送用ＭＩＳＦＥＴＱT のゲート電極６
及びワード線６をＷＳｉ膜以外のＭｏＳｉ膜、ＴｉＳｉ
膜等を積層した積層膜で構成してもよい。
【０１４９】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H 、ＱL の夫々をｐ型チャネル導電型で構成してもよ
い。この場合、本発明は、負性特性用ＭＩＳＦＥＴＱH
のソース領域が電源電圧Ｖｃｃに接続され、負性特性用
ＭＩＳＦＥＴＱL のドレイン領域が基準電源Ｖｓｓに接
続される。
ルＭにおいて、情報蓄積部の負性特性用ＭＩＳＦＥＴＱ
H 、ＱL の夫々をｐ型チャネル導電型で構成してもよ
い。この場合、本発明は、負性特性用ＭＩＳＦＥＴＱH
のソース領域が電源電圧Ｖｃｃに接続され、負性特性用
ＭＩＳＦＥＴＱL のドレイン領域が基準電源Ｖｓｓに接
続される。
【０１５０】また、本発明は、単体のＳＲＡＭに限定さ
れず、マイクロコンピュータに搭載されるＳＲＡＭにも
適用できる。
れず、マイクロコンピュータに搭載されるＳＲＡＭにも
適用できる。
【０１５１】また、本発明は、ＳＲＡＭに限定されず、
負性特性が必要とされるデバイスに広く適用できる。
負性特性が必要とされるデバイスに広く適用できる。
【０１５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１５３】（１）量産性に優れ、かつシリコンデバイ
スへの整合性に優れた新規な負性特性素子が提供でき
る。 （２）前記効果（１）が得られるとともに、前記負性特
性素子の負性曲線の最適化が図れる。 （３）前記効果（１）又は効果（２）が得られるととも
に、前記負性特性素子の占有面積を減少でき、半導体集
積回路装置の集積度を向上できる。 （４）前記効果（２）又は効果（３）が得られるととも
に、前記負性特性素子の負性特性の制御を確実に行なえ
る。 （５）前記効果（１）乃至効果（４）のいずれかが得ら
れるとともに、前記負性特性素子を使用し、ＳＲＡＭの
メモリセルが構成できる。 （６）前記効果（５）が得られるとともに、前記ＳＲＡ
Ｍの集積度が向上できる。
スへの整合性に優れた新規な負性特性素子が提供でき
る。 （２）前記効果（１）が得られるとともに、前記負性特
性素子の負性曲線の最適化が図れる。 （３）前記効果（１）又は効果（２）が得られるととも
に、前記負性特性素子の占有面積を減少でき、半導体集
積回路装置の集積度を向上できる。 （４）前記効果（２）又は効果（３）が得られるととも
に、前記負性特性素子の負性特性の制御を確実に行なえ
る。 （５）前記効果（１）乃至効果（４）のいずれかが得ら
れるとともに、前記負性特性素子を使用し、ＳＲＡＭの
メモリセルが構成できる。 （６）前記効果（５）が得られるとともに、前記ＳＲＡ
Ｍの集積度が向上できる。
【図１】 本発明の実施例１のＳＲＡＭのメモリセルの
平面図。
平面図。
【図２】 前記メモリセルの断面図。
【図３】 前記メモリセルの製造工程の第１工程におけ
る平面図。
る平面図。
【図４】 第２工程における平面図。
【図５】 第３工程における平面図。
【図６】 第４工程における平面図。
【図７】 前記ＳＲＡＭの回路ブロック図。
【図８】 ＴＦＴ構造のＭＩＳＦＥＴの基本構造を示す
断面図。
断面図。
【図９】 前記ＴＦＴ構造のＭＩＳＦＥＴの電流対電圧
特性図。
特性図。
【図１０】 本発明の負性素子の基本構造を示す断面
図。
図。
【図１１】 前記負性素子の電流対電圧特性図。
【図１２】 前記メモリセルの製造工程の第１工程にお
ける断面図。
ける断面図。
【図１３】 第２工程における断面図。
【図１４】 第３工程における断面図。
【図１５】 第４工程における断面図。
【図１６】 本発明の実施例２のＳＲＡＭのメモリセル
の平面図。
の平面図。
【図１７】 前記メモリセルの断面図。
【図１８】 前記メモリセルの製造工程の第１工程にお
ける平面図。
ける平面図。
【図１９】 第２工程における平面図。
【図２０】 第３工程における平面図。
【図２１】 第４工程における平面図。
【図２２】 第５工程における平面図。
【図２３】 第６工程における平面図。
【図２４】 本発明の実施例３のＳＲＡＭのメモリセル
の基本構造を示す断面図。
の基本構造を示す断面図。
【図２５】 本発明の実施例４のＳＲＡＭのメモリセル
の基本構造を示す断面図。
の基本構造を示す断面図。
１…半導体基板、２…ウエル領域、３…素子分離絶縁
膜、５，１０…ゲート絶縁膜、６…ゲート電極，ワード
線又は基準電源線、７，９…半導体領域、１１，２１，
２３…多結晶珪素膜、１１Ｎ，２１Ｎ，２３Ｎ…ｎ型領
域、１１Ｐ，１１Ｉ…チャネル形成領域、１３，ＤＬ…
データ線、１５…メインワード線又は基準電源線、Ｍ…
メモリセル、ＱT …転送用ＭＩＳＦＥＴ、ＱH，ＱL…負
性特性用ＭＩＳＦＥＴ、Ｒ…抵抗素子、Ｃ…情報蓄積用
容量素子、Ｖｃｃ，Ｖｓｓ…電源。
膜、５，１０…ゲート絶縁膜、６…ゲート電極，ワード
線又は基準電源線、７，９…半導体領域、１１，２１，
２３…多結晶珪素膜、１１Ｎ，２１Ｎ，２３Ｎ…ｎ型領
域、１１Ｐ，１１Ｉ…チャネル形成領域、１３，ＤＬ…
データ線、１５…メインワード線又は基準電源線、Ｍ…
メモリセル、ＱT …転送用ＭＩＳＦＥＴ、ＱH，ＱL…負
性特性用ＭＩＳＦＥＴ、Ｒ…抵抗素子、Ｃ…情報蓄積用
容量素子、Ｖｃｃ，Ｖｓｓ…電源。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月１６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 29/88 Ｚ
Claims (7)
- 【請求項１】 基板主面上に形成された珪素薄膜にソー
ス領域、チャネル形成領域、ドレイン領域の各々を順次
チャネル長方向に配列し、前記珪素薄膜のチャネル形成
領域の上部又は下部にゲート絶縁膜を介在しゲート電極
を構成した薄膜構造の絶縁ゲート型電界効果トランジス
タを備えた半導体集積回路装置において、第１しきい値
電圧を有する薄膜構造の第１絶縁ゲート型電界効果トラ
ンジスタを構成するとともに、前記第１絶縁ゲート型電
界効果トランジスタのチャネル導電型と同一チャネル導
電型で構成され、前記第１絶縁ゲート型電界効果トラン
ジスタの第１しきい値電圧と異なる第２しきい値電圧に
設定され、前記第１絶縁ゲート型電界効果トランジスタ
のゲート電極にゲート電極が電気的に短絡され、かつ前
記第１絶縁ゲート型電界効果トランジスタのソース領域
又はドレイン領域にドレイン領域又はソース領域が電気
的に直列に接続された、薄膜構造の第２絶縁ゲート型電
界効果トランジスタを備えたことを特徴とする半導体集
積回路装置。 - 【請求項２】 前記請求項１に記載される、薄膜構造の
第１絶縁ゲート型電界効果トランジスタのドレイン領域
又はソース領域に第１電源が供給されるとともに、第２
絶縁ゲート型電界効果トランジスタのソース領域又はド
レイン領域に第１電源に比べて低い第２電源が供給さ
れ、前記第１絶縁ゲート型電界効果トランジスタの第１
しきい値電圧が第２絶縁ゲート型電界効果トランジスタ
の第２しきい値電圧に比べて高く設定されることを特徴
とする半導体集積回路装置。 - 【請求項３】 前記請求項１又は請求項２に記載され
る、薄膜構造の第１絶縁ゲート型電界効果トランジスタ
のチャネル形成領域、第２絶縁ゲート型電界効果トラン
ジスタのチャネル形成領域の夫々は、前記第１絶縁ゲー
ト型電界効果トランジスタのソース領域又はドレイン領
域及び第２絶縁ゲート型電界効果トランジスタのドレイ
ン領域又はソース領域が廃止され、直接、電気的に接続
されていることを特徴とする半導体集積回路装置。 - 【請求項４】 前記請求項１又は請求項２に記載され
る、薄膜構造の第１絶縁ゲート型電界効果トランジスタ
のソース領域又はドレイン領域、第２絶縁ゲート型電界
効果トランジスタのドレイン領域又はソース領域の夫々
は一体化され共有されることを特徴とする半導体集積回
路装置。 - 【請求項５】 前記請求項１乃至請求項４に記載される
いずれかの薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタ及び第２絶縁ゲート型電界効果トランジスタはｎ
チャネル導電型又はｐチャネル導電型で構成され、前記
第１絶縁ゲート型電界効果トランジスタのチャネル形成
領域はｐ型半導体領域又はｎ型半導体領域で構成され、
前記第２絶縁ゲート型電界効果トランジスタのチャネル
形成領域はｉ型半導体領域で構成され、前記第１絶縁ゲ
ート型電界効果トランジスタのゲート絶縁膜、第２絶縁
ゲート型電界効果トランジスタのゲート絶縁膜のいずれ
も１００〔ｎｍ〕以下の膜厚で構成されることを特徴と
する半導体集積回路装置。 - 【請求項６】 前記請求項１乃至請求項５に記載される
いずれかの薄膜構造の第１絶縁ゲート型電界効果トラン
ジスタのドレイン領域又はソース領域、ゲート電極の夫
々が、電流対電圧特性が直線性を有する抵抗素子を介在
して第１電源に接続され、ワード線がゲート電極に接続
された転送用絶縁ゲート型電界効果トランジスタを介在
してデータ線に接続されるとともに、他方の電極が第３
電源に接続された情報蓄積用容量素子の一方の電極に接
続され、前記第２絶縁ゲート型電界効果トランジスタの
ソース領域又はドレイン領域が前記第１電源に比べて低
い第２電源に接続され、前記第１絶縁ゲート型電界効果
トランジスタ、第２絶縁ゲート型電界効果トランジス
タ、転送用絶縁ゲート型電界効果トランジスタ、抵抗素
子及び情報蓄積用容量素子はスタチック型ランダムアク
セスメモリの情報を記憶するメモリセルを構成すること
を特徴とする半導体集積回路装置。 - 【請求項７】 前記請求項６に記載される、ＳＲＡＭの
メモリセルの転送用絶縁ゲート型電界効果トランジスタ
は単結晶珪素基板の主面にソース領域、チャネル形成領
域及びドレイン領域が構成され、前記第１絶縁ゲート型
電界効果トランジスタ、第２絶縁ゲート型電界効果トラ
ンジスタの夫々は、前記転送用絶縁ゲート型電界効果ト
ランジスタの一方のソース領域又はドレイン領域を夫々
のゲート電極とし、前記転送用絶縁ゲート型電界効果ト
ランジスタの一方のソース領域又はドレイン領域の上部
にゲート絶縁膜を介在して形成された珪素薄膜に夫々の
ソース領域、チャネル形成領域及びドレイン領域が構成
され、前記情報蓄積用容量素子は前記転送用絶縁ゲート
型電界効果トランジスタの一方のソース領域又はドレイ
ン領域と単結晶珪素基板との間に形成される接合容量で
構成されることを特徴とする半導体集積回路装置。
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817199A2 (en) * | 1996-07-01 | 1998-01-07 | Texas Instruments Incorporated | Improvements in or relating to electronic circuits |
| JP2002517905A (ja) * | 1998-06-05 | 2002-06-18 | スタンフォード ユニバーシティ | 動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法 |
| US6765822B2 (en) | 2001-08-06 | 2004-07-20 | Nec Corporation | Memory device |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514617A (en) * | 1994-06-27 | 1996-05-07 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method of making a variable resistance polysilicon conductor for an SRAM device |
| JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| JP3526701B2 (ja) * | 1995-08-24 | 2004-05-17 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| JP3353875B2 (ja) * | 1997-01-20 | 2002-12-03 | シャープ株式会社 | Ｓｏｉ・ｍｏｓ電界効果トランジスタ |
| US5883829A (en) * | 1997-06-27 | 1999-03-16 | Texas Instruments Incorporated | Memory cell having negative differential resistance devices |
| JP4030198B2 (ja) | 1998-08-11 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6690038B1 (en) | 1999-06-05 | 2004-02-10 | T-Ram, Inc. | Thyristor-based device over substrate surface |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6724655B2 (en) * | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6596617B1 (en) | 2000-06-22 | 2003-07-22 | Progressant Technologies, Inc. | CMOS compatible process for making a tunable negative differential resistance (NDR) device |
| US6518589B2 (en) | 2000-06-22 | 2003-02-11 | Progressant Technologies, Inc. | Dual mode FET & logic circuit having negative differential resistance mode |
| US6479862B1 (en) * | 2000-06-22 | 2002-11-12 | Progressant Technologies, Inc. | Charge trapping device and method for implementing a transistor having a negative differential resistance mode |
| US6754104B2 (en) | 2000-06-22 | 2004-06-22 | Progressant Technologies, Inc. | Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET |
| US6512274B1 (en) * | 2000-06-22 | 2003-01-28 | Progressant Technologies, Inc. | CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US7456439B1 (en) | 2001-03-22 | 2008-11-25 | T-Ram Semiconductor, Inc. | Vertical thyristor-based memory with trench isolation and its method of fabrication |
| US6727528B1 (en) | 2001-03-22 | 2004-04-27 | T-Ram, Inc. | Thyristor-based device including trench dielectric isolation for thyristor-body regions |
| US6804162B1 (en) | 2001-04-05 | 2004-10-12 | T-Ram, Inc. | Read-modify-write memory using read-or-write banks |
| US7388276B2 (en) * | 2001-05-21 | 2008-06-17 | The Regents Of The University Of Colorado | Metal-insulator varactor devices |
| US6967347B2 (en) * | 2001-05-21 | 2005-11-22 | The Regents Of The University Of Colorado | Terahertz interconnect system and applications |
| US7173275B2 (en) * | 2001-05-21 | 2007-02-06 | Regents Of The University Of Colorado | Thin-film transistors based on tunneling structures and applications |
| US7126151B2 (en) * | 2001-05-21 | 2006-10-24 | The Regents Of The University Of Colorado, A Body Corporate | Interconnected high speed electron tunneling devices |
| US6563185B2 (en) * | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| JP4336758B2 (ja) * | 2001-11-12 | 2009-09-30 | 日本電気株式会社 | メモリ装置 |
| US6583452B1 (en) | 2001-12-17 | 2003-06-24 | T-Ram, Inc. | Thyristor-based device having extended capacitive coupling |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6956262B1 (en) | 2001-12-21 | 2005-10-18 | Synopsys Inc. | Charge trapping pull up element |
| US6832300B2 (en) | 2002-03-20 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Methods and apparatus for control of asynchronous cache |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6965129B1 (en) | 2002-11-06 | 2005-11-15 | T-Ram, Inc. | Thyristor-based device having dual control ports |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6849483B2 (en) | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| WO2012037474A1 (en) | 2010-09-17 | 2012-03-22 | The Governors Of The University Of Alberta | Two-and three-terminal molecular electronic devices with ballistic electron transport |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| KR940002772B1 (ko) * | 1984-08-31 | 1994-04-02 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치 및 그 제조방법 |
| JPH0752757B2 (ja) * | 1985-04-12 | 1995-06-05 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS61240498A (ja) * | 1985-04-18 | 1986-10-25 | Hitachi Ltd | 半導体装置 |
| US5132771A (en) * | 1985-12-27 | 1992-07-21 | Hitachi, Ltd. | Semiconductor memory device having flip-flop circuits |
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH04162668A (ja) * | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-08-10 JP JP4212855A patent/JPH0661454A/ja active Pending
-
1993
- 1993-07-29 US US08/098,893 patent/US5543652A/en not_active Expired - Fee Related
- 1993-08-05 KR KR1019930015220A patent/KR940004830A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817199A2 (en) * | 1996-07-01 | 1998-01-07 | Texas Instruments Incorporated | Improvements in or relating to electronic circuits |
| EP0817199A3 (en) * | 1996-07-01 | 1999-10-13 | Texas Instruments Incorporated | Improvements in or relating to electronic circuits |
| JP2002517905A (ja) * | 1998-06-05 | 2002-06-18 | スタンフォード ユニバーシティ | 動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法 |
| JP4763889B2 (ja) * | 1998-06-05 | 2011-08-31 | スタンフォード ユニバーシティ | 半導体装置 |
| US6765822B2 (en) | 2001-08-06 | 2004-07-20 | Nec Corporation | Memory device |
| KR100497072B1 (ko) * | 2001-08-06 | 2005-06-23 | 닛뽕덴끼 가부시끼가이샤 | 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5543652A (en) | 1996-08-06 |
| KR940004830A (ko) | 1994-03-16 |
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