JP4763889B2 - 半導体装置 - Google Patents

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Description

【０００１】
本発明は、防衛研究計画機関により給付された契約ＭＤＡ９７２−９５−１−００１７の下、政府の援助により行われた。政府は本発明において一定の権利を有する。
【０００２】
【発明の属する技術分野】
本発明は、負性微分抵抗器（“ＮＤＲ”）などの半導体電流スイッチング装置の構築ならびに製造と、そのような装置を含むＳＲＡＭやパワーサイリスタなどの回路用途に関する。
【０００３】
【従来の技術】
エレクトロニクス産業は高出力、高機能回路を求め続けている。この点において意義のある達成が、シリコンウエハの小さな面積上での超高集積回路の製造によりなされてきた。このタイプの集積回路は、特定の手順で実施される一連のステップにより製造される。多くのこうした装置の製造における主要な目的には、より大きな装置により実現されるスピードに匹敵するスピードで動作する一方で、できるかぎり小さな面積を占有し、低供給レベルを使用して低レベルの電力を消費する装置を得るステップが含まれる。こうした目的を達成するためには、製造プロセスにおける諸ステップが、例えば、精密な公差、品質のよい材料、清浄な環境といった厳格な要求を保証するようにきっちりと制御される。
【０００４】
半導体装置の回路構築および製造における重要な部分は、回路部間あるいはノード間の電流をスイッチするのに使用される回路に関するものである。こうしたスイッチング回路の構築と形成は典型的には、十分に高い電位により電流をその接合を通して流すよう、選択ノード間で少なくとも1つのＰＮ接合を形成することを含んでおり、それによって1つのノードから他のノードに電流を通す。回路スペース、電力消費、回路スピードが基本的な設計目標である用途においては、電流スイッチング装置の構築とレイアウトは非常に重要でありうる。
【０００５】
【発明が解決しようとする課題】
伝統的な電流スイッチング回路はしばしばこれらの基本的な設計目標を欠いている。例えば、ＳＲＡＭには、これらの基本的な設計目標の少なくとも1つを欠く回路構造が含まれる。４トランジスタ（“４Ｔ”）セルあるいは６トランジスタ（“６Ｔ”）セルをベースとした従来のＳＲＡＭは、４つの交差接合トランジスタあるいは２つのトランジスタおよび２つの抵抗器、それに付け加えて、２つのセルアクセストランジスタを有している。こうしたセルは主流のＣＭＯＳ技術と適合できるものであり、比較的低いレベルの電力を消費し、低電圧レベルで動作し、比較的高速で働く。しかし、４Ｔセルと６Ｔセルは通常は大きなセル面積を使用して実施され、またこのことは、こうしたＳＲＡＭの最大セル能力を著しく制限する。
【０００６】
他のＳＲＡＭセル設計はＮＤＲ（負性微分抵抗器）装置をベースにしている。それらは通常は、ＮＤＲ装置を含む少なくとも２つの能動素子から構成される。ＮＤＲ装置はこのタイプのＳＲＡＭセルの総合性能にとっては重要なものである。さまざまなＮＤＲ装置が単純なバイポーラトランジスタから、複雑な量子効果装置までの範囲で導入されてきた。ＮＤＲをベースにしたセルの最大の利点は、より少ない数の能動装置と相互接続により、４Ｔセルと６Ｔセルよりも小さなセル面積を有するという潜在的資質である。しかし、従来のＮＤＲをベースにしたＳＲＡＭセルは、市販のＳＲＡＭ製品においてはその使用が阻害されるような多くの問題を抱えていた。これらの問題には以下のものが含まれる。すなわち、セルの安定状態の１つあるいは両方において必要とされる大量の電流のための高待機電力消費、セル動作に必要とされる過度に高いあるいは過度に低い電圧レベル、製造上の変動に敏感すぎ、ノイズに対しマージンが少ない安定状態、１つの状態から他の状態へのゆっくりとしたスイッチングによるアクセススピードの制限、そして、複雑な製造プロセスのための製造能力と歩留の問題である。
【０００７】
サイリスタなどのＮＤＲ装置はまた、これらの装置により運ばれる電流密度がオン状態では非常に高くなれるので、電力制御用途において広範に使用されている。しかし、こうした用途におけるこれらの装置に関する著しい困難は、一旦オン状態にスイッチすると、その装置の保持電流以下に電流が減少するまでその状態のままになっていることである。また一般的には、主要な電流が中断されると、サイリスタがブロック（オフ）状態に戻るのに必要とされる時間が大部分そのキャリアの寿命により決められ、また非常に長くなる可能性がある。電流を中断せずにその装置のスイッチをオフにすることができないことと、関連する遅いスイッチングスピードが多くの用途では顕著な問題となり、装置が能動的にまた急速にスイッチをオフにすることができるように、装置の構造を修正しようとする多くの試みを生む結果となる。
【０００８】
【課題を解決するための手段】
本発明の１つの態様は、上述の問題を大幅に緩和する電流スイッチング装置とプロセス手段を提供する。
【０００９】
本発明の１つの実施態様によると、１つの半導体装置には、ＮＤＲ装置と制御ポートが含まれる。ＮＤＲ装置は少なくとも２つの極性の異なる連続領域を有し、また制御ポートはＮＤＲ装置の領域の少なくとも１つに隣接して位置しており、また対向している。この１つの領域は、連続領域の２つの間にあるインターフェイスに対向している１つの平面に沿った１つの断面を有しており、また、制御ポートとＮＤＲ装置は、その断面の大半にわたる電位が制御ポートに対して提示される制御電圧に応答して変化するように構成され配置される。この作用は、電流パスモードと電流ブロックモードの間にあるＮＤＲ装置のスイッチングを高速化する。
【００１０】
本発明のもう１つの実施態様によると、１つの半導体装置には、メモリーセルのアレイと、アレイ内の１つあるいはそれ以上の選択セルに読み取りおよび書き込みアクセスを提供するように構成および配置される制御回路が含まれる。各セルは記憶素子ノード（ストレージノード）と、その記憶素子ノードへの書き込みを高速化するように構成され配置される、容量的にスイッチされるＮＤＲ装置と、記憶素子ノードと制御回路の間でデータを結合するように構成され配置されるアクセス回路とを有している。
【００１１】
本発明のさらにもう１つの実施態様によると、１つの半導体装置には、電力スイッチ構造が含まれる。電力スイッチ構造には、ＮＤＲ装置と制御ポート回路の複数の組み合わせが含まれる。各ＮＤＲ装置は、極性の異なる少なくとも２つの連続領域を有し、またその関連制御ポートがそのＮＤＲ装置の領域のうちの少なくとも１つに隣接して位置しており、また対向している。その１つの領域は、その連続領域の２つの間にあるインターフェイスに対向している１つの平面に沿った１つの断面を有しており、またその制御ポートとＮＤＲ装置は、断面全体を横切る電位が制御ポートに対して提示される制御電圧に応答して変化するように、構成され配置される。
【００１２】
本発明の上の概要は、本発明の各開示された実施態様を特徴付けることを意図されているわけではない。請求の範囲内にあると企図されるさまざまな他の態様のなかで、本発明はまた、上の構造を製造し、またそれらの各回路のレイアウトを作り出す諸方法に関する。
【００１３】
【発明の実施の形態】
本発明は、添付の図面との関連において、本発明のさまざまな実施態様の詳細な説明を考慮してさらに完全に理解されることであろう。
【００１４】
本発明はさまざまな変更および代替的な形態に修正可能であるが、その特定例が図面において例として示され、また詳細に説明される。しかし、その意図は説明される特定の諸実施態様に本発明を限定することではない。逆に、その意図は、添付の請求項により定義されているように、本発明の精神と範囲内に入るすべての変更したもの、等価のもの、代替できるものを対象として含むことである。
【００１５】
本発明は、複数のＰＮ型とＮＤＲ型構造などの電流スイッチング装置とその回路用途に関する。本発明は、改善されたオン／オフ比率と、オン状態での低保持電流を有する電流スイッチング装置を必要とする設計にとってはとくに有利であることがわかっている。オン状態における接合の飽和によりゆっくりとオフし、および／または電流が保持電流以下に減少するまでまったくオフしない多くの電流スイッチング装置とは違って、本発明の1つの態様は、容量的に結合される能動化信号が電流スイッチング装置の領域の少なくとも1つに隣接して存在することに応答して電流パスモードと電流ブロックモードの間で急速に変化する装置に関する。さらに、こうした変化は、比較的低い電圧を使用して起こり得、また装置は、比較的小さな面積において実施することができる。
【００１６】
本発明の1つの特定の実施例は、ＮＤＲ装置に隣接し、容量的に結合されるゲートを使用するＮＤＲ装置に関する。ＮＤＲ装置の位置ならびに構築とゲートは、ゲートに提示される電荷によりＮＤＲ構造が電流スイッチングのスピードを改善されるようなものである。
【００１７】
ここで図に移ると、図１と２はそれぞれ、本発明による例示的ＳＲＡＭセル配置の構造図と対応する回路図を図示している。図１に図示されている例示的配置は、垂直記憶装置ＳＲＡＭ装置と呼称されている。そのセルは、2つの素子から構成されている。すなわち、ＰＮＰＮ型ＮＤＲ装置１０とＮＭＯＳ型アクセス（あるいはパス）トランジスタ１２である。アクセス（あるいはパス）トランジスタ１２には、第1ワード線ＷＬ1の一部分を形成するゲート１４と、そのうちの１つがビット線（Ｂ−Ｌ）１８に接続される基板１６におけるＮ＋ドレインおよびソース領域が含まれる。垂直ＮＤＲ装置１０の一番上には、この装置の一番上の端子を供給即ち基準電圧Ｖｒｅｆに接続するのに使用される金属被覆層１９がある。ＮＤＲ装置１０は、ビット線１８に接続されないソースあるいはドレインの上に、アクセストランジスタ１２の一部分の上に垂直方向に作成される。ＮＤＲ装置はまたアクセストランジスタに隣接して製造することができる。
【００１８】
ＮＤＲ装置１０は、帯電プレートあるいはゲート様装置２０に隣接し、また１つの特定の実施例では、これらにより囲まれている真中のＰ領域を有する。プレート２０は、第２ワード線（ＷＬ２）の一部を形成し、また、セルの２つの安定した状態との関連において使用される。すなわち、装置１０が電流ブロックモードにあるオフ状態と、装置１０が電流パスモードにあるオン状態である。記憶素子ノード２４の電圧は、オン状態ではその高い値にあり、またＮＤＲの保持電流が、アクセストランジスタ１２のサブスレッショルド電流により供給される。
【００１９】
図２はまた、１つの代替的実施形態として抵抗器２６を図示しており、抵抗器２６はそのオン状態におけるＮＤＲ装置に対して保持電流を維持するのを助けるために使用されている。このアプローチはセル領域を増加させるが、このアプローチは、セル中の待機電流（スタンバイ電流）に対するより良い制御能力を提供する可能性があるという点が利点である。
【００２０】
図示されている実施例においては、プレート２０は、下部Ｎ＋領域とは重なり合うが上部Ｎ領域とは重なり合わない。ゲートがＰＮＰＮのＰ領域の電位を厳密に制御し、またこの電位はプレート２０を介して容量的結合により調節することができるようにＰＮＰＮ装置は十分に薄くなっている。下部Ｎ＋領域はセルの内部ノードであり、また図２の記憶素子ノード２４に対応している。上部Ｐ＋領域は、基準電圧に接続される。ＷＬ２は、書き込み動作に使用され、また、さらに詳細には、そのセルに論理ゼロを書き込むときに装置１０をオフにするのをスピードアップし、またセルに論理１を書き込むときに低電圧で装置１０がオンになるのを可能にするために使用される。待機モードにおいては、ワード線とビット線は不活性であり、あるいは低電圧レベルである（それらは各線で異なる可能性がある）。
【００２１】
図３ａと３ｂはそれぞれ、バイポーラ接合トランジスタ１０ａと１０ｂを使用して図示されている図１の例示的配置のＤＣ回路とＡＣ回路のモデルを図示している。各モデルにおいては、ＷＬ２は、Ｐ領域でＮＤＲ装置１０に容量的に結合されるように示されているが、それによって、ＮＤＲ装置の端子間の電流のスイッチングをエンハンス（促進）し、従ってスピードアップすることになる。ＤＣと低周波数（図３ａ）においては、隣接ゲート（図１の２０）は、ＰＮＰトランジスタ１０ａのベースをパストランジスタを介してビット線（ＢＬ）に接続する垂直ＭＯＳＦＥＴ ２６としてモデル化されている。高い周波数においては、セルの等価回路モデルが、図３ｂに図示されているが、ＰＮＰＮのＷＬ２とＰ領域の間の容量的結合へと簡素化されている。
【００２２】
図４は、本発明のもう１つの態様による図１の回路のさまざまなノードの波形を図示しているタイミング図である。この図は、このセルに関する実施例の読み取りおよび書き込み動作を図示している。読み取り動作に関しては、ＷＬ１は、記憶素子ノード２４の電圧を読み取るのに使用される。
【００２３】
１を書き込む動作に関しては、ビット線は低いままである。ＷＬ１がその高レベルに上昇された後、パルスがＷＬ２に与えられる。このパルスの上昇端は容量的結合によりＰ領域の電位を上昇させ、また、ＮＰ接合と下部ＰＮ接合を、順バイアスし、順次、ＰＮＰＮにおいて周知の再生成プロセスをスタートさせ、ＮＤＲ装置をオンにする。
【００２４】
ゼロの書き込み動作に関しては、ＢＬはその高レベルに上昇され、ＷＬ１は活性化される。これは、記憶素子ノードレベルを帯電して高電圧レベルにし、ＮＤＲ装置を逆バイアスする。パルスがその後にＷＬ２に与えられ。このパルスの下降端は、ＰＮＰＮの真中のＰ領域から少数電荷を全部引き出し、また電流パスをブロックする。この実施形態においては、これはＰＮＰＮ装置が「薄い」ときのみ行われる。ＰＮＰＮは、この動作後にブロック状態にスイッチされる。このスイッチをオフにする動作は、複数ＰＮ装置における通常のスイッチオフメカニズム（その装置の内部での少数電荷の再結合）に依存しているわけではなく、またしたがって迅速で信頼性がある。
【００２５】
図５は、本発明のもう1つの態様による図１の構造の例示的レイアウト配置である。図１の構造の重要な利点は、従来のＳＲＡＭセルに比べてかなり小さなセル領域であることである。このレイアウトと構造は、待機電力のかなりのレベルを消費し、電圧レベルの変化に影響を受けないようにし、良好なノイズマージン、高速化を提供するよう、実施することができる。図５の構造は、アーチキテクチャ、スピード、製造プロセスといった点で従来のＤＲＡＭに似ている。さらに、回路の場所という点では、図５に図示されているセルのフットプリント（占有面積）は多くの従来のＤＲＡＭセルのものと同じくらい小さい。
【００２６】
このセル構造の製造は、ＰＮＰＮ装置を構築する付加的なエピタキシャル成長ステップとともにＣＭＯＳ技術に基づいくことができ、また、このプロセスは、キャパシタンスがＮＤＲ装置によって置き換えられた従来の積層コンデンサセルとほぼ同様なものであり得る。1つの特定の実施形態によると、各ゲートの一番下とＮＤＲ装置の一番上の間の間隔は、堆積したポリの時限オーバエッチングにより調整される。ＰＮＰＮ装置に隣接しているゲートは、側壁スペーサーあるいは選択的エピタキシー法を含む周知の諸方法を使用して容易に製造することができる。さらに特定の実施形態においては、ＰＮＰＮ装置に隣接するゲート（単数／複数）は、異方性ポリエッチングを使用して製造される。ＮＤＲ装置は、プレーナ型装置の前にシリコンピラーのエッチングとイオン注入によるか、あるいはプレーナ型装置の後に例えば、選択的エピタキシャル成長技術によるかのいずれかで製造することができる。
【００２７】
図６は、図１に図示されているものに対する代替的な実施を示している。図１と図６の構造は、図６の構造にはＰ基板に対してプレーナ型で配置されている図１のＮＭＯＳＦＥＴ １２の代わりに垂直に配置されたＮＭＯＳＦＥＴ ３０が含まれているという点が異なる。ＮＭＯＳＦＥＴ ３０には、ＮＭＯＳＦＥＴ ３０の本体のＰ領域を少なくとも部分的に取り囲んでいるゲート１４'が含まれる。この実施形態の読み取りおよび書き込み動作は、図４に図示されている。図６の実施形態は、さらに込み入った製造プロセスを使用してさらに小さな面積で実施することができる。
【００２８】
1つの実施形態によると、図１と６の構造のそれぞれのゲートは、ＮＤＲ装置の対向領域に隣接し、またＮＤＲ装置に対して十分なサイズがあるので、ゲートにおける電荷は、ＮＤＲ装置の対象領域の全径（“ｄ”）にわたる電位を制御する。したがって、この結果は、ＮＤＲ装置の対向領域のドーピング濃度だけではなく、対向領域に対するゲートのサイズと近接度とともにＮＤＲ装置の厚さ（“ｄ”として例示）を選択することにより実現される。1つの代替的な実施形態においては、ゲートはＮＤＲ装置の対向領域を部分的に取り囲んでいるだけであり、また、ＮＤＲ装置は非取り囲みゲートにより提供される減容量結合を補うために、厚さを減少させている。図６ａは、図１と同様のＳＲＡＭセル配置において、本発明による非取り囲みゲートのＮＤＲ装置の実施形態を示している。薄膜ＳＯＩ（絶縁体上のシリコン）技術が用いられ、またＰＮＰＮ型ＮＤＲ装置は図１にある垂直構造というよりもプレーナ構造を有している。この実施形態の読み取りおよび書き込み動作は図４に図示されている。上述の構造のそれぞれにおいて、ＮＤＲ装置は、さまざまな形状のいずれかを使用して実施することができる。
【００２９】
1つの特定の実施態様は、各ゲートをＮ＋ドープし、また200Ａの厚さを有する酸化物層により１ボルトの供給電圧を使用する。この例示的ＳＲＡＭ構造の寸法は図７に図示されている。取り囲みゲート２０"（ＷＬ２）は、内側記憶素子ノード２４のＮ領域と重なり合っているが、しかし、上部Ｎ領域とは重なり合っていない。ＮＤＲ装置１０"は比較的薄い（この実施態様では０．３u）ので、ゲートはＮＤＲ装置１０"のＰ領域の電位を厳密に制御し、また、この電位はゲート２０"に容量的に結合することにより容易に調節することができる。待機モードにおいては、ＢＬとＷＬ1はゼロボルトで保持され、ＷＬ２は−１ボルトで保持される。ＰＮＰＮ装置がオフの場合は、記憶素子ノードにおけるその電圧レベルはゼロボルトである。PNPN装置がオンの場合、記憶素子ノードにおけるその電圧レベルは約０．４Ｖ〜０．５Ｖである。ＰＮＰＮの保持電流はアクセストランジスタのサブスレッショルド電流により供給される。この保持電流は数ピコアンペア／ｕｍ2といった低いものにすることができる。読み取りおよび書き込み動作は一般的には、ＷＬ１を３Ｖ、ＢＬを２Ｖ、ＷＬ２（あるいはゲート）を２Ｖの上位電圧レベルとして、図４と関連させて説明される。
【００３０】
もう１つの実施形態と電流スイッチング装置の用途によれば、１ギガビットＳＲＡＭが、上の２つの要素ＮＤＲ（図１、図６あるいは図６ａのいずれかの）をベースにした構造と一致するように完成されるセルを含んでおり、また１０ｍＡ未満で動作する待機電流により０．２μｍ技術を使用して完成される。従来の論理回路（図示せず）は、アクセス信号（ワードおよびビット線）のタイミングとレベルを制御するのに使用される。
【００３１】
図８は、本発明のもう１つの実施態様による共通アノード３６と共通カソード３８を接続端子として有するパワーサイリスタ構造である。これらの装置の各アノードは、導線４４により連係される金属被覆層４２を使用して完成される。その構造には、複数のＰＮＰＮ型ＮＤＲ装置が含まれており、そのうちの３つは、４０ａ、４０ｂ、４０ｃとして描かれており、またそれぞれが共通アノード３６とカソード３８の間に挟まれている。これらのＮＤＲ装置は、平面図レイアウトではセル、ストライプあるいはセルおよび／またはストライプの組み合わせでありうる。複数のＰＮＰＮ型ＮＤＲ装置のそれぞれは図１の構造と同様なやり方で構築されているが、しかし各ＰＮＰＮ型ＮＤＲ装置の上部Ｎ領域に基本的に隣接している連係電荷プレート（あるいはゲート）４８により供給される各制御ポートを伴うものである。パワーサイリスタは、連係する帯電プレート４８に提示される能動化信号に応答して電流パスモードおよび電流ブロックモードの間で急速に変化する。このアプローチは、急速な状態変化が、比較的低い電圧を使用して実現されるため、有利である。さらに、パワーサイリスタのこの形態は、高電力用途のためにＮＤＲ装置の数を容易に拡張することができ、あるいは低電力用途のために数を容易に減少することができる。
【００３２】
上述のさまざまな実施形態は、単に説明のために提供されており、本発明を制限するように解釈されるべきではない。上の論議ならびに説明図を基礎として、当業者は、さまざまな修正ならびに変更が、本出願のなかで図示され、また説明されている例示的な実施形態と適用例を厳密に追随することなく本発明に対して行われることは容易に認識することであろう。こうした変更には、それらに必然的に限定されるわけではないが、以下のものが含まれる。すなわち、図示されているゲートの形状、位置、サイズを変更すること、電流スイッチング装置に構造を付け加えること、電流スイッチング装置にあるＰＮ部の数を増設すること、装置構造においてＰとＮの領域を交換すること、および／またはＮＭＯＳＦＥＴではなくて、ＰＭＯＳＦＥＴを使用すること、である。こうした修正と変更は、請求項に述べられている本発明の真の精神と範囲から離れてはいない。
【図面の簡単な説明】
【図１】 本発明のＳＲＡＭセル配置の電流スイッチング装置の一例の構造を示す図である。
【図２】 本発明との図１の配置例の回路図である。
【図３ａ】 図１の配置例のＤＣ等価回路を示す図である。
【図３ｂ】 図１の配置例のＡＣ等価回路を示す図である。
【図４】 本発明の１つの動作例に従った、図１の回路のさまざまなノードの波形を示すタイミング図である。
【図５】 本発明のもう１つの実施形態による１つのレイアウト配置を示す図である。
【図６】 図１に示されている構造に対する代替物として使用することができる、本発明による電流スイッチング装置の追加の実施例示す図である。
【図６ａ】 図１に示されている構造に対する代替物として使用することができる、本発明による電流スイッチング装置の追加の実施例を図である。
【図７】 本発明による、もう１つの実施例である電流スイッチング装置を示す図である。
【図８】 本発明のもう１つの実施形態による、１つのパワーサイリスタ構造を示す図である。

Claims (1)

  1. 半導体装置であって、
    一列に配置された４つの連続領域であって、一方の端と他方の端に位置する２つの端部領域を含み、当該一方の端部領域から他方の端部領域に向かって当該４つの連続領域の極性がＰＮＰＮである、当該４つの連続領域を備えたＮＤＲ装置と、
    前記４つの連続領域の内の極性がＮの２つの連続領域に挟まれた極性がＰのＰ連続領域に対して、隣接して位置し、容量的に結合されかつ対向する帯電プレートと、
    を含む半導体装置であり、
    前記Ｐ連続領域において、２つの隣接する前記連続領域間の境界面であるインターフェイスに対向する断面を想定した場合、前記帯電プレートと前記ＮＤＲ装置は、前記帯電プレートと前記Ｐ連続領域との間の前記容量的な結合が、前記帯電プレートに印加される電圧の大きさの少なくとも１つの変化に応答して当該断面の電位を変化させて、前記ＮＤＲ装置の前記４つの端部領域間の電流の電流パスモードと電流ブロックモードの間のスイッチングを促進するように、構成され配置され、
    前記ＮＤＲ装置の他方の端部領域は、データを記憶するための記憶素子ノードとされ、
    前記記憶素子ノードに、ソースあるいはドレインの一端が接続されたトランジスタと、
    前記トランジスタのゲートに接続された第１ワード線と、
    前記帯電プレートに接続された第２ワード線と、
    前記トランジスタのソースあるいはドレインの他端に接続されたビット線と、
    を備え、
    前記記憶素子ノードにデータ１を書き込む電流パスモードの際は、
    前記第１ワード線にパルス電圧を供給しかつ前記ビット線に電圧を供給しない状態で、前記第２ワード線にパルス電圧を供給し、
    前記記憶素子ノードにデータ０を書き込む電流ブロックモードの際は、
    前記第１ワード線にパルス電圧を供給しかつ前記ビット線にパルス電圧を供給している状態で、前記第２ワード線にパルス電圧を供給する
    半導体装置。
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